JPH06311012A - 消費電力が低減されたトランジスタ論理回路 - Google Patents
消費電力が低減されたトランジスタ論理回路Info
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- JPH06311012A JPH06311012A JP5100963A JP10096393A JPH06311012A JP H06311012 A JPH06311012 A JP H06311012A JP 5100963 A JP5100963 A JP 5100963A JP 10096393 A JP10096393 A JP 10096393A JP H06311012 A JPH06311012 A JP H06311012A
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Abstract
(57)【要約】
【目的】 この発明の目的は、スタンバイ時の消費電力
を削減することにある。 【構成】 入力端子への入力信号に応じて、出力端子を
電源電位あるいは接地電位に選択的に接続することによ
り、ハイまたはロウの論理出力を得るトランジスタ論理
回路において、 この論理回路のスタンバイ動作時にオ
フ状態になるトランジスタであってこの電源電位に接続
されたトランジスタと、この電源電位との間に、スタン
バイ動作時にオフ状態になるスイッチ手段を設けたこと
を特徴とする論理回路。
を削減することにある。 【構成】 入力端子への入力信号に応じて、出力端子を
電源電位あるいは接地電位に選択的に接続することによ
り、ハイまたはロウの論理出力を得るトランジスタ論理
回路において、 この論理回路のスタンバイ動作時にオ
フ状態になるトランジスタであってこの電源電位に接続
されたトランジスタと、この電源電位との間に、スタン
バイ動作時にオフ状態になるスイッチ手段を設けたこと
を特徴とする論理回路。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタを用いた
論理回路であり、特にスタンバイ時の消費電力を削減す
る手段を有する論理回路に関するものである。
論理回路であり、特にスタンバイ時の消費電力を削減す
る手段を有する論理回路に関するものである。
【０００２】
【従来の技術】近年、素子の信頼性の確保や集積回路全
体の消費電力削減の目的のため、回路に供給される電源
の低電圧化が計られている。低電源電圧で回路を動作さ
せる場合、電源マージンや高速性を追求するためには、
回路を構成するトランジスタのスレッショルド電圧を低
く設定しなければならない。しかし、スレッショルド電
圧を低く設定した場合、トランジスタがオフした状態で
のサブスレッショルド電流が大きくなる傾向がある。こ
のサブスレッショルド電流の増加によって論理回路のリ
ーク電流は増加し、定常状態での回路の消費電力が増加
する。
体の消費電力削減の目的のため、回路に供給される電源
の低電圧化が計られている。低電源電圧で回路を動作さ
せる場合、電源マージンや高速性を追求するためには、
回路を構成するトランジスタのスレッショルド電圧を低
く設定しなければならない。しかし、スレッショルド電
圧を低く設定した場合、トランジスタがオフした状態で
のサブスレッショルド電流が大きくなる傾向がある。こ
のサブスレッショルド電流の増加によって論理回路のリ
ーク電流は増加し、定常状態での回路の消費電力が増加
する。
【０００３】例えば、入力端子と出力端子を持ち、入力
端子への入力信号に応じて、出力端子を電源電位あるい
は接地電位に選択的に接続することにより、ハイまたは
ロウの論理出力を得るトランジスタ論理回路、例えばイ
ンバータ回路の場合を考えてみる。この回路において
は、回路のスタンバイ状態の出力が“Ｌ”であるような
定常状態での消費電力がスレッショルド電圧を低く設定
しているために大きくなり、論理回路全体のスタンバイ
消費電力が大きくなる。同様に、ＮｃｈＭＯＳトランジ
スタのサブスレッショルド電流が大きくなると、スタン
バイ状態で出力が“Ｈ”であるようなインバータの定常
状態での消費電力が大きくなり、論理回路全体のスタン
バイ消費電力が大きくなるため、電池等の動作には不都
合であるという問題がある。
端子への入力信号に応じて、出力端子を電源電位あるい
は接地電位に選択的に接続することにより、ハイまたは
ロウの論理出力を得るトランジスタ論理回路、例えばイ
ンバータ回路の場合を考えてみる。この回路において
は、回路のスタンバイ状態の出力が“Ｌ”であるような
定常状態での消費電力がスレッショルド電圧を低く設定
しているために大きくなり、論理回路全体のスタンバイ
消費電力が大きくなる。同様に、ＮｃｈＭＯＳトランジ
スタのサブスレッショルド電流が大きくなると、スタン
バイ状態で出力が“Ｈ”であるようなインバータの定常
状態での消費電力が大きくなり、論理回路全体のスタン
バイ消費電力が大きくなるため、電池等の動作には不都
合であるという問題がある。
【０００４】
【発明が解決しようとする課題】本発明は、相補型のト
ランジスタで構成される論理回路において、スタンバイ
時の消費電力を削減することを目的とする。
ランジスタで構成される論理回路において、スタンバイ
時の消費電力を削減することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、入力端子への
入力信号に応じて、出力端子を電源電位あるいは接地電
位に選択的に接続することにより、ハイまたはロウの論
理出力を得るトランジスタ論理回路において、 前記論
理回路のスタンバイ動作時にオフ状態になるトランジス
タであって前記電源電位に接続されたトランジスタと、
前記電源電位との間に、スタンバイ動作時にオフ状態に
なるスイッチ手段を設けたことを特徴とする論理回路で
ある。
入力信号に応じて、出力端子を電源電位あるいは接地電
位に選択的に接続することにより、ハイまたはロウの論
理出力を得るトランジスタ論理回路において、 前記論
理回路のスタンバイ動作時にオフ状態になるトランジス
タであって前記電源電位に接続されたトランジスタと、
前記電源電位との間に、スタンバイ動作時にオフ状態に
なるスイッチ手段を設けたことを特徴とする論理回路で
ある。
【０００６】
【作用】多くの論理回路では、スタンバイ状態では、入
力信号は“Ｈ”または“Ｌ”のどちらかに固定され、回
路内部の電位はそれぞれ“Ｈ”または“Ｌ”に定常的に
保持される。したがって、このような論理回路では、こ
の回路を構成しているトランジスタはそれぞれスタンバ
イ時にオン状態かオフ状態かを求めることができる。図
１は、本発明の実施例を示す回路図であり、相補型電界
効果トランジスタ１〜１０により構成されたインバータ
回路が示されている。ここで、ＰｃｈＦＥＴ１は、スタ
ンバイ時にＯＦＦしており、ＮｃｈＦＥＴ２は、ＯＮし
ていることが分かる。本発明では、このような論理回路
において、スタンバイ状態でオフするＰｃｈトランジス
タの電源側の素子を共通に配線し、その共通配線と電源
との間にスイッチＳＷｐを設ける。同様にスタンバイ時
にオフ状態であるＮｃｈトランジスタの電源側端子を共
通に配線し、その共通配線と電源との間にスイッチ（Ｓ
Ｗｎ）を設ける。このような回路において、動作時には
共通配線と電源の間に設けられたスイッチ（ＳＷｐとＳ
Ｗｎ）を導通状態にし、回路に電源を供給する。一方、
スタンバイ時にはそのスイッチ（ＳＷｐとＳＷｎ）を遮
断状態にし、回路に流れるリーク電流を制限する。
力信号は“Ｈ”または“Ｌ”のどちらかに固定され、回
路内部の電位はそれぞれ“Ｈ”または“Ｌ”に定常的に
保持される。したがって、このような論理回路では、こ
の回路を構成しているトランジスタはそれぞれスタンバ
イ時にオン状態かオフ状態かを求めることができる。図
１は、本発明の実施例を示す回路図であり、相補型電界
効果トランジスタ１〜１０により構成されたインバータ
回路が示されている。ここで、ＰｃｈＦＥＴ１は、スタ
ンバイ時にＯＦＦしており、ＮｃｈＦＥＴ２は、ＯＮし
ていることが分かる。本発明では、このような論理回路
において、スタンバイ状態でオフするＰｃｈトランジス
タの電源側の素子を共通に配線し、その共通配線と電源
との間にスイッチＳＷｐを設ける。同様にスタンバイ時
にオフ状態であるＮｃｈトランジスタの電源側端子を共
通に配線し、その共通配線と電源との間にスイッチ（Ｓ
Ｗｎ）を設ける。このような回路において、動作時には
共通配線と電源の間に設けられたスイッチ（ＳＷｐとＳ
Ｗｎ）を導通状態にし、回路に電源を供給する。一方、
スタンバイ時にはそのスイッチ（ＳＷｐとＳＷｎ）を遮
断状態にし、回路に流れるリーク電流を制限する。
【０００７】従来の論理回路では、スタンバイ状態の消
費電力はそのときオフしているトランジスタのサブスレ
ッショルド電流に起因している。しかし、本発明による
回路では、前述の共通配線に接続されたトランジスタの
サブスレッショルド電流の総和に比べて遮断時のスイッ
チ（ＳＷｐとＳＷｎ）のリーク電流が小さければ、スタ
ンバイ状態で消費される電力は遮断時のスイッチ（ＳＷ
ｐとＳＷｎ）のリーク電流によって制限されることにな
る。
費電力はそのときオフしているトランジスタのサブスレ
ッショルド電流に起因している。しかし、本発明による
回路では、前述の共通配線に接続されたトランジスタの
サブスレッショルド電流の総和に比べて遮断時のスイッ
チ（ＳＷｐとＳＷｎ）のリーク電流が小さければ、スタ
ンバイ状態で消費される電力は遮断時のスイッチ（ＳＷ
ｐとＳＷｎ）のリーク電流によって制限されることにな
る。
【０００８】一般に共通配線と電源との間に設けられる
スイッチはトランジスタを用いることが考えられる。こ
の場合、スイッチのリーク電流とは電源に設けられたト
ランジスタのサブスレッショルド電流である。このトラ
ンジスタは、他のトランジスタに比べてスイッチング速
度の速さを要求されないため、スレッショルド電圧を高
く設定したり、トランジスタのチャネル幅をこれにつな
がるトランジスタのチャネル幅の総和より小さくするな
どして、このサブスレッショルド電流を低く抑えること
ができる。これにより、動作速度を落とすこと無く、ス
タンバイ状態での消費電流を抑えた回路を構成すること
ができる。
スイッチはトランジスタを用いることが考えられる。こ
の場合、スイッチのリーク電流とは電源に設けられたト
ランジスタのサブスレッショルド電流である。このトラ
ンジスタは、他のトランジスタに比べてスイッチング速
度の速さを要求されないため、スレッショルド電圧を高
く設定したり、トランジスタのチャネル幅をこれにつな
がるトランジスタのチャネル幅の総和より小さくするな
どして、このサブスレッショルド電流を低く抑えること
ができる。これにより、動作速度を落とすこと無く、ス
タンバイ状態での消費電流を抑えた回路を構成すること
ができる。
【０００９】
【実施例】図１および図２は、本発明の一実施例を示す
回路図である。この例の回路は相補型ＭＯＳトランジス
タにより構成された５つのインバータ回路１〜１０と、
電源電位と接地電位の間に設けられたスイッチ手段ＳＷ
ｐ，ＳＷｎにより構成されたインバータ回路である。こ
の回路はスタンバイ状態で入力が“Ｈ”と仮定すると、
第１と第３と第５のインバータ回路の出力はスタンバイ
状態では、“Ｌ”、第２と第４のインバータの出力は、
“Ｈ”と定義することができる。図２の実施例では、ス
タンバイ状態で出力が“Ｌ”でなるような第１第３と第
５のインバータのそれぞれのＰｃｈトランジスタ（Ｑｐ
１，Ｑｐ３，Ｑｐ５）の電源側の素子を共通に配線し、
その共通配線と電源との間にＰｃｈＭＯＳトランジスタ
（Ｑｐｔ）を設け、このトランジスタのゲートにスタン
バイ時に“Ｈ”となるような信号線Φを接続している。
同様に、スタンバイ状態で出力が“Ｈ”であるようなイ
ンバータのそれぞれのＮｃｈＭＯＳトランジスタ（Ｑｎ
２，Ｑｎ４）の電源側の端子を共通に配線し、その共通
配線と電源との間にＮｃｈＭＯＳ（Ｑｎｔ）トランジス
タを設け、このトランジスタのゲートにスタンバイ時に
“Ｌ”となるような信号線数１を接続している。
回路図である。この例の回路は相補型ＭＯＳトランジス
タにより構成された５つのインバータ回路１〜１０と、
電源電位と接地電位の間に設けられたスイッチ手段ＳＷ
ｐ，ＳＷｎにより構成されたインバータ回路である。こ
の回路はスタンバイ状態で入力が“Ｈ”と仮定すると、
第１と第３と第５のインバータ回路の出力はスタンバイ
状態では、“Ｌ”、第２と第４のインバータの出力は、
“Ｈ”と定義することができる。図２の実施例では、ス
タンバイ状態で出力が“Ｌ”でなるような第１第３と第
５のインバータのそれぞれのＰｃｈトランジスタ（Ｑｐ
１，Ｑｐ３，Ｑｐ５）の電源側の素子を共通に配線し、
その共通配線と電源との間にＰｃｈＭＯＳトランジスタ
（Ｑｐｔ）を設け、このトランジスタのゲートにスタン
バイ時に“Ｈ”となるような信号線Φを接続している。
同様に、スタンバイ状態で出力が“Ｈ”であるようなイ
ンバータのそれぞれのＮｃｈＭＯＳトランジスタ（Ｑｎ
２，Ｑｎ４）の電源側の端子を共通に配線し、その共通
配線と電源との間にＮｃｈＭＯＳ（Ｑｎｔ）トランジス
タを設け、このトランジスタのゲートにスタンバイ時に
“Ｌ”となるような信号線数１を接続している。
【００１０】
【数１】
【００１１】図２は、本発明の実施例を示す回路図であ
り、相補型ＭＯＳトランジスタＱｐ１３〜２１，Ｑｎ１
４〜２２が設けられ、更に、ＰｃｈＭＯＳトランジスタ
Ｑｐｔ２３と、ＮｃｈＭＯＳトランジスタＱｎｔ２４が
電源電位と接地電位の間にスイッチ手段として設けられ
ている。この回路において、動作状態からスタンバイ状
態に入る場合、図３のタイミングチャートが示すよう
に、まずこの回路の入力を“Ｈ”とし、その後にΦを
“Ｈ”、数１を“Ｌ”にする。
り、相補型ＭＯＳトランジスタＱｐ１３〜２１，Ｑｎ１
４〜２２が設けられ、更に、ＰｃｈＭＯＳトランジスタ
Ｑｐｔ２３と、ＮｃｈＭＯＳトランジスタＱｎｔ２４が
電源電位と接地電位の間にスイッチ手段として設けられ
ている。この回路において、動作状態からスタンバイ状
態に入る場合、図３のタイミングチャートが示すよう
に、まずこの回路の入力を“Ｈ”とし、その後にΦを
“Ｈ”、数１を“Ｌ”にする。
【００１２】
【数２】 これにより、スタンバイ状態では，Ｑｎ１，Ｑｎ３，Ｑ
ｎ５，Ｑｐ２，Ｑｐ４はオン状態になる。再びスタンバ
イ状態から動作状態へ抜ける場合、入力信号を与える前
に図３に示すようにΦを“Ｌ”とし、その後にΦを
“Ｈ”、数１を“Ｌ”とする。
ｎ５，Ｑｐ２，Ｑｐ４はオン状態になる。再びスタンバ
イ状態から動作状態へ抜ける場合、入力信号を与える前
に図３に示すようにΦを“Ｌ”とし、その後にΦを
“Ｈ”、数１を“Ｌ”とする。
【００１３】
【数３】 これにより、スタンバイ状態では、Ｑｐ１，Ｑｐ３，Ｑ
ｐ５，Ｑｎ２，Ｑｎ４およびＱｐｔ，Ｑｎｔはオフ状態
になり、Ｑｎ１，Ｑｎ３，Ｑｎ５，Ｑｐ２，Ｑｐ４はオ
ン状態となる。再びスタンバイ状態から動作状態へ抜け
る場合、入力信号を与える前に図３のようにΦを“Ｌ”
とし、数１を“Ｈ”とする。
ｐ５，Ｑｎ２，Ｑｎ４およびＱｐｔ，Ｑｎｔはオフ状態
になり、Ｑｎ１，Ｑｎ３，Ｑｎ５，Ｑｐ２，Ｑｐ４はオ
ン状態となる。再びスタンバイ状態から動作状態へ抜け
る場合、入力信号を与える前に図３のようにΦを“Ｌ”
とし、数１を“Ｈ”とする。
【００１４】
【数４】
【００１５】ここで、 ＷＱｐｔ＜ ΣＷＱｐｉ （Ｑｐｉ；スタンバイ時にオフ状態であるＰｃｈトラン
ジスタ） ＷＱｎｔ＜ ΣＷＱｎｉ （Ｑｎｉ；スタンバイ時にオフ状態であるＮｃｈトラン
ジスタ）（ただし、Ｗはトランジスタのチャネル幅）と
すると、スタンバイ時の回路のリーク電流は、ＰｃｈＭ
ＯＳトランジスタの共通配線と電源線の間に接続された
トランジスタ（Ｑｐｔ）とＮｃｈＭＯＳトランジスタの
共通配線と電源線の間に接続されたトランジスタ（Ｑｎ
ｔ）によって、制限されるようになる。
ジスタ） ＷＱｎｔ＜ ΣＷＱｎｉ （Ｑｎｉ；スタンバイ時にオフ状態であるＮｃｈトラン
ジスタ）（ただし、Ｗはトランジスタのチャネル幅）と
すると、スタンバイ時の回路のリーク電流は、ＰｃｈＭ
ＯＳトランジスタの共通配線と電源線の間に接続された
トランジスタ（Ｑｐｔ）とＮｃｈＭＯＳトランジスタの
共通配線と電源線の間に接続されたトランジスタ（Ｑｎ
ｔ）によって、制限されるようになる。
【００１６】また、共通配線と電源線のトランジスタの
スレッショルド電圧（Ｖｔｐｔ，Ｖｔｎｔ）を他のトラ
ンジスタ（Ｑｐｉ，Ｑｎｉ）より高く設定すると、スタ
ンバイ時の回路のリーク電流を低く制限することができ
る。ここで、スイッチとなるトランジスタのスレッショ
ルド電圧を論理回路を構成しているトランジスタのスレ
ッショルドより高く設定する方法としては、イオン注入
による方法や、長チャネルにするなどの方法が考えられ
る。
スレッショルド電圧（Ｖｔｐｔ，Ｖｔｎｔ）を他のトラ
ンジスタ（Ｑｐｉ，Ｑｎｉ）より高く設定すると、スタ
ンバイ時の回路のリーク電流を低く制限することができ
る。ここで、スイッチとなるトランジスタのスレッショ
ルド電圧を論理回路を構成しているトランジスタのスレ
ッショルドより高く設定する方法としては、イオン注入
による方法や、長チャネルにするなどの方法が考えられ
る。
【００１７】さらに、上記２つの実施例を併用すれば、
効果はさらに高まる。また、この実施例ではスイッチと
なるトランジスタが論理回路を構成するＰｃｈＭＯＳト
ランジスタの電源側にもＮｃｈＭＯＳトランジスタの電
源側（ＧＮＤ）にも挿入されている場合を示したが、ど
ちらか一方でも本発明の効果を得ることができることは
言うまでもない。
効果はさらに高まる。また、この実施例ではスイッチと
なるトランジスタが論理回路を構成するＰｃｈＭＯＳト
ランジスタの電源側にもＮｃｈＭＯＳトランジスタの電
源側（ＧＮＤ）にも挿入されている場合を示したが、ど
ちらか一方でも本発明の効果を得ることができることは
言うまでもない。
【００１８】図４は本発明の実施例、図５は図４の論理
回路図である。図５で示すように図４の論理回路は２つ
のインバータ３５，３７と１つのＮＡＮＤ回路３６によ
り構成されている。この回路において、スタンバイ状態
では入力Ａが“Ｈ”、入力Ｂが“Ｌ”と仮定すると、回
路を構成するトランジスタがスタンバイ時にオンである
かオフであるかを定義することができる。図４の回路に
おいて、スタンバイ時に回路に流れるリーク電流は、共
通配線と電源との間に設けられた２つのトランジスタ
（Ｑｐｔ２７とＱｎｔ３４）によりサブスレッショルド
電流を低く抑えられることで、回路全体のスタンバイ時
の消費電力を抑えることができる。
回路図である。図５で示すように図４の論理回路は２つ
のインバータ３５，３７と１つのＮＡＮＤ回路３６によ
り構成されている。この回路において、スタンバイ状態
では入力Ａが“Ｈ”、入力Ｂが“Ｌ”と仮定すると、回
路を構成するトランジスタがスタンバイ時にオンである
かオフであるかを定義することができる。図４の回路に
おいて、スタンバイ時に回路に流れるリーク電流は、共
通配線と電源との間に設けられた２つのトランジスタ
（Ｑｐｔ２７とＱｎｔ３４）によりサブスレッショルド
電流を低く抑えられることで、回路全体のスタンバイ時
の消費電力を抑えることができる。
【００１９】図６は本発明の他の実施例である。図６の
実施例ではＰｃｈ側、Ｎｃｈ側の共通配線をそれぞれ２
つ設け、それらの共通配線と電源の間にそれぞれＰｃｈ
またはＮｃｈのトランジスタ（Ｑｐｔ１，Ｑｐｔ２，Ｑ
ｎｔ１，Ｑｎｔ２）（３８，４９，５０，５１）を設け
ている。このように、共通配線と電源の間に複数のスイ
ッチを設けても、遮断時のスイッチのリーク電流が十分
に小さければ、スタンバイ時の消費電流を抑えることが
できる。
実施例ではＰｃｈ側、Ｎｃｈ側の共通配線をそれぞれ２
つ設け、それらの共通配線と電源の間にそれぞれＰｃｈ
またはＮｃｈのトランジスタ（Ｑｐｔ１，Ｑｐｔ２，Ｑ
ｎｔ１，Ｑｎｔ２）（３８，４９，５０，５１）を設け
ている。このように、共通配線と電源の間に複数のスイ
ッチを設けても、遮断時のスイッチのリーク電流が十分
に小さければ、スタンバイ時の消費電流を抑えることが
できる。
【００２０】図７は本発明の実施例である。図７の回路
において、スタンバイ状態では入力を“Ｈ”と仮定す
る。この場合、スタンバイ時にはＱｐ１とＱｐ３とＱｐ
５およびＱｎ２とＱｎ４はオフ状態と定義することがで
きる。しかし、図７の実施例ではＱｐ１の電源端子はス
イッチトランジスタＱｐｔを介さず、直接に電源と接続
されている。同様に、Ｑｎ２の電源端子はトランジスタ
Ｑｎｔを介さず、直接に電源と接続されている。このよ
うにＱｐ１およびＱｎ２のサブスレッショルド電流が他
のトランジスタ（Ｑｐ３，Ｑｐ５，Ｑｎ４）のサブスレ
ッショルド電流に比べて十分に小さい場合、サブスレッ
ショルド電流の小さいトランジスタの電源端子を直接に
電源と接続しても、他のスタンバイ時にオフするトラン
ジスタの電源端子を共通接続し、その共通配線と電源と
の間に電流制限用のトランジスタ（ＱｐｔおよびＱｎ
ｔ）を設けると、スタンバイ時の消費電力を抑えること
ができる。
において、スタンバイ状態では入力を“Ｈ”と仮定す
る。この場合、スタンバイ時にはＱｐ１とＱｐ３とＱｐ
５およびＱｎ２とＱｎ４はオフ状態と定義することがで
きる。しかし、図７の実施例ではＱｐ１の電源端子はス
イッチトランジスタＱｐｔを介さず、直接に電源と接続
されている。同様に、Ｑｎ２の電源端子はトランジスタ
Ｑｎｔを介さず、直接に電源と接続されている。このよ
うにＱｐ１およびＱｎ２のサブスレッショルド電流が他
のトランジスタ（Ｑｐ３，Ｑｐ５，Ｑｎ４）のサブスレ
ッショルド電流に比べて十分に小さい場合、サブスレッ
ショルド電流の小さいトランジスタの電源端子を直接に
電源と接続しても、他のスタンバイ時にオフするトラン
ジスタの電源端子を共通接続し、その共通配線と電源と
の間に電流制限用のトランジスタ（ＱｐｔおよびＱｎ
ｔ）を設けると、スタンバイ時の消費電力を抑えること
ができる。
【００２１】図８は、本発明の他の実施例である。図８
は、図２の回路図における電源電位側のＰｃｈのスイッ
チングトランジスタＱｐｔがＮｃｈのスイッチングトラ
ンジスタＱｎｔ７４に代っており、ゲートに供給される
信号もΦから数１に代っている。
は、図２の回路図における電源電位側のＰｃｈのスイッ
チングトランジスタＱｐｔがＮｃｈのスイッチングトラ
ンジスタＱｎｔ７４に代っており、ゲートに供給される
信号もΦから数１に代っている。
【００２２】
【数５】 接地電位のトランジスタＱｎｔもＰｃｈのものＱｐｔ７
５に代っており、ゲートに供給される信号も数１からΦ
に代っており、図２の回路図と同一の本発明の効果を実
現してる。
５に代っており、ゲートに供給される信号も数１からΦ
に代っており、図２の回路図と同一の本発明の効果を実
現してる。
【００２３】
【数６】
【００２４】
【発明の効果】本発明は、スタンバイ状態でオフするＰ
ｃｈトランジスタの電源側の端子を共通に配線し、その
共通配線と電源との間にスイッチＳＷｐを設ける。同様
にスタンバイ時にオフ状態であるＮｃｈトランジスタの
電源側端子を共通に配線し、その共通配線と電源との間
にスイッチＳＷｎを設ける。このような回路において、
動作時には共通配線と電源の間に設けられたスイッチ
（ＳＷｐとＳＷｎ）を導通状態にし、回路に電源を供給
する。一方、スタンバイ時にはそのスイッチ（ＳＷｐと
ＳＷｎ）を遮断状態にし、回路に流れるリーク電流を制
限する。こうすることで、スタンバイ時の消費電力を低
減することができる。
ｃｈトランジスタの電源側の端子を共通に配線し、その
共通配線と電源との間にスイッチＳＷｐを設ける。同様
にスタンバイ時にオフ状態であるＮｃｈトランジスタの
電源側端子を共通に配線し、その共通配線と電源との間
にスイッチＳＷｎを設ける。このような回路において、
動作時には共通配線と電源の間に設けられたスイッチ
（ＳＷｐとＳＷｎ）を導通状態にし、回路に電源を供給
する。一方、スタンバイ時にはそのスイッチ（ＳＷｐと
ＳＷｎ）を遮断状態にし、回路に流れるリーク電流を制
限する。こうすることで、スタンバイ時の消費電力を低
減することができる。
【図１】 本発明の実施例を示す回路図。
【図２】 本発明の実施例を示す回路図。
【図３】 本発明の回路図に入力される信号のタイミン
グを説明するタイミングチャート。
グを説明するタイミングチャート。
【図４】 本発明の実施例を示す回路図。
【図５】 図４の実施例の論理回路図。
【図６】 本発明の実施例を示す回路図。
【図７】 本発明の実施例を示す回路図。
【図８】 本発明の実施例を示す回路図。
１〜１０、１３〜２２、２８〜３３、３９〜４８、５２
〜６１、６４〜７３…ＭＯＳトランジスター、３５，３
７…インバータ回路、３６…アンド回路、ＳＷｐ、ＳＷ
ｎ、２３、２４、２７、３４、、３８、４９〜５１、６
２、６３、７４、７５…スイッチングトランジスター
〜６１、６４〜７３…ＭＯＳトランジスター、３５，３
７…インバータ回路、３６…アンド回路、ＳＷｐ、ＳＷ
ｎ、２３、２４、２７、３４、、３８、４９〜５１、６
２、６３、７４、７５…スイッチングトランジスター
Claims (11)
- 【請求項１】 入力端子への入力信号に応じて、出力端
子を電源電位あるいは接地電位に選択的に接続すること
により、ハイまたはロウの論理出力を得るトランジスタ
論理回路において、 前記論理回路のスタンバイ動作時
にオフ状態になるトランジスタであって前記電源電位に
接続されたトランジスタと、前記電源電位との間に、ス
タンバイ動作時にオフ状態になるスイッチ手段を設けた
ことを特徴とする論理回路。 - 【請求項２】 入力端子への入力信号に応じて、出力端
子を電源電位あるいは接地電位に選択的に接続すること
により、ハイまたはロウの論理出力を得るトランジスタ
論理回路において、 前記論理回路のスタンバイ動作時
にオフ状態になるトランジスタであって前記電源電位に
接続されたトランジスタと前記電源電位との間に、スタ
ンバイ動作時にオフ状態になるスイッチ手段を設け、
前記論理回路のスタンバイ動作時にオン状態になるトラ
ンジスタであって前記接地電位に接続されたトランジス
タと前記接地電位との間に、スタンバイ動作時にオフ状
態になるスイッチ手段を設けたことを特徴とする論理回
路。 - 【請求項３】 スタンバイ動作時にオフ状態になるトラ
ンジスタのうちの洩れ電流が大きなトランジスタについ
て選択的に、電源との間にスイッチ手段を設けた請求項
１及び請求項２に記載の論理回路。 - 【請求項４】 前記電源電位にスイッチ手段を介して接
続された複数のトランジスタの電源側の端子を共通接続
し、その共通配線と電源電位との間にスイッチ手段を設
けた請求項１乃至請求項３に記載の論理回路。 - 【請求項５】 接地電位にスイッチ手段を介して接続さ
れた複数のトランジスタの接地側の端子を共通接続し、
その共通配線と接地電位との間にスイッチ手段を設けた
請求項１乃至請求項４に記載の論理回路。 - 【請求項６】 論理回路を構成するトランジスタと電源
との間に設けられた前記スイッチ手段が、前記論理回路
の入力に与えられる信号が選択的に高電位または低電位
に固定され、論理回路内の各電位が定常状態になった後
にオフ状態になるようなスイッチ手段であることを特徴
とする請求項１乃至請求項５に記載の論理回路。 - 【請求項７】 前記論理回路が相補型の電界効果トラン
ジスタにより構成されることを特徴とする請求項１乃至
請求項６に記載の論理回路。 - 【請求項８】 前記電源電位と前記論理回路を構成する
トランジスタとの間に設けられる前記スイッチ手段が前
記トランジスタと同一導電型の電界効果トランジスタで
あることを特徴とする請求項１乃至請求項７に記載の論
理回路。 - 【請求項９】 前記接地電位と前記論理回路を構成する
トランジスタとの間に設けられる前記スイッチ手段が前
記トランジスタと同一導電型の電界効果トランジスタで
あることを特徴とする請求項１乃至請求項８に記載の論
理回路。 - 【請求項１０】 前記電源電位と前記論理回路を構成す
るトランジスタの間に設けられた前記スイッチ手段は前
記トランジスタと逆導電型の電界効果トランジスタであ
ることを特徴とする請求項１乃至請求項７及び請求項９
に記載の論理回路。 - 【請求項１１】 前記接地電位と前記論理回路を構成す
るトランジスタとの間に設けられた前記スイッチ手段が
前記トランジスタと逆導電型の電界効果トランジスタで
あることを特徴とする請求項１乃至請求項８及び請求項
１０に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100963A JPH06311012A (ja) | 1993-04-27 | 1993-04-27 | 消費電力が低減されたトランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100963A JPH06311012A (ja) | 1993-04-27 | 1993-04-27 | 消費電力が低減されたトランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311012A true JPH06311012A (ja) | 1994-11-04 |
Family
ID=14288016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100963A Pending JPH06311012A (ja) | 1993-04-27 | 1993-04-27 | 消費電力が低減されたトランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311012A (ja) |
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- 1993-04-27 JP JP5100963A patent/JPH06311012A/ja active Pending
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