JP3729965B2 - バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ラッチ回路に保持されているデータを他のラッチ回路に転送するバッファ回路に関するものである。
【０００２】
【従来の技術】
図１４は従来のバッファ回路を示す構成図であり、図において、１，２は信号線、３，４は制御信号線、５は二つの安定状態を有するラッチ回路、６はインバータ７の出力を入力するインバータ、７はインバータ６の出力を入力するインバータ、８，９はゲート電極が制御信号線３に接続され、制御信号線３の信号レベルがＬレベル（電圧レベルが接地電圧のレベル）になると非導通状態に遷移し、信号レベルがＨレベル（電圧レベルが図示せぬ電源電圧のレベル）になると導通状態に遷移するＮ型ＭＯＳトランジスタである。
【０００３】
また、１０〜１３は電源、１４，１５はゲート電極が制御信号線４に接続され、制御信号線４の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタ、１６はゲート電極が信号線２に接続され、信号線２の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタ、１７はゲート電極が信号線１に接続され、信号線１の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタである。
【０００４】
さらに、１８はラッチ回路５から転送されるデータを保持するラッチ回路、１９は一方の入力端子が信号線１と接続される一方、他方の入力端子がＮＡＮＤゲート２０の出力端子と接続されたＮＡＮＤゲート、２０は一方の入力端子が信号線２と接続される一方、他方の入力端子がＮＡＮＤゲート１９の出力端子と接続されたＮＡＮＤゲートである。
【０００５】
次に動作について説明する。
以下、バッファ回路の動作を制御信号線３，４の信号レベルがＬレベルにある期間（以下、第１の期間という）と、Ｈレベルにある期間（以下、第２の期間という）とに分けて説明する。
【０００６】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図１５に示すようになるので、以下、図１５を用いて説明する。ただし、説明の便宜上、インバータ６の出力がＬレベルであって、インバータ７の出力がＨレベルであるとする。
まず、第１の期間においては、制御信号線３の信号レベルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ８，９におけるゲート電極の信号レベルはＬレベルとなり、Ｎ型ＭＯＳトランジスタ８，９の接続状態は非導通状態になる。
従って、第１の期間においては、ラッチ回路５は信号線１，２から絶縁された状態となり、ラッチ回路５のデータをラッチ回路１８に転送することはできない。
【０００７】
また、第１の期間においては、制御信号線４の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトランジスタ１４，１５におけるゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の接続状態は導通状態になる。
このため、電源１０がＰ型ＭＯＳトランジスタ１４を介して信号線１と接続され、電源１１がＰ型ＭＯＳトランジスタ１５を介して信号線２と接続されることにより、信号線１，２の信号レベルはＨレベルとなる。
【０００８】
従って、ラッチ回路１８を構成するＮＡＮＤゲート１９，２０の一方の入力端子には（信号線１，２側の入力端子）、Ｈレベルの信号が入力されるため、図１５に示すように、例えば、ＮＡＮＤゲート１９の出力がＬレベルであれば、ＮＡＮＤゲート２０は常にＨレベルの信号を出力することになる。逆に、ＮＡＮＤゲート１９の出力がＨレベルであれば、ＮＡＮＤゲート２０は常にＬレベルの信号を出力することになる。
よって、第１の期間においては、ラッチ回路１８は、現在、ラッチ回路５が保持するデータとは無関係に、以前に記憶したデータを保持し続けることになる。
【０００９】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図１６に示すようになるので、以下、図１６を用いて説明する。ただし、説明の便宜上、インバータ６の出力がＬレベルであって、インバータ７の出力がＨレベルであるとする。
まず、第２の期間においては、制御信号線３の信号レベルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ８，９におけるゲート電極の信号レベルはＨレベルとなり、Ｎ型ＭＯＳトランジスタ８，９の接続状態は導通状態になる。
従って、第２の期間においては、ラッチ回路５は信号線１，２と接続された状態となり、ラッチ回路５のデータをラッチ回路１８に転送することができる。
【００１０】
また、第２の期間においては、制御信号線４の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトランジスタ１４，１５におけるゲート電極の信号レベルはＨレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の接続状態は非導通状態になる。
このため、信号線１は電源１０と絶縁されることにより、信号線１の信号レベルは、インバータ７が出力する信号レベルに影響され、Ｈレベルとなる。
一方、信号線２は電源１１と絶縁されることにより、信号線２の信号レベルは、インバータ６が出力する信号レベルに影響され、Ｌレベルとなる。
ただし、第１の期間においては、上述したように、信号線２の信号レベルはＨレベルにあるので、信号線２に印加されている電圧をインバータ６，７が放電することにより、信号線２の信号レベルをＬレベルにする。
【００１１】
従って、ラッチ回路１８を構成するＮＡＮＤゲート１９の一方の入力端子には（信号線１側の入力端子）、Ｈレベルの信号が入力され、ＮＡＮＤゲート２０の一方の入力端子には（信号線２側の入力端子）、Ｌレベルの信号が入力されるため、ＮＡＮＤゲート２０は常にＨレベルの信号を出力することになり、ＮＡＮＤゲート１９は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路１８のＮＡＮＤゲート１９は、ラッチ回路５のインバータ６が保持するデータと同一のデータを保持することになり、ラッチ回路１８のＮＡＮＤゲート２０は、ラッチ回路５のインバータ７が保持するデータと同一のデータを保持することになる。
【００１２】
【発明が解決しようとする課題】
従来のバッファ回路は以上のように構成されているので、ラッチ回路５を構成するインバータ６，７が保持しているデータをラッチ回路１８に転送することができるが、第１の期間から第２の期間に移行させる場合、信号線１，２の寄生容量が大きくなると、インバータ６，７による放電に長期間を要するため高速にデータ転送が行えなくなるなどの課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、信号線の寄生容量が大きくなっても、高速にデータ転送を行うことができるバッファ回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るバッファ回路は、第１のラッチ回路に保持されているデータを転送する際、第１及び第３のトランジスタを介して一方の入力端子から流れ込む電流をグランドに流し込むとともに、第１のトランジスタと等価の抵抗分を有する第２のトランジスタ及び第３のトランジスタを介して他方の入力端子から流れ込む電流をグランドに流し込むようにしたものである。
【００１５】
請求項２記載の発明に係るバッファ回路は、ソース電極が第１の信号線に接続され、ドレイン電極がデータ転送手段に接続された第１のＰ型ＭＯＳトランジスタと、ソース電極が第２の信号線に接続され、ドレイン電極がデータ転送手段に接続された第２のＰ型ＭＯＳトランジスタと、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が第２のＰ型ＭＯＳトランジスタのゲート電極および第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のトランジスタと、ドレイン電極が第２のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が第１のＰ型ＭＯＳトランジスタのゲート電極および第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のトランジスタと、ドレイン電極が第１及び第２のトランジスタのソース電極と接続され、ソース電極がグランドと接続された第３のトランジスタとから感知増幅回路を構成したものである。
【００１６】
請求項３記載の発明に係るバッファ回路は、第１のラッチ回路の各出力端子が第１及び第２の信号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に基準電圧より高い電圧を印加するようにしたものである。
【００１７】
請求項４記載の発明に係るバッファ回路は、第１のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の一方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の一方の入力端子をグランドと接続する第１の切替回路と、第２のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の他方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の他方の入力端子をグランドと接続する第２の切替回路とからデータ転送手段を構成したものである。
【００１８】
請求項５記載の発明に係るバッファ回路は、第１又は第２のトランジスタの出力側の論理を反転するインバータと、そのインバータが出力する論理がＬレベルのとき、第２のラッチ回路の入力端子をグランドと絶縁し、論理がＨレベルのとき、第２のラッチ回路の入力端子をグランドと接続するトランジスタとから第１及び第２の切替回路を構成し、ソース電極が第２の切替回路のインバータの出力端子と接続され、ゲート電極が第２の切替回路のトランジスタのドレイン電極と接続された第１のＮ型ＭＯＳトランジスタと、ソース電極が第１の切替回路のインバータの出力端子と接続され、ゲート電極が第１の切替回路のトランジスタのドレイン電極と接続された第２のＮ型ＭＯＳトランジスタと、ドレイン電極が第１のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が第２のＮ型ＭＯＳトランジスタのドレイン電極および第１のＮ型ＭＯＳトランジスタのゲート電極に接続された第１のＰ型ＭＯＳトランジスタと、ドレイン電極が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が第１のＮ型ＭＯＳトランジスタのドレイン電極および第２のＮ型ＭＯＳトランジスタのゲート電極に接続された第２のＰ型ＭＯＳトランジスタとから第２のラッチ回路を構成したものである。
【００１９】
請求項６記載の発明に係るバッファ回路は、比較結果に基づいて所定の論理演算を実行し、その演算結果に対応する論理信号を第２のラッチ回路の各入力端子に転送するようにしたものである。
【００２０】
請求項７記載の発明に係るバッファ回路は、第１又は第２のトランジスタの出力側電圧の少なくとも一方が基準電圧より低くなると、第１及び第２のトランジスタを非導通状態に遷移させるようにしたものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるバッファ回路を示す構成図であり、図において、３１は電源、３２は信号線（第１の信号線）、３３はグランド、３４はソース電極が電源３１と接続され、ドレイン電極が信号線３２と接続され、ゲート電極がグランド３３と接続されたＰ型ＭＯＳトランジスタ、３５は電源、３６は信号線（第２の信号線）、３７はグランド、３８はソース電極が電源３５と接続され、ドレイン電極が信号線３６と接続され、ゲート電極がグランド３７と接続されたＰ型ＭＯＳトランジスタ、３９，４０は制御信号線である。
【００２２】
また、４１は二つの安定状態を有するラッチ回路（第１のラッチ回路）、４２はインバータ４３の出力を入力するインバータ、４３はインバータ４２の出力を入力するインバータ、４４，４５はゲート電極が制御信号線３９に接続され、制御信号線３９の信号レベルがＬレベル（電圧レベルが接地電圧のレベル）になると非導通状態に遷移し、信号レベルがＨレベル（電圧レベルが図示せぬ電源電圧のレベル）になると導通状態に遷移するＮ型ＭＯＳトランジスタである。
また、４６は一方の入力端子が信号線３２と接続される一方、他方の入力端子が信号線３６と接続され、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５介して一方の入力端子から流れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５介して他方の入力端子から流れ込む電流Ｉ2 をグランド５６に流し込む感知増幅回路である。
【００２３】
また、５１はソース電極が信号線３２に接続され、ドレイン電極がインバータ５８の入力端子に接続されたＰ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、５２はソース電極が信号線３６に接続され、ドレイン電極がインバータ６２の入力端子に接続されたＰ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）であり、Ｐ型ＭＯＳトランジスタ５１と等価の抵抗分を有している。５３はドレイン電極がＰ型ＭＯＳトランジスタ５１のドレイン電極と接続され、ゲート電極がＰ型ＭＯＳトランジスタ５２のゲート電極及び自己のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第１のトランジスタ）、５４はドレイン電極がＰ型ＭＯＳトランジスタ５２のドレイン電極と接続され、ゲート電極がＰ型ＭＯＳトランジスタ５１のゲート電極及び自己のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第２のトランジスタ）であり、Ｎ型ＭＯＳトランジスタ５３と等価の抵抗分を有している。５５はドレイン電極がＮ型ＭＯＳトランジスタ５３，５４のソース電極と接続され、ソース電極がグランド５６と接続され、ゲート電極が制御信号線４０と接続されたＮ型ＭＯＳトランジスタ（第３のトランジスタ）、５６はグランドである。
【００２４】
また、５７はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 をスレショルド電圧１／２Ｖccと比較し、その比較結果に対応する論理信号をラッチ回路６５の一方の入力端子に転送する切替回路（データ転送手段、第１の切替回路）、５８はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 がスレショルド電圧１／２Ｖccより高いときはＬレベルの信号を出力し、低いときはＨレベルの信号を出力するインバータ、５９はグランド、６０はインバータ５８が出力する信号レベルがＬレベルになると非導通状態に遷移し、Ｈレベルになると導通状態に遷移するＮ型ＭＯＳトランジスタ（トランジスタ）である。
【００２５】
さらに、６１はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 をスレショルド電圧１／２Ｖccと比較し、その比較結果に対応する論理信号をラッチ回路６５の他方の入力端子に転送する切替回路（データ転送手段、第２の切替回路）、６２はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 がスレショルド電圧１／２Ｖccより高いときはＬレベルの信号を出力し、低いときはＨレベルの信号を出力するインバータ、６３はグランド、６４はインバータ６２が出力する信号レベルがＬレベルになると非導通状態に遷移し、Ｈレベルになると導通状態に遷移するＮ型ＭＯＳトランジスタ（トランジスタ）、６５はラッチ回路４１から転送されるデータを保持するラッチ回路（第２のラッチ回路）、６６はインバータ６７の出力を入力するインバータ、６７はインバータ６６の出力を入力するインバータである。
【００２６】
次に動作について説明する。
以下、バッファ回路の動作を制御信号線３９，４０の信号レベルがＬレベルにある期間（以下、第１の期間という）と、Ｈレベルにある期間（以下、第２の期間という）とに分けて説明する。
【００２７】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図２に示すようになるので、以下、図２を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第１の期間においては、制御信号線３９の信号レベルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ４４，４５におけるゲート電極の信号レベルはＬレベルとなり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は非導通状態になる。
従って、第１の期間においては、ラッチ回路４１は信号線３２，３６から絶縁された状態となり、ラッチ回路４１のデータをラッチ回路６５に転送することはできない。
【００２８】
また、第１の期間においては、制御信号線４０の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトランジスタ４９，５０におけるゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０の接続状態は導通状態になる。
このため、電源４７がＰ型ＭＯＳトランジスタ４９を介してＰ型ＭＯＳトランジスタ５１のドレイン電極と接続されるため、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 はインバータ５８のスレショルド電圧１／２Ｖccより高い電圧となる。
【００２９】
同様に、電源４８がＰ型ＭＯＳトランジスタ５０を介してＰ型ＭＯＳトランジスタ５２のドレイン電極と接続されるため、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 はインバータ６２のスレショルド電圧１／２Ｖccより高い電圧となる。
なお、第１の期間においては、Ｐ型ＭＯＳトランジスタ５１，５２のゲート電極の信号レベルはＨレベルとなるので、Ｐ型ＭＯＳトランジスタ５１，５２の接続状態は非導通状態となり、信号線３２，３６から感知増幅回路４６に電流が流れ込むことはなく、感知増幅回路４６において電流が消費されることはない。
【００３０】
これにより、切替回路５７，６１のインバータ５８，６２の入力端子にそれぞれ印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電極の電圧Ｖ3 ，Ｖ4 は、インバータ５８，６２のスレショルド電圧１／２Ｖccより高いので、インバータ５８，６２はそれぞれＬレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は共に非導通状態となるため、図２に示すように、例えば、インバータ６６の出力がＬレベルであれば、インバータ６７は常にＨレベルの信号を出力することになる。逆に、インバータ６６の出力がＨレベルであれば、インバータ６７は常にＬレベルの信号を出力することになる。
よって、第１の期間においては、ラッチ回路６５は、現在、ラッチ回路４１が保持するデータとは無関係に、以前に記憶したデータを保持し続けることになる。
【００３１】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図３に示すようになるので、以下、図３を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第２の期間においては、制御信号線３９の信号レベルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ４４，４５におけるゲート電極の信号レベルはＨレベルとなり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は導通状態になる。
従って、第２の期間においては、ラッチ回路４１は信号線３２，３６と接続された状態となり、ラッチ回路４１のデータをラッチ回路６５に転送することができる。
【００３２】
また、第２の期間においては、制御信号線４０の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトランジスタ４９，５０におけるゲート電極の信号レベルはＨレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０の接続状態は非導通状態になる。
このため、電源４７はＰ型ＭＯＳトランジスタ５１のドレイン電極と接続されず、電源４８もＰ型ＭＯＳトランジスタ５２のドレイン電極と接続されない。
【００３３】
従って、Ｐ型ＭＯＳトランジスタ５１のゲート電極には電源４８により電圧が印加されることはないが、信号線３２の電圧Ｖ1 とＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 との差が、Ｐ型ＭＯＳトランジスタ５１のスレショルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状態に遷移する。
同様に、Ｐ型ＭＯＳトランジスタ５２のゲート電極には電源４７により電圧が印加されることはないが、信号線３６の電圧Ｖ2 とＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 との差が、Ｐ型ＭＯＳトランジスタ５２のスレショルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状態に遷移する。
【００３４】
このとき、Ｎ型ＭＯＳトランジスタ５３のゲート電極には、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 が印加されるため、Ｎ型ＭＯＳトランジスタ５３の接続状態は導通状態になり、また、Ｎ型ＭＯＳトランジスタ５４のゲート電極には、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 が印加されるため、Ｎ型ＭＯＳトランジスタ５４の接続状態は導通状態になり、さらに、Ｎ型ＭＯＳトランジスタ５５のゲート電極の信号レベルはＨレベルであるため、Ｎ型ＭＯＳトランジスタ５５の接続状態は導通状態になる。
【００３５】
これにより、信号線３２及び３６から感知増幅回路４６にそれぞれ電流Ｉ1 ，Ｉ2 が流入し、電流Ｉ1 はＰ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５を介してグランド５６に流れ込み、電流Ｉ2 はＰ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５を介してグランド５６に流れ込むことになる。
【００３６】
従って、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 及びＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 は、それぞれ信号線３２及び３６から流入する電流Ｉ1 ，Ｉ2 の大きさに影響を受けることになるが、図３の場合、インバータ４２の出力がＬレベルであるので、信号線３６からラッチ回路４１に電流が流れ込む分、電流Ｉ1 は電流Ｉ2 より大きな値となり、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電極には、Ｎ型ＭＯＳトランジスタ４５を通じてインバータ４３に流れ込む電流を相殺するような電圧Ｖ3 ，Ｖ4 が発生することになる。
【００３７】
なお、この例では、電圧Ｖ3 は電圧Ｖ4 より大きな値となるが、Ｐ型ＭＯＳトランジスタ５１及び５２を当該装置に組み込む際、スレショルド電圧Ｖｔｐが同一のＰ型ＭＯＳトランジスタを採用し、また、Ｎ型ＭＯＳトランジスタ５３及び５４を当該装置に組み込む際、スレショルド電圧Ｖｔｎが同一のＮ型ＭＯＳトランジスタを採用すると、下記に示すように、信号線３２の電圧Ｖ1 と信号線３６の電圧Ｖ2 の値は等しくなり（各トランジスタのβが全て等しく、飽和領域で動作するものとする）、従来のもののように、一方の信号線の信号レベルをＬレベルにするために、信号線に印加されている電圧を放電させる必要はなくなる。
【００３８】
これにより、切替回路５７のインバータ５８の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 は、インバータ５８のスレショルド電圧１／２Ｖccより高いので、インバータ５８はＬレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６０のゲート電極の信号レベルはＬレベルとなるため、Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態となり、ラッチ回路６５のインバータ６６の入力端子はグランド５９と絶縁された状態となる。
【００３９】
一方、切替回路６１のインバータ６２の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 は、インバータ６２のスレショルド電圧１／２Ｖccより低いので、インバータ５８はＨレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６４のゲート電極の信号レベルはＨレベルとなるため、Ｎ型ＭＯＳトランジスタ６４の接続状態は導通状態となり、ラッチ回路６５のインバータ６７の入力端子はグランド６３と接続された状態となる。
【００４０】
ここで、インバータ５８，６２のスレショルド電圧１／２Ｖccは、インバータ５８，６２におけるＰのβとＮのβの比が、Ｐ型ＭＯＳトランジスタ５１，５２のβとＮ型ＭＯＳトランジスタ５３，５４のβの比と同じになるように設定すると、電圧Ｖ3 と電圧Ｖ4 の略中間の値になる。
Ｖ3 ＞１／２Ｖcc＞Ｖ4
【００４１】
これにより、ラッチ回路６５のインバータ６７の入力端子には、Ｌレベルの信号が入力されるため、インバータ６７は常にＨレベルの信号を出力することになり、インバータ６６は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路６５のインバータ６６は、ラッチ回路４１のインバータ４２が保持するデータと同一のデータを保持することになり、ラッチ回路６５のインバータ６７は、ラッチ回路４１のインバータ４３が保持するデータと同一のデータを保持することになる。
【００４２】
以上で明らかなように、この実施の形態１によれば、ラッチ回路４１に保持されているデータを転送する際、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５を介して信号線３２から流れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５を介して信号線３６から流れ込む電流Ｉ2 をグランド５６に流し込むようにしたので、従来のもののように、信号線３２，３６の何れかの信号レベルをＬレベルにするために、信号線３２または３６に印加されている電圧を放電する必要がなくなり、その結果、信号線３２，３６の寄生容量が大きくなっても、高速にデータ転送を行うことができる効果を奏する。
【００４３】
なお、図４は第１期間から第２期間に移行して、データ転送が可能になる時間をシミュレーションした結果の概要を示すものであり、図４からも明らかなように、実施の形態１の方が従来例よりも、データ転送が可能になる時間が短縮されていることが分かる（図４（ａ）は実施の形態１、図４（ｂ）は従来例）。
【００４４】
実施の形態２．
上記実施の形態１では、第３のトランジスタとして、１つのＮ型ＭＯＳトランジスタ５５を用いて構成したものについて示したが、図５に示すように、２つのＮ型ＭＯＳトランジスタ５５ａ，５５ｂを用いて構成してもよく、上記実施の形態１と同様の効果を奏することができる。
【００４５】
実施の形態３．
図６はこの発明の実施の形態３によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
７１はラッチ回路４１から転送されるデータを保持するラッチ回路（第２のラッチ回路）、７２，７３は電源、７４はソース電極がインバータ６２の出力端子と接続され、ゲート電極がＮ型ＭＯＳトランジスタ６４のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）、７５はソース電極がインバータ５８の出力端子と接続され、ゲート電極がＮ型ＭＯＳトランジスタ６０のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトランジスタ）、７６はドレイン電極がＮ型ＭＯＳトランジスタ７４のドレイン電極と接続され、ソース電極が電源７２と接続され、ゲート電極がＮ型ＭＯＳトランジスタ７５のドレイン電極およびＮ型ＭＯＳトランジスタ７４のゲート電極に接続されたＰ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７７はドレイン電極がＮ型ＭＯＳトランジスタ７５のドレイン電極と接続され、ソース電極が電源７３と接続され、ゲート電極がＮ型ＭＯＳトランジスタ７４のドレイン電極およびＮ型ＭＯＳトランジスタ７５のゲート電極に接続されたＰ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）である。
【００４６】
次に動作について説明する。
ラッチ回路７１以外は、上記実施の形態１と同様であるため、主にラッチ回路７１の動作について説明するが、この実施の形態２においても、第１の期間と第２の期間に分けて説明する。
【００４７】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図７に示すようになるので、以下、図７を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第１の期間においては、上述したように、インバータ５８，６２の出力端子の信号レベルはＬレベルとなるので、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は非導通状態となり、ラッチ回路７１はグランド５９，６３から絶縁された状態となる。
【００４８】
従って、仮に、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルがＬレベルである場合、図７に示すように、Ｐ型ＭＯＳトランジスタ７７のゲート電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ７７の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７５のドレイン電極には電源７３により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルはＨレベルとなり、他方の出力端子（図中、下側の出力端子）からＨレベルの信号が出力されることになる。
【００４９】
逆に、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルがＬレベルである場合（図示せず）、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ７６の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７４のドレイン電極には電源７２により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなり、一方の出力端子（図中、上側の出力端子）からＨレベルの信号が出力されることになる。
【００５０】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図８に示すようになるので、以下、図８を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第２の期間においては、上述したように、インバータ５８の出力端子の信号レベルはＬレベルとなるので、Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態となり、ラッチ回路７１はグランド５９から絶縁された状態となる。
一方、インバータ６２の出力端子の信号レベルはＨレベルとなるので、Ｎ型ＭＯＳトランジスタ６４の接続状態は導通状態となり、ラッチ回路７１はグランド６３と接続された状態となる。
【００５１】
従って、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルがＬレベルになるため、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ７６の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７４のドレイン電極には電源７２により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなり、一方の出力端子（図中、上側の出力端子）からＨレベルの信号が出力されることになる。
【００５２】
しかるに、第１の期間においては、図７に示すように、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルがＬレベルであるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルをＬレベルからＨレベルに引き上げることになるが、電源７２を用いて引き上げる場合、Ｎ型ＭＯＳトランジスタ６４の接続状態を非接続状態から接続状態に遷移させるとともに、Ｐ型ＭＯＳトランジスタ７６の接続状態を非導通状態から導通状態に遷移させる必要があるため、ある程度の時間を要する。
しかし、第１の期間においては、Ｎ型ＭＯＳトランジスタ７４は導通状態であるため、インバータ６２の出力端子の信号レベル、即ち、Ｈレベルの信号がＮ型ＭＯＳトランジスタ７４を通じてＮ型ＭＯＳトランジスタ７４のドレイン電極に現れるため、電源７２による引き上げを待つことなく、直ちに、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなる。
【００５３】
なお、第２の期間においては、Ｎ型ＭＯＳトランジスタ７４のゲート電極の信号レベルがＬレベルとなって、Ｎ型ＭＯＳトランジスタ７４の接続状態は、導通状態から非導通状態に遷移するが、Ｎ型ＭＯＳトランジスタ６４の接続状態が非導通状態から導通状態に遷移した後でなければ、遷移することができないので、インバータ６２が出力する信号がＮ型ＭＯＳトランジスタ７４を通過する方が、Ｎ型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷移するよりも時間的に早く、Ｎ型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷移しても動作上、問題になることはない。
【００５４】
以上で明らかなように、この実施の形態３によれば、ラッチ回路７１を２つのＰ型ＭＯＳトランジスタ７４，７５と、２つのＮ型ＭＯＳトランジスタ７６，７７を用いて構成するようにしたので、Ｎ型ＭＯＳトランジスタ６４等の接続状態の遷移を待つことなく、ラッチ回路７１の出力端子からデータを出力させることができるようになり、上記実施の形態１等よりも、データ転送の高速化を図ることができる効果を奏する。
【００５５】
実施の形態４．
図９はこの発明の実施の形態４によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
８１はインバータ５８，６２の比較結果に基づいて所定の論理演算を実行する機能を有する切替回路（データ転送手段）、８２は所定の論理演算を実行する演算部である。
また、図１０は演算部８２の詳細を示す構成図であり、図において、８３，８４，８５はグランド、８６はゲート電極がインバータ５８の出力端子と接続されたＮ型ＭＯＳトランジスタ、８７はゲート電極がインバータ９０の出力端子と接続されたＮ型ＭＯＳトランジスタ、８８はゲート電極がインバータ６２の出力端子と接続されたＮ型ＭＯＳトランジスタ、８９はゲート電極がインバータ９１の出力端子と接続されたＮ型ＭＯＳトランジスタ、９０，９１は図９のバッファ回路と別個に設けられているＮ型ＭＯＳトランジスタである。
【００５６】
次に動作について説明する。
演算部８２以外は、上記実施の形態１と概ね同様であるため、主に演算部８２の動作について説明する。
まず、第１の期間においては、上述したように、インバータ５８，６２からＬレベルの信号が出力されるため、Ｎ型ＭＯＳトランジスタ８６〜８９の接続状態は図１１に示すようになる。ただし、図１１の場合、説明の便宜上、インバータ９０，９１からもＬレベルの信号が出力されているものとする。
【００５７】
従って、図１１の場合、インバータ６６の入力端子はグランド８３，８４と絶縁される状態になり、また、インバータ６７の入力端子もグランド８５と絶縁される状態になるため、ラッチ回路６５を構成するインバータ６６，６７は、以前に記憶したデータを保持し続けることになる。
【００５８】
次に、第２の期間においては、上述したように、インバータ５８の出力とインバータ６２の論理は逆であるので、説明の便宜上、この例では、インバータ５８からＬレベルの信号が出力され、インバータ６２からＨレベルの信号が出力されているものとする。また、インバータ９０からＬレベルの信号が出力され、インバータ９１からＨレベルの信号が出力されているものとする（インバータ９０，９１も、インバータ５８，６２と同様に、第２の期間においては、正論理と負論理の関係を有する）。
【００５９】
従って、この場合には、Ｎ型ＭＯＳトランジスタ８６〜８９の接続状態は図１２に示すようになるが、インバータ６７の入力端子はＮ型ＭＯＳトランジスタ８８，８９を介してグランド８５と接続される状態になるため、インバータ６７の入力端子の信号レベルはＬレベルとなり、インバータ６７の入力端子には、インバータ６２の出力とインバータ９１の出力とを論理積した結果の反転結果が入力されることになる。
一方、図１２の場合、インバータ６６の入力端子はグランド８３，８４と絶縁される状態になるため、インバータ６６の入力端子の信号レベルはＬレベルとなる（インバータ６６の入力端子には、インバータ６７の出力が入力される為）。
【００６０】
以上で明らかなように、この実施の形態４によれば、ラッチ回路４１のデータを転送する際に、データ転送と兼ねて、所定の論理演算を実行するようにしたので、ラッチ回路６５へのデータ転送を完了した後に、改めて所定の論理演算を実行するよりも高速に論理演算を実行することができる効果を奏する。
【００６１】
なお、この実施の形態４では、各インバータが出力する信号レベルの例として、図１１及び図１２を示したが、これらに限る必要はなく、また、演算の例として、論理積を実行するものについて示したが、これに限るものではなく、例えば、論理和等でもよいことは言うまでもない。
【００６２】
実施の形態５．
図１３はこの発明の実施の形態５によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
１０１はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、Ｈレベルの信号を出力するＮＡＮＤゲート（電流遮断手段）、１０２はＮＡＮＤゲート１０１がＨレベルの信号を出力すると、制御信号線３９，４０の信号レベルをＬレベルにする制御回路（電流遮断手段）である。
【００６３】
次に動作について説明する。
ＮＡＮＤゲート１０１及び制御回路１０２以外は、上記実施の形態１と同様であるため、主にＮＡＮＤゲート１０１及び制御回路１０２の動作について説明する。
まず、第２の期間になると、上述したように、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなり、ラッチ回路４１が保持しているデータをラッチ回路６５に転送することが可能になる。
【００６４】
しかし、一旦、インバータ５８，６２の入力端子に信号が入力されれば、ラッチ回路６５へのデータ転送が完了するので、インバータ５８，６２の入力端子に同一の信号を入力し続ける意味はない。
しかも、インバータ５８，６２の入力端子に同一の信号を入力し続けると、その間、信号線３２，３６からＰ型ＭＯＳトランジスタ５１，５２等を介してグランド５６に電流Ｉ1 ，Ｉ2 が流れ続けるので、電流消費の観点から無駄を生じることになる。
【００６５】
そこで、この実施の形態５では、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、ＮＡＮＤゲート１０１がＨレベルの信号を制御回路１０２に出力する。
そして、制御回路１０２は、ＮＡＮＤゲート１０１からＨレベルの信号が出力されると、制御信号線３９，４０の信号レベルをＬレベルにすることにより、第１の期間に移行させ、電流Ｉ1 ，Ｉ2 の流れを遮断する（第１の期間に移行すると、Ｐ型ＭＯＳトランジスタ５１，５２等の接続状態が非導通状態に遷移するので、電流Ｉ1 ，Ｉ2 の流れが遮断される）。
なお、上述したように、第１の期間においては、ラッチ回路６５は同一のデータを保持し続けるので、第１の期間に移行させても、ラッチ回路６５が保持するデータの内容に影響を与えることはない。
【００６６】
以上で明らかなように、この実施の形態５によれば、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、Ｐ型ＭＯＳトランジスタ５１，５２等を非導通状態に遷移させるようにしたので、データ転送の完了後に、電流Ｉ1 ，Ｉ2 の流れを遮断することができるようになり、消費電力を低減できる効果を奏する。
【００６７】
【発明の効果】
以上のように、請求項１記載の発明によれば、第１のラッチ回路に保持されているデータを転送する際、第１及び第３のトランジスタを介して一方の入力端子から流れ込む電流をグランドに流し込むとともに、第１のトランジスタと等価の抵抗分を有する第２のトランジスタ及び第３のトランジスタを介して他方の入力端子から流れ込む電流をグランドに流し込むように構成したので、第１及び第２の信号線に印加されている一方の電圧を放電することなく、データ転送を行うことができるようになり、その結果、第１及び第２の信号線の寄生容量が大きくなっても、高速にデータ転送を行うことができる効果がある。
【００６８】
請求項２記載の発明によれば、第１及び第２のＰ型ＭＯＳトランジスタと、第１，第２及び第３のトランジスタとを適宜接続して感知増幅回路を構成したので、第１及び第２の信号線に印加されている一方の電圧を放電することなく、第１のラッチ回路が保持しているデータを第２のラッチ回路に転送することができるようになり、その結果、データ転送に必要な時間を短縮することができる効果がある。
【００６９】
請求項３記載の発明によれば、第１のラッチ回路の各出力端子が第１及び第２の信号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に基準電圧より高い電圧を印加するように構成したので、現在、第１のラッチ回路が保持するデータとは無関係に、以前に記憶したデータを第２のラッチ回路が保持し続けることができる効果がある。
【００７０】
請求項４記載の発明によれば、第１のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の一方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の一方の入力端子をグランドと接続する第１の切替回路と、第２のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の他方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の他方の入力端子をグランドと接続する第２の切替回路とからデータ転送手段を構成したので、第１のラッチ回路が保持するデータを確実に第２のラッチ回路に転送することができる効果がある。
【００７１】
請求項５記載の発明によれば、第２のラッチ回路を２つのＰ型ＭＯＳトランジスタと、２つのＮ型ＭＯＳトランジスタを用いて構成したので、請求項４記載の発明のように、切替回路を構成するトランジスタの接続状態の遷移を待つことなく、第２のラッチ回路の出力端子からデータを出力させることができるようになり、さらにデータ転送の高速化を図ることができる効果がある。
【００７２】
請求項６記載の発明によれば、比較結果に基づいて所定の論理演算を実行し、その演算結果に対応する論理信号を第２のラッチ回路の各入力端子に転送するように構成したので、第１のラッチ回路に保持されているデータを転送する際に、データ転送と兼ねて、所定の論理演算を実行することができるようになり、その結果、第２のラッチ回路へのデータ転送を完了した後に、改めて所定の論理演算を実行するよりも高速に論理演算を実行することができる効果がある。
【００７３】
請求項７記載の発明によれば、第１又は第２のトランジスタの出力側電圧の少なくとも一方が基準電圧より低くなると、第１及び第２のトランジスタを非導通状態に遷移させるように構成したので、データ転送の完了後に、感知増幅回路を流れる電流を遮断することができるようになり、消費電力の低減化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるバッファ回路を示す構成図である。
【図２】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図３】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図４】 データ転送時間を説明するグラフ図である。
【図５】 この発明の実施の形態２によるバッファ回路を示す構成図である。
【図６】 この発明の実施の形態３によるバッファ回路を示す構成図である。
【図７】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図８】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図９】 この発明の実施の形態４によるバッファ回路を示す構成図である。
【図１０】 演算部８２の詳細を示す構成図である。
【図１１】 各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１２】 各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１３】 この発明の実施の形態５によるバッファ回路を示す構成図である。
【図１４】 従来のバッファ回路を示す構成図である。
【図１５】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１６】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【符号の説明】
３１，３５，７２，７３ 電源、３２ 信号線（第１の信号線）、３６ 信号線（第２の信号線）、４１ ラッチ回路（第１のラッチ回路）、４６ 感知増幅回路、５１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、５２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）、５３，７４ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）、５４，７５ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトランジスタ）、５５ Ｎ型ＭＯＳトランジスタ（第３のトランジスタ）、５６，５９，６３ グランド、５７ 切替回路（データ転送手段、第１の切替回路）、５８，６２ インバータ、６０，６４ Ｎ型ＭＯＳトランジスタ（トランジスタ）、６１ 切替回路（データ転送手段、第２の切替回路）、６５，７１ ラッチ回路（第２のラッチ回路）、７６ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７７ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）、８１ 切替回路（データ転送手段）、１０１ ＮＡＮＤゲート（電流遮断手段）、１０２ 制御回路（電流遮断手段）。
【発明の属する技術分野】
この発明は、ラッチ回路に保持されているデータを他のラッチ回路に転送するバッファ回路に関するものである。
【０００２】
【従来の技術】
図１４は従来のバッファ回路を示す構成図であり、図において、１，２は信号線、３，４は制御信号線、５は二つの安定状態を有するラッチ回路、６はインバータ７の出力を入力するインバータ、７はインバータ６の出力を入力するインバータ、８，９はゲート電極が制御信号線３に接続され、制御信号線３の信号レベルがＬレベル（電圧レベルが接地電圧のレベル）になると非導通状態に遷移し、信号レベルがＨレベル（電圧レベルが図示せぬ電源電圧のレベル）になると導通状態に遷移するＮ型ＭＯＳトランジスタである。
【０００３】
また、１０〜１３は電源、１４，１５はゲート電極が制御信号線４に接続され、制御信号線４の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタ、１６はゲート電極が信号線２に接続され、信号線２の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタ、１７はゲート電極が信号線１に接続され、信号線１の信号レベルがＬレベルになると導通状態に遷移し、信号レベルがＨレベルになると非導通状態に遷移するＰ型ＭＯＳトランジスタである。
【０００４】
さらに、１８はラッチ回路５から転送されるデータを保持するラッチ回路、１９は一方の入力端子が信号線１と接続される一方、他方の入力端子がＮＡＮＤゲート２０の出力端子と接続されたＮＡＮＤゲート、２０は一方の入力端子が信号線２と接続される一方、他方の入力端子がＮＡＮＤゲート１９の出力端子と接続されたＮＡＮＤゲートである。
【０００５】
次に動作について説明する。
以下、バッファ回路の動作を制御信号線３，４の信号レベルがＬレベルにある期間（以下、第１の期間という）と、Ｈレベルにある期間（以下、第２の期間という）とに分けて説明する。
【０００６】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図１５に示すようになるので、以下、図１５を用いて説明する。ただし、説明の便宜上、インバータ６の出力がＬレベルであって、インバータ７の出力がＨレベルであるとする。
まず、第１の期間においては、制御信号線３の信号レベルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ８，９におけるゲート電極の信号レベルはＬレベルとなり、Ｎ型ＭＯＳトランジスタ８，９の接続状態は非導通状態になる。
従って、第１の期間においては、ラッチ回路５は信号線１，２から絶縁された状態となり、ラッチ回路５のデータをラッチ回路１８に転送することはできない。
【０００７】
また、第１の期間においては、制御信号線４の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトランジスタ１４，１５におけるゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の接続状態は導通状態になる。
このため、電源１０がＰ型ＭＯＳトランジスタ１４を介して信号線１と接続され、電源１１がＰ型ＭＯＳトランジスタ１５を介して信号線２と接続されることにより、信号線１，２の信号レベルはＨレベルとなる。
【０００８】
従って、ラッチ回路１８を構成するＮＡＮＤゲート１９，２０の一方の入力端子には（信号線１，２側の入力端子）、Ｈレベルの信号が入力されるため、図１５に示すように、例えば、ＮＡＮＤゲート１９の出力がＬレベルであれば、ＮＡＮＤゲート２０は常にＨレベルの信号を出力することになる。逆に、ＮＡＮＤゲート１９の出力がＨレベルであれば、ＮＡＮＤゲート２０は常にＬレベルの信号を出力することになる。
よって、第１の期間においては、ラッチ回路１８は、現在、ラッチ回路５が保持するデータとは無関係に、以前に記憶したデータを保持し続けることになる。
【０００９】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図１６に示すようになるので、以下、図１６を用いて説明する。ただし、説明の便宜上、インバータ６の出力がＬレベルであって、インバータ７の出力がＨレベルであるとする。
まず、第２の期間においては、制御信号線３の信号レベルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ８，９におけるゲート電極の信号レベルはＨレベルとなり、Ｎ型ＭＯＳトランジスタ８，９の接続状態は導通状態になる。
従って、第２の期間においては、ラッチ回路５は信号線１，２と接続された状態となり、ラッチ回路５のデータをラッチ回路１８に転送することができる。
【００１０】
また、第２の期間においては、制御信号線４の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトランジスタ１４，１５におけるゲート電極の信号レベルはＨレベルとなり、Ｐ型ＭＯＳトランジスタ１４，１５の接続状態は非導通状態になる。
このため、信号線１は電源１０と絶縁されることにより、信号線１の信号レベルは、インバータ７が出力する信号レベルに影響され、Ｈレベルとなる。
一方、信号線２は電源１１と絶縁されることにより、信号線２の信号レベルは、インバータ６が出力する信号レベルに影響され、Ｌレベルとなる。
ただし、第１の期間においては、上述したように、信号線２の信号レベルはＨレベルにあるので、信号線２に印加されている電圧をインバータ６，７が放電することにより、信号線２の信号レベルをＬレベルにする。
【００１１】
従って、ラッチ回路１８を構成するＮＡＮＤゲート１９の一方の入力端子には（信号線１側の入力端子）、Ｈレベルの信号が入力され、ＮＡＮＤゲート２０の一方の入力端子には（信号線２側の入力端子）、Ｌレベルの信号が入力されるため、ＮＡＮＤゲート２０は常にＨレベルの信号を出力することになり、ＮＡＮＤゲート１９は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路１８のＮＡＮＤゲート１９は、ラッチ回路５のインバータ６が保持するデータと同一のデータを保持することになり、ラッチ回路１８のＮＡＮＤゲート２０は、ラッチ回路５のインバータ７が保持するデータと同一のデータを保持することになる。
【００１２】
【発明が解決しようとする課題】
従来のバッファ回路は以上のように構成されているので、ラッチ回路５を構成するインバータ６，７が保持しているデータをラッチ回路１８に転送することができるが、第１の期間から第２の期間に移行させる場合、信号線１，２の寄生容量が大きくなると、インバータ６，７による放電に長期間を要するため高速にデータ転送が行えなくなるなどの課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、信号線の寄生容量が大きくなっても、高速にデータ転送を行うことができるバッファ回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るバッファ回路は、第１のラッチ回路に保持されているデータを転送する際、第１及び第３のトランジスタを介して一方の入力端子から流れ込む電流をグランドに流し込むとともに、第１のトランジスタと等価の抵抗分を有する第２のトランジスタ及び第３のトランジスタを介して他方の入力端子から流れ込む電流をグランドに流し込むようにしたものである。
【００１５】
請求項２記載の発明に係るバッファ回路は、ソース電極が第１の信号線に接続され、ドレイン電極がデータ転送手段に接続された第１のＰ型ＭＯＳトランジスタと、ソース電極が第２の信号線に接続され、ドレイン電極がデータ転送手段に接続された第２のＰ型ＭＯＳトランジスタと、ドレイン電極が第１のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が第２のＰ型ＭＯＳトランジスタのゲート電極および第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のトランジスタと、ドレイン電極が第２のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が第１のＰ型ＭＯＳトランジスタのゲート電極および第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のトランジスタと、ドレイン電極が第１及び第２のトランジスタのソース電極と接続され、ソース電極がグランドと接続された第３のトランジスタとから感知増幅回路を構成したものである。
【００１６】
請求項３記載の発明に係るバッファ回路は、第１のラッチ回路の各出力端子が第１及び第２の信号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に基準電圧より高い電圧を印加するようにしたものである。
【００１７】
請求項４記載の発明に係るバッファ回路は、第１のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の一方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の一方の入力端子をグランドと接続する第１の切替回路と、第２のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の他方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の他方の入力端子をグランドと接続する第２の切替回路とからデータ転送手段を構成したものである。
【００１８】
請求項５記載の発明に係るバッファ回路は、第１又は第２のトランジスタの出力側の論理を反転するインバータと、そのインバータが出力する論理がＬレベルのとき、第２のラッチ回路の入力端子をグランドと絶縁し、論理がＨレベルのとき、第２のラッチ回路の入力端子をグランドと接続するトランジスタとから第１及び第２の切替回路を構成し、ソース電極が第２の切替回路のインバータの出力端子と接続され、ゲート電極が第２の切替回路のトランジスタのドレイン電極と接続された第１のＮ型ＭＯＳトランジスタと、ソース電極が第１の切替回路のインバータの出力端子と接続され、ゲート電極が第１の切替回路のトランジスタのドレイン電極と接続された第２のＮ型ＭＯＳトランジスタと、ドレイン電極が第１のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が第２のＮ型ＭＯＳトランジスタのドレイン電極および第１のＮ型ＭＯＳトランジスタのゲート電極に接続された第１のＰ型ＭＯＳトランジスタと、ドレイン電極が第２のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が第１のＮ型ＭＯＳトランジスタのドレイン電極および第２のＮ型ＭＯＳトランジスタのゲート電極に接続された第２のＰ型ＭＯＳトランジスタとから第２のラッチ回路を構成したものである。
【００１９】
請求項６記載の発明に係るバッファ回路は、比較結果に基づいて所定の論理演算を実行し、その演算結果に対応する論理信号を第２のラッチ回路の各入力端子に転送するようにしたものである。
【００２０】
請求項７記載の発明に係るバッファ回路は、第１又は第２のトランジスタの出力側電圧の少なくとも一方が基準電圧より低くなると、第１及び第２のトランジスタを非導通状態に遷移させるようにしたものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるバッファ回路を示す構成図であり、図において、３１は電源、３２は信号線（第１の信号線）、３３はグランド、３４はソース電極が電源３１と接続され、ドレイン電極が信号線３２と接続され、ゲート電極がグランド３３と接続されたＰ型ＭＯＳトランジスタ、３５は電源、３６は信号線（第２の信号線）、３７はグランド、３８はソース電極が電源３５と接続され、ドレイン電極が信号線３６と接続され、ゲート電極がグランド３７と接続されたＰ型ＭＯＳトランジスタ、３９，４０は制御信号線である。
【００２２】
また、４１は二つの安定状態を有するラッチ回路（第１のラッチ回路）、４２はインバータ４３の出力を入力するインバータ、４３はインバータ４２の出力を入力するインバータ、４４，４５はゲート電極が制御信号線３９に接続され、制御信号線３９の信号レベルがＬレベル（電圧レベルが接地電圧のレベル）になると非導通状態に遷移し、信号レベルがＨレベル（電圧レベルが図示せぬ電源電圧のレベル）になると導通状態に遷移するＮ型ＭＯＳトランジスタである。
また、４６は一方の入力端子が信号線３２と接続される一方、他方の入力端子が信号線３６と接続され、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５介して一方の入力端子から流れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５介して他方の入力端子から流れ込む電流Ｉ2 をグランド５６に流し込む感知増幅回路である。
【００２３】
また、５１はソース電極が信号線３２に接続され、ドレイン電極がインバータ５８の入力端子に接続されたＰ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、５２はソース電極が信号線３６に接続され、ドレイン電極がインバータ６２の入力端子に接続されたＰ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）であり、Ｐ型ＭＯＳトランジスタ５１と等価の抵抗分を有している。５３はドレイン電極がＰ型ＭＯＳトランジスタ５１のドレイン電極と接続され、ゲート電極がＰ型ＭＯＳトランジスタ５２のゲート電極及び自己のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第１のトランジスタ）、５４はドレイン電極がＰ型ＭＯＳトランジスタ５２のドレイン電極と接続され、ゲート電極がＰ型ＭＯＳトランジスタ５１のゲート電極及び自己のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第２のトランジスタ）であり、Ｎ型ＭＯＳトランジスタ５３と等価の抵抗分を有している。５５はドレイン電極がＮ型ＭＯＳトランジスタ５３，５４のソース電極と接続され、ソース電極がグランド５６と接続され、ゲート電極が制御信号線４０と接続されたＮ型ＭＯＳトランジスタ（第３のトランジスタ）、５６はグランドである。
【００２４】
また、５７はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 をスレショルド電圧１／２Ｖccと比較し、その比較結果に対応する論理信号をラッチ回路６５の一方の入力端子に転送する切替回路（データ転送手段、第１の切替回路）、５８はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 がスレショルド電圧１／２Ｖccより高いときはＬレベルの信号を出力し、低いときはＨレベルの信号を出力するインバータ、５９はグランド、６０はインバータ５８が出力する信号レベルがＬレベルになると非導通状態に遷移し、Ｈレベルになると導通状態に遷移するＮ型ＭＯＳトランジスタ（トランジスタ）である。
【００２５】
さらに、６１はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 をスレショルド電圧１／２Ｖccと比較し、その比較結果に対応する論理信号をラッチ回路６５の他方の入力端子に転送する切替回路（データ転送手段、第２の切替回路）、６２はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 がスレショルド電圧１／２Ｖccより高いときはＬレベルの信号を出力し、低いときはＨレベルの信号を出力するインバータ、６３はグランド、６４はインバータ６２が出力する信号レベルがＬレベルになると非導通状態に遷移し、Ｈレベルになると導通状態に遷移するＮ型ＭＯＳトランジスタ（トランジスタ）、６５はラッチ回路４１から転送されるデータを保持するラッチ回路（第２のラッチ回路）、６６はインバータ６７の出力を入力するインバータ、６７はインバータ６６の出力を入力するインバータである。
【００２６】
次に動作について説明する。
以下、バッファ回路の動作を制御信号線３９，４０の信号レベルがＬレベルにある期間（以下、第１の期間という）と、Ｈレベルにある期間（以下、第２の期間という）とに分けて説明する。
【００２７】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図２に示すようになるので、以下、図２を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第１の期間においては、制御信号線３９の信号レベルはＬレベルであるので、Ｎ型ＭＯＳトランジスタ４４，４５におけるゲート電極の信号レベルはＬレベルとなり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は非導通状態になる。
従って、第１の期間においては、ラッチ回路４１は信号線３２，３６から絶縁された状態となり、ラッチ回路４１のデータをラッチ回路６５に転送することはできない。
【００２８】
また、第１の期間においては、制御信号線４０の信号レベルもＬレベルであるので、Ｐ型ＭＯＳトランジスタ４９，５０におけるゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０の接続状態は導通状態になる。
このため、電源４７がＰ型ＭＯＳトランジスタ４９を介してＰ型ＭＯＳトランジスタ５１のドレイン電極と接続されるため、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 はインバータ５８のスレショルド電圧１／２Ｖccより高い電圧となる。
【００２９】
同様に、電源４８がＰ型ＭＯＳトランジスタ５０を介してＰ型ＭＯＳトランジスタ５２のドレイン電極と接続されるため、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 はインバータ６２のスレショルド電圧１／２Ｖccより高い電圧となる。
なお、第１の期間においては、Ｐ型ＭＯＳトランジスタ５１，５２のゲート電極の信号レベルはＨレベルとなるので、Ｐ型ＭＯＳトランジスタ５１，５２の接続状態は非導通状態となり、信号線３２，３６から感知増幅回路４６に電流が流れ込むことはなく、感知増幅回路４６において電流が消費されることはない。
【００３０】
これにより、切替回路５７，６１のインバータ５８，６２の入力端子にそれぞれ印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電極の電圧Ｖ3 ，Ｖ4 は、インバータ５８，６２のスレショルド電圧１／２Ｖccより高いので、インバータ５８，６２はそれぞれＬレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は共に非導通状態となるため、図２に示すように、例えば、インバータ６６の出力がＬレベルであれば、インバータ６７は常にＨレベルの信号を出力することになる。逆に、インバータ６６の出力がＨレベルであれば、インバータ６７は常にＬレベルの信号を出力することになる。
よって、第１の期間においては、ラッチ回路６５は、現在、ラッチ回路４１が保持するデータとは無関係に、以前に記憶したデータを保持し続けることになる。
【００３１】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図３に示すようになるので、以下、図３を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第２の期間においては、制御信号線３９の信号レベルはＨレベルであるので、Ｎ型ＭＯＳトランジスタ４４，４５におけるゲート電極の信号レベルはＨレベルとなり、Ｎ型ＭＯＳトランジスタ４４，４５の接続状態は導通状態になる。
従って、第２の期間においては、ラッチ回路４１は信号線３２，３６と接続された状態となり、ラッチ回路４１のデータをラッチ回路６５に転送することができる。
【００３２】
また、第２の期間においては、制御信号線４０の信号レベルもＨレベルであるので、Ｐ型ＭＯＳトランジスタ４９，５０におけるゲート電極の信号レベルはＨレベルとなり、Ｐ型ＭＯＳトランジスタ４９，５０の接続状態は非導通状態になる。
このため、電源４７はＰ型ＭＯＳトランジスタ５１のドレイン電極と接続されず、電源４８もＰ型ＭＯＳトランジスタ５２のドレイン電極と接続されない。
【００３３】
従って、Ｐ型ＭＯＳトランジスタ５１のゲート電極には電源４８により電圧が印加されることはないが、信号線３２の電圧Ｖ1 とＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 との差が、Ｐ型ＭＯＳトランジスタ５１のスレショルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状態に遷移する。
同様に、Ｐ型ＭＯＳトランジスタ５２のゲート電極には電源４７により電圧が印加されることはないが、信号線３６の電圧Ｖ2 とＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 との差が、Ｐ型ＭＯＳトランジスタ５２のスレショルド電圧Ｖｔｐよりも大きくなると、接続状態が導通状態に遷移する。
【００３４】
このとき、Ｎ型ＭＯＳトランジスタ５３のゲート電極には、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 が印加されるため、Ｎ型ＭＯＳトランジスタ５３の接続状態は導通状態になり、また、Ｎ型ＭＯＳトランジスタ５４のゲート電極には、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 が印加されるため、Ｎ型ＭＯＳトランジスタ５４の接続状態は導通状態になり、さらに、Ｎ型ＭＯＳトランジスタ５５のゲート電極の信号レベルはＨレベルであるため、Ｎ型ＭＯＳトランジスタ５５の接続状態は導通状態になる。
【００３５】
これにより、信号線３２及び３６から感知増幅回路４６にそれぞれ電流Ｉ1 ，Ｉ2 が流入し、電流Ｉ1 はＰ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５を介してグランド５６に流れ込み、電流Ｉ2 はＰ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５を介してグランド５６に流れ込むことになる。
【００３６】
従って、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 及びＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 は、それぞれ信号線３２及び３６から流入する電流Ｉ1 ，Ｉ2 の大きさに影響を受けることになるが、図３の場合、インバータ４２の出力がＬレベルであるので、信号線３６からラッチ回路４１に電流が流れ込む分、電流Ｉ1 は電流Ｉ2 より大きな値となり、Ｐ型ＭＯＳトランジスタ５１，５２のドレイン電極には、Ｎ型ＭＯＳトランジスタ４５を通じてインバータ４３に流れ込む電流を相殺するような電圧Ｖ3 ，Ｖ4 が発生することになる。
【００３７】
なお、この例では、電圧Ｖ3 は電圧Ｖ4 より大きな値となるが、Ｐ型ＭＯＳトランジスタ５１及び５２を当該装置に組み込む際、スレショルド電圧Ｖｔｐが同一のＰ型ＭＯＳトランジスタを採用し、また、Ｎ型ＭＯＳトランジスタ５３及び５４を当該装置に組み込む際、スレショルド電圧Ｖｔｎが同一のＮ型ＭＯＳトランジスタを採用すると、下記に示すように、信号線３２の電圧Ｖ1 と信号線３６の電圧Ｖ2 の値は等しくなり（各トランジスタのβが全て等しく、飽和領域で動作するものとする）、従来のもののように、一方の信号線の信号レベルをＬレベルにするために、信号線に印加されている電圧を放電させる必要はなくなる。
これにより、切替回路５７のインバータ５８の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 は、インバータ５８のスレショルド電圧１／２Ｖccより高いので、インバータ５８はＬレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６０のゲート電極の信号レベルはＬレベルとなるため、Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態となり、ラッチ回路６５のインバータ６６の入力端子はグランド５９と絶縁された状態となる。
【００３９】
一方、切替回路６１のインバータ６２の入力端子に印加される電圧、即ち、Ｐ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 は、インバータ６２のスレショルド電圧１／２Ｖccより低いので、インバータ５８はＨレベルの信号を出力する。
従って、Ｎ型ＭＯＳトランジスタ６４のゲート電極の信号レベルはＨレベルとなるため、Ｎ型ＭＯＳトランジスタ６４の接続状態は導通状態となり、ラッチ回路６５のインバータ６７の入力端子はグランド６３と接続された状態となる。
【００４０】
ここで、インバータ５８，６２のスレショルド電圧１／２Ｖccは、インバータ５８，６２におけるＰのβとＮのβの比が、Ｐ型ＭＯＳトランジスタ５１，５２のβとＮ型ＭＯＳトランジスタ５３，５４のβの比と同じになるように設定すると、電圧Ｖ3 と電圧Ｖ4 の略中間の値になる。
Ｖ3 ＞１／２Ｖcc＞Ｖ4
【００４１】
これにより、ラッチ回路６５のインバータ６７の入力端子には、Ｌレベルの信号が入力されるため、インバータ６７は常にＨレベルの信号を出力することになり、インバータ６６は常にＬレベルの信号を出力することになる。
よって、第２の期間においては、ラッチ回路６５のインバータ６６は、ラッチ回路４１のインバータ４２が保持するデータと同一のデータを保持することになり、ラッチ回路６５のインバータ６７は、ラッチ回路４１のインバータ４３が保持するデータと同一のデータを保持することになる。
【００４２】
以上で明らかなように、この実施の形態１によれば、ラッチ回路４１に保持されているデータを転送する際、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトランジスタ５３，５５を介して信号線３２から流れ込む電流Ｉ1 をグランド５６に流し込むとともに、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトランジスタ５４，５５を介して信号線３６から流れ込む電流Ｉ2 をグランド５６に流し込むようにしたので、従来のもののように、信号線３２，３６の何れかの信号レベルをＬレベルにするために、信号線３２または３６に印加されている電圧を放電する必要がなくなり、その結果、信号線３２，３６の寄生容量が大きくなっても、高速にデータ転送を行うことができる効果を奏する。
【００４３】
なお、図４は第１期間から第２期間に移行して、データ転送が可能になる時間をシミュレーションした結果の概要を示すものであり、図４からも明らかなように、実施の形態１の方が従来例よりも、データ転送が可能になる時間が短縮されていることが分かる（図４（ａ）は実施の形態１、図４（ｂ）は従来例）。
【００４４】
実施の形態２．
上記実施の形態１では、第３のトランジスタとして、１つのＮ型ＭＯＳトランジスタ５５を用いて構成したものについて示したが、図５に示すように、２つのＮ型ＭＯＳトランジスタ５５ａ，５５ｂを用いて構成してもよく、上記実施の形態１と同様の効果を奏することができる。
【００４５】
実施の形態３．
図６はこの発明の実施の形態３によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
７１はラッチ回路４１から転送されるデータを保持するラッチ回路（第２のラッチ回路）、７２，７３は電源、７４はソース電極がインバータ６２の出力端子と接続され、ゲート電極がＮ型ＭＯＳトランジスタ６４のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）、７５はソース電極がインバータ５８の出力端子と接続され、ゲート電極がＮ型ＭＯＳトランジスタ６０のドレイン電極と接続されたＮ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトランジスタ）、７６はドレイン電極がＮ型ＭＯＳトランジスタ７４のドレイン電極と接続され、ソース電極が電源７２と接続され、ゲート電極がＮ型ＭＯＳトランジスタ７５のドレイン電極およびＮ型ＭＯＳトランジスタ７４のゲート電極に接続されたＰ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７７はドレイン電極がＮ型ＭＯＳトランジスタ７５のドレイン電極と接続され、ソース電極が電源７３と接続され、ゲート電極がＮ型ＭＯＳトランジスタ７４のドレイン電極およびＮ型ＭＯＳトランジスタ７５のゲート電極に接続されたＰ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）である。
【００４６】
次に動作について説明する。
ラッチ回路７１以外は、上記実施の形態１と同様であるため、主にラッチ回路７１の動作について説明するが、この実施の形態２においても、第１の期間と第２の期間に分けて説明する。
【００４７】
最初に、第１の期間においては、各部の信号レベル及び各トランジスタの接続状態は図７に示すようになるので、以下、図７を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第１の期間においては、上述したように、インバータ５８，６２の出力端子の信号レベルはＬレベルとなるので、Ｎ型ＭＯＳトランジスタ６０，６４の接続状態は非導通状態となり、ラッチ回路７１はグランド５９，６３から絶縁された状態となる。
【００４８】
従って、仮に、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルがＬレベルである場合、図７に示すように、Ｐ型ＭＯＳトランジスタ７７のゲート電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ７７の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７５のドレイン電極には電源７３により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルはＨレベルとなり、他方の出力端子（図中、下側の出力端子）からＨレベルの信号が出力されることになる。
【００４９】
逆に、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルがＬレベルである場合（図示せず）、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号レベルがＬレベルとなるため、Ｐ型ＭＯＳトランジスタ７６の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７４のドレイン電極には電源７２により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなり、一方の出力端子（図中、上側の出力端子）からＨレベルの信号が出力されることになる。
【００５０】
次に、第２の期間においては、各部の信号レベル及び各トランジスタの接続状態は図８に示すようになるので、以下、図８を用いて説明する。ただし、説明の便宜上、インバータ４２の出力がＬレベルであって、インバータ４３の出力がＨレベルであるとする。
まず、第２の期間においては、上述したように、インバータ５８の出力端子の信号レベルはＬレベルとなるので、Ｎ型ＭＯＳトランジスタ６０の接続状態は非導通状態となり、ラッチ回路７１はグランド５９から絶縁された状態となる。
一方、インバータ６２の出力端子の信号レベルはＨレベルとなるので、Ｎ型ＭＯＳトランジスタ６４の接続状態は導通状態となり、ラッチ回路７１はグランド６３と接続された状態となる。
【００５１】
従って、Ｎ型ＭＯＳトランジスタ７５のドレイン電極の信号レベルがＬレベルになるため、Ｐ型ＭＯＳトランジスタ７６のゲート電極の信号レベルはＬレベルとなり、Ｐ型ＭＯＳトランジスタ７６の接続状態は導通状態となる。これにより、Ｎ型ＭＯＳトランジスタ７４のドレイン電極には電源７２により電圧が印加されるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなり、一方の出力端子（図中、上側の出力端子）からＨレベルの信号が出力されることになる。
【００５２】
しかるに、第１の期間においては、図７に示すように、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルがＬレベルであるため、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルをＬレベルからＨレベルに引き上げることになるが、電源７２を用いて引き上げる場合、Ｎ型ＭＯＳトランジスタ６４の接続状態を非接続状態から接続状態に遷移させるとともに、Ｐ型ＭＯＳトランジスタ７６の接続状態を非導通状態から導通状態に遷移させる必要があるため、ある程度の時間を要する。
しかし、第１の期間においては、Ｎ型ＭＯＳトランジスタ７４は導通状態であるため、インバータ６２の出力端子の信号レベル、即ち、Ｈレベルの信号がＮ型ＭＯＳトランジスタ７４を通じてＮ型ＭＯＳトランジスタ７４のドレイン電極に現れるため、電源７２による引き上げを待つことなく、直ちに、Ｎ型ＭＯＳトランジスタ７４のドレイン電極の信号レベルはＨレベルとなる。
【００５３】
なお、第２の期間においては、Ｎ型ＭＯＳトランジスタ７４のゲート電極の信号レベルがＬレベルとなって、Ｎ型ＭＯＳトランジスタ７４の接続状態は、導通状態から非導通状態に遷移するが、Ｎ型ＭＯＳトランジスタ６４の接続状態が非導通状態から導通状態に遷移した後でなければ、遷移することができないので、インバータ６２が出力する信号がＮ型ＭＯＳトランジスタ７４を通過する方が、Ｎ型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷移するよりも時間的に早く、Ｎ型ＭＯＳトランジスタ７４の接続状態が非導通状態に遷移しても動作上、問題になることはない。
【００５４】
以上で明らかなように、この実施の形態３によれば、ラッチ回路７１を２つのＰ型ＭＯＳトランジスタ７４，７５と、２つのＮ型ＭＯＳトランジスタ７６，７７を用いて構成するようにしたので、Ｎ型ＭＯＳトランジスタ６４等の接続状態の遷移を待つことなく、ラッチ回路７１の出力端子からデータを出力させることができるようになり、上記実施の形態１等よりも、データ転送の高速化を図ることができる効果を奏する。
【００５５】
実施の形態４．
図９はこの発明の実施の形態４によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
８１はインバータ５８，６２の比較結果に基づいて所定の論理演算を実行する機能を有する切替回路（データ転送手段）、８２は所定の論理演算を実行する演算部である。
また、図１０は演算部８２の詳細を示す構成図であり、図において、８３，８４，８５はグランド、８６はゲート電極がインバータ５８の出力端子と接続されたＮ型ＭＯＳトランジスタ、８７はゲート電極がインバータ９０の出力端子と接続されたＮ型ＭＯＳトランジスタ、８８はゲート電極がインバータ６２の出力端子と接続されたＮ型ＭＯＳトランジスタ、８９はゲート電極がインバータ９１の出力端子と接続されたＮ型ＭＯＳトランジスタ、９０，９１は図９のバッファ回路と別個に設けられているＮ型ＭＯＳトランジスタである。
【００５６】
次に動作について説明する。
演算部８２以外は、上記実施の形態１と概ね同様であるため、主に演算部８２の動作について説明する。
まず、第１の期間においては、上述したように、インバータ５８，６２からＬレベルの信号が出力されるため、Ｎ型ＭＯＳトランジスタ８６〜８９の接続状態は図１１に示すようになる。ただし、図１１の場合、説明の便宜上、インバータ９０，９１からもＬレベルの信号が出力されているものとする。
【００５７】
従って、図１１の場合、インバータ６６の入力端子はグランド８３，８４と絶縁される状態になり、また、インバータ６７の入力端子もグランド８５と絶縁される状態になるため、ラッチ回路６５を構成するインバータ６６，６７は、以前に記憶したデータを保持し続けることになる。
【００５８】
次に、第２の期間においては、上述したように、インバータ５８の出力とインバータ６２の論理は逆であるので、説明の便宜上、この例では、インバータ５８からＬレベルの信号が出力され、インバータ６２からＨレベルの信号が出力されているものとする。また、インバータ９０からＬレベルの信号が出力され、インバータ９１からＨレベルの信号が出力されているものとする（インバータ９０，９１も、インバータ５８，６２と同様に、第２の期間においては、正論理と負論理の関係を有する）。
【００５９】
従って、この場合には、Ｎ型ＭＯＳトランジスタ８６〜８９の接続状態は図１２に示すようになるが、インバータ６７の入力端子はＮ型ＭＯＳトランジスタ８８，８９を介してグランド８５と接続される状態になるため、インバータ６７の入力端子の信号レベルはＬレベルとなり、インバータ６７の入力端子には、インバータ６２の出力とインバータ９１の出力とを論理積した結果の反転結果が入力されることになる。
一方、図１２の場合、インバータ６６の入力端子はグランド８３，８４と絶縁される状態になるため、インバータ６６の入力端子の信号レベルはＬレベルとなる（インバータ６６の入力端子には、インバータ６７の出力が入力される為）。
【００６０】
以上で明らかなように、この実施の形態４によれば、ラッチ回路４１のデータを転送する際に、データ転送と兼ねて、所定の論理演算を実行するようにしたので、ラッチ回路６５へのデータ転送を完了した後に、改めて所定の論理演算を実行するよりも高速に論理演算を実行することができる効果を奏する。
【００６１】
なお、この実施の形態４では、各インバータが出力する信号レベルの例として、図１１及び図１２を示したが、これらに限る必要はなく、また、演算の例として、論理積を実行するものについて示したが、これに限るものではなく、例えば、論理和等でもよいことは言うまでもない。
【００６２】
実施の形態５．
図１３はこの発明の実施の形態５によるバッファ回路を示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
１０１はＰ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、Ｈレベルの信号を出力するＮＡＮＤゲート（電流遮断手段）、１０２はＮＡＮＤゲート１０１がＨレベルの信号を出力すると、制御信号線３９，４０の信号レベルをＬレベルにする制御回路（電流遮断手段）である。
【００６３】
次に動作について説明する。
ＮＡＮＤゲート１０１及び制御回路１０２以外は、上記実施の形態１と同様であるため、主にＮＡＮＤゲート１０１及び制御回路１０２の動作について説明する。
まず、第２の期間になると、上述したように、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなり、ラッチ回路４１が保持しているデータをラッチ回路６５に転送することが可能になる。
【００６４】
しかし、一旦、インバータ５８，６２の入力端子に信号が入力されれば、ラッチ回路６５へのデータ転送が完了するので、インバータ５８，６２の入力端子に同一の信号を入力し続ける意味はない。
しかも、インバータ５８，６２の入力端子に同一の信号を入力し続けると、その間、信号線３２，３６からＰ型ＭＯＳトランジスタ５１，５２等を介してグランド５６に電流Ｉ1 ，Ｉ2 が流れ続けるので、電流消費の観点から無駄を生じることになる。
【００６５】
そこで、この実施の形態５では、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、ＮＡＮＤゲート１０１がＨレベルの信号を制御回路１０２に出力する。
そして、制御回路１０２は、ＮＡＮＤゲート１０１からＨレベルの信号が出力されると、制御信号線３９，４０の信号レベルをＬレベルにすることにより、第１の期間に移行させ、電流Ｉ1 ，Ｉ2 の流れを遮断する（第１の期間に移行すると、Ｐ型ＭＯＳトランジスタ５１，５２等の接続状態が非導通状態に遷移するので、電流Ｉ1 ，Ｉ2 の流れが遮断される）。
なお、上述したように、第１の期間においては、ラッチ回路６５は同一のデータを保持し続けるので、第１の期間に移行させても、ラッチ回路６５が保持するデータの内容に影響を与えることはない。
【００６６】
以上で明らかなように、この実施の形態５によれば、Ｐ型ＭＯＳトランジスタ５１のドレイン電極の電圧Ｖ3 又はＰ型ＭＯＳトランジスタ５２のドレイン電極の電圧Ｖ4 の少なくとも一方がインバータ５８，６２のスレショルド電圧１／２Ｖccより低くなると、Ｐ型ＭＯＳトランジスタ５１，５２等を非導通状態に遷移させるようにしたので、データ転送の完了後に、電流Ｉ1 ，Ｉ2 の流れを遮断することができるようになり、消費電力を低減できる効果を奏する。
【００６７】
【発明の効果】
以上のように、請求項１記載の発明によれば、第１のラッチ回路に保持されているデータを転送する際、第１及び第３のトランジスタを介して一方の入力端子から流れ込む電流をグランドに流し込むとともに、第１のトランジスタと等価の抵抗分を有する第２のトランジスタ及び第３のトランジスタを介して他方の入力端子から流れ込む電流をグランドに流し込むように構成したので、第１及び第２の信号線に印加されている一方の電圧を放電することなく、データ転送を行うことができるようになり、その結果、第１及び第２の信号線の寄生容量が大きくなっても、高速にデータ転送を行うことができる効果がある。
【００６８】
請求項２記載の発明によれば、第１及び第２のＰ型ＭＯＳトランジスタと、第１，第２及び第３のトランジスタとを適宜接続して感知増幅回路を構成したので、第１及び第２の信号線に印加されている一方の電圧を放電することなく、第１のラッチ回路が保持しているデータを第２のラッチ回路に転送することができるようになり、その結果、データ転送に必要な時間を短縮することができる効果がある。
【００６９】
請求項３記載の発明によれば、第１のラッチ回路の各出力端子が第１及び第２の信号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に基準電圧より高い電圧を印加するように構成したので、現在、第１のラッチ回路が保持するデータとは無関係に、以前に記憶したデータを第２のラッチ回路が保持し続けることができる効果がある。
【００７０】
請求項４記載の発明によれば、第１のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の一方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の一方の入力端子をグランドと接続する第１の切替回路と、第２のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の他方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の他方の入力端子をグランドと接続する第２の切替回路とからデータ転送手段を構成したので、第１のラッチ回路が保持するデータを確実に第２のラッチ回路に転送することができる効果がある。
【００７１】
請求項５記載の発明によれば、第２のラッチ回路を２つのＰ型ＭＯＳトランジスタと、２つのＮ型ＭＯＳトランジスタを用いて構成したので、請求項４記載の発明のように、切替回路を構成するトランジスタの接続状態の遷移を待つことなく、第２のラッチ回路の出力端子からデータを出力させることができるようになり、さらにデータ転送の高速化を図ることができる効果がある。
【００７２】
請求項６記載の発明によれば、比較結果に基づいて所定の論理演算を実行し、その演算結果に対応する論理信号を第２のラッチ回路の各入力端子に転送するように構成したので、第１のラッチ回路に保持されているデータを転送する際に、データ転送と兼ねて、所定の論理演算を実行することができるようになり、その結果、第２のラッチ回路へのデータ転送を完了した後に、改めて所定の論理演算を実行するよりも高速に論理演算を実行することができる効果がある。
【００７３】
請求項７記載の発明によれば、第１又は第２のトランジスタの出力側電圧の少なくとも一方が基準電圧より低くなると、第１及び第２のトランジスタを非導通状態に遷移させるように構成したので、データ転送の完了後に、感知増幅回路を流れる電流を遮断することができるようになり、消費電力の低減化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるバッファ回路を示す構成図である。
【図２】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図３】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図４】 データ転送時間を説明するグラフ図である。
【図５】 この発明の実施の形態２によるバッファ回路を示す構成図である。
【図６】 この発明の実施の形態３によるバッファ回路を示す構成図である。
【図７】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図８】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図９】 この発明の実施の形態４によるバッファ回路を示す構成図である。
【図１０】 演算部８２の詳細を示す構成図である。
【図１１】 各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１２】 各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１３】 この発明の実施の形態５によるバッファ回路を示す構成図である。
【図１４】 従来のバッファ回路を示す構成図である。
【図１５】 第１の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【図１６】 第２の期間において、各部の信号レベル及び各トランジスタの接続状態を示す状態説明図である。
【符号の説明】
３１，３５，７２，７３ 電源、３２ 信号線（第１の信号線）、３６ 信号線（第２の信号線）、４１ ラッチ回路（第１のラッチ回路）、４６ 感知増幅回路、５１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、５２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）、５３，７４ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトランジスタ）、５４，７５ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトランジスタ）、５５ Ｎ型ＭＯＳトランジスタ（第３のトランジスタ）、５６，５９，６３ グランド、５７ 切替回路（データ転送手段、第１の切替回路）、５８，６２ インバータ、６０，６４ Ｎ型ＭＯＳトランジスタ（トランジスタ）、６１ 切替回路（データ転送手段、第２の切替回路）、６５，７１ ラッチ回路（第２のラッチ回路）、７６ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトランジスタ）、７７ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトランジスタ）、８１ 切替回路（データ転送手段）、１０１ ＮＡＮＤゲート（電流遮断手段）、１０２ 制御回路（電流遮断手段）。
Claims (7)
- 電源に接続されたＰ型ＭＯＳトランジスタによりそれぞれ所定の電圧が印加される第１及び第２の信号線と、
一方の出力端子が上記第１の信号線に接続され、他方の出力端子が上記第２の信号線に接続された第１のラッチ回路と、
一方の入力端子が上記第１の信号線と接続される一方、他方の入力端子が上記第２の信号線と接続され、第１及び第３のトランジスタを介して一方の入力端子から流れ込む電流をグランドに流し込むとともに、第１のトランジスタと等価の抵抗分を有する第２のトランジスタ及び第３のトランジスタを介して他方の入力端子から流れ込む電流をグランドに流し込む感知増幅回路と、
上記感知増幅回路における第１及び第２のトランジスタの出力側電圧をそれぞれ基準電圧と比較し、その比較結果に対応する論理信号を第２のラッチ回路の各入力端子に転送するデータ転送手段とを備えたバッファ回路。 - 感知増幅回路は、
ソース電極が第１の信号線に接続され、ドレイン電極がデータ転送手段に接続された第１のＰ型ＭＯＳトランジスタと、
ソース電極が第２の信号線に接続され、ドレイン電極が上記データ転送手段に接続された第２のＰ型ＭＯＳトランジスタと、
ドレイン電極が上記第１のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が上記第２のＰ型ＭＯＳトランジスタのゲート電極および上記第１のＰ型ＭＯＳトランジスタのドレイン電極に接続された第１のトランジスタと、
ドレイン電極が上記第２のＰ型ＭＯＳトランジスタのドレイン電極と接続され、ゲート電極が上記第１のＰ型ＭＯＳトランジスタのゲート電極および上記第２のＰ型ＭＯＳトランジスタのドレイン電極に接続された第２のトランジスタと、
ドレイン電極が上記第１及び第２のトランジスタのソース電極と接続され、ソース電極がグランドと接続された第３のトランジスタとから構成されたことを特徴とする請求項１記載のバッファ回路。 - 感知増幅回路は、第１のラッチ回路の各出力端子が第１及び第２の信号線と絶縁された場合、第１及び第２のＰ型ＭＯＳトランジスタのドレイン電極に基準電圧より高い電圧を印加することを特徴とする請求項２記載のバッファ回路。
- データ転送手段は、
第１のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の一方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の一方の入力端子をグランドと接続する第１の切替回路と、
第２のトランジスタの出力側電圧が基準電圧より高い場合には第２のラッチ回路の他方の入力端子をグランドと絶縁し、基準電圧より低い場合には第２のラッチ回路の他方の入力端子をグランドと接続する第２の切替回路とから構成されたことを特徴とする請求項１項記載のバッファ回路。 - 第１及び第２の切替回路は、
第１又は第２のトランジスタの出力側の論理を反転するインバータと、
上記インバータが出力する論理がＬレベルのとき、第２のラッチ回路の入力端子をグランドと絶縁し、論理がＨレベルのとき、第２のラッチ回路の入力端子をグランドと接続するトランジスタとから構成され、
第２のラッチ回路は、
ソース電極が上記第２の切替回路のインバータの出力端子と接続され、ゲート電極がその第２の切替回路のトランジスタのドレイン電極と接続された第１のＮ型ＭＯＳトランジスタと、
ソース電極が上記第１の切替回路のインバータの出力端子と接続され、ゲート電極がその第１の切替回路のトランジスタのドレイン電極と接続された第２のＮ型ＭＯＳトランジスタと、
ドレイン電極が上記第１のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が上記第２のＮ型ＭＯＳトランジスタのドレイン電極および上記第１のＮ型ＭＯＳトランジスタのゲート電極に接続された第１のＰ型ＭＯＳトランジスタと、
ドレイン電極が上記第２のＮ型ＭＯＳトランジスタのドレイン電極と接続され、ソース電極が電源と接続され、ゲート電極が上記第１のＮ型ＭＯＳトランジスタのドレイン電極および上記第２のＮ型ＭＯＳトランジスタのゲート電極に接続された第２のＰ型ＭＯＳトランジスタとから構成されたことを特徴とする請求項４記載のバッファ回路。 - データ転送手段は、比較結果に基づいて所定の論理演算を実行し、その演算結果に対応する論理信号を第２のラッチ回路の各入力端子に転送することを特徴とする請求項１から請求項３のうちのいずれか１項記載のバッファ回路。
- 第１又は第２のトランジスタの出力側電圧の少なくとも一方が基準電圧より低くなると、第１及び第２のトランジスタを非導通状態に遷移させる電流遮断手段を設けたことを特徴とする請求項１から請求項６のうちのいずれか１項記載のバッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04821397A JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
| TW086108149A TW330295B (en) | 1997-03-03 | 1997-06-12 | Buffer circuit |
| US08/890,619 US5926037A (en) | 1997-03-03 | 1997-07-09 | Buffer circuit which transfers data held in a first latch circuit to a second latch circuit |
| KR1019970045838A KR100264626B1 (ko) | 1997-03-03 | 1997-09-04 | 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04821397A JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247847A JPH10247847A (ja) | 1998-09-14 |
| JP3729965B2 true JP3729965B2 (ja) | 2005-12-21 |
Family
ID=12797141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04821397A Expired - Fee Related JP3729965B2 (ja) | 1997-03-03 | 1997-03-03 | バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5926037A (ja) |
| JP (1) | JP3729965B2 (ja) |
| KR (1) | KR100264626B1 (ja) |
| TW (1) | TW330295B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443643B1 (ko) * | 2002-01-11 | 2004-08-09 | 삼성전자주식회사 | 반도체 집적 회로의 리시버 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2172761B (en) * | 1985-03-18 | 1988-11-09 | Texas Instruments Ltd | Random access memory using semiconductor data storage elements |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
| US5325335A (en) * | 1991-05-30 | 1994-06-28 | Integrated Device Technology, Inc. | Memories and amplifiers suitable for low voltage power supplies |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
-
1997
- 1997-03-03 JP JP04821397A patent/JP3729965B2/ja not_active Expired - Fee Related
- 1997-06-12 TW TW086108149A patent/TW330295B/zh active
- 1997-07-09 US US08/890,619 patent/US5926037A/en not_active Expired - Fee Related
- 1997-09-04 KR KR1019970045838A patent/KR100264626B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10247847A (ja) | 1998-09-14 |
| KR19980079347A (ko) | 1998-11-25 |
| TW330295B (en) | 1998-04-21 |
| US5926037A (en) | 1999-07-20 |
| KR100264626B1 (ko) | 2000-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |