JPH1084274A

JPH1084274A - 半導体論理回路および回路レイアウト構造

Info

Publication number: JPH1084274A
Application number: JP8237760A
Authority: JP
Inventors: Hiroo Yamamoto; 裕雄山本; Hironori Akamatsu; 寛範赤松; Shiro Sakiyama; 史朗崎山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】レベルシフタ回路の入力が不定となった場合
に生じるレベルシフタ回路の貫通電流と、回路出力不定
の状態が生じないようにする。【解決手段】ソース電位を接地した第２のＮチャネル
ＭＯＳトランジスタＴＮ２のドレインに第３のＮチャネ
ルＭＯＳトランジスタＴＮ３を設け、この第３のＮチャ
ネルＭＯＳトランジスタＴＮ３のドレインに、第１のＰ
チャネルＭＯＳトランジスタＴＰ１のゲート，第２のＰ
チャネルＭＯＳトランジスタＴＰ２のドレイン，第３の
ＰチャネルＭＯＳトランジスタＴＰ３のドレインを接続
し、第１のＮチャネルＭＯＳトランジスタＴＮ１のドレ
インに、第１のＰチャネルＭＯＳトランジスタＴＰ１の
ドレイン，第２のＰチャネルＭＯＳトランジスタＴＰ２
のゲートを接続した構成であり、第３のＮチャネルＭＯ
ＳトランジスタＴＮ３をオフし、第３のＰチャネルＭＯ
ＳトランジスタＴＰ３をオンすることにより、レベルシ
フタ回路への入力が不定となった場合であっても、高電
源電位Ｖ１が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも２つの
電源電圧を持つ半導体集積回路の小さな電源電圧の振幅
信号を大きな電源電圧の振幅信号に変換するレベルシフ
タ回路もしくはレベルシフト回路として適用される半導
体論理回路と、その回路を良好に配線，配置するための
回路レイアウト構造に関するものである。

【０００２】

【従来の技術】一般的に、レベルシフタ回路は、低電位
レベル信号振幅を高電位レベル信号振幅の信号に変え、
低電位レベル信号振幅の論理回路において消費電力の削
減を行い、半導体装置からの信号出力を半導体装置外部
の信号振幅規格に合わせるために高電位レベル信号振幅
に変換する場合に使われ、半導体装置の低消費電力化に
寄与している。

【０００３】図12は従来のレベルシフタ回路の一般的な
構成例を示す回路図である。１はレベルシフタ回路であ
り、高電圧Ｖ１にソースを接続した第１のＰチャネルＭ
ＯＳトランジスタＴＰ１および第２のＰチャネルＭＯＳ
トランジスタＴＰ２と、第１のＰチャネルＭＯＳトラン
ジスタＴＰ１のドレインと第２のＰチャネルＭＯＳトラ
ンジスタＴＰ２のゲートをドレインに接続し、かつソー
スを接地した第１のＮチャネルＭＯＳトランジスタＴＮ
１と、第２のＰチャネルＭＯＳトランジスタＴＰ２のド
レインと第１のＰチャネルＭＯＳトランジスタＴＰ１の
ゲートをドレインに接続し、かつソースを接地した第２
のＮチャネルＭＯＳトランジスタＴＮ２とから構成され
ている。

【０００４】入力端子Ａより前記第１のＮチャネルＭＯ
ＳトランジスタＴＮ１のゲートに第１の低電圧振幅イン
バータＩ１と第２の低電圧振幅インバータＩ２とを介し
て信号が入力し、前記第２のＮチャネルＭＯＳトランジ
スタＴＮ２のゲートには前記第１の低電圧振幅インバー
タＩ１のみを介してＮチャネルＭＯＳトランジスタＴＮ
１のゲート入力信号とは逆位相の信号が入力し、第２の
ＰチャネルＭＯＳトランジスタＴＰ２と第２のＮチャネ
ルＭＯＳトランジスタＴＮ２のドレインに接続される出
力端子Ｂから高電圧振幅インバータＩ３を介して信号が
出力するようになっている。

【０００５】以下にレベルシフタ回路１において、入力
端子Ａより０Ｖ(ボルト)から２Ｖの振幅電圧が入力し、
それを０Ｖから３Ｖの振幅電圧の信号に変換する場合に
ついて説明する。

【０００６】すなわち、入力端子Ａが２Ｖから０Ｖに変
化した場合、第１の低電圧振幅インバータＩ１の出力は
０Ｖから２Ｖへ変化し、第２のＮチャネルＭＯＳトラン
ジスタＴＮ２に入力する。また第２の低電圧振幅インバ
ータＩ２により２Ｖから０Ｖの信号が出力し、第１のＮ
チャネルＭＯＳトランジスタＴＮ１に入力する。第１の
ＮチャネルＭＯＳトランジスタＴＮ１はオン状態からオ
フ状態へと変化し、同時に第２のＮチャネルＭＯＳトラ
ンジスタＴＮ２はオフ状態からオン状態へと変化する。

【０００７】そのとき、第２のノードＮ２の電位は、電
荷が第２のＮチャネルＭＯＳトランジスタＴＮ２を介し
て放電することにより電位が低下する。このことにより
第１のＰチャネルＭＯＳトランジスタＴＰ１のゲート電
位が低下し、第１のＰチャネルＭＯＳトランジスタＴＰ
１がオンする。同時に第１のノードＮ１は第２のＮチャ
ネルＭＯＳトランジスタＴＮ２がオフすることで電位が
上昇し、第２のＰチャネルＭＯＳトランジスタＴＰ２が
オン状態からオフ状態へと以降する。

【０００８】そして、第１のＮチャネルＭＯＳトランジ
スタＴＮ１と第１のＰチャネルＭＯＳトランジスタＴＰ
１の作用により第１のノードＮ１の電位が上昇し、第２
のＮチャネルＭＯＳトランジスタＴＮ２と第２のＰチャ
ネルＭＯＳトランジスタＴＰ２の作用により第２のノー
ドＮ２の電位が下降して、最終的に第１のノードＮ１は
３Ｖとなり、第２のノードＮ２が０Ｖとなる。第２のノ
ードＮ２の電位により３Ｖ動作の高電圧振幅インバータ
Ｉ３の出力は３Ｖとなる。入力端子Ａが０Ｖから２Ｖへ
変化した場合は同様の作用により出力端子Ｂに０Ｖが出
力される。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
レベルシフタ回路では以下のような問題があり、本発明
は下記の項目の課題を解決するものである。

【００１０】低電圧動作回路もしくは低電圧動作半
導体装置から、高電圧動作回路もしくは高電圧動作半導
体装置への信号の転送を実現するレベルシフタ回路にお
いて、超低消費電力半導体装置を実現するために低電圧
動作回路が非動作時、低電圧動作回路もしくは低電圧動
作半導体装置の電源供給を切るシステム構成とすること
が考えられる。

【００１１】しかし、低電圧動作回路の電源供給を切る
構成とした場合に、低電圧振幅の出力信号電圧は不定と
なり、レベルシフタ回路の高電位電源から貫通電流が流
れてしまうことが考えられる。また、このとき、レベル
シフタ回路からの出力も不定となってしまう。

【００１２】低電圧動作回路のＭＯＳトランジスタ
をさらに低電圧で動作させることを考えた場合、動作速
度の確保のために電圧に対して低耐圧であるが高速で動
作するデバイスパラメータを備えたＭＯＳトランジスタ
を使用することが考えられる。

【００１３】図12に示したレベルシフタ回路における入
力端子Ａの入力振幅が変換される電位振幅に対して非常
に小さい場合、図12の回路構成ではインバータＩ１およ
びＩ２として高速であるが低耐圧のＭＯＳトランジスタ
を使い、回路動作速度を上げることが考えられるが、第
１のＮチャネルＭＯＳトランジスタＴＮ１と第２のＮチ
ャネルＭＯＳトランジスタＴＮ２のゲート入力電圧が小
さいことにより、所望の動作速度を実現するためには第
１のＮチャネルＭＯＳトランジスタＴＮ１と第２のＮチ
ャネルＭＯＳトランジスタＴＮ２のゲート幅を大きくす
る必要がある。

【００１４】ゲート幅を小さくするために高速であるが
低耐圧のＭＯＳトランジスタを第１のＮチャネルＭＯＳ
トランジスタＴＮ１と第２のＮチャネルＭＯＳトランジ
スタＴＮ２に使用すると、第１のノードＮ１または第２
のノードＮ２の電圧のためにＭＯＳトランジスタが破壊
されてしまうことも考えられる。

【００１５】また、ＭＯＳトランジスタの構造上、高速
で動作する高電流駆動能力のトランジスタはオフ電流が
非常に大きいため、トランジスタの耐圧上問題がない場
合でも、回路非動作時に大きな電源リーク電流が生じる
ことになり、低消費電流の半導体装置にあっては好まし
くない。

【００１６】低電圧動作の論理回路が非動作時に電
源供給を切るシステム構成であり、半導体装置内部の低
電圧振幅信号をレベルシフタ回路を介して高電圧の信号
出力にするセルベースレイアウトもしくはゲートアレイ
レイアウトの半導体装置を実現するためには、例えば、
レベルシフタ回路をレイアウトセル内に内蔵することが
考えられる。

【００１７】しかし、この場合には低電圧動作の論理回
路が非動作時で電源供給を切られた場合に、所定の出力
をレベルシフタ回路から出力するコントロール配線を各
レイアウトセルに入力させる必要があり、配線数が非常
に増加する。

【００１８】半導体装置内部の半導体論理回路ブロ
ックにおいて、少なくとも２つの異なる電源電圧で動作
しているブロックを備えている場合に、低電圧動作回路
から高電圧動作回路へと信号を送る必要があり、低電圧
動作回路内に半導体論理回路を内蔵させる場合には、低
電圧動作回路のレイアウトブロックに高電圧の電源を入
力する必要があり、レイアウト面積が増大する。また高
電圧動作回路内に半導体論理回路を内蔵させた場合も同
様に、高電圧動作回路のレイアウトブロックに低電圧の
電源を入力する必要があり、レイアウト面積の増大が考
えられる。

【００１９】また、図12の第１のインバータＩ１および
第２のインバータＩ２を低電圧動作回路に内蔵し、その
他の回路を高電圧動作回路に内蔵した場合には第１のイ
ンバータＩ１の出力信号配線と第２のインバータＩ２の
出力信号配線が必要であり、このこともレイアウト面積
の増加がある。

【００２０】そこで、本発明は、前記従来の問題を解決
し、高速でレイアウト面積の小さな低消費電力ＬＳＩ回
路向けの半導体論理および回路レイアウト構造を提供す
ることを目的とする。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、前記〜の課題項目に対して、以下の
構成を備えるものである。すなわち、項の課題である電圧変換回路の低電圧動作回路からの
入力が不定になることについては、予め電圧変換回路の
高電圧へ信号を変換する差動回路部にスイッチトランジ
スタを設けておき、低電圧電源のコントロールと同期し
てスイッチトランジスタをオンもしくはオフにすること
により、差動回路部の信号を固定し、かつ併せて出力端
子に設けたプルアップトランジスタもしくはプルダウン
トランジスタにより出力状態を所望の信号レベルに固定
する構成とする。

【００２２】項の課題であるオフリーク電流に関して
は、前記の課題を解決する手段と同様に電圧変換回路
内にスイッチトランジスタを設け、低電圧動作回路が非
動作時に所望の回路出力をする電圧変換回路のうち、オ
フとなるトランジスタにオフリーク電流の小さいトラン
ジスタを用いることにより解決でき、次に、電圧変換回
路内の差動動作部のＮチャネルＭＯＳトランジスタに低
耐圧トランジスタを用いた場合には、低耐圧トランジス
タのドレインに耐圧上問題のないＮチャネルＭＯＳトラ
ンジスタスイッチのソースを接続し、ドレインをＰチャ
ネルＭＯＳトランジスタのドレインに接続する構成とす
る。

【００２３】耐圧上問題のないＮチャネルＭＯＳトラン
ジスタのゲートには、低耐圧ＮチャネルＭＯＳトランジ
スタの耐圧上問題のない電位を入力することにより、低
耐圧トランジスタに高電圧がかからず課題を解決するこ
とが可能となる。この解決手段で新たに追加したトラン
ジスタを前記の課題を解決する手段と同様に動作させ
ることも可能である。

【００２４】項の課題に関しては、セルベースレイア
ウトもしくはゲートアレイレイアウトの入力，出力セル
の半導体装置の中心に向かって、横方向に電源変換回路
のコントロール信号配線を設け、その配線がセル配置時
に自動的に接続される構成とし、同時にコントロールす
るレベルシフタ回路のコントロール信号を半導体装置内
部の制御回路もしくは半導体装置外部の制御回路に１箇
所から取り出す構成とする。

【００２５】の課題に関しては、高電圧動作回路ブロ
ックにレベルシフタ回路の低電圧振幅信号と逆位相の信
号を作るインバータと、高電圧を必要とする差動動作回
路部以降をレイアウトする構成とし、低電圧動作回路部
から入力する低電圧振幅信号の逆位相信号は高電圧動作
回路内にて高電源電圧をダウンコンバータを介して発生
した低電圧入力信号と同じ電圧を電源とするインバータ
により実現する。

【００２６】これにより低電圧動作からの信号配線を１
つのみとし、低電圧動作回路に高電圧電源もしくは高電
圧動作回路に低電圧電源を入力することなく、レイアウ
トを実現することができる。

【００２７】ダウンコンバータをＮチャネルＭＯＳトラ
ンジスタとした場合は、ゲート電圧を低電圧回路の電源
のオン，オフに併せてコントロールすることにより、低
電圧回路からの入力が不定となったときにも、Ｎチャネ
ルＭＯＳトランジスタをオフし、リーク電流をカットす
ることが可能となる。

【００２８】

【発明の実施の形態】以下に本発明の実施形態について
図面に基づいて説明する。なお、図12に基づいて説明し
た部材に対応する部材には同一符号を付して詳しい説明
は省略する。

【００２９】（実施の形態１）図１は本発明の第１実施
形態を説明するための回路図であり、第１の電源の電圧
から第２の電源の電圧を振幅とする第１の入力端子Ａか
ら第１の低電圧振幅インバータＩ１と第２の低電圧振幅
インバータＩ２とを介して第１の信号の入力を、第２の
電源をソースとする第１のＮチャネルＭＯＳトランジス
タＴＮ１のゲートで受け、第１の低電圧振幅インバータ
Ｉ１のみを介して第１の信号入力の逆位相となる信号を
第２の電源をソースとする第２のＮチャネルＭＯＳトラ
ンジスタＴＮ２のゲートで受け、第２のＮチャネルＭＯ
ＳトランジスタＴＮ２のドレインを第３のＮチャネルＭ
ＯＳトランジスタＴＮ３のソースと接続している。

【００３０】前記第１のＮチャネルＭＯＳトランジスタ
ＴＮ１のドレインを、第１のＰチャネルＭＯＳトランジ
スタＴＰ１のドレインと第２のＰチャネルＭＯＳトラン
ジスタＴＰ２のゲートと接続し、第３のＮチャネルＭＯ
ＳトランジスタＴＮ３のドレインを、第１のＰチャネル
ＭＯＳトランジスタＴＰ１のゲートと第２のＰチャネル
ＭＯＳトランジスタＴＰ２のドレインと接続している。
第１のＰチャネルＭＯＳトランジスタＴＰ１と第２のＰ
チャネルＭＯＳトランジスタＴＰ２とのソースを、第１
の電源電圧より大きい第３の電源Ｖ１に接続している。

【００３１】第２のＰチャネルＭＯＳトランジスタＴＰ
２のドレインを高電圧振幅インバータＩ３を介して出力
端子Ｂに接続し、第３のＰチャネルＭＯＳトランジスタ
ＴＰ３のドレインを出力端子Ｂに接続し、かつ第３のＰ
チャネルＭＯＳトランジスタＴＰ３のソースを第３の電
源に接続しており、第３のＮチャネルＭＯＳトランジス
タＴＮ３と第３のＰチャネルＭＯＳトランジスタＴＰ３
のゲートに第２の入力端子Ｃを接続している。

【００３２】次に、第１実施形態の回路の動作例とし
て、低電圧振幅が０Ｖから２Ｖの信号を０Ｖから３Ｖの
振幅電圧で動作する論理回路ブロックに入力する場合を
説明する。

【００３３】低電圧振幅動作回路に低電圧電源が入力さ
れているとき(以降、アクティブという)、まず低電圧振
幅信号Ａの電圧が２Ｖのとき、２Ｖ電圧で動作する第１
のインバータＩ１の出力は０Ｖであり、２Ｖ電圧で動作
する第２のインバータＩ２の出力は２Ｖである。また、
そのとき、第１のＮチャネルＭＯＳトランジスタＴＮ１
は第２のインバータＩ２の出力によりオンしており、第
２のＮチャネルＭＯＳトランジスタＴＮ２は第１のイン
バータＩ１の出力によりオフしている。

【００３４】アクティブ時に第２の入力端子Ｃには３Ｖ
が入力されており、そのために第３のＮチャネルトラン
ジスタＴＮ３はオンしており、第３のＰチャネルＭＯＳ
トランジスタＴＰ３がオフしている。このとき第２のノ
ードＮ２は３Ｖの電源Ｖ１の電位と同電位の３Ｖであ
り、第１のＰチャネルＭＯＳトランジスタＴＰ１はオフ
しており、第１のノードＮ１は０Ｖであり、第２のＰチ
ャネルＭＯＳトランジスタＴＰ２はオンしている。

【００３５】このとき、出力端子Ｂからの高電圧振幅動
作回路への入力信号は、高電圧動作の第３のインバータ
Ｉ３を介して０Ｖが出力される。第１の入力端子Ａの低
電圧振幅信号の電圧が２Ｖから０Ｖに変化すると第１の
インバータＩ１の出力は０Ｖから２Ｖへ変化し、第２の
インバータＩ２の出力は２Ｖから０Ｖへ変換する。これ
により、第１のＮチャネルＭＯＳトランジスタＴＮ１は
オンからオフ状態へ移行する。また、第２のＮチャネル
ＭＯＳトランジスタＴＮ２はオフからオン状態へ移行す
る。両ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２が
オン状態へ移行することにより、第２のノードＮ２の電
位が降下し、第１のＰチャネルＭＯＳトランジスタＴＰ
１がオンする。

【００３６】そのとき、第１のＮチャネルＭＯＳトラン
ジスタＴＮ１がオフ状態へ移行していることにより、第
１のノードＮ１の電位は上昇する。これらの動作は、第
１のノードＮ１が完全に電源Ｖ１と同電位の３Ｖとな
り、第２のノードＮ２が０Ｖとなり、出力端子Ｂの電位
が第３のインバータＩ３によって３Ｖとなることにより
終了する。第１の入力端子Ａの低電圧振幅信号の電圧
が、０Ｖから２Ｖへ移行したときは、上記とは逆の動作
を行い出力端子Ｂに０Ｖが出力される。

【００３７】アクティブから低電圧振幅動作回路に低電
圧電源の入力がされていないとき(以降、スリープとい
う)に移行するときには、レベルシフタ回路のコントロ
ール端子である第２の入力端子Ｃの電位を０Ｖにする。
これにより第３のＮチャネルＭＯＳトランジスタＴＮ３
はオフし、第３のＰチャネルＭＯＳトランジスタＴＰ３
はオンする。第１の入力端子Ａにおける低電圧動作回路
からの電圧が不定であった場合においても、第３のＮチ
ャネルＭＯＳトランジスタＴＮ３がオフし、第３のＰチ
ャネルＭＯＳトランジスタＴＰ３がオンすることによ
り、第２のノードＮ２が３Ｖに固定され、第１のＰチャ
ネルＭＯＳトランジスタＴＰ１はオフすることにより、
第１のＰチャネルＭＯＳトランジスタＴＰ１によるリー
ク電流がカットされ、出力端子Ｂの電圧は０Ｖに固定さ
れて不定となることはない。スリープからアクティブに
戻るときには、第２の入力端子Ｃに３Ｖを入力すること
によって前記通常動作に戻る。

【００３８】以上の動作により、入力が不定であること
による大きな貫通電流を生じさせずに、安定した高電源
電圧を出力するレベルシフタ回路を、少ない回路構成素
子数で実現できることになる。

【００３９】（実施の形態２）また、本発明の第２実施
形態として、図１に示した第１のＮチャネルＭＯＳトラ
ンジスタＴＮ１，第２のＮチャネルＭＯＳトランジスタ
ＴＮ２，第２のＰチャネルＭＯＳトランジスタＴＰ２の
すべて、もしくはそのいずれか１つを低閾値で高電流駆
動が可能なトランジスタとすることによって、高速化と
スリープ時の低リーク電流を実現することができる。回
路非動作時にはオフ電流の小さな第１のＰチャネルＭＯ
ＳトランジスタＴＰ１と第２のＮチャネルＭＯＳトラン
ジスタＴＮ２がオフすることで低オフ電流とすることが
できる。

【００４０】（実施の形態３）図２は本発明の第３実施
形態を説明するための回路図であり、第１の電源の電圧
から第２の電源の電圧を振幅とする第１の信号の入力を
第１の入力端子Ａから、第２の電源をソースとする第１
のＮチャネルＭＯＳトランジスタＴＮ１のゲートで受
け、第１の信号入力の逆位相の信号を第２の電源をソー
スとする第２のＮチャネルＭＯＳトランジスタＴＮ２の
ゲートで受け、第１のＮチャネルＭＯＳトランジスタＴ
Ｎ１のドレインを第３のＮチャネルＭＯＳトランジスタ
ＴＮ３のソースと接続している。

【００４１】第２のＮチャネルＭＯＳトランジスタＴＮ
２のドレインを、第２のＰチャネルＭＯＳトランジスタ
ＴＰ２のドレインと第１のＰチャネルＭＯＳトランジス
タＴＰ１のゲートと接続し、第３のＮチャネルＭＯＳト
ランジスタＴＮ３のドレインを、第２のＰチャネルＭＯ
ＳトランジスタＴＰ２のゲートと第１のＰチャネルＭＯ
ＳトランジスタＴＰ１のドレインと接続している。

【００４２】第１のＰチャネルＭＯＳトランジスタＴＰ
１と第２のＰチャネルＭＯＳトランジスタＴＰ２のソー
スを、第１の電源電圧より大きい第３の電源に接続し、
第２のＰチャネルＭＯＳトランジスタＰＮ２のドレイン
を出力端子Ｂに接続し、第４のＮチャネルＭＯＳトラン
ジスタＴＮ４のドレインを出力端子Ｂに接続し、かつ第
４のＮチャネルＭＯＳトランジスタＴＮ４のソースを第
３の電源に接続している。

【００４３】第３のＮチャネルＭＯＳトランジスタＴＮ
３のゲートに第２の入力端子Ｃを接続し、この第２の入
力端子Ｃに回路動作時には第３の電源電圧を入力する。
第４のＮチャネルＭＯＳトランジスタＴＮ４のゲートに
第３の入力端子Ｄを接続し、この第３の入力端子Ｄに第
２の電源電圧を入力するようにしている。

【００４４】次に、第３実施形態の回路の動作例とし
て、低電圧振幅が０Ｖから２Ｖの信号を０Ｖから３Ｖの
振幅電圧で動作する論理回路ブロックに入力する場合を
説明する。

【００４５】アクティブ時、まず低電圧振幅信号Ａの電
圧が２Ｖのとき、２Ｖ電圧で動作する第１のインバータ
Ｉ１の出力は０Ｖであり、２Ｖ電圧で動作する第２のイ
ンバータＩ２の出力は２Ｖである。また、そのとき、第
１のＮチャネルＭＯＳトランジスタＴＮ１は第２のイン
バータＩ２の出力によりオンしており、第２のＮチャネ
ルＭＯＳトランジスタＴＮ２は第１のインバータＩ１の
出力によりオフしている。アクティブ時、第２の入力端
子Ｃに３Ｖ(２Ｖでも可)入力されており、第３の入力端
子Ｄに０Ｖが入力されている。そのために第３のＮチャ
ネルＭＯＳトランジスタＴＮ３はオンしており、第４の
ＮチャネルＭＯＳトランジスタＴＮ４はオフしている。

【００４６】このとき、第２のノードＮ２は３Ｖの電源
Ｖ１の電位と同電位の３Ｖであり、第１のＰチャネルＭ
ＯＳトランジスタＴＰ１がオフしており、第１のノード
Ｎ１は０Ｖであり、第２のＰチャネルＭＯＳトランジス
タＴＰ２はオンしている。

【００４７】このとき、出力端子Ｂからの高電圧振幅動
作回路への入力信号は高電圧動作の第３のインバータＩ
３を介して０Ｖが出力される。入力端子Ａにおける低電
圧振幅信号の電圧が２Ｖから０Ｖに変化すると、第１の
インバータＩ１の出力は０Ｖから２Ｖへ変化し、第２の
インバータＩ２の出力は２Ｖから０Ｖへ変換する。これ
により、第１のＮチャネルＭＯＳトランジスタＴＮ１は
オンからオフ状態へ移行する。また、第２のＮチャネル
ＭＯＳトランジスタＴＮ２はオフからオン状態へ移行す
る。両ＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２が
オン状態へ移行することにより、第２のノードＮ２の電
位が降下し、第１のＰチャネルＭＯＳトランジスタＴＰ
１がオンする。

【００４８】そのとき、第１のＮチャネルＭＯＳトラン
ジスタＴＮ１がオフ状態へ移行していることにより、第
１のノードＮ１の電位は上昇する。これらの動作は、第
１のノードＮ１が完全に電源Ｖ１と同電位の３Ｖとな
り、第２のノードＮ２が０Ｖとなって、出力端子Ｂの電
位がインバータＩ３によって３Ｖとなることで終了す
る。第１の入力端子Ａからの低電圧振幅信号の電圧が０
Ｖから２Ｖへ移行したときは、上記とは逆の動作を行い
出力に０Ｖが出力する。

【００４９】アクティブからスリープに移行するときに
は、レベルシフタ回路のコントロール端子である第２の
入力端子Ｃの電位を０Ｖにして、第３の入力端子Ｄの電
位を３Ｖにする。これにより第３のＮチャネルＭＯＳト
ランジスタＴＮ３はオフし、第４のＮチャネルＭＯＳト
ランジスタＴＮ４はオンする。低電圧動作回路からの第
１の入力端子Ａの電圧が不定であった場合においても、
第４のＮチャネルＭＯＳトランジスタＴＮ４がオンし、
第１のＰチャネルＭＯＳトランジスタＴＰ１がオンする
ことで、第１ノードＮ１が３Ｖに固定され、第２のＰチ
ャネルＭＯＳトランジスタＴＰ２はオフすることによ
り、第２のＰチャネルＭＯＳトランジスタＴＰ２による
リーク電流はカットされ、出力端子Ｂの電圧は３Ｖに固
定されて不定となることはない。スリープからアクティ
ブに戻るときには、第２の入力端子Ｃに３Ｖを入力し第
３の入力端子Ｄに０Ｖを入力することで前記通常動作に
戻る。

【００５０】以上の動作により入力が不定であることに
よる大きな貫通電流を生じずに安定した接地電圧を出力
するレベルシフタ回路を少ない回路構成素子数で実現で
きる。

【００５１】（実施の形態４）また、本発明の第４実施
形態として、図２の第１のＮチャネルＭＯＳトランジス
タＴＮ１，第２のＮチャネルＭＯＳトランジスタＴＮ
２，第１のＰチャネルＭＯＳトランジスタＴＰ１のすべ
て、もしくはそのいずれか１つを低閾値で高電流駆動が
可能なトランジスタとすることにより、高速化とスリー
プ時の低リーク電流を実現するものである。回路非動作
時にはオフ電流の小さな第２のＰチャネルＭＯＳトラン
ジスタＴＰ２と第３のＮチャネルＭＯＳトランジスタＴ
Ｎ３がオフすることで低オフ電流とすることができる。

【００５２】（実施の形態５）図３は本発明の第５実施
形態を説明するための回路図であり、端子の動作は第１
実施形態の回路と全く同様であり、発明の効果も同様で
あるが、加えて差動動作回路部１の動作が対象であり、
各トランジスタのデバイスパラメータの決定が容易であ
る効果を有する。

【００５３】すなわち、図３において、第１の電源の電
圧から第２の電源の電圧を振幅とする第１の入力端子Ａ
からの信号を、第２の電源をソースとする第１のＮチャ
ネルＭＯＳトランジスタＴＮ１のゲートで受け、第１の
入力端子Ａからの信号と逆位相の信号を第２の電源をソ
ースとする第２のＮチャネルＭＯＳトランジスタＴＮ２
のゲートで受け、第１のＮチャネルＭＯＳトランジスタ
ＴＮ１のドレインは第３のＮチャネルＭＯＳトランジス
タＴＮ３のソースと接続し、第２のＮチャネルＭＯＳト
ランジスタＴＮ２のドレインを第４のＮチャネルＭＯＳ
トランジスタＴＮ４のソースと接続している。

【００５４】第３のＮチャネルＭＯＳトランジスタＴＮ
３のドレインを、第１のＰチャネルＭＯＳトランジスタ
ＴＰ１のドレインと第２のＰチャネルＭＯＳトランジス
タＴＰ２のゲートと接続し、第４のＮチャネルＭＯＳト
ランジスタＴＮ４のドレインを第１のＰチャネルＭＯＳ
トランジスタＴＰ１のゲートと第２のＰチャネルＭＯＳ
トランジスタＴＰ２のドレインと接続しており、第１の
ＰチャネルＭＯＳトランジスタＴＰ１と第２のＰチャネ
ルＭＯＳトランジスタＴＰ２のソースを第１の電源電圧
より大きい第３の電源に接続している。

【００５５】第２のＰチャネルＭＯＳトランジスタＴＰ
２のドレインを出力端子Ｂに接続し、第３のＰチャネル
ＭＯＳトランジスタＴＰ３のドレインを出力端子Ｂに接
続し、かつ第３のＰチャネルＭＯＳトランジスタＴＮ３
のソースを第３の電源に接続している。第３のＮチャネ
ルＭＯＳトランジスタＴＰ３と第４のＮチャネルＭＯＳ
トランジスタＴＮ４と第３のＰチャネルＭＯＳトランジ
スタＴＰ３のゲートに第２の入力端子Ｃを接続し、この
第２の入力端子Ｃに回路動作時には第３の電源電圧を入
力することによって、第３の電源の電圧から第２の電源
の電圧を振幅とし、かつ第１の入力端子Ａからの信号と
同相の信号を出力端子Ｂより出力し、回路非動作時には
第２の入力端子Ｃに第２の電源電圧を入力することによ
り、第１の電源の供給を切った場合にも出力端子Ｂの信
号を第３の電源電圧レベルに固定するように構成してい
る。

【００５６】（実施の形態６）図４は本発明の第６実施
形態を説明するための回路図であり、端子の動作は第２
実施形態の回路と全く同様であり、その効果も同様であ
るが、加えて差動動作回路部１の動作が対象であり、各
トランジスタのデバイスパラメータの決定が容易である
効果を有する。

【００５７】すなわち、図４において、第１の電源の電
圧から第２の電源の電圧を振幅とする第１の入力端子Ａ
からの信号を、第２の電源をソースとする第１のＮチャ
ネルＭＯＳトランジスタＴＮ１のゲートで受け、第１の
入力端子Ａからの信号と逆位相の信号を第２の電源をソ
ースとする第２のＮチャネルＭＯＳトランジスタＴＮ２
のゲートで受け、第１のＮチャネルＭＯＳトランジスタ
ＴＮ１のドレインは第３のＮチャネルＭＯＳトランジス
タＴＮ３のソースと接続し、第２のＮチャネルＭＯＳト
ランジスタＴＮ２のドレインを第４のＮチャネルＭＯＳ
トランジスタＴＮ４のソースと接続し、第３のＮチャネ
ルＭＯＳトランジスタＴＮ３のドレインを第１のＰチャ
ネルＭＯＳトランジスタＴＰ１のドレインと第２のＰチ
ャネルＭＯＳトランジスタＴＰ２のゲートと接続し、第
４のＮチャネルＭＯＳトランジスタＴＮ４のドレインを
第１のＰチャネルＭＯＳトランジスタＴＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＴＰ２のドレイン
と接続し、第１のＰチャネルＭＯＳトランジスタＴＰ１
と第２のＰチャネルＭＯＳトランジスタＴＰ２のソース
を第１の電源電圧より大きい第３の電源に接続し、第２
のＰチャネルＭＯＳトランジスタＴＰ２のドレインを出
力端子Ｂに接続し、出力端子Ｂにドレインを接続しソー
スを第３の電源に接続した第５のＮチャネルＭＯＳトラ
ンジスタＴＮ５を備え、前記第３のＮチャネルＭＯＳト
ランジスタＴＮ３と第４のＮチャネルＭＯＳトランジス
タＴＮ４のゲートに第２の入力端子Ｃを接続し、この第
２の入力端子Ｃに回路動作時には第３の電源電圧を入力
し、第５のＮチャネルＭＯＳトランジスタＴＮ５のゲー
トに第３の入力端子Ｄを接続し、この第３の入力端子Ｄ
に第２の電源電圧を入力することによって、第３の電源
の電圧から第２の電源の電圧を振幅とし、かつ前記第１
の入力端子Ａからの信号と同相の信号を出力端子Ｂより
出力し、回路非動作時には第２の入力端子Ｃに第２の電
源電圧を入力し、第３の入力端子Ｄに第３の電源電圧を
入力することにより第１の電源の供給を切った場合にも
出力端子Ｂの信号を第１の電源電圧レベルに固定するよ
うに構成している。

【００５８】（実施の形態７）また、本発明の第７実施
形態として、図３，図４の第３のＮチャネルＭＯＳトラ
ンジスタＴＮ３，第４のＮチャネルＭＯＳトランジスタ
ＴＮ４，第１のＰチャネルＭＯＳトランジスタＴＰ１，
第２のＰチャネルＭＯＳトランジスタＴＰ２の全て、も
しくはそのいずれか１つを低閾値トランジスタで構成す
ることによって、スリープ時に低リーク電流であって、
安定した接地電圧を出力し、なおかつより高速化が図れ
るようにすることができる。回路非動作時にはオフ電流
の小さな第３のＮチャネルＭＯＳトランジスタＴＮ３と
第４のＮチャネルＭＯＳトランジスタＴＮ４がオフする
ことで低オフ電流とすることができる。

【００５９】（実施の形態８）図５は本発明の第８実施
形態を説明するための回路図であり、第１の電源の電圧
から第２の電源の電圧を振幅とする第１の入力端子Ａか
らの信号を、第２の電源をソースとする低閾値で高電流
駆動が可能であって、ゲート電位とドレイン電位間電
圧、またはソース電位とドレイン電位間電圧に対して低
耐圧の第１のＮチャネルＭＯＳトランジスタＬＴＮ１の
ゲートで受け、第１の入力端子Ａからの信号と逆位相の
信号を第２の電源をソースとする低閾値で高電流駆動が
可能であって、かつゲート電位とドレイン電位間電圧、
またはソース電位とドレイン電位間電圧に対して低耐圧
の第２のＮチャネルＭＯＳトランジスタＬＴＮ２のゲー
トで受け、第１のＮチャネルＭＯＳトランジスタＬＴＮ
１のドレインはゲート電位とドレイン電位間電圧、また
はソース電位とドレイン電位間電圧に対して高耐圧の第
３のＮチャネルＭＯＳトランジスタＴＮ３のソースと接
続し、第２のＮチャネルＭＯＳトランジスタＬＴＮ２の
ドレインをゲート電位とドレイン電位間電圧、またはソ
ース電位とドレイン電位間電圧に対して高耐圧の第４の
ＮチャネルＭＯＳトランジスタＴＮ４のソースと接続し
ている。

【００６０】第３のＮチャネルＭＯＳトランジスタＴＮ
３のドレインを、第１のＰチャネルＭＯＳトランジスタ
ＴＰ１のドレインと第２のＰチャネルＭＯＳトランジス
タＴＰ２のゲートと接続し、第４のＮチャネルＭＯＳト
ランジスタＴＮ４のドレインを第１のＰチャネルＭＯＳ
トランジスタＴＰ１のゲートと第２のＰチャネルＭＯＳ
トランジスタＴＰ２のドレインと接続しており、第１の
ＰチャネルＭＯＳトランジスタＴＰ１と第２のＰチャネ
ルＭＯＳトランジスタＴＰ２のソースを第１の電源電圧
より大きい第３の電源に接続し、第２のＰチャネルＭＯ
ＳトランジスタＴＰ２のドレインを出力端子Ｂに接続し
て、第５のＮチャネルＭＯＳトランジスタＴＮ５のドレ
インを出力端子Ｂに接続し、かつ第５のＮチャネルＭＯ
ＳトランジスタＴＮ５のソースを第２の電源に接続して
いる。

【００６１】第３のＮチャネルＭＯＳトランジスタＴＮ
３と第４のＮチャネルＭＯＳトランジスタＴＮ４のゲー
トに第２の入力端子Ｃを接続し、この第２の入力端子Ｃ
に回路動作時には前記第１のＮチャネルＭＯＳトランジ
スタＬＴＮ１および第２のＮチャネルＭＯＳトランジス
タＬＴＮ２のゲート耐圧範囲内の第４の電源電圧を入力
し、第５のＮチャネルＭＯＳトランジスタＴＮ５のゲー
トに第３の入力端子Ｄを接続し、この第３の入力端子Ｄ
には第２の電源電圧を入力することによって、出力端子
Ｂより第３の電源の電圧から第２の電源の電圧を振幅と
し、かつ第１の入力端子Ａからの信号と同相の信号を出
力し、回路非動作時には第２の入力端子Ｃに第２の電源
電圧を入力し、第３の入力端子Ｄに第３の電源電圧もし
くは第４の電源電圧を入力することによって、出力端子
Ｂの信号が第２の電源電圧に固定され、第１の電源の供
給を切った場合にも出力端子Ｂの信号を第２の電源電圧
レベルに固定するように構成している。

【００６２】次に、第８実施形態の回路において、例と
して、低電圧振幅が０Ｖから２Ｖの信号を０Ｖから３Ｖ
の振幅電圧で動作する論理回路ブロックに入力する場合
を説明する。ここで、高電流駆動に関しては低耐圧トラ
ンジスタのゲートとドレイン間の耐圧電圧を２Ｖとす
る。

【００６３】アクティブ時に、レベルシフタ回路の動作
コントロール端子である第２の入力端子Ｃ及び第３の入
力端子Ｄには、それぞれ第２の入力端子Ｃに２Ｖ、第３
の入力端子Ｄに０Ｖが入力されて、第３のＮチャネルＭ
ＯＳトランジスタＴＮ３と第４のＮチャネルＭＯＳトラ
ンジスタＴＮ４はオンし、第５のＮチャネルＭＯＳトラ
ンジスタＴＮ５はオフしている。まず第１の入力端子Ａ
における低電圧振幅信号の電圧が２Ｖのとき、２Ｖ電圧
動作の第１のインバータＩ１の出力は０Ｖであり、２Ｖ
電圧動作の第２のインバータＩ２の出力は２Ｖである。
第１のＮチャネルＭＯＳトランジスタＬＴＮ１は第２の
インバータＩ２の出力によりオンしており、第２のＮチ
ャネルＭＯＳトランジスタＬＴＮ２は第１のインバータ
Ｉ１の出力によりオフしている。

【００６４】第２のノードＮ２は３Ｖの電源Ｖ１の電位
と同電位の３Ｖであり、第１のＰチャネルＭＯＳトラン
ジスタＴＰ１はオフしており、第１のノードＮ１は０Ｖ
であり、第２のＰチャネルＭＯＳトランジスタＴＰ２は
オンしている。第２のノードＮ２に３Ｖの電位があり、
第１のインバータＩ１の出力が０Ｖのために、第３のＮ
チャネルＭＯＳトランジスタＴＮ３が存在していない場
合には、ゲートとドレイン間に３Ｖの電圧がかかり、低
耐圧のトランジスタのゲートは破壊されてしまうが、図
５に示す回路ではゲート電圧が２Ｖの第３のＮチャネル
ＭＯＳトランジスタＴＮ３があるために、高電流駆動す
る第１のＮチャネルＭＯＳトランジスタＬＴＮ１のゲー
トとドレイン間には、２Ｖから第１のＮチャネルＭＯＳ
トランジスタＬＴＮ１の閾値電圧の電位しかかからな
い。

【００６５】そして、出力端子Ｂからの高電圧振幅動作
回路への入力信号は高電圧動作の第３のインバータＩ３
を介して０Ｖが出力される。第１入力端子Ａにおける低
電圧振幅信号の電圧が２Ｖから０Ｖに変化すると、第１
のインバータＩ１の出力は０Ｖから２Ｖへ変化し、第２
のインバータＩ２の出力は２Ｖから０Ｖへ変換する。こ
れにより、第３のＮチャネルＭＯＳトランジスタＴＮ３
はオンからオフ状態へ移行する。また、第４のＮチャネ
ルＭＯＳトランジスタＴＮ４はオフからオン状態へ移行
する。両ＮチャネルＭＯＳトランジスタＴＮ３，ＴＮ４
がオン状態へ移行することにより第２のノードＮ２の電
位が降下し、第１のＰチャネルＭＯＳトランジスタＴＰ
１がオンする。そのとき、第３のＮチャネルＭＯＳトラ
ンジスタＴＮ３がオフ状態へ移行していることにより、
第１のノードＮ１の電位は上昇する。

【００６６】これらの動作は、第１のノードＮ１が完全
に電源Ｖ１と同電位の３Ｖとなり、第２のノードＮ２が
０Ｖとなり、出力端子Ｂの電位が第３のインバータＩ３
によって３Ｖとなることによって終了する。第１の入力
端子Ａにおける低電圧振幅信号の電圧が０Ｖから２Ｖへ
移行したときは、上記とは逆の動作を行い出力端子Ｂに
０Ｖが出力される。このときには、高電流駆動する低耐
圧の第２のＮチャネルＭＯＳトランジスタＬＴＮ２には
第１のＮチャネルＭＯＳトランジスタＬＴＮ１と同様
に、第４のＮチャネルＭＯＳトランジスタＴＮ４によ
り、耐圧上許容される電圧しかかからない。

【００６７】スリープに移行するときには、レベルシフ
タ回路のコントロール端子である第２の入力端子Ｃの電
位を０Ｖにし、第３の入力端子Ｄの電位を３Ｖにする。
これにより第３のＮチャネルＭＯＳトランジスタＴＮ３
と第４のＮチャネルＭＯＳトランジスタＴＮ４はオフ
し、第５のＮチャネルＭＯＳトランジスタＴＮ５はオン
する。第１の入力端子Ａにおける低電圧動作回路からの
入力の電圧が不定であった場合においても、第５のＮチ
ャネルＭＯＳトランジスタＴＮ５がオンし、第１のＰチ
ャネルＭＯＳトランジスタＴＰ１がオンすることによ
り、第１のノードＮ１が３Ｖに固定され、第２のＰチャ
ネルＭＯＳトランジスタＴＰ２がオフすることにより、
第４のＮチャネルＭＯＳトランジスタＴＮ４によってリ
ーク電流がカットされ、出力端子Ｂの電圧は３Ｖに固定
され、不定となることはない。

【００６８】スリープからアクティブに戻るときには、
第２の入力端子Ｃに２Ｖを入力し、第３の入力端子Ｄに
０Ｖを入力することにより前記通常動作に戻る。

【００６９】以上の動作により入力が不定であることに
よる大きな貫通電流を生じずに安定した接地電圧を出力
することができ、高駆動電流能力ではあるが低耐圧のト
ランジスタを使用することを可能にした高速なレベルシ
フタ回路を実現できる。

【００７０】（実施の形態９）図６は本発明の第９実施
形態を説明するための回路図であり、第８実施形態の回
路とはレベルシフタ回路のコントロール端子である第３
の入力端子Ｄのコントロール方法とスリープ時の出力端
子Ｂへの出力電圧が３Ｖを出力可能である点で異なる。

【００７１】その回路における入力，出力端子の関連構
造を具体的に説明する。図６において、第１の電源の電
圧から第２の電源の電圧を振幅とする第１の入力端子Ａ
からの信号を、図５の回路と同様に、第２の電源をソー
スとする低閾値で高電流駆動が可能であり、かつゲート
電位とドレイン電位間電圧、またはソース電位とドレイ
ン電位間電圧に対して低耐圧の第１のＮチャネルＭＯＳ
トランジスタＬＴＮ１のゲートで受け、第１の入力端子
Ａからの信号と逆位相の信号を第２の電源をソースとす
る低閾値で高電流駆動が可能であり、かつゲート電位と
ドレイン電位間電圧、またはソース電位とドレイン電位
間電圧に対して低耐圧の第２のＮチャネルＭＯＳトラン
ジスタＬＴＮ２のゲートで受けるようになっており、第
２のＰチャネルＭＯＳトランジスタＴＰ２のドレインを
出力端子Ｂに接続し、第３のＰチャネルＭＯＳトランジ
スタＴＰ３のドレインを出力端子Ｂに接続し、かつ第３
のＰチャネルＭＯＳトランジスタＴＰ３のソースを第２
の電源に接続している。

【００７２】そして、第３のＮチャネルＭＯＳトランジ
スタＴＮ３および第４のＮチャネルＭＯＳトランジスタ
ＴＮ４のゲートに第２の入力端子Ｃを接続し、この第２
の入力端子Ｃに回路動作時には第１のＮチャネルＭＯＳ
トランジスタＬＴＮ１および第２のＮチャネルＭＯＳト
ランジスタＬＴＮ２のゲート耐圧範囲内の第４の電源電
圧を入力し、第３のＰチャネルＭＯＳトランジスタＴＰ
３のゲートに第３の入力端子Ｄを接続し、この第３の入
力端子Ｄには第３の電源電圧を入力することによって、
第３の電源の電圧から第２の電源の電圧を振幅とし、か
つ第１の入力端子Ａからの信号と同相の信号を出力端子
Ｂより出力し、回路非動作時には第２の入力端子Ｃに第
２の電源電圧を入力し、第３の入力端子Ｄに第２の電源
電圧を入力することによって出力端子Ｂの信号が第３の
電源電圧に固定され、第１の電源の供給を切った場合に
も出力端子Ｂの信号を第３の電源電圧レベルに固定する
ように構成している。

【００７３】前記構成の回路において、レベルシフタ回
路のコントロール端子である第３の入力端子Ｄはアクテ
ィブ時には３Ｖが入力され、スリープ時には０Ｖが入力
される。第３のＰチャネルＭＯＳトランジスタＴＰ３が
第３の入力端子Ｄの入力によりアクティブ時にオフし、
スリープ時にオンすることにより、アクティブ時には第
１の入力端子Ａの電位変化に伴った動作を出力端子Ｂが
行うことになるが、スリープ時には３Ｖに固定される。

【００７４】（実施の形態10）図７は本発明の第10実施
形態を説明するための回路図であり、基本的には第１実
施形態の回路と同様であるが、アクティブ時とスリープ
時をコントロールするトランジスタの構成が異なる。

【００７５】特に、その回路における入力，出力端子の
関連構造を具体的に説明する。図７において、第１の電
源の電圧から第２の電源の電圧を振幅とする第１の入力
端子Ａからの信号を、第２の電源をソースとする第１の
ＮチャネルＭＯＳトランジスタＴＮ１のゲートで受け、
第１の入力端子Ａからの信号と逆位相の信号を第２の電
源をソースとする第２のＮチャネルＭＯＳトランジスタ
ＴＮ２のゲートで受けており、第２のＮチャネルＭＯＳ
トランジスタＴＮ２のドレインを出力端子Ｂに接続し、
第３のＮチャネルＭＯＳトランジスタＴＮ３のドレイン
を出力端子Ｂに接続し、かつ第３のＮチャネルＭＯＳト
ランジスタＴＮ３のソースを第２の電源に接続してい
る。

【００７６】第３のＮチャネルＭＯＳトランジスタＴＮ
３と第３のＰチャネルＭＯＳトランジスタＴＰ３のゲー
トに第２の入力端子Ｃを接続し、この第２の入力端子Ｃ
に回路動作時には第２の電源電圧を入力することによっ
て、第３の電源の電圧から第２の電源の電圧を振幅と
し、かつ第１の入力端子Ａからの信号と同相の信号を出
力端子Ｂより出力し、回路非動作時には第３の電源電圧
を入力することによって第１の電源の供給を切った場合
にも出力端子Ｂの信号を第２の電源電圧レベルに固定す
るように構成している。

【００７７】前記構成の回路において、第３のＰチャネ
ルＭＯＳトランジスタＴＰ３を３Ｖの電源Ｖ１と第１の
ＰチャネルＭＯＳトランジスタＴＰ１と第２のＰチャネ
ルＭＯＳトランジスタＴＰ２のソースとの間に接続し、
アクティブ時には第２の入力端子Ｃに０Ｖ、スリープ時
には第２の入力端子Ｃに３Ｖを入力する。出力端子Ｂの
動作は動作時には第１の入力端子Ａの変化に伴って変化
し、スリープ時には０Ｖを出力する。本例の回路の特徴
は、素子数が少なく、また差動動作回路部１の回路構成
が対称であるために、設計が容易になる点とスリープ時
に０Ｖを出力可能となる点である。

【００７８】（実施の形態11）また、本発明の第11実施
形態として、図７のトランジスタのなかで、第１のＮチ
ャネルＭＯＳトランジスタＴＮ１と第２のＮチャネルＭ
ＯＳトランジスタＴＮ２と第１のＰチャネルＭＯＳトラ
ンジスタＴＰ１と第２のＰチャネルＭＯＳトランジスタ
ＴＰ２の少なくとも１つに、高電流駆動が可能であるが
オフ電流リークが大きいデバイスパラメータを有するト
ランジスタを用い、電圧変換回路の高速化を可能にし、
回路非動作時にはオフ電流の小さな第３のＰチャネルＭ
ＯＳトランジスタＴＰ３がオフすることで低オフ電流と
なるように構成することが考えられる。

【００７９】（実施の形態12）図８は本発明の第12実施
形態を説明するための回路図であり、この回路は基本動
作は第１実施形態の回路と同様であるが、アクティブ時
とスリープ時をコントロールするトランジスタの構成が
異なる。

【００８０】特に、その回路における入力，出力端子の
関連構造を具体的に説明する。図８において、第１の電
源の電圧から第２の電源の電圧を振幅とする第１の入力
端子Ａからの信号を、第１のＮチャネルＭＯＳトランジ
スタＴＮ１のゲートで受け、第１の入力端子Ａからの信
号と逆位相の信号を第２のＮチャネルＭＯＳトランジス
タＴＮ２のゲートで受けており、第２のＰチャネルＭＯ
ＳトランジスタＴＰ２のドレインを出力端子Ｂに接続
し、第３のＰチャネルＭＯＳトランジスタＴＰ３ドレイ
ンを出力端子Ｂに接続し、第３のＰチャネルＭＯＳトラ
ンジスタＴＰ３のソースを第３の電源に接続している。

【００８１】第３のＰチャネルＭＯＳトランジスタＴＰ
３と第３のＮチャネルＭＯＳトランジスタＴＮ３のゲー
トに第２の入力端子Ｃを接続し、この第２の入力端子Ｃ
に回路動作時には第３の電源電圧を入力することによっ
て、第３の電源の電圧から第２の電源の電圧を振幅と
し、かつ第１の入力端子Ａからの信号と同相の信号を出
力端子Ｂより出力し、回路非動作時には第２の入力端子
Ｃに第２の電源電圧を入力することにより第１の電源の
供給を切った場合にも出力端子Ｂの信号を第３の電源電
圧レベルに固定するように構成している。

【００８２】前記構成の回路において、第３のＮチャネ
ルＭＯＳトランジスタＴＮ３を、接地電源０Ｖと第１の
ＮチャネルＭＯＳトランジスタＴＮ１と第２のＮチャネ
ルＭＯＳトランジスタＴＮ２のソースとの間に接続し、
アクティブ時には第２の入力端子Ｃに３Ｖ、スリープ時
には第２の入力端子Ｃに０Ｖを入力する。出力端子Ｂの
動作は、動作時には入力端子Ａの変化に伴って変化し、
スリープ時には３Ｖを出力する。この回路の特徴として
は、素子数が少なく、また差動動作回路部１の回路構成
が対称であるために設計が容易になる点と、スリープ時
に３Ｖを出力することが可能となる点である。

【００８３】（実施の形態13）また、本発明の第13実施
形態として、図８のトランジスタのなかで、第１のＰチ
ャネルＭＯＳトランジスタＴＰ１と、第２のＰチャネル
ＭＯＳトランジスタＴＰ２と、第１のＮチャネルＭＯＳ
トランジスタＴＮ１と、第２のＮチャネルＭＯＳトラン
ジスタＴＮ２のトランジスタのすべて、あるいはいずれ
か１つを高駆動能力トランジスタとすることで電圧変換
回路の高速化を可能にし、回路非動作時にはオフ電流の
小さな第３のＮチャネルＭＯＳトランジスタＴＮ３がオ
フすることで低オフ電流となるように構成することが考
えられる。

【００８４】（実施の形態14）図９は本発明の第14実施
形態を説明するための回路図であり、第１の電源の電圧
から第２の電源の電圧を振幅とする第１の入力端子Ａか
らの信号を、第２の電源をソースとする低閾値で高電流
駆動が可能であり、かつゲート電位とドレイン電位間電
圧、またはソース電位とドレイン電位間電圧に対して低
耐圧の第１のＮチャネルＭＯＳトランジスタＬＴＮ１の
ゲートで受け、第１の入力端子Ａからの信号と逆位相の
信号を第２の電源をソースとする低閾値で高電流駆動が
可能であり、かつゲート電位とドレイン電位間電圧、ま
たはソース電位とドレイン電位間電圧に対して低耐圧の
第２のＮチャネルＭＯＳトランジスタＬＴＮ２のゲート
で受けている。

【００８５】第１のＮチャネルＭＯＳトランジスタＬＴ
Ｎ１のドレインはゲート電位とドレイン電位間電圧、ま
たはソース電位とドレイン電位間電圧に対して高耐圧の
第３のＮチャネルＭＯＳトランジスタＴＮ３のソースと
接続し、第２のＮチャネルＭＯＳトランジスタＬＴＮ２
のドレインをゲート電位とドレイン電位間電圧、または
ソース電位とドレイン電位間電圧に対して高耐圧の第４
のＮチャネルＭＯＳトランジスタＴＮ４のソースと接続
し、第３のＮチャネルＭＯＳトランジスタＴＮ３のドレ
インを第１のＰチャネルＭＯＳトランジスタＴＰ１のド
レインと第２のＰチャネルＭＯＳトランジスタＴＰ２の
ドレインと第４のＮチャネルＭＯＳトランジスタＴＮ４
のゲートおよび第１の入力端子Ａからの信号の逆位相の
信号をゲートに入力した第５のＮチャネルＭＯＳトラン
ジスタＴＮ５のソースと接続している。

【００８６】さらに、第４のＮチャネルＭＯＳトランジ
スタＴＮ４のドレインを第１のＰチャネルＭＯＳトラン
ジスタＴＰ１のゲートと第２のＰチャネルＭＯＳトラン
ジスタＴＰ２のドレインと第３のＮチャネルＭＯＳトラ
ンジスタＴＮ３のゲートおよび第１の入力端子Ａからの
信号をゲートに入力した第６のＮチャネルＭＯＳトラン
ジスタＴＮ６のソースと接続し、第１のＰチャネルＭＯ
ＳトランジスタＴＰ１と第２のＰチャネルＭＯＳトラン
ジスタＴＰ２のソースと第５のＮチャネルＭＯＳトラン
ジスタＴＮ５と第６のＮチャネルＭＯＳトランジスタＴ
Ｎ６のドレインを第１の電源電圧より大きい第３の電源
に接続し、第２のＰチャネルＭＯＳトランジスタＴＰ２
のドレインを出力端子Ｂに接続している。

【００８７】そして、入力信号が固定されている場合
に、第５のＮチャネルＭＯＳトランジスタＴＮ５もしく
は第６のＮチャネルＭＯＳトランジスタＴＮ６によっ
て、第１のＮチャネルＭＯＳトランジスタＬＴＮ１もし
くは第２のＮチャネルＭＯＳトランジスタＬＴＮ２のオ
フトランジスタのオフ電流が小さくなるように構成にし
ている。

【００８８】前記構成の回路において、例として低電圧
振幅が０Ｖから２Ｖの信号を０Ｖから３Ｖの振幅電圧で
動作する論理回路ブロックに入力する場合を説明する。

【００８９】まず、第１の入力端子Ａにおける低電圧振
幅信号の電圧が２Ｖのとき、２Ｖ電圧動作の第１のイン
バータＩ１の出力は０Ｖであり、２Ｖ電圧動作の第２の
インバータＩ２の出力は２Ｖである。また、そのとき、
第１のＮチャネルＭＯＳトランジスタＬＴＮ１と第６の
ＮチャネルＭＯＳトランジスタＴＮ６は、第２のインバ
ータＩ２の出力によりオンしており、第２のＮチャネル
ＭＯＳトランジスタＬＴＮ２と第５のＮチャネルＭＯＳ
トランジスタＴＮ５は、第１のインバータＩ１の出力に
よりオフする。

【００９０】このとき、第２のノードＮ２は３Ｖの電源
Ｖ１の電位と同電位の３Ｖであり、第１のＰチャネルＭ
ＯＳトランジスタＴＰ１はオフしており、第３のＮチャ
ネルＭＯＳトランジスタＴＮ３はオンしている。第１の
ノードＮ１は０Ｖであり、第２のＰチャネルＭＯＳトラ
ンジスタＴＰ２はオンしており、第４のＮチャネルＭＯ
ＳトランジスタＴＮ４はオフしている。このとき、出力
端子Ｂからの高電圧振幅動作回路への入力信号は、高電
圧動作の第３のインバータＩ３を介して０Ｖが出力され
る。

【００９１】第１の入力端子Ａにおける低電圧振幅信号
の電圧が２Ｖから０Ｖに変化すると、第１のインバータ
Ｉ１の出力は０Ｖから２Ｖへ変化し、第２のインバータ
Ｉ２の出力は２Ｖから０Ｖへ変換する。これにより、第
３のＮチャネルＭＯＳトランジスタＴＮ３と第６のＮチ
ャネルＭＯＳトランジスタＴＮ６はオンからオフ状態へ
移行する。また、第４のＮチャネルＭＯＳトランジスタ
ＴＮ４と第５のＮチャネルＭＯＳトランジスタＴＮ５は
オフからオン状態へ移行する。第１のＮチャネルＭＯＳ
トランジスタＬＴＮ１がオフとなり、第５のＮチャネル
ＭＯＳトランジスタＴＮ５がオンすることにより、第１
のノードＮ１の電位が上昇し、第２のＰチャネルＭＯＳ
トランジスタＴＰ２がオン状態からオフの状態へと移行
し、第４のＮチャネルＭＯＳトランジスタＴＮ４がオフ
からオンへと移行する。これにより第２のノードＮ２の
電位が下降する。

【００９２】これらの動作は第１のノードＮ１が完全に
電源Ｖ１と同電位の３Ｖとなり、第２のノードＮ２が０
Ｖとなり、出力端子Ｂの電位が第３のインバータＩ３に
よって３Ｖとなることで動作が終了する。第１の入力端
子Ａにおける低電圧振幅信号の電圧が０Ｖから２Ｖへ移
行したときは、上記とは逆の動作を行い出力端子Ｂに０
Ｖが出力する。

【００９３】なお、前記動作において第１のＮチャネル
ＭＯＳトランジスタＬＴＮ１と第２のＮチャネルＭＯＳ
トランジスタＬＴＮ２は、高電流駆動するトランジスタ
である。高電流駆動するトランジスタを実現するために
はトランジスタの閾値電圧を下げることが考えられる
が、これによりトランジスタのオフ電流が桁違いに大き
くなる問題がある。

【００９４】前記問題をゲート電圧が０Ｖから３Ｖ変化
する第３のＮチャネルＭＯＳトランジスタＴＮ３と第４
のＮチャネルＭＯＳトランジスタＴＮ４を用い、第１の
ＮチャネルＭＯＳトランジスタＬＴＮ１がオフのとき
は、第３のＮチャネルＭＯＳトランジスタＴＮ３をオフ
にしてリーク電流を小さくし、第２のＮチャネルＭＯＳ
トランジスタＬＴＮ２がオフのときは、第４のＮチャネ
ルＭＯＳトランジスタＴＮ４をオフにしてリーク電流を
小さくしている。

【００９５】第５のＮチャネルＭＯＳトランジスタＴＮ
５と第６のＮチャネルＭＯＳトランジスタＴＮ６は、例
えば第１のノードＮ１の電圧が０Ｖで、第２のノードＮ
２の電圧が３Ｖであり、第１のＮチャネルＭＯＳトラン
ジスタＬＴＮ１がオンからオフに移行したときに、第５
のＮチャネルＭＯＳトランジスタＴＮ５により第１のノ
ードＮ１の電位をより早く持ち上げる働きをする。第６
のＮチャネルＭＯＳトランジスタＴＮ６も同様の作用を
する。ゲート電圧が０Ｖから３Ｖの振幅を持つ第３のＮ
チャネルＭＯＳトランジスタＴＮ３と第５のＮチャネル
ＭＯＳトランジスタＴＮ５と、高電流駆動する第１のＮ
チャネルＭＯＳトランジスタＬＴＮ１と第２のＮチャネ
ルＭＯＳトランジスタＬＴＮ２により、高速で低オフ電
流のレベルシフタ回路となる。

【００９６】（実施の形態15）図10は本発明の第15実施
形態を説明するための回路図であり、２Ｖの低電圧電源
２はＰチャネルＭＯＳトランジスタ(スイッチングトラ
ンジスタ)６を介して低電圧振幅動作の論理ブロック４
に電源を供給しており、低電圧動作の第１のインバータ
Ｉ１による出力から高電圧電源Ｖ１により電源を供給
し、高電圧振幅動作する論理ブロック10へブロック間配
線７を介して入力する場合の回路例である。

【００９７】配線３は本例では仮に共通の接地電源とす
る。図中の８はＮチャネルＭＯＳトランジスタ(ダウン
コンバータ)であり、９は本例では第５実施形態に示し
た回路構成のレベルシフタ回路の差動回路と出力プルア
ップトランジスタ部分である。さらに、５は低電圧電源
供給用のスイッチトランジスタ６をコントロールする端
子であり、同時にレベルシフタ回路の出力を固定する端
子でもある。

【００９８】アクティブ時、端子５は０Ｖであり、この
ため高電圧電源動作の第４のインバータＩ４を介してＮ
チャネルＭＯＳトランジスタ８とレベルシフタ回路９に
は３Ｖ入力する。ＮチャネルＭＯＳトランジスタ８の閾
値電圧を１Ｖとすると、第２のインバータＩ２のＰチャ
ネルＭＯＳトランジスタのソース電圧は２Ｖとなる。第
１のインバータＩ１から出力された低電圧振幅信号は、
高電圧振幅動作する論理ブロック10内の第２のインバー
タＩ２により逆位相の信号となり、第１のインバータＩ
１の出力とその逆位相の信号により電圧変換回路が動作
し、高電圧電源動作の第３のインバータＩ３より第１の
インバータＩ１の出力と同位相の信号が出力される。

【００９９】スリープ時は、端子５に３Ｖを入力する
と、低電圧電源から低電圧振幅動作する論理ブロック４
への電力供給が切られ、ＮチャネルＭＯＳトランジスタ
８がオフし、レベルシフタ回路の入力は不定となるが、
レベルシフタ回路の出力は第５実施形態の回路にて説明
したように第３のインバータＩ３の出力は０Ｖとなる。
これによって、低電圧振幅の正位相信号と逆位相を必要
とする電源変換回路が、入力をブロック間で１つの配線
とし、また２Ｖ電源動作の論理ブロックに３Ｖ電源を入
力することも、３Ｖ電源動作の論理ブロックに２Ｖ電源
を入力することなく実現できることになる。

【０１００】次に、本発明に係る回路レイアウト構造の
一実施形態を説明するための構成図であり、図11の(ａ)
は半導体装置の全体の概略図、(ｂ)は(ａ)における出力
セル部の構成を説明するための拡大図、(ｃ)は(ｂ)の具
体的構成のブロック図であり、半導体装置内部の論理回
路部11を低電圧動作とし、半導体装置外部への出力波
形、および入力波形が高電圧の電位振幅で行う場合の構
成例を示してある。図11において、14は出力セル部12内
の低電圧電源配線、15は出力セル部12の出力バッファ部
21の接地電源配線、16は出力セル部12の出力バッファ部
21の高電圧電源配線、17はワイヤボンディングパットで
ある。

【０１０１】本例では、セルベースレイアウト設計(も
しくはゲートアレイレイアウト設計)の半導体装置内部
の論理回路部11の電源電圧は２Ｖであり、チップからの
出力電圧振幅を３Ｖとし、制御回路18によって論理回路
11部のスリープ時には半導体装置外部からの内部電源の
供給を切る制御信号を出力して消費電力の削減を行い、
論理回路部11のアクティブ時には、内部電源の供給を行
う制御信号が出力されていると仮定する。

【０１０２】アクティブ時、出力セル部12へ入力する２
Ｖ振幅の信号20をレベルシフタ回路19にて３Ｖへ変換
し、出力バッファ部21から信号を出力するように構成し
てある。ところで、スリープ時には、論理回路部11から
の信号電圧が不定となり、出力セル部12内のレベルシフ
タ回路部19，出力バッファ部21が不定となる。しかし、
前記第１実施形態〜第13実施形態の回路により、スリー
プ時にレベルシフタ回路部19の状態と出力を固定するこ
とによって、出力セル部12からの出力を固定することが
できる。

【０１０３】しかしながら、レベルシフタ回路19として
第１実施形態〜第14実施形態の回路を採用する際には、
レベルシフタ回路19をアクティブ時の状態にするか、ス
リープ時の状態にするかを制御するための制御端子13が
必要であり、さらに信号配線の引き回しも必要となる。

【０１０４】そこで、第１実施形態〜第14実施形態の回
路の中から採用された回路においては、全ての入力，出
力セルおよびその他の電源セル等に、予め電源変換回路
の制御配線(制御端子)13および低電圧電源配線14を具備
しておき、セルを配置するだけで配線が接続される構成
とする。これにより、レイアウト面積の削減と開発期間
の削減を実現できる。

【０１０５】第１実施形態〜第14実施形態の回路にて説
明すれば、同回路の全ての入力セルと出力セルに、所定
の方向に延びる前記第１の電源電圧Ｖ１の配線と、前記
第２の入力端子Ｃもしくは第３の入力端子Ｄのいずれか
一方の配線または両方の配線とを設置し、前記入力セル
と出力セルを自動配置もしくは手動にて配置するだけで
レベルシフタ回路の電源と制御信号端子および／もしく
はウエルとが接続されるように構成する。また、第２実
施形態，第４実施形態，第７実施形態，第８実施形態，
第９実施形態，第11実施形態，第13実施形態の回路にお
いては、高電流駆動が可能なトランジスタ共通ウエルを
備えるようにする。

【０１０６】

【発明の効果】以上説明したように、本発明によれば、
入力信号電圧が不定となった際のレベルシフタ回路の貫
通電流を無くすことができ、入力電圧が不定であっても
レベルシフタ回路からの出力電圧を固定することが可能
となり、高電流駆動であるがオフ電流が大きいトランジ
スタを使用した場合でも、スリープ時にオフ電流を削減
するため、低消費電力で高速動作することができる。高
電流駆動であるが低耐圧のトランジスタを使用すること
が可能であって回路が高速に動作する。

【０１０７】しかも、異電位のブロック間の配線を削減
することができるため、レイアウト面積を小さくするこ
とができる。

【０１０８】また、レベルシフタ回路をセルベースレイ
アウトの出力セルに内蔵する場合に回路の制御信号配線
を全ての入力，出力及び電源セル等に備え、セルを配置
するだけで配線が接続することが可能になり、レイアウ
ト作業の省力化を可能にすると共に、レイアウト面積も
削減することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体論理回路の第１実施形態を
説明するための回路図である。

【図２】本発明に係る半導体論理回路の第３実施形態を
説明するための回路図である。

【図３】本発明に係る半導体論理回路の第５実施形態を
説明するための回路図である。

【図４】本発明に係る半導体論理回路の第６実施形態を
説明するための回路図である。

【図５】本発明に係る半導体論理回路の第８実施形態を
説明するための回路図である。

【図６】本発明に係る半導体論理回路の第９実施形態を
説明するための回路図である。

【図７】本発明に係る半導体論理回路の第10実施形態を
説明するための回路図である。

【図８】本発明に係る半導体論理回路の第12実施形態を
説明するための回路図である。

【図９】本発明に係る半導体論理回路の第14実施形態を
説明するための回路図である。

【図１０】本発明に係る半導体論理回路の第15実施形態
を説明するための回路図である。

【図１１】本発明に係る回路レイアウト構造の一実施形
態を説明するための構成図であり、(ａ)は半導体装置の
全体の概略図、(ｂ)は(ａ)における出力セル部の構成を
説明するための拡大図、(ｃ)は(ｂ)の具体的構成のブロ
ック図である。

【図１２】従来のレベルシフタ回路の一例を示す回路図
である。

【符号の説明】

１…レベルシフタ回路の差動動作回路部およびプルアッ
プトランジスタもしくはプルダウントランジスタ、２
…低電圧電源、３…接地電源、４…低電圧振幅動作
の論理ブロック、５…低電圧電源供給スイッチトラン
ジスタのコントロール端子、６…低電圧電源供給スイ
ッチトランジスタ、７…低電圧電源動作回路の出力か
ら高電圧電源動作回路へ入力するブロック間配線、８
…ダウンコンバータ（ＮチャネルＭＯＳトランジス
タ）、９…レベルシフタ回路の差動回路と出力プルア
ップトランジスタ、 10…高電圧振幅動作する論理ブロ
ック、11…半導体装置内部の論理回路部、 12…出力セ
ル部、 13…レベルシフタ回路の制御端子、 14…出力
セル内の低電圧電源配線、 15…出力セルの出力バッフ
ァ回路の接地電源配線、 16…出力セルの出力バッファ
回路高電圧電源配線、17…ワイヤーボンディングパッ
ド、 18…スリープ−アクティブ制御回路、 19…レベ
ルシフタ回路、 20…出力セルの入力端子、 21…出力
バッファ部、Ｖ１…高電圧電源（実施の形態では３Ｖ
電源）、Ａ…レベルシフタ回路の入力端子（低電圧振
幅信号）、Ｂ…レベルシフタ回路の出力端子（高電圧
振幅信号）、Ｃ…レベルシフタ回路の入力端子(制御
端子)、Ｄ…レベルシフタ回路の入力端子(制御端
子)、Ｉ１…低電圧振幅インバータ、Ｉ２…低電圧
振幅インバータ、Ｉ３…高電圧振幅インバータ、Ｎ
１，Ｎ２…レベルシフタ回路のノード、ＴＰ１，ＴＰ
２，ＴＰ３…ＰチャネルＭＯＳトランジスタ、ＴＮ
１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５…ＮチャネルＭＯ
Ｓトランジスタ、ＬＴＮ１，ＬＴＮ２…高駆動電流
(高オフリーク電流，低耐圧)ＮチャネルＭＯＳトランジ
スタ。

Claims

【特許請求の範囲】

【請求項１】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする第１のＮチャネルＭＯＳトランジスタの
ゲートで受け、第１の入力端子からの信号と逆位相の信
号を第２の電源をソースとする第２のＮチャネルＭＯＳ
トランジスタのゲートで受け、第２のＮチャネルＭＯＳ
トランジスタのドレインを第３のＮチャネルＭＯＳトラ
ンジスタのソースと接続し、第１のＮチャネルＭＯＳト
ランジスタのドレインを第１のＰチャネルＭＯＳトラン
ジスタのドレインと第２のＰチャネルＭＯＳトランジス
タのゲートと接続し、第３のＮチャネルＭＯＳトランジ
スタのドレインを第１のＰチャネルＭＯＳトランジスタ
のゲートと第２のＰチャネルＭＯＳトランジスタのドレ
インと接続し、第１のＰチャネルＭＯＳトランジスタと
第２のＰチャネルＭＯＳトランジスタのソースを第１の
電源電圧より大きい第３の電源に接続し、第２のＰチャ
ネルＭＯＳトランジスタのドレインを出力端子に接続
し、出力端子にドレインを接続しソースを第３の電源に
接続した第３のＰチャネルＭＯＳトランジスタを備え、前記第３のＮチャネルＭＯＳトランジスタと第３のＰチ
ャネルＭＯＳトランジスタのゲートに第２の入力端子を
接続し、この第２の入力端子に回路動作時には前記第３
の電源電圧を入力することによって、前記出力端子より
第３の電源の電圧から第２の電源の電圧を振幅とし、か
つ前記第１の入力端子からの信号と同相の信号を出力
し、回路非動作時には前記第２の入力端子に第２の電源
電圧を入力することにより、第１の電源の供給を切った
場合にも出力端子信号を第３の電源電圧レベルに固定す
るように構成したことを特徴とする半導体論理回路。
【請求項２】前記第１のＮチャネルＭＯＳトランジス
タと第２のＮチャネルＭＯＳトランジスタと第２のＰチ
ャネルＭＯＳトランジスタの少なくとも１つに、高電流
駆動が可能であるがオフ電流の大きいデバイスパラメー
タを有するトランジスタを用い、回路非動作時にはオフ
電流の小さな第１のＰチャネルＭＯＳトランジスタと第
２のＮチャネルＭＯＳトランジスタあるいはそれに相当
するトランジスタがオフするように構成したことを特徴
とする請求項１記載の半導体論理回路。
【請求項３】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする第１のＮチャネルＭＯＳトランジスタの
ゲートで受け、第１の入力端子からの信号と逆位相の信
号を第２の電源をソースとする第２のＮチャネルＭＯＳ
トランジスタのゲートで受け、第１のＮチャネルＭＯＳ
トランジスタのドレインを第３のＮチャネルＭＯＳトラ
ンジスタのソースと接続し、第２のＮチャネルＭＯＳト
ランジスタのドレインを第２のＰチャネルＭＯＳトラン
ジスタのドレインと第１のＰチャネルＭＯＳトランジス
タのゲートと接続し、第３のＮチャネルＭＯＳトランジ
スタのドレインを第２のＰチャネルＭＯＳトランジスタ
のゲートと第１のＰチャネルＭＯＳトランジスタのドレ
インと接続し、第１のＰチャネルＭＯＳトランジスタと
第２のＰチャネルＭＯＳトランジスタのソースを第１の
電源電圧より大きい第３の電源に接続し、第２のＰチャ
ネルＭＯＳトランジスタのドレインを出力端子に接続
し、出力端子にドレインを接続しソースを第３の電源に
接続した第４のＮチャネルＭＯＳトランジスタを備え、前記第３のＮチャネルＭＯＳトランジスタのゲートに第
２の入力端子を接続し、この第２の入力端子に回路動作
時には第３の電源電圧を入力し、前記第４のＮチャネル
ＭＯＳトランジスタのゲートに第３の入力端子を接続
し、この第３の入力端子に第２の電源電圧を入力するこ
とによって、前記出力端子より第３の電源の電圧から第
２の電源の電圧を振幅とし、かつ前記第１の入力端子か
らの信号と同相の信号を出力し、回路非動作時には前記
第２の入力端子に第２の電源電圧を入力し、前記第３の
入力端子に第３の電源電圧を入力することにより第１の
電源の供給を切った場合にも出力端子信号を第２の電源
電圧レベルに固定するように構成したことを特徴とする
半導体論理回路。
【請求項４】前記第１のＮチャネルＭＯＳトランジス
タと第２のＮチャネルＭＯＳトランジスタと第１のＰチ
ャネルＭＯＳトランジスタの少なくとも１つに、高電流
駆動が可能であるがオフ電流の大きいデバイスパラメー
タを有するトランジスタを用い、回路非動作時にはオフ
電流の小さな第２のＰチャネルＭＯＳトランジスタと第
３のＮチャネルＭＯＳトランジスタがオフするように構
成したことを特徴とする請求項１記載の半導体論理回
路。
【請求項５】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする第１のＮチャネルＭＯＳトランジスタの
ゲートで受け、第１の入力端子からの信号と逆位相の信
号を第２の電源をソースとする第２のＮチャネルＭＯＳ
トランジスタのゲートで受け、第１のＮチャネルＭＯＳ
トランジスタのドレインは第３のＮチャネルＭＯＳトラ
ンジスタのソースと接続し、第２のＮチャネルＭＯＳト
ランジスタのドレインを第４のＮチャネルＭＯＳトラン
ジスタのソースと接続し、第３のＮチャネルＭＯＳトラ
ンジスタのドレインを第１のＰチャネルＭＯＳトランジ
スタのドレインと第２のＰチャネルＭＯＳトランジスタ
のゲートと接続し、第４のＮチャネルＭＯＳトランジス
タのドレインを第１のＰチャネルＭＯＳトランジスタの
ゲートと第２のＰチャネルＭＯＳトランジスタのドレイ
ンと接続し、第１のＰチャネルＭＯＳトランジスタと第
２のＰチャネルＭＯＳトランジスタのソースを第１の電
源電圧より大きい第３の電源に接続し、第２のＰチャネ
ルＭＯＳトランジスタのドレインを出力端子に接続し、
出力端子にドレインを接続しソースを第３の電源に接続
した第３のＰチャネルＭＯＳトランジスタを備え、前記第３のＮチャネルＭＯＳトランジスタと前記第４の
ＮチャネルＭＯＳトランジスタと前記第３のＰチャネル
ＭＯＳトランジスタのゲートに第２の入力端子を接続
し、この第２の入力端子に回路動作時には第３の電源電
圧を入力することによって、出力端子より第３の電源の
電圧から第２の電源の電圧を振幅とし、かつ前記第１の
入力端子からの信号と同相の信号を出力し、回路非動作
時には前記第２の入力端子に第２の電源電圧を入力する
ことにより第１の電源の供給を切った場合にも出力端子
信号を第３の電源電圧レベルに固定するように構成した
ことを特徴とする半導体論理回路。
【請求項６】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする第１のＮチャネルＭＯＳトランジスタの
ゲートで受け、第１の入力端子からの信号と逆位相の信
号を第２の電源をソースとする第２のＮチャネルＭＯＳ
トランジスタのゲートで受け、第１のＮチャネルＭＯＳ
トランジスタのドレインは第３のＮチャネルＭＯＳトラ
ンジスタのソースと接続し、第２のＮチャネルＭＯＳト
ランジスタのドレインを第４のＮチャネルＭＯＳトラン
ジスタのソースと接続し、第３のＮチャネルＭＯＳトラ
ンジスタのドレインを第１のＰチャネルＭＯＳトランジ
スタのドレインと第２のＰチャネルＭＯＳトランジスタ
のゲートと接続し、第４のＮチャネルＭＯＳトランジス
タのドレインを第１のＰチャネルＭＯＳトランジスタの
ゲートと第２のＰチャネルＭＯＳトランジスタのドレイ
ンと接続し、第１のＰチャネルＭＯＳトランジスタと第
２のＰチャネルＭＯＳトランジスタのソースを第１の電
源電圧より大きい第３の電源に接続し、第２のＰチャネ
ルＭＯＳトランジスタのドレインを出力端子に接続し、
出力端子にドレインを接続しソースを第３の電源に接続
した第５のＮチャネルＭＯＳトランジスタを備え、前記第３のＮチャネルＭＯＳトランジスタと前記第４の
ＮチャネルＭＯＳトランジスタのゲートに第２の入力端
子を接続し、この第２の入力端子に回路動作時には第３
の電源電圧を入力し、前記第５のＮチャネルＭＯＳトラ
ンジスタのゲートに第３の入力端子を接続し、この第３
の入力端子に第２の電源電圧を入力することによって、
出力端子より第３の電源の電圧から第２の電源の電圧を
振幅とし、かつ前記第１の入力端子からの信号と同相の
信号を出力し、回路非動作時には前記第２の入力端子に
第２の電源電圧を入力し、前記第３の入力端子に第３の
電源電圧を入力することにより第１の電源の供給を切っ
た場合にも出力端子信号を第１の電源電圧レベルに固定
するように構成したことを特徴とする半導体論理回路。
【請求項７】前記第１のＮチャネルＭＯＳトランジス
タと第２のＮチャネルＭＯＳトランジスタと第１のＰチ
ャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳト
ランジスタの少なくとも１つに、高電流駆動が可能であ
るがオフ電流の大きいデバイスパラメータを有するトラ
ンジスタを用い、回路非動作時にはオフ電流の小さな第
３のＮチャネルＭＯＳトランジスタと第４のＮチャネル
ＭＯＳトランジスタがオフするように構成したことを特
徴とする請求項５または６記載の半導体論理回路。
【請求項８】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする低閾値で高電流駆動が可能であって、ゲ
ート電位とドレイン電位間電圧、またはソース電位とド
レイン電位間電圧に対して低耐圧の第１のＮチャネルＭ
ＯＳトランジスタのゲートで受け、前記第１の入力端子
からの信号と逆位相の信号を第２の電源をソースとする
低閾値で高電流駆動が可能であって、かつゲート電位と
ドレイン電位間電圧、またはソース電位とドレイン電位
間電圧に対して低耐圧の第２のＮチャネルＭＯＳトラン
ジスタのゲートで受け、第１のＮチャネルＭＯＳトラン
ジスタのドレインはゲート電位とドレイン電位間電圧、
またはソース電位とドレイン電位間電圧に対して高耐圧
の第３のＮチャネルＭＯＳトランジスタのソースと接続
し、第２のＮチャネルＭＯＳトランジスタのドレインを
ゲート電位とドレイン電位間電圧、またはソース電位と
ドレイン電位間電圧に対して高耐圧の第４のＮチャネル
ＭＯＳトランジスタのソースと接続し、第３のＮチャネ
ルＭＯＳトランジスタのドレインを第１のＰチャネルＭ
ＯＳトランジスタのドレインと第２のＰチャネルＭＯＳ
トランジスタのゲートと接続し、第４のＮチャネルＭＯ
Ｓトランジスタのドレインを第１のＰチャネルＭＯＳト
ランジスタのゲートと第２のＰチャネルＭＯＳトランジ
スタのドレインと接続し、第１のＰチャネルＭＯＳトラ
ンジスタと第２のＰチャネルＭＯＳトランジスタのソー
スを第１の電源電圧より大きい第３の電源に接続し、第
２のＰチャネルＭＯＳトランジスタのドレインを出力端
子に接続し、出力端子にドレインを接続してソースを第
２の電源電圧に接続した第５のＮチャネルＭＯＳトラン
ジスタを備え、前記第３のＮチャネルＭＯＳトランジスタと第４のＮチ
ャネルＭＯＳトランジスタのゲートに第２の入力端子を
接続し、この第２の入力端子に回路動作時には前記第１
のＮチャネルＭＯＳトランジスタおよび第２のＮチャネ
ルＭＯＳトランジスタのゲート耐圧範囲内の第４の電源
電圧を入力し、前記第５のＮチャネルＭＯＳトランジス
タのゲートに第３の入力端子を接続し、この第３の入力
端子には第２の電源電圧を入力することによって、出力
端子より第３の電源の電圧から第２の電源の電圧を振幅
とし、かつ前記第１の入力端子からの信号と同相の信号
を出力し、回路非動作時には第２の入力端子に第２の電
源電圧を入力し、第３の入力端子に第３の電源電圧もし
くは第４の電源電圧を入力することによって、出力端子
信号が第２の電圧に固定され、第１の電源の供給を切っ
た場合にも出力端子信号を第２の電源電圧レベルに固定
するように構成したことを特徴とする半導体論理回路。
【請求項９】第１の電源の電圧から第２の電源の電圧
を振幅とする第１の入力端子からの信号を、第２の電源
をソースとする低閾値で高電流駆動が可能であり、かつ
ゲート電位とドレイン電位間電圧、またはソース電位と
ドレイン電位間電圧に対して低耐圧の第１のＮチャネル
ＭＯＳトランジスタのゲートで受け、第１の入力端子か
らの信号と逆位相の信号を第２の電源をソースとする低
閾値で高電流駆動が可能であり、かつゲート電位とドレ
イン電位間電圧、またはソース電位とドレイン電位間電
圧に対して低耐圧の第２のＮチャネルＭＯＳトランジス
タのゲートで受け、第１のＮチャネルＭＯＳトランジス
タのドレインはゲート電位とドレイン電位間電圧、また
はソース電位とドレイン電位間電圧に対して高耐圧の第
３のＮチャネルＭＯＳトランジスタのソースと接続し、
第２のＮチャネルＭＯＳトランジスタのドレインをゲー
ト電位とドレイン電位間電圧、またはソース電位とドレ
イン電位間電圧に対して高耐圧の第４のＮチャネルＭＯ
Ｓトランジスタのソースと接続し、第３のＮチャネルＭ
ＯＳトランジスタのドレインを第１のＰチャネルＭＯＳ
トランジスタのドレインと第２のＰチャネルＭＯＳトラ
ンジスタのゲートと接続し、第４のＮチャネルＭＯＳト
ランジスタのドレインを第１のＰチャネルＭＯＳトラン
ジスタのゲートと第２のＰチャネルＭＯＳトランジスタ
のドレインと接続し、第１のＰチャネルＭＯＳトランジ
スタと第２のＰチャネルＭＯＳトランジスタのソースを
第１の電源電圧より大きい第３の電源に接続し、第２の
ＰチャネルＭＯＳトランジスタのドレインを出力端子に
接続し、出力端子にドレインを接続してソースを第２の
電源に接続した第３のＰチャネルＭＯＳトランジスタを
備え、前記第３のＮチャネルＭＯＳトランジスタおよび第４の
ＮチャネルＭＯＳトランジスタのゲートに第２の入力端
子を接続し、この第２の入力端子に回路動作時には前記
第１のＮチャネルＭＯＳトランジスタおよび第２のＮチ
ャネルＭＯＳトランジスタのゲート耐圧範囲内の第４の
電源電圧を入力し、前記第３のＰチャネルＭＯＳトラン
ジスタのゲートに第３の入力端子を接続し、この第３の
入力端子には第３の電源電圧を入力することによって、
出力端子より第３の電源の電圧から第２の電源の電圧を
振幅とし、かつ前記第１の入力端子からの信号と同相の
信号を出力し、回路非動作時には第２の入力端子に第２
の電源電圧を入力し、第３の入力端子に第２の電源電圧
を入力することによって出力端子の信号が第３の電源電
圧に固定され、第１の電源の供給を切った場合にも出力
端子信号を第３の電源電圧レベルに固定するように構成
したことを特徴とする半導体論理回路。
【請求項１０】第１の電源の電圧から第２の電源の電
圧を振幅とする第１入力端子からの信号を、第２の電源
をソースとする第１のＮチャネルＭＯＳトランジスタの
ゲートで受け、第１の入力端子からの信号と逆位相の信
号を第２の電源をソースとする第２のＮチャネルＭＯＳ
トランジスタのゲートで受け、第１のＮチャネルＭＯＳ
トランジスタのドレインを第１のＰチャネルＭＯＳトラ
ンジスタのドレインと第２のＰチャネルＭＯＳトランジ
スタのゲートと接続し、第２のＮチャネルＭＯＳトラン
ジスタのドレインを第１のＰチャネルＭＯＳトランジス
タのゲートと第２のＰチャネルＭＯＳトランジスタのド
レインと接続し、第１のＰチャネルＭＯＳトランジスタ
と第２のＰチャネルＭＯＳトランジスタのソースを第３
のＰチャネルＭＯＳトランジスタのドレインと接続し、
第３のＰチャネルＭＯＳトランジスタのソースを第１の
電源電圧より大きい第３の電源に接続し、第２のＰチャ
ネルＭＯＳトランジスタのドレインを出力端子に接続
し、出力端子にドレインを接続しソースを第２の電源に
接続した第３のＮチャネルＭＯＳトランジスタを備え、前記第３のＮチャネルＭＯＳトランジスタと第３のＰチ
ャネルＭＯＳトランジスタのゲートに第２の入力端子を
接続し、この第２の入力端子に回路動作時には第２の電
源電圧を入力することによって、出力端子より第３の電
源の電圧から第２の電源の電圧を振幅とし、かつ前記第
１の入力端子からの信号と同相の信号を出力し、回路非
動作時には第３の電源電圧を入力することによって第１
の電源の供給を切った場合にも出力端子信号を第２の電
源電圧レベルに固定するように構成したことを特徴とす
る半導体論理回路。
【請求項１１】前記第１のＮチャネルＭＯＳトランジ
スタと第２のＮチャネルＭＯＳトランジスタと第１のＰ
チャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳ
トランジスタの少なくとも１つに、高電流駆動が可能で
あるがオフ電流リークが大きいデバイスパラメータを有
するトランジスタを用い、回路非動作時にはオフ電流の
小さな第３のＰチャネルＭＯＳトランジスタがオフする
ように構成したことを特徴とする請求項10記載の半導体
論理回路。
【請求項１２】第１の電源の電圧から第２の電源の電
圧を振幅とする第１の入力端子からの信号を、第１のＮ
チャネルＭＯＳトランジスタのゲートで受け、第１の入
力端子からの信号と逆位相の信号を第２のＮチャネルＭ
ＯＳトランジスタのゲートで受け、第１のＮチャネルＭ
ＯＳトランジスタのソースと第２のＮチャネルＭＯＳト
ランジスタのソースを第３のＮチャネルＭＯＳトランジ
スタのドレインと接続し、第３のＮチャネルＭＯＳトラ
ンジスタのソースを第２の電源に接続し、第１のＮチャ
ネルＭＯＳトランジスタのドレインを第１のＰチャネル
ＭＯＳトランジスタのドレインと第２のＰチャネルＭＯ
Ｓトランジスタのゲートと接続し、第２のＮチャネルＭ
ＯＳトランジスタのドレインを第１のＰチャネルＭＯＳ
トランジスタのゲートと第２のＰチャネルＭＯＳトラン
ジスタのドレインと接続し、第１のＰチャネルＭＯＳト
ランジスタと第２のＰチャネルＭＯＳトランジスタのソ
ースを第１の電源電圧より大きい第３の電源に接続し、
第２のＰチャネルＭＯＳトランジスタのドレインを出力
端子に接続し、出力端子にドレインを接続しソースを第
３の電源に接続した第３のＰチャネルＭＯＳトランジス
タを備え、前記第３のＰチャネルＭＯＳトランジスタと第３のＮチ
ャネルＭＯＳトランジスタのゲートに第２の入力端子を
接続し、この第２の入力端子に回路動作時には第３の電
源電圧を入力することによって、出力端子より第３の電
源の電圧から第２の電源の電圧を振幅とし、かつ前記第
１の入力端子からの信号と同相の信号を出力し、回路非
動作時には第２の入力端子に第２の電源電圧を入力する
ことにより第１の電源の供給を切った場合にも出力端子
信号を第３の電源電圧レベルに固定するように構成した
ことを特徴とする半導体論理回路。
【請求項１３】第１のＮチャネルＭＯＳトランジスタ
と第２のＮチャネルＭＯＳトランジスタと第１のＰチャ
ネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトラ
ンジスタの少なくとも１つに、高電流駆動が可能である
がオフ電流リークが大きいデバイスパラメータを有する
トランジスタを用い、回路非動作時にはオフ電流の小さ
な第３のＮチャネルＭＯＳトランジスタがオフするよう
に構成したことを特徴とする請求項12記載の半導体論理
回路。
【請求項１４】第１の電源の電圧から第２の電源の電
圧を振幅とする第１の入力端子からの信号を、第２の電
源をソースとする低閾値で高電流駆動が可能であり、か
つゲート電位とドレイン電位間電圧、またはソース電位
とドレイン電位間電圧に対して低耐圧の第１のＮチャネ
ルＭＯＳトランジスタのゲートで受け、第１の入力端子
からの信号と逆位相の信号を第２の電源をソースとする
低閾値で高電流駆動が可能であり、かつゲート電位とド
レイン電位間電圧、またはソース電位とドレイン電位間
電圧に対して低耐圧の第２のＮチャネルＭＯＳトランジ
スタのゲートで受け、第１のＮチャネルＭＯＳトランジ
スタのドレインはゲート電位とドレイン電位間電圧、ま
たはソース電位とドレイン電位間電圧に対して高耐圧の
第３のＮチャネルＭＯＳトランジスタのソースと接続
し、第２のＮチャネルＭＯＳトランジスタのドレインを
ゲート電位とドレイン電位間電圧、またはソース電位と
ドレイン電位間電圧に対して高耐圧の第４のＮチャネル
ＭＯＳトランジスタのソースと接続し、第３のＮチャネ
ルＭＯＳトランジスタのドレインを第１のＰチャネルＭ
ＯＳトランジスタのドレインと第２のＰチャネルＭＯＳ
トランジスタのドレインと第４のＮチャネルＭＯＳトラ
ンジスタのゲートおよび第１の入力端子からの信号の逆
位相の信号をゲートに入力した第５のＮチャネルＭＯＳ
トランジスタのソースと接続し、第４のＮチャネルＭＯ
Ｓトランジスタのドレインを第１のＰチャネルＭＯＳト
ランジスタのゲートと第２のＰチャネルＭＯＳトランジ
スタのドレインと第３のＮチャネルＭＯＳトランジスタ
のゲートおよび第１の入力端子からの信号をゲートに入
力した第６のＮチャネルＭＯＳトランジスタのソースと
接続し、第１のＰチャネルＭＯＳトランジスタと第２の
ＰチャネルＭＯＳトランジスタのソースと第５のＮチャ
ネルＭＯＳトランジスタと第６のＮチャネルＭＯＳトラ
ンジスタのドレインを第１の電源電圧より大きい第３の
電源に接続し、第２のＰチャネルＭＯＳトランジスタの
ドレインを出力端子に接続した回路構成であって、入力信号が固定されている場合に前記第５のＮチャネル
ＭＯＳトランジスタもしくは第６のＮチャネルＭＯＳト
ランジスタによって、前記第１のＮチャネルＭＯＳトラ
ンジスタもしくは第２のＮチャネルＭＯＳトランジスタ
のオフトランジスタのオフ電流が小さくなるように構成
したことを特徴とする半導体論理回路。
【請求項１５】前記第１の入力端子からの信号をゲー
トに入力し、ソースを第２の電源に接続し、ドレインを
前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続した前記第１のＮチャネルＭＯＳトランジスタと前
記第１のＰチャネルＭＯＳトランジスタのソースを、前
記第１の電源の電位とするデバイスパラメータを有する
前記第２のＮチャネルＭＯＳトランジスタのソースに接
続し、この第２のＮチャネルＭＯＳトランジスタのドレ
インを前記第３の電位と接続し、第１のＰチャネルＭＯ
Ｓトランジスタのドレインを前記第１の入力端子からの
信号と逆位相の信号と接続し、第２のＮチャネルＭＯＳ
トランジスタのゲートを論理回路非動作時には前記第２
の電源と接続し、論理回路動作時には前記第１の電源も
しくは前記第２の電源と接続する回路動作を行う構成に
したことを特徴とする請求項１〜14のいずれか１項に記
載の半導体論理回路。
【請求項１６】セルベースレイアウト設計もしくはゲ
ートアレイレイアウト設計手法において、レベルシフタ
回路を半導体装置から出力する出力バッファ回路もしく
は出力バッファコントロール回路に入力する信号に適応
するようにした回路レイアウト構造であって、装置のすべての入力セルと出力セルとに設けられた請求
項１〜14のいずれか１項に記載の半導体論理回路と、所
定の方向に延びる第１の電源電圧の配線と、請求項１〜
14に記載の第２の入力端子もしくは第３の入力端子のい
ずれか一方の配線または両方の配線とを備え、前記入力
セルおよび出力セルとを配置することによって、回路の
電源と制御信号端子および／もしくはウエルとが接続さ
れるように構成したことを特徴とする回路レイアウト構
造。
【請求項１７】請求項２，４，７，８，９，11，13に
記載の半導体論理回路においては高電流駆動が可能なト
ランジスタ共通ウエルを備えるようにしたことを特徴と
する請求項16記載の回路レイアウト構造。