JP2006073098A - レベルシフト回路とこれを用いた半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ワード線ドライバ回路の後段に設けたレベルシフト回路のスタンバイ電流を削減するレベルシフト回路とこれを用いた半導体記憶装置を提供する。
【解決手段】
第１の信号レベルを有する入力信号が供給され増幅する増幅器と、制御信号が入力され、増幅器の出力経路をオン・オフする制御回路と、制御回路から出力された第２の信号レベルを有する出力信号を保持する保持回路とを有し、スタンバイ時、制御回路により増幅器の出力経路をオフしてリーク電流を削減した。
【選択図】 図１

Description

本発明はレベルシフト回路とそれを用いた半導体記憶装置に係り、特に、ワード線ドライバのレベルシフト回路のリーク電流の削減を図ったＤＲＡＭ等の半導体記憶装置に関するものである。

例えば携帯型の電子機器など、高性能かつ低コストの機器に使用される近年のシステムＬＳＩにおいては、消費電力が大きく大容量化に不向きなＳＲＡＭを、低コストで大容量を実現できるＤＲＡＭに置き換えることが課題となっている。この場合、ＤＲＡＭには、ＳＲＡＭを置き換え得る程に短いランダムアクセス周期を達成することが要求される。

ＤＲＡＭのランダムアクセス周期を限界付けている要因の１つに、メモリセルへの書き込み時間が挙げられる。一般にＤＲＡＭのメモリセルは、キャパシタに蓄積される微小な電荷によって情報を記憶している。書き込みを行うためにあるワード線上のメモリセルを一斉にビット線に開放すると、各メモリセルのキャパシタはビット線に蓄積される電荷によって充電もしくは放電されるため、記憶した情報が失われてしまう。そのためＤＲＡＭにおいては、書き込みを行う場合でも、非書き込み対象のメモリセルの情報が破壊されることを防ぐため、各ビット線に設けたセンス・アンプを起動させてビット線の信号を増幅する必要がある。

従来、ＤＲＡＭへデータを読み出しまたは書き込みする場合は、ワードラインに“Ｈ”（ハイ）レベルのワードラインイネーブル電圧が入力されると、メモリセルのトランジスタのしきい値電圧によりメモリセルにデータが十分入出力されない。そのため、ワードラインにはワードラインイネーブル電圧として昇圧された電圧を供給することが行われている。

また、近年では、ＤＲＡＭの大容量化に伴いワードラインに接続されるセル数も増加し、またワードラインの長さも長くなり、ワードラインの負荷キャパシタも増加する。このようなワードラインの負荷キャパシタンスの増加によってワードラインイネーブル時の動作速度が遅くなっていた。

図７にＤＲＡＭ１５０を例として、メモリの全体構成図を示す。メモリは、マトリクス状に配置されたメモリセルが一定個まとめられたメモリセルアレイＭＡと、メモリセルアレイに記憶されたデータを増幅するためのセンス・アンプと、センス・アンプに対してデータを書き込むためのライトバッファ、さらに、メモリセルアレイＭＡがマトリックス状に配列されたメモリセルのロー（行）方向を選択するためアドレス信号Ａ０〜Ａ５が供給されるローアドレスバッファ、カラム（列）方向を選択するためのアドレス信号Ａ６〜Ａ１１が供給されるカラムアドレス、またローアドレスバッファのアドレス信号をデコードするワードデコーダ、ワードレコーダ用レベルシフト回路、一方カラムアドレス信号に対してはカラムデコーダなどがあり、また書き込み／読み出しのためのデータ入出力回路がある。

図７に示す、従来のＤＲＡＭ１５０の具体回路構成例について述べる。
メモリを構成する、ワード線（ライン）をＸ０〜Ｘ６３、ビット線（ライン）をｂ０，Ｘｂ０〜ｂ６３，Ｘｂ６３、メモリセルをＭＣ１１−１〜ＭＣ１３−１とする。
各メモリセルＭＣ１１−１〜ＭＣ１３−１が共通のワード線Ｘ０に接続されているとする。またメモリセルのＭＣ１１−１はビット線ｂ０に接続され、メモリセルＭＣ１２−１はビット線ｂ１に接続され、メモリセルＭＣ１３−１はビット線ｂ２に接続されている。

メモリセルＭＣ１１−１〜ＭＣ１３−１は、それぞれ、情報記憶用のキャパシタＣ（Ｃ１１−１，Ｃ１２−１，・・・）とアクセス用のトランジスタＱ（Ｑ１１−１，Ｑ１２−１，・・・）を有している。
キャパシタＣは、トランジスタＱを介してビット線（ｂ０〜ｂ３）に接続されており、トランジスタＱのゲートはワード線Ｘ０に接続されている。

ビット線ｂ０は、ビット線Ｘｂ０と対を成しており、書き込みや読み出しのアクセスを行う前にプリチャージ回路によってそれぞれ所定電圧（例えば電源電圧ＶＤＤの半分（１／２ＶＤＤ）の電圧）にプリチャージされる。
同様に、ビット線ｂ１はビット線Ｘｂ１、ビット線ｂ２はビット線Ｘｂ２とそれぞれ対を成しており、何れもアクセスの前に上記の所定電圧にプリチャージされる。
ここで、ビット線に関し、Ｘｂ０はｂ０の反転データ線を示し、それ以外のデータも同様である。

各ビット線対に接続されたセンスアンプをそれぞれＳＡ１−１，ＳＡ２−１，ＳＡ３−１とすると、センス・アンプＳＡ１−１はビット線対（ｂＬ０，ＸｂＬ０）、センス・アンプＳＡ２−１はビット線対（ｂ１，Ｘｂ１）、センス・アンプＳＡ３−１はビット線対（ｂ２，Ｘｂ２）の電圧差をそれぞれ増幅する。

また、各ビット線対に接続された書き込み回路をそれぞれＷＣ１−１、ＷＣ２−１，ＷＣ３−１とすると、書き込み回路ＷＣ１−１は、書き込みアクセスの際、制御信号ＷＡ１−１に従ってビット線対（ｂ０，Ｘｂ０）に書き込み信号を入力する。すなわち、書き込みバッファによって書き込みデータ線対（ｂ０，Ｘｂ０）の一方を電源電圧ＶＤＤ、他方をグランドレベルＧＮＤに駆動し、これを制御信号ＷＡ１−１に従ってビット線対（ｂ０１，Ｘｂ０）に接続する。
同様に、書き込み回路ＷＣ２−１は、制御信号ＷＡ２−１に従ってビット線対（ｂ１，Ｘｂ１）に書き込み信号を入力する。書き込み回路ＷＣ３−１は、制御信号ＷＡ３に従ってビット線対（ｂ２，Ｘｂ２）に書き込み信号を入力する。

カラム選択のためのアドレス信号Ａ６〜Ａ１１はカラムアドレスバッファ回路１６１に入力され、その出力データａ６，Ｘａ６〜ａ１１，Ｘａ１１がカラムデコーダ１６０供給され、カラム（列）選択信号ｙ０〜ｙ６３がスイッチトランジスタＱ７ｎ−０，ＸＱ７ｎ−０〜Ｑ７ｎ−６３，ＸＱ７ｎ−６３（ＸＱ７ｎ−０はＱ７ｎ−０の反転信号を転送するトランジスタを示す）の各ペアーゲートに接続され、カラム選択信号に応じてカラムが選択される。
一方、ロー（列）選択のためのアドレス信号Ａ０〜Ａ５はローアドレスバッファ回路１５１に供給され、その出力ａ０，Ｘａ０〜ａ５，Ｘａ５がワードデコーダ１５２に供給される。ワードデコーダ１５２は、ａ０，Ｘａ０〜ａ５，Ｘａ５のアドレスデータを論理回路を用いてデコードする構成とし、ワード線Ｘ０〜Ｘ６３に対応する出力データを導出するようにしている。この導出された信号をレベルシフト回路１５３に供給し、その出力の電圧をたとえば１．２Ｖの低電圧から３．２Ｖの高電圧にレベルシフトしてワード線（Ｘ０〜Ｘ６３）選択信号として出力している。

このようにして出力されたワード線選択信号と前述のカラム線選択信号で上述したメモリ１５４の任意のメモリセル（ＭＣ１１−１〜ＭＣ１３−１、・・・）が選択され、データの読み書きが行われる。

次に、上述したレベルシフタ（レベルシフト回路）１５３について図を参照しながら述べる。図８に第１の従来例であるレベルシフト回路２００の回路構成例を示す。
このレベルシフト回路２００に用いるＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２は圧膜トランジスタで構成し、ＮＭＯＳトランジスタＱ２３は薄膜トランジスタで高速動作させている。
ＮＭＯＳトランジスタＱ２３のソースはグランドにドレインはｎｏｄｅＡ即ちＮＭＯＳトランジスタＱ２２のソースに接続され、ゲートには入力信号ＩＮ（ＶｏｌｔａｇｅＢ）が供給される。ＮＭＯＳトランジスタＱ２２のソースがＮＭＯＳトランジスタＱ２３のドレインに接続され、ドレインはＰＭＯＳトランジスタＱ２１のドレインに接続されていて、ゲートには電圧ＶｏｌｔａｇｅＣが供給される。また、ＰＭＯＳトランジスタＱ２１のソースは電圧（源）ＶｏｌｔａｇｅＡに接続され、ゲートには入力信号ＩＮＸ（ＶｏｌｔａｇｅＢ）が供給される。ＰＭＯＳトランジスタＱ２１のドレインとＮＭＯＳトランジスタＱ２２のドレインの共通接続点はインバータ２０１の入力に接続され、このインバータ２０１の出力はインバータ２０２の入力とＷＬ（ワードライン）に接続される。インバータ２０２の出力はインバータ２０１の入力に接続され、インバータ２０１，２０２でラッチ回路を構成している。

このレベルシフト回路２００のＮＭＯＳトランジスタＱ２２のゲート絶縁膜は他のＭＯＳトランジスタＱ２３と比較して膜厚を厚く形成して、ゲートに中間電圧ＶｏｌｔａｇｅＣを供給することにより、ノーマリ・オンの動作状態で使用している。その結果、ｎｏｄｅＡは入力信号ＩＮＸ、ＩＮのＯＮ／ＯＦＦに係わり無く、ＶｏｌｔａｇｅＣ−Ｖｔｈの電圧レベルになり電圧がこれ以上高くなることは無い。よって、ＮＭＯＳトランジスタＱ２３に薄膜トランジスタを使用することを可能とし、動作の高速化を実現している。

また、近年トランジスタの世代が進むにつれ、ＤＲＡＭ回路にて使用されている通常動作電圧は低下していく傾向にあるが、それに対してＤＲＡＭワード線電圧はある電圧を保った状態にある。
図９は他の従来例のレベルシフト回路である。図９中、ＶｏｌｔａｇｅＡは高電圧(ワード線電圧)、ＶｏｌｔａｇｅＢは低電圧(通常動作電圧)で使用し、その大小関係はＶｏｌｔａｇｅＡ>ＶｏｌｔａｇｅＢ>ＧＮＤである（図１０（Ａ），（Ｂ）参照）。また、トランジスアタＱ３１〜Ｑ３６は厚膜トランジスタを使用する。
入力信号ＩＮ−５がインバータ２５１に供給され、反転された信号を出力する。インバータ２５１の出力がインバータ２５２に入力に接続され、インバータ２５２の出力はＮＭＯＳトランジスタＱ３３のゲートとＰＭＯＳトランジスタＱ３２のゲートに接続される。ＮＭＯＳトランジスタＱ３３のソースはグランドに接続され、このドレインはＰＭＯＳトランジスタＱ３２のドレインとＰＭＯＳトランジスタＱ３４のゲートに接続される。ＮＭＯＳトランジスタＱ３２のソースはＰＭＯＳトランジスタＱ３１のドレインに接続される。ＰＭＯＳトランジスタＱ３１のソースは基準電位（ＶｏｌｔａｇｅＡ）に接続され、ゲートはＮＭＯＳトランジスタＱ３６のドレインに接続されている。
ＮＭＯＳトランジスタＱ３６のソースはグランドに、ゲートはＰＭＯＳトランジスタＱ３５のゲートとインバータ２５１の出力に接続されている。ＮＭＯＳトランジスタＱ３５のドレインはｎｏｄｅＢすなわちＮＭＯＳトランジスアタＱ３６のドレインに接続され、ＰＭＯＳトランジスタＱ３１のゲートに接続されると共に、このドレインから出力信号が導出される。ＰＭＯＳトランジスタＱ３５のソースはＰＭＯＳトランジスタＱ３４ドレインに接続され、ＰＭＯＳトランジスタＱ３４のソースは基準電位（ＶｏｌｔａｇｅＡ）に接続されている。

次にこのレベルシフト回路（レベルシフタ）２５０の動作について、図１０（Ａ）、（Ｂ）を用いて述べる。
図１０（Ａ）に示す入力信号ＩＮ−５がインバータ２５１の入力に供給される。この入力信号ＩＮ−５は、時刻ｔ５１〜ｔ５２の期間で立ち上がり“Ｈ”（ハイ）レベルとなり、時刻ｔ５２〜ｔ５４で電圧（ＶｏｌｔａｇｅＢ）が一定で、時刻ｔ５４〜ｔ５５で立ち下がり“Ｌ”（ロー）レベルになる波形をしている。
ＮＭＯＳトランジスタＱ３３とＰＭＯＳトランジスタＱ３２のペア、またＮＭＯＳトランジスタＱ３６とＰＭＯＳトランジスタＱ３５のペアはそれぞれインバータを構成している。
時刻ｔ５１〜ｔ５２の立ち上がりで、入力信号ＩＮ−５がインバータ２５１，２５２を介してインバータを構成するＮＭＯＳトランジスタＱ３３とＰＭＯＳトランジスタＱ３２の共通ゲート端子に供給され、ＮＭＯＳトランジスタＱ３３のしきい値Ｖｔｈ以上になるとＯＮ動作しドレインの電位が下がり、ｎｏｄｅＡの電位は下がる。一方ＰＭＯＳトランジスタＱ３２はしきい値以上になるとＯＦＦ動作する。ｎｏｄｅＡの電圧はＰＭＯＳトランジスタＱ３４のゲートにフィードバックされ、ＰＭＯＳトランジスタＱ３４はＯＮする。
またインバータ２５１の出力から入力信号ＩＮ−５を反転した信号をＮＭＯＳトランジスタＱ３６とＰＭＯＳトランジスタＱ３５の両ゲートに供給する。この両ゲートに供給する電圧は立下がりの波形をした電圧であるので、電圧が下がりＮＭＯＳトランジスタＱ３６のしきい値以下になるとＯＦＦし、またＰＭＯＳトランジスタＱ３５はＯＮする。その結果ｎｏｄｅＢの電圧が上がり、この電圧をＰＭＯＳトランジスタＱ３１のゲートにフィードバックされ、ＯＦＦする。
このときの出力ＯＵＴ−５の過渡状態は図１０（Ｂ）の時刻ｔ５３〜ｔ５４に示す。入力信号ＩＮ−５の立ち上がり時刻ｔ５１と比較して出力信号（電圧）ＯＵＴ−５の立ち上がりが遅れているのはインバータ２５１，２５２による入力信号の遅延と、入力信号ＩＮ−５がしきい値に達するまで時間がかかるためである。
その結果、ＰＭＯＳトランジスタＱ３４とＮＭＯＳトランジスタＱ３５はＯＮでいまＶＤＳを０Ｖとすると、ＮＭＯＳトランジスタＱ３６はＯＦＦ状態であるので、出力信号（電圧）ＯＵＴは基準電位（ｖｏｌｔａｇｅＡ）の電圧ｖｏｌｔａｇｅＡまで上昇する。

一方時刻ｔ５４〜ｔ５５になると入力信号ＩＮ−５が立ち下がりＮＭＯＳトランジスタＱ３３，３６のしきい値以下になると、ＮＭＯＳトランジスタＱ３３はＯＦＦし、ＰＭＯＳトランジスタＱ３２はＯＮ、またＮＭＯＳトランジスタＱ３６はＯＮ，ＰＭＯＳトランジスアタ３５はＯＦＦする。ＮＭＯＳトランジスタＱ３６がＯＮ状態になるので、出力ＯＵＴ−５に接続されている負荷たとえばワードライン（ＷＬ）の電位を下げる。ｎｏｄｅＡの電圧は上昇し、ｎｏｄｅＢの電圧は下がる。その結果図１０（Ｂ）の時刻ｔ５６〜ｔ５７において、ＰＭＯＳトランジスタＱ３１はＯＮ，ＰＭＯＳトランジスタＱ３４はＯＦＦとなる。このときの出力（電圧）ＯＵＴは“Ｌ”レベル（または０Ｖ）に遷移する。
この回路は、その回路特性上ＶｏｌｔａｇｅＡ（ワード線電圧）に対してＶｏｌｔａｇｅＢ（通常動作電圧）が下がっていくと、入力信号遷移時、例えば入力信号”Ｌ”レベルから”Ｈ”レベルへ遷移する時において、通常電圧よりも高い電圧であるＶｏｌｔａｇｅＡレベルにあるｎｏｄｅＡを、ＶｏｌｔａｇｅＢ(通常電圧)レベル信号で駆動されているＮＭＯＳトランジスタＱ３６でＧＮＤ（グランド）レベルに引き抜くため動作スピードの低下を招く問題が生じる。
しかし、トランジスタの世代が進むことによるリーク電流の増大を受けて、薄膜トランジスタを使用することにより、回路スタンバイ時におけるＶｏｌｔａｇｅＡからＧＮＤまでの貫通パスに対するリーク電流（スタンバイ電流）が問題となっている。
特開平６−２０３５５６号公報 特開平１０−６９７７１号公報

上述したように、従来の薄膜トランジスタを用いたレベルシフト回路は動作スピードを低下させないようにしているが、動作停止時にリーク電流が発生することが問題となっている。
とくに、ＤＲＡＭなどにおいて微細化が進むとリーク電流が問題となり、その対策が必要である。

本発明はかかる事情に鑑みてなされたものであり、その目的は、レベルシフト回路やそれを用いた半導体記憶装置におけるリーク電流を削減することである。

本発明は、第１の信号レベルを有する入力信号を増幅する増幅器と、前記増幅器を所定期間動作させる制御信号が入力され、前記増幅器の出力経路をオン・オフする制御回路と、前記制御回路から出力された第２の信号レベルを有する出力信号を保持する保持回路とを有する。

本発明は、第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタの出力に接続され、該第１と第２のトランジスタを所定期間動作させる制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、前記第３と第４のトランジスタからの出力信号を保持するラッチ回路とを有する。

本発明は、第１の信号レベルを有する入力信号を増幅する増幅器と、前記増幅器を第１の期間動作させる第１の制御信号が入力され、該第１の制御信号に応じて前記増幅器の出力経路をオン・オフする第１の制御回路と、前記制御回路から出力された第２の信号レベルを有する出力信号を保持する保持回路と、前記保持回路の出力と基準電位間に設けられ、第２の期間動作させる第２の制御信号に応じてオン・オフ制御する第２の制御回路とを有する。

本発明は、第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる第１の制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と、前記ラッチ回路と基準電位間に接続され、第２の期間動作させる第２の制御信号が供給され該第２の制御信号に応じて前記ラッチ回路の出力と前記基準電位間をオン・オフする第５と第６のトランジスタとを有する。

本発明は、複数のビット線と、前記複数のビット線を介してアクセスされる複数のメモリセルと、前記メモリセルが前記ビット線を介してアクセスされるとき、該メモリセルに保持される信号に応じた前記ビット線の信号をそれぞれ増幅するセンスアンプと、ワードデコーダに接続されアドレス信号に応じてワード線を選択し前記メモリセルを選択するレベルシフト回路と、前記メモリセルから前記ビット線を介してデータを読み出し、または前記メモリセルに前記ビット線を介してデータを書き込む読み出し／書き込み回路とを有し、前記レベルシフト回路は、第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、前記第３と第４のトランジスタからの出力信号を保持するラッチ回路とを有する。

本発明は、複数のビット線と、前記複数のビット線を介してアクセスされる複数のメモリセルと、前記メモリセルが前記ビット線を介してアクセスされるとき、該メモリセルに保持される信号に応じた前記ビット線の信号をそれぞれ増幅するセンスアンプと、ワードデコーダに接続されアドレス信号に応じてワード線を選択し前記メモリセルを選択するレベルシフト回路と、前記メモリセルから前記ビット線を介してデータを読み出し、または前記メモリセルに前記ビット線を介してデータを書き込む読み出し／書き込み回路とを有し、前記レベルシフト回路は、第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる第１の制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と、前記ラッチ回路と基準電位間に接続され、第２の期間動作させる第２の制御信号が供給され該第２の制御信号に応じて前記ラッチ回路の出力と前記基準電位間をオン・オフする第５と第６のトランジスタとを有する。

本発明を用いれば、レベルシフト回路とそれを用いた半導体記憶装置のリーク電流を低減することができる。特にＤＲＡＭに適用した場合、ワード線ドライバのレベルシフト回路の動作速度に与える影響を押さえつつ、リーク電流を削減することができる。

以下、本発明の実施形態について図面を参照しながら述べる。
図１に本発明の実施形態に係るレベルシフト回路の全体回路構成を示す。アクティブ信号が供給されるＣＴＲＬ ｓｉｇｎａｌ発生回路１４と、信号レベルと遅延時間を調整した入力信号を発生するタイミング信号発生回路１３と、インバータ１１，１２とレベルシフト回路で構成されている。
レベルシフト回路１０の主要部はＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ５，Ｑ６、ＰＭＯＳトランジスタＱ１，Ｑ４とで構成されている。
タイミング信号発生回路１３から入力信号ＩＮが供給されるインバータ１１の出力はインバータ１２の入力とＮＭＯＳトランジスタＱ６のゲートに接続される。インバータ１２の出力はＮＭＯＳトランジスタＱ３のゲートに接続され、このソースはグランドに、ドレインはＮＭＯＳトランジスタＱ２のソースに接続される。ＮＭＯＳトランジスタＱ２のゲートはＣＴＲＬ ｓｉｇｎａｌ発生回路１４の出力に、またドレインはＰＭＯＳトランジスタＱ１のドレインとＰＭＯＳトランジスタＱ４のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＱ１のゲートは出力ＯＵＴに接続され、ドレインは基準電位（ｖｏｌｔａｇｅＡ）に接続されている。
ＮＭＯＳトランジスタＱ６のソースはグランドに、ドレインはＮＭＯＳトランジスタＱ５のソースに接続されている。ＮＭＯＳトランジスタＱ５のゲートはＮＭＯＳトランジスタＱ２のゲートとＣＴＲＬ ｓｉｇｎａｌ発生回路１４に接続され、ドレインはＰＭＯＳトランジスタＱ４のドレインとＰＭＯＳトランジスタＱ１のゲートと出力ＯＵＴに接続されている。ＰＭＯＳトランジスタＱ４のソースは基準電圧（ｖｏｌｔａｇｅＡ）に接続されている。

次にこのレベルシフト回路１０の動作について、図１と図２を用いて説明する。図２（Ａ）に示すように、アクティブ信号が時刻ｔ１〜ｔ１１の期間“Ｈ”（ハイ）レベルになると、その期間にＣＴＲＬ ｓｉｇｎａｌ発生回路からＣＴＲＬ ｓｉｇｎａｌがＮＭＯＳトランジスタＱ２，Ｑ５のゲートに供給され、またタイミング信号発生回路１３にＡＣＴＩＶＥの信号が供給される。またたとえば、ワードデコーダからの出力信号がタイミング信号発生回路１３に供給されると、入力信号ＩＮが図１（Ｂ）に示してあるように、時刻ｔ３〜ｔ４で波形が立ち上がり、時刻ｔ４〜ｔ６の期間ｖｏｌｔａｇｅＢの一定電圧（“Ｈ”レベル）を出力し、時刻ｔ６〜ｔ７で立下り“Ｌ”レベルとなる。
時刻ｔ３〜ｔ４において、入力信号ＩＮたとえば１．２Ｖの電圧がインバータ１１に供給されると、その反転された電圧はＮＭＯＳトランジスタＱ６のゲートに供給される。またインバータ１１の出力（電圧）信号は次段のインバータ１２に出力され、その出力信号は反転されＮＭＯＳトランジスタＱ３のゲートに供給される。その結果、ＮＭＯＳトランジスタＱ３はＯＮ，ＮＭＯＳトランジスタＱ６はＯＦＦとなる。
ＣＴＲＬ ｓｉｇｎａｌの電圧ｖｏｌｔａｇｅＣがＮＭＯＳトランジスタＱ２，Ｑ５のゲートに供給されているので、これらのＮＭＯＳトランジスタＱ２，Ｑ５は常にＯＮ状態となっている。ＮＭＯＳトランジスタＱ２，Ｑ３がＯＮしているのでＮＭＯＳトランジスタＱ２のドレイン電圧は下がり、それに伴いＰＭＯＳトランジスタＱ４のゲートレベルは下がるので、ＰＭＯＳトランジスタＱ４はＯＮし、出力に“Ｈ”レベルの電圧ｖｏｌｔａｇｅＡを出力する。またこの出力ＯＵＴ電圧をＰＭＯＳトランジスタＱ１のゲートに供給するのでＯＦＦ状態となる。
時刻ｔ４〜ｔ６の期間、ＰＭＯＳトランジスタＱ１，Ｑ４はラッチ回路を構成しているので、それに対応する時刻ｔ５〜ｔ８の期間、出力ＯＵＴはこの出力レベルを維持する。
ここで出力ＯＵＴが入力信号ＩＮに対して遅延しているのは、インバータ１１，１２の遅延時間と入力信号ＩＮがＮＭＯＳトランジスタＱ３，Ｑ６のしきい値に達するまでの時間遅れによる。
入力信号ＩＮが時刻ｔ６〜ｔ７の期間立下り“Ｈ”レベルから“Ｌ”レベルに遷移する。この結果、ＮＭＯＳトランジスタＱ３のゲートは“Ｌ”レベルの電圧、ＮＭＯＳトランジスタＱ６のゲートには“Ｈ”レベルの電圧がそれぞれ入力される。
ＮＭＯＳトランジスタＱ２，Ｑ５時刻ｔ２〜ｔ１１の期間常にＯＮしていて、この状態で、ＮＭＯＳトランジスタＱ３はＯＦＦ，ＮＭＯＳトランジスタＱ６はＯＮする。したがって、ＮＭＯＳトランジスタＱ６のドレイン電圧（ｎｏｄｅＢ）は下がりｖｏｌｔａｇｅＣ−Ｖｔｈとなる。
ＮＭＯＳトランジスタＱ５，Ｑ６がＯＮしているのでＮＭＯＳトランジスタＱ５のドレイン電圧下がり、ＰＭＯＳトランジスタＱ１のゲートに“Ｌ”レベルの電圧を供給する。またそれと同時に出力ＯＵＴは“Ｌ”レベルに遷移する。
ＮＭＯＳトランジスタＱ１はＯＮ動作となり、そのドレインは“Ｈ”レベルになるから、ＰＭＯＳトランジスタＱ４はＯＦＦする。ＰＭＯＳトランジスタＱ１，Ｑ４はラッチ回路を構成しているのでこの動作を維持する。
また時刻ｔ９〜ｔ１０の期間、出力ＯＵＴは“Ｌ”レベルを維持する。

しかしながら、時刻ｔ１０以降（また時刻ｔ２以前も同様）は図４（Ａ）に示すＣＴＲＬ ｓｉｇａｎｌ発回路１４に供給する信号は“Ｌ”レベルになるので、それに伴いＣＴＲＬ ｓｉｇａｎａｌ信号のレベルはｖｏｌｔａｇｅＣの高電位から低電位（０Ｖ）となり、ＮＭＯＳトランジスタＱ２，Ｑ５のゲート電圧が下り（０Ｖ）、動作はＯＦＦする。
以上のべたように、図３において、ｖｏｌｔａｇｅＡは高電圧(ワード線電圧)、ｖｏｌｔａｇｅＢは低電圧(通常動作電圧)で使用し、またＣＴＲＬ ｓｉｇｎａｌの電圧レベル(ｖｏｌｔａｇｅＣ)はｖｏｌｔａｇｅＡ及びｖｏｌｔａｇｅＢの間の電圧を使用する。その大小関係はｖｏｌｔａｇｅＡ＞ｖｏｌｔａｇｅＣ＞ｖｏｌｔａｇｅＢ＞ＧＮＤ（グランド）である。
また、このレベルシフト回路１０は、ＰＭＯＳトランジスタＱ１，Ｑ４，ＮＭＯＳトランジスタＱ２，Ｑ５は厚膜トランジスタ、ＮＭＯＳトランジスタＱ３，Ｑ６は薄膜トランジスタにより構成されている。

したがって、ＮＭＯＳトランジスタＱ３，Ｑ６のドレイン電圧はＮＭＯＳトランジスタＱ２，Ｑ５のゲートに供給するＣＴＲＬ ｓｉｇａｎｌ電圧ｖｏｌｔａｇｅＣからしきい値Ｖｔｈ下がった電圧以上になることはないので、薄膜トランジスタを用いることができると共にリーク電流も削減できる。
また、ＮＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ５はレベルシフタ動作モード制御トランジスタであり、本回路オペレーション時にＯＮ状態、スタンバイ状態にＯＦＦ状態へと移行する。またその制御信号はｖｏｌｔａｇｅＡとｖｏｌｔａｇｅＢの間の電圧を用いる。
図１（Ａ）に示す、ＣＲＴＬ ｓｉｇａｎｌ発生回路１４に供給する制御電圧が“Ｌ”レベルに対応するスタンバイ時において、ＮＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ５はＯＦＦ状態にし、高抵抗状態になり、回路スタンバイ状態でのスタンバイ電流を大幅に削減することができる。

次に本発明の他の実施形態例である他のレベルシフト回路の構成を図３に示す。
図３に本発明の実施形態に係るレベルシフト回路３０の全体回路構成を示す。アクティブ信号が供給されるＣＴＲＬ ｓｉｇｎａｌ発生回路３１と、信号レベルと遅延時間を調整した入力信号ＩＮ−１を発生するタイミング信号発生回路３２と、インバータ３３，３４とＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されたレベルシフト回路の要部とで構成されている。
上述したレベルシフト回路の要部は具体例として、ＮＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１７，Ｑ１８、ＰＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１５，Ｑ１６とで構成されている。
タイミング信号発生回路３２から入力信号ＩＮ−１がインバータ３３に供給され、その出力はインバータ３４の入力とＮＭＯＳトランジスタＱ１８のゲートに接続される。
インバータ３４の出力はＮＭＯＳトランジスタＱ１４のゲートに接続される。ＮＭＯＳトランジスタＱ１４のソースはグランドに、ドレインはＮＭＯＳトランジスタＱ１３のソースに接続される。ＮＭＯＳトランジスタＱ１３のゲートはＣＴＲＬ ｓｉｇｎａｌ発生回路１０１の出力に、またドレインはＰＭＯＳトランジスタＱ１２のドレインとＰＭＯＳトランジスタＱ１６のゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＱ１２のゲートは出力ＯＵＴに接続され、ソースはＰＭＯＳトランジスタＱ１１のドレインに接続されている。ＰＭＯＳトランジスタＱ１１のゲートにはＣＴＲＬ ｓｉｇｎａｌｘが供給され、ソースは基準電位（ｖｏｌｔａｇｅＡ）に接続されている。
ＮＭＯＳトランジスタＱ１８のソースはグランドに、ドレインはＮＭＯＳトランジスタＱ１７のソースに接続されている。ＮＭＯＳトランジスタＱ１７のゲートはＮＭＯＳトランジスタＱ１３のゲートとＣＴＲＬ ｓｉｇｎａｌ発生回路１４に接続されＣＴＲＬ ｓｉｇａｌｚが供給され、ドレインはＰＭＯＳトランジスタＱ１６のドレインとＰＭＯＳトランジスタＱ１２のゲートと出力ＯＵＴに接続されている。ＰＭＯＳトランジスタＱ１６のソースはＰＭＯＳトランジスタＱ１５のドレインに接続され、ゲートはＰＭＯＳトランジスタＱ１１のゲートに接続され、ドレインはＰＭＯＳトランジスタＱ１５のドレインに接続されている。ＰＭＯＳトランジスタＱ１５のゲートはＰＭＯＳトランジスタＱ１１のゲートに接続され、ＣＴＲＬ ｓｉｇｎａｌｘが供給される。またこのＰＭＯＳトランジスタＱ１５のソースは基準電圧（ｖｏｌｔａｇｅＡ）に接続されている。

次にこのレベルシフト回路３０の動作について、図３と図４（Ａ）〜（Ｄ）を用いて説明する。図４（Ｃ）、（Ｄ）に示すように、時刻ｔ２１〜ｔ２２の期間、ＣＴＲＬ ｓｉｇｎａｌｚは“Ｌ”レベルから“Ｈ”（ハイ）レベルになり、時刻ｔ２２〜ｔ２８の期間“Ｈ”レベルを維持する。また時刻ｔ２８〜ｔ２９の期間“Ｈ”レベルから“Ｌ”レベルへ遷移する。一方ＣＴＲＬ ｓｉｇｎａｌｘはＣＴＲＬ ｓｉｇｎａｌｚを反転した波形になっている。すなわち、時刻ｔ２１〜ｔ２２の期間ＣＴＲＬ ｓｉｇｎａｌｘは“Ｈ”レベルから“Ｌ”（ハイ）レベルになり、時刻ｔ２２〜ｔ２８の期間“Ｌ”レベルを維持する。また時刻ｔ２８〜ｔ２９の期間“Ｌ”レベルから“Ｈ”レベルへ遷移する。
入力信号ＩＮ−１が供給される時刻ｔ２３〜ｔ２６の期間と出力ＯＵＴ−１が“Ｈ”レベルの期間（時刻ｔ２４〜ｔ２７）はＣＴＲＬ ｓｉｇｎａｌｚの“Ｈ”レベル期間、ＣＴＲＬ ｓｉｇｎａｌｘの“Ｌ”レベル期間であるので、ＰＭＯＳトランジスタＱ１１，Ｑ１５のゲート電圧は“Ｌ”レベルでこの両ＰＭＯＳトランジスタＱ１１，Ｑ１５はＯＮ動作する。またＮＭＯＳトランジスタＱ１３，Ｑ１７のゲート電圧は“Ｈ”レベルでこの両ＮＭＯＳトランジスタＱ１３，Ｑ１７はＯＮ動作する。

時刻ｔ２３〜ｔ２４の期間入力信号ＩＮ−１は“Ｌ”レベルから“Ｈ”レベルへ遷移する。たとえば、“Ｌ”レベルの電圧を０Ｖ、“Ｈ”レベルの電圧を１．２Ｖとする。入力信号ＩＮ−１がインバータ３３，３４を介してＮＭＯＳトランジスタＱ１４のゲートに供給される。その結果ＮＭＯＳトランジスタＱ１４はＯＮし、ドレイン電圧は下がる（０Ｖとなる）。一方、入力信号ＩＮ−１はインバータ３３で反転されてＮＭＯＳトランジスタＱ１８のゲートに供給され、ＮＭＯＳトランジスタＱ１８はＯＦＦする。
ＣＴＲＬ ｓｉｇｎａｌｚの電圧ｖｏｌｔａｇｅＣがＮＭＯＳトランジスタＱ１３，Ｑ１７のゲートに供給されているので、これらのＮＭＯＳトランジスタＱ１３，Ｑ１７は常にＯＮ状態となっている。ＮＭＯＳトランジスタＱ１３，Ｑ１７がＯＮしているのでＮＭＯＳトランジスタＱ１４のドレイン電圧（ｖｏｌｔａｇｅＣ−Ｖｔｈ）は下がり、それに伴いＰＭＯＳトランジスタＱ１６のゲートレベルは下がるので、ＰＭＯＳトランジスタＱ１６はＯＮし、ＯＮ動作状態のＰＭＯＳトランジスタＱ１５のソース・ドレイン間電圧ＶＤＳを無視（０Ｖ）すると、出力ＯＵＴ−１に“Ｈ”レベルの電圧ｖｏｌｔａｇｅＡを出力する。またこの出力ＯＵＴ−１の出力電圧の“ＨレベルをＰＭＯＳトランジスタＱ１２のゲートに供給するのでＯＦＦ状態となる。
時刻ｔ２５〜ｔ２６の期間、ＰＭＯＳトランジスタＱ１２，Ｑ１６はラッチ回路を構成しているので、それに対応する時刻ｔ２４〜ｔ２５の期間出力ＯＵＴ−１はこの出力レベルが維持される。ここで遅延時間があるのは、インバータ１１，１２の遅延時間と入力信号ＩＮ−１がＮＭＯＳトランジスタＱ１４，Ｑ１８のしきい値に達するまでの時間遅れによる。
入力信号ＩＮ−１が時刻ｔ２５〜ｔ２６の期間で、立下り“Ｈ”レベルから“Ｌ”レベルに遷移する。この結果、ＮＭＯＳトランジスタＱ１４のゲートは“Ｌ”レベルの電圧、ＮＭＯＳトランジスタＱ１８のゲートには“Ｈ”レベルの電圧がそれぞれ入力される。
ＮＭＯＳトランジスタＱ１３，Ｑ１７は時刻ｔ２２〜ｔ２８の期間常にＯＮしていて、この状態で、ＮＭＯＳトランジスタＱ１４はＯＦＦ，ＮＭＯＳトランジスタＱ１８はＯＮする。したがって、ＮＭＯＳトランジスタＱ１８のドレイン電圧（ｎｏｄｅＢ）は下がりｖｏｌｔａｇｅＣ−Ｖｔｈとなる。
ＮＭＯＳトランジスタＱ１７，Ｑ１８がＯＮしているのでＮＭＯＳトランジスタＱ１７のドレイン電圧下がり、ＰＭＯＳトランジスタＱ１２のゲートに“Ｌ”レベルの電圧を供給する。またそれと同時に出力ＯＵＴは“Ｌ”レベルに遷移する。
ＮＭＯＳトランジスタＱ１２はＯＮ動作となり、ＰＭＯＳトランジスタＱ１１は常にＯＮしているので、いまそのＶＤＳの電圧を無視すると、そのドレインは“Ｈ”レベルのｖｏｌｔａｇｅＡになるから、ＰＭＯＳトランジスタＱ１６はＯＦＦする。また、ＰＭＯＳトランジスタＱ１２，Ｑ１６はラッチ回路を構成しているのでこの動作状態を維持する。
次の、入力信号ＩＮ−１が時刻ｔ２６以降になると、“Ｈ出力ＯＵＴは“Ｌ”レベルを維持する。

しかしながら、時刻ｔ２９以降（また時刻ｔ２１以前も同様）は図４（Ｃ）、（Ｄ）に示すＣＴＲＬ ｓｉｇａｎｌｚ、ＣＴＲＬ ｓｉｇｎａｌｘはそれぞれ“Ｌ”、“Ｈ”レベルレベルになるので、それに伴いＮＭＯＳトランジスタＱ１３，Ｑ１７のゲート電圧が下り（０Ｖ）ＯＦＦし、ＰＭＯＳトランジスタＱ１１，Ｑ１５のゲート電圧は上りｖｏｌｔａｇｅＣとなるからＯＦＦ動作状態になる。

以上述べたことから解るように、図３に示すレベルシフト回路３０は図１のレベルシフト回路１０のスタンバイ電流を更に低減化した回路である。図１に示すレベルシフト回路１０の高電圧電源からの接続に対し、さらにもう一段トランジスタを設け、スタンバイ時にこのトランジスタをＯＦＦし電源からの供給を遮断することにより、よりスタンバイ電流の低減をはかることができる。
なお、本発明回路で用いている中間電圧は、内部電源からの生成もしくは外部印加のどちらの手段を用いてもかまわないものとする。

図５は、本発明の実施形態に係るレベルシフト回路を用いた半導体記憶装置の構成例の概要を示す全体構成図である。
図５に示す半導体記憶装置５０は、ＤＲＡＭを例として、メモリの全体構成図を示す。メモリは、マトリクス状に配置されたメモリセルが一定個まとめられたメモリセルアレイＭＡ５４と、メモリセルアレイに記憶されたデータを増幅するためのセンス・アンプと、センス・アンプに対してデータを書き込むためのライトバッファ、さらに、メモリアレイがマトリックス状に配列されたメモリセルのロー（行）方向を選択するためアドレス信号Ａ０〜Ａ５が供給されるローアドレスバッファ５１、カラム（列）方向を選択するためのアドレス信号Ａ６〜Ａ１１が供給されるカラムアドレスバッファ６１、またローアドレスバッファのアドレス信号をデコードするメインワードデコーダ５３とサブワードデコーダ５２Ａ，５２Ｂ、ワードレコーダ用レベルシフト回路５３、カラムアドレス信号に対してはカラムデコーダ６０がり、それ以外に書き込み／読み出しのためのデータ入出力回路がある。

図５に示すＤＲＡＭ５０の要部を図６に示す。メモリ（７０）を構成する、ワード線（ライン）をＷＬ１〜ＷＬ６４、ビット線（ライン）をＢＬ１，ＸＢＬ１〜ＢＬ６４，ＸＢＬ６４、メモリセルをＭＣ１１，ＭＣ１２，ＭＣ１３、・・・，ＭＣｍｎとする。
各メモリセルＭＣ１１〜ＭＣ１３が共通のワード線ＷＬ１に接続されているとする。またメモリセルのＭＣ１１はビット線ＢＬ１に接続され、メモリセルＭＣ１２はビット線ＢＬ２に接続され、メモリセルＭＣ１３はビット線ＢＬ３に接続されている。

たとえば、メモリセルＭＣ１１〜ＭＣ１３は、それぞれ、情報記憶用のキャパシタＣ（Ｃ１１，Ｃ１２，・・・）とアクセス用のトランジスタＱ（Ｑ１１，Ｑ１２，・・・）を有している。
キャパシタＣ（Ｃ１１，Ｃ１２，・・・）は、トランジスタＱ（Ｑ１１，Ｑ１２，・・・）を介してビット線（ＢＬ１〜ＢＬ３，・・・）に接続されており、トランジスタＱ（Ｑ１１，Ｑ１２，・・・，Ｑ１ｎ）の各ゲートはワード線ＷＬ１に接続されている。

ビット線ＢＬ１は、ビット線ＸＢＬ１と対を成しており、書き込みや読み出しのアクセスを行う前にプリチャージ回路によってそれぞれ所定電圧（例えば電源電圧ＶＤＤの半分（１／２ＶＤＤ）の電圧）にプリチャージされる。
同様に、ビット線ＢＬ２はビット線ＸＢＬ２、ビット線ＢＬ３はビット線ＸＢＬ３とそれぞれ対を成しており、何れもアクセスの前に上記の所定電圧にプリチャージされる。
ここで、ビット線に関し、ＸＢＬ１はＢＬ１の反転データ線を示し、それ以外のデータも同様である。

各ビット線対に接続されたセンスアンプをそれぞれＳＡ１，ＳＡ２，ＳＡ３とすると、センス・アンプＳＡ１はビット線対（ＢＬ１，ＸＢＬ１）、センス・アンプＳＡ２はビット線対（ＢＬ２，ＸＢＬ２）、センス・アンプＳＡ３はビット線対（ＢＬ３，ＸＢＬ３）の電圧差をそれぞれ増幅する（以下同様にＢＬｎ，ＸＢＬｎまで繰り返す）。

また、各ビット線対に接続された書き込み回路をそれぞれＷＣ１、ＷＣ２，ＷＣ３，・・・，ＷＣｎとすると、書き込み回路ＷＣ１は、書き込みアクセスの際、制御信号ＷＡ１に従ってビット線対（ＢＬ１，ＸＢＬ１）に書き込み信号を入力する。すなわち、書き込みバッファによって書き込みデータ線対（ＢＬ１，ＸＢＬ１）の一方を電源電圧ＶＤＤ、他方をグランドレベルＧＮＤに駆動し、これを制御信号ＷＡ１に従ってビット線対（ＢＬ１，ＸＢＬ１）に接続する。
同様に、書き込み回路ＷＣ２は、制御信号ＷＡ２に従ってビット線対（ＢＬ２，ＸＢＬ２）に書き込み信号を入力する。書き込み回路ＷＣ３は、制御信号ＷＡ３に従ってビット線対（ＢＬ３，ＸＢＬ３）に書き込み信号を入力する（以下同様にＷＡｎとＢＬｎ，ＸＢＬｎまで繰り返す）。

説明を簡単にするため、図６に示すように、アドレスデータをＡ０〜Ａ１１とする。カラム選択のためのアドレス信号Ａ６〜Ａ１１はカラムアドレスバッファ回路７８に入力され、その出力データがカラムデコーダ７７供給され、カラム（列）選択信号ＷＡｉ（ｉ＝１，２，３，・・・，６４）がスイッチＱ４ｎ−１，Ｑ５ｎ−１〜Ｑ４ｎ−６４，Ｑ５ｎ−６４の各ペアーゲートに接続され、カラム選択信号に応じてカラムが選択される。
一方、ロー（列）選択のためのアドレス信号Ａ０〜Ａ５はローアドレスバッファ５１に供給され、たとえばＡ０，Ａ１をサブワードデコーダ５２Ａ，５２Ｂに供給し、アドレスＡ２〜Ａ５をメインワードデコーダに供給する。メインワードデコーダ５３とサブワードデコーダの組み合わせによりワード線が選択され、それぞれのワード信号がレベルシフト回路５３に供給され、たとえば１．２Ｖの低電圧から３．２Ｖの高電圧に電圧を変換して各ワード線ＷＬ１〜ＷＬ６４にワード線選択信号として出力する。

このようにして出力された高電圧のワード線選択信号と前述のカラム線選択信号で上述したメモリ８０の任意のメモリセル（ＭＣ１１，ＭＣ１２，ＭＣ１３、・・・ＭＣｍｎ；ここでは説明を解り易くするため図５と対応づけて、ｍ＝６４，ｎ＝６４とする）が選択され、データの読み書きが行われる。

上述した、メモリセルアレイＭＡ８０は、ｍ行ｎ列の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを含む。
第ｉ行（ｉは１≦ｉ≦ｍの整数を示す。以下同じ。）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（ｊは１≦ｊ≦ｎの整数を示す。以下同じ。）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
なお、メモリセルＭＣ１１〜ＭＣｍｎは、本発明のメモリセルの一実施形態である。
ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は、本発明のビット線の一実施形態である。

制御回路は、メモリセルアレイＭＡ８０に対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路、データ入出力回路、ビット線制御回路に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。

行デコード回路は、データの読み出しや書き込みを行う場合に、制御回路からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中から１本を選択し活性化する。

データ入出力回路は、データの読み出しや書き込みを行う場合に、制御回路１からの制御信号に従ってアドレスデータをデコードし、このデコード結果に応じて、ｎ対のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の中から、所定データ長（例えば１バイト）のデータに対応する１群のビット線対を選択する。
そして、データの読み出しを行う場合、選択したビット線対に生じる電圧差もしくは電流差を内蔵するセンス・アンプにおいて増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込み回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの値に応じてビット線対の一方をハイレベル、他方をローレベルに駆動する。

ビット線制御回路は、制御回路からの制御信号に従って、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）に供給する電圧や電流を制御する。
例えば、データの読み出しや書き込みを行う場合、ワード線ＷＬｉを活性化する前にビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプルアップする。その後、プルアップを解除しワード線ＷＬｉを活性化することにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）にはそれぞれメモリセルＭＣｉ１〜ＭＣｉｎの記憶データに応じた電圧差が生じる。データ入出力回路３のセンス・アンプは、このビット線対に生じる電圧差を増幅する。

次に、本発明の他の実施形態例である、メモリセルアレイＭＡ８０中のメモリセルを選択する回路について、特にレベルシフト回路を用いた構成とその動作について、図１，３，６を参照しながら述べる。

アドレスＡ０〜Ａｎ（ｎ＝１１）とローアドレスストローブ（ＲＡＳの反転信号）信号をローアドレスバッファ７２に、またアドレスＡ０〜Ａｎとカラムアドレスストローブ（ＣＳＡの反転信号）信号をカラムアドレスバッファ回路７８に供給する。カラムアドレスバッファ回路７８からのアドレス信号がカラムデコーダ７７に供給され、書き込み回路ＷＣ１、ＷＣ２，ＷＣ３，・・・，ＷＣ６４のカラム（列）選択信号ＷＡｉ（ｉ＝１，２，３，・・・，６４）がスイッチトランジスタＱ４ｎ−１，Ｑ５ｎ−１〜Ｑ４ｎ−６４，Ｑ５ｎ−６４の各ペアーゲートに接続され、カラム選択信号に応じて特定のカラムが選択される。
一方、ロー（列）選択のためのアドレス信号Ａ０〜Ａ５はローアドレスバッファ７２に供給され、たとえばＡ０，Ａ１をサブワードデコーダ５２Ａ，５２Ｂに供給し、アドレスＡ２〜Ａ５をメインワードデコーダ７３に供給する。メインワードデコーダ７３とサブワードデコーダ７４Ａ，７４Ｂの組み合わせによりワード線Ｗｌ１，Ｗｌ２，Ｗｌ３，・・・，Ｗ６４から特定のワード線が選択される。具体的には、メインワードデコーダ７３は各列に配列された複数のメモリセルをまとめたものを選択するようにしている。このメインワードデコーダ７３で行方向のラインを選択するが、メモリセルの数が多いのでレベルシフト回路７５（レベルシフタ−１，レベルシフタ−２、レベルシフタ−３・・・）を用いてドライブできるようにしていて、このレベルシフト回路７５（レベルシフタ−１，レベルシフタ−２、レベルシフタ−３，・・・）はメインワードデコーダ７３の入力電圧１．２Ｖを３．２Ｖへドライブ電圧を高くして各メモリセルをドライブする。
サブワードデコーダ７４Ａ，７４Ｂで各列に配列された複数のメモリセルの中から１個のメモリを選択する。
そして、各列方向のメモリセルはＷＡｉでスイッチトランジスタ（Ｑ４ｎ−ｉ，Ｑ５ｎ−ｉ）をＯＮ／ＯＦＦしてビット線対ＢＬｉ，ＸＢＬｉを選択して列が確定する。その交点のセルが選択され、データの読み書きが行われる。

上述したレベルシフト回路７５（レベルシフタ−１，レベルシフタ−２、レベルシフタ−３，・・・）の具体回路は、たとえば図１、図３の示したレベルシフト回路１０，３０を使用することができる。
まず、レベルシフト回路１０を図１の半導体記憶装置５０に用いた実施態様例について述べる。
ＸＲＡＳ（ＲＡＳの反転信号）信号をＣＴＲＬ ｓｉｇｎａｌ発生回路１４に供給し、これに同期したＣＴＲＬ ｓｉｇｎａｌをレベルシフト回路１０のＮＭＯＳトランジスタＱ２，Ｑ５の両ゲートに供給する。ＣＴＲＬ ｓｉｇｎａｌ発生回路１４からの出力信号とメインワードデコーダ５３から出力されたワード信号がタイミング信号発生回路１３に供給され、所定時間遅延しかつ出力電圧の“Ｈ”レベルをｖｏｌｔａｇｅＢに調整した入力信号ＩＮ（たとえば１．２Ｖ）が出力される。
ＸＲＡＳ信号が“Ｈ”レベルの期間、レベルシフト回路１０は動作状態となり、入力信号ＩＮが供給されると出力電圧がｖｏｌｔａｇｅＡ（たとえば３．２Ｖ）のワード線ドライブ用信号が出力される。
一方ＸＲＡＳ信号が“Ｌ”レベルになると、ＮＭＯＳトランジスタＱ２，Ｑ５の両ゲートに供給するＣＴＲＬ ｓｉｇａｎａｌが“Ｌ”レベルであるからＯＦＦ動作し、このレベルシフト回路１０は完全にＯＦＦする。
このように、メインワードデコーダ７３の後段に図１に示すレベルシフト回路１０の回路構成を用いることにより、レベルシフタ−１，レベルシフタ−２，レベルシフタ−３，・・・、はスタンバイ時において、スタンバイ（リーク）電流を大幅に削減している。

つぎに、レベルシフト回路３０を図１の半導体記憶装置５０に用いた実施態様例について述べる。
ＸＲＡＳ（ＲＡＳの反転信号）信号をＣＴＲＬ ｓｉｇｎａｌ発生回路３１に供給し、これに同期したＣＴＲＬ ｓｉｇｎａｌｘをレベルシフト回路３０のＰＭＯＳトランジスタＱ１１，Ｑ１５対のゲートに、またＣＴＲＬ ｓｉｇｎａｌｚをＮＭＯＳトランジスタＱ１３，Ｑ１７対のゲートにそれぞれ供給する。
ＣＴＲＬ ｓｉｇｎａｌ発生回路３１からの出力信号とメインワードデコーダ５３から出力されたワード信号がタイミング信号発生回路３２に供給され、所定時間遅延しかつ出力電圧の“Ｈ”レベルをｖｏｌｔａｇｅＢに調整した入力信号ＩＮ−１（たとえば１．２Ｖ）が出力される。
ＸＲＡＳ信号が“Ｌ”レベル（ローアクティブとする）の期間に対応して発生された制御信号ＣＴＲＬ ｓｉｇｎａｌｘは“Ｈ”レベル、ＣＴＲＬ ｓｉｇｎａｌｚが“Ｌ”レベルとなる。すると、ＰＭＯＳトランジスタＱ１１，Ｑ１５対のゲートは“Ｌ”レベルであるからＯＮ動作状態となり、またＮＭＯＳトランジスタＱ１３，Ｑ１７対のゲートは“Ｈ”レベルであるからＯＮ動作状態となる。
この状態で、入力信号ＩＮ−１が供給されると出力電圧がｖｏｌｔａｇｅＡ（たとえば３．２Ｖ）のワード線ドライブ用信号が出力される。
一方ＸＲＡＳ信号が“Ｈ”レベルになると、制御信号ＣＴＲＬ ｓｉｇｎａｌｘは“Ｌ”レベル、ＣＴＲＬ ｓｉｇｎａｌｚが“Ｈ”レベルとなる。すると、ＰＭＯＳトランジスタＱ１１，Ｑ１５対のゲートは“Ｈ”レベルであるからＯＦＦ動作状態となり、またＮＭＯＳトランジスタＱ１３，Ｑ１７対のゲートは“Ｌ”レベルであるからＯＦＦ動作状態となる。
この状態でレベルシフト回路３０は動作がＯＦＦしているので、入力信号ＩＮ−１に関係なくワードライン制御用信号は出力されない。

このように、半導体記憶装置５０に使用したレベルシフト回路３０は、レベルシフト回路１０のスタンバイ電流低減化を考慮した回路である。
上述したように、高電圧電源からの接続に対し、さらにもう一段トランジスタを設け、スタンバイ時にこのトランジスタをＯＦＦし電源からの供給を遮断することにより、よりスタンバイ電流の低減をはかることができる。

本発明の実施形態に係るレベルシフト回路の構成例を示す図である。 図１に示すレベルシフト回路の動作を説明するためのタイミングチャートである。 本発明の実施形態に係る他のレベルシフト回路の構成例を示す図である。 図３に示すレベルシフト回路の動作を説明するためのタイミングチャートである。 本発明のレベルシフト回路で構成された半導体記憶装置の全体構成図である。 図５に示した半導体記憶装置の要部の回路構成を示す図である。 従来例の半導体記憶装置の全体構成図である。 従来例のレベルシフト回路の回路構成図である。 従来例の他のレベルシフト回路の回路構成図である。 図９に示すレベルシフト回路の動作を説明するためのタイミングチャートである。

符号の説明

１０，３０，２００，２５０…レベルシフト回路、１１，１２，３３，３４…インバータ、１３，３２…タイミング信号発生回路、５０，７０，１５０…半導体記憶装置、５１，７２，１５１…ローアドレスバッファ回路、５２Ａ，５２Ｂ…サブワードデコーダ、５３，７３…メインワードデコーダ、５５，７５，１５３…レベルシフタ（レベルシフト回路）、５４，８０，１５４…メモリセルアレイ（ＭＡ）、６０，７７，１６０…カラムデコーダ、６１，７８，１６１…カラムアドレスバッファ回路、Ｑ１，Ｑ４，Ｑ１１，Ｑ１２，Ｑ１５，Ｑ１６，Ｑ２１，Ｑ３１，Ｑ３２，Ｑ３４，Ｑ３５…ＰＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ１３，Ｑ１４，Ｑ１７，Ｑ１８，Ｑ２２，Ｑ２３，Ｑ３３，Ｑ３６…ＮＭＯＳトランジスタ、ＭＣ１１〜ＭＣｍｎ…メモリセル、ＳＡ１〜ＳＡｎ…センス・アンプ、ＷＣ１〜ＷＣｎ…書き込み回路、ＷＢ１〜ＷＢｎ…書き込みバッファ、ＷＬ１〜ＷＬｍ，Ｘ０〜Ｘ６３…ワード線、ＢＬ１〜ＢＬｎ，ＸＢＬ１〜ＸＢＬｎ，ｂ０〜ｂ６３，Ｘｂ０〜Ｘｂ６３…ビット線、ＷＤ１〜ＷＤｎ，ＸＷＤ１〜ＸＷＤｎ…書き込みデータ線

Claims (32)

1. 第１の信号レベルを有する入力信号を増幅する増幅器と、
   前記増幅器を所定期間動作させる制御信号が入力され、前記増幅器の出力経路をオン・オフする制御回路と、
   前記制御回路から出力された第２の信号レベルを有する出力信号を保持する保持回路と
   を有するレベルシフト回路。
2. 前記制御回路はオン動作のとき、前記増幅器の出力電圧を制限する
   請求項１記載のレベルシフト回路。
3. 前記増幅器は第１と第２のトランジスタを有し、前記保持回路は前記制御回路がオンのとき前記第１と第２のトランジスタの出力信号を保持するためのラッチ回路を有する
   請求項１記載のレベルシフト回路。
4. 前記第１と第２のトランジスタはＮ型電界効果トランジスタを有し、前記ラッチ回路はＰ型電界効果トランジスタを有する
   請求項３記載のレベルシフト回路。
5. 前記第１と第２のトランジスタはゲート絶縁型電界効果トランジスタを有し、前記ラッチ回路の電界効果トランジスタのゲート絶縁膜より薄く構成された
   請求項４記載のレベルシフト回路。
6. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
   請求項１記載のレベルシフト回路。
7. 第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、
   前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、
   前記第１のトランジスタと前記第２のトランジスタの出力に接続され、該第１と第２のトランジスタを所定期間動作させる制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、
   前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と
   を有するレベルシフト回路。
8. 前記ラッチ回路は第５と第６のトランジスタを有する
   請求項７記載のレベルシフト回路。
9. 前記第１から第４のトランジスタは電界効果トランジスタを有する
   請求項７記載のレベルシフト回路。
10. 前記ラッチ回路に含まれる第５と第６のトランジスタはゲート絶縁型電界効果トランジスタを有し、前記第１と第２のトランジスタのゲート絶縁型トランジスタの絶縁膜は前記第３から第６の絶縁型トランジスタの絶縁膜より薄く構成された
    請求項９記載のレベルシフト回路。
11. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
    請求項７記載のレベルシフト回路。
12. 第１の信号レベルを有する入力信号を増幅する増幅器と、
    前記増幅器を第１の期間動作させる第１の制御信号が入力され、該第１の制御信号に応じて前記増幅器の出力経路をオン・オフする第１の制御回路と、
    前記制御回路から出力された第２の信号レベルを有する出力信号を保持する保持回路と、
    前記保持回路の出力と基準電位間に設けられ、第２の期間動作させる第２の制御信号に応じてオン・オフ制御する第２の制御回路と
    を有するレベルシフト回路。
13. 前記第１と第２の制御回路がオン動作のとき、前記第１の制御回路は前記増幅器の出力電圧を制限する
    請求項１２記載のレベルシフト回路。
14. 前記増幅器は第１と第２のトランジスタを有し、前記保持回路は前記第１と第２の制御回路がオンのとき前記第１と第２のトランジスタの出力信号を保持するためのラッチ回路を有する
    請求項１２記載のレベルシフト回路。
15. 前記第１と第２のトランジスタはＮ型電界効果トランジスタを有し、前記ラッチ回路はＰ型電界効果トランジスタを有する
    請求項１２記載のレベルシフト回路。
16. 前記第１と第２のトランジスタのゲート絶縁型電界効果トランジスタは、前記ラッチ回路のゲート絶縁型電界効果トランジスタのゲート絶縁膜より薄く構成された
    請求項１５記載のレベルシフト回路。
17. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
    請求項１２記載のレベルシフト回路。
18. 第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、
    前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる第１の制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、
    前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と、
    前記ラッチ回路と基準電位間に接続され、第２の期間動作させる第２の制御信号が供給され該第２の制御信号に応じて前記ラッチ回路の出力と前記基準電位間をオン・オフする第５と第６のトランジスタと
    を有するレベルシフト回路。
19. 前記ラッチ回路は第７と第８のトランジスタを有する
    請求項１８記載のレベルシフト回路。
20. 前記第１から第４のトランジスタはＮ型電界効果トランジスタを有する
    請求項１８記載のレベルシフト回路。
21. 前記第１と第２のトランジスタのゲート絶縁型電界効果トランジスタは、前記ラッチ回路のゲート絶縁型電界効果トランジスタのゲート絶縁膜より薄く構成された
    請求項２０記載のレベルシフト回路。
22. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
    請求項１８記載のレベルシフト回路。
23. 複数のビット線と、
    前記複数のビット線を介してアクセスされる複数のメモリセルと、
    前記メモリセルが前記ビット線を介してアクセスされるとき、該メモリセルに保持される信号に応じた前記ビット線の信号をそれぞれ増幅するセンスアンプと、
    ワードデコーダに接続されアドレス信号に応じてワード線を選択し前記メモリセルを選択するレベルシフト回路と、
    前記メモリセルから前記ビット線を介してデータを読み出し、または前記メモリセルに前記ビット線を介してデータを書き込む読み出し／書き込み回路とを有し、
    前記レベルシフト回路は、
    第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、
    前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、
    前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と
    を有する半導体記憶装置。
24. 前記ラッチ回路は第５と第６のトランジスタを有する
    請求項２３記載の半導体記憶装置。
25. 前記第１から第４のトランジスタはＮ型電界効果トランジスタを有する
    請求項２３記載の半導体記憶装置。
26. 前記ラッチ回路に含まれる第５と第６のトランジスタはゲート絶縁型電界効果トランジスタを有し、前記第１と第２のトランジスタのゲート絶縁型トランジスタの絶縁膜は前記第３から第６の絶縁型トランジスタの絶縁膜より薄く構成された
    請求項２５記載の半導体記憶装置。
27. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
    請求項２３記載の半導体記憶装置。
28. 複数のビット線と、
    前記複数のビット線を介してアクセスされる複数のメモリセルと、
    前記メモリセルが前記ビット線を介してアクセスされるとき、該メモリセルに保持される信号に応じた前記ビット線の信号をそれぞれ増幅するセンスアンプと、
    ワードデコーダに接続されアドレス信号に応じてワード線を選択し前記メモリセルを選択するレベルシフト回路と、
    前記メモリセルから前記ビット線を介してデータを読み出し、または前記メモリセルに前記ビット線を介してデータを書き込む読み出し／書き込み回路とを有し、
    前記レベルシフト回路は、
    第１の信号レベルを有する第１の入力信号が入力される第１のトランジスタと、
    前記第１の入力信号を反転した第２の入力信号が入力される第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの出力に接続され、第１の期間動作させる第１の制御信号に応じてオン・オフ動作し、オン動作のとき第２の信号レベルの出力信号を出力する第３と第４のトランジスタと、
    前記第３と第４のトランジスタからの出力信号を保持するラッチ回路と、
    前記ラッチ回路と基準電位間に接続され、第２の期間動作させる第２の制御信号が供給され該第２の制御信号に応じて前記ラッチ回路の出力と前記基準電位間をオン・オフする第５と第６のトランジスタと
    を有する半導体記憶装置。
29. 前記ラッチ回路は第７と第８のトランジスタを有する
    請求項２８記載の半導体記憶装置。
30. 前記第１から第４のトランジスタはＮ型電界効果トランジスタを有する
    請求項２８記載の半導体記憶装置。
31. 前記ラッチ回路に含まれる第７と第８のトランジスタはゲート絶縁型電界効果トランジスタを有し、前記第１から第６のトランジスタはゲート絶縁型電界効果トランジスタを有し、前記第１と第２のゲート絶縁型トランジスタのゲート絶縁膜は前記第３から第８のゲート絶縁型電界効果トランジスタの絶縁膜より薄く構成された
    請求項２９記載の半導体記憶装置。
32. 前記第１の信号レベルを有する入力信号は前記第２の信号レベルを有する出力信号より低く設定された
    請求項２８記載の半導体記憶装置。
    

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