JPH0851351A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH0851351A JPH0851351A JP18726894A JP18726894A JPH0851351A JP H0851351 A JPH0851351 A JP H0851351A JP 18726894 A JP18726894 A JP 18726894A JP 18726894 A JP18726894 A JP 18726894A JP H0851351 A JPH0851351 A JP H0851351A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- supply source
- level
- supplied
- potential supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
Abstract
(57)【要約】
【目的】負ゲート消去型のフラッシュメモリにおける行
デコード回路に用いるのに好適なレベル変換回路を提供
することを目的としている。 【構成】２つの反転回路の入力端と出力端どうしを接続
してラッチ回路を形成し、これら入出力端の接続点Ｎ
１，Ｎ２と接地点間にそれぞれ２つのＮチャネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１５及びＱ１８，Ｑ１７を直
列接続している。各反転回路は電位ＶH とＶL との間の
電圧で動作する。接地点側のトランジスタＱ１６，Ｑ１
８には、高レベルが電源Ｖcc、低レベルが電位ＶL の制
御信号ＥＲＳを供給し、接続点Ｎ１，Ｎ２側のトランジ
スタＱ１５，１７には互いに反転の関係にある入力信号
ＩＮ，／ＩＮを供給する。上記接続点Ｎ１，Ｎ２の少な
くとも一方から出力信号／ＯＵＴ，ＯＵＴを得ることを
特徴としている。“Ｈ”レベル側と“Ｌ”レベル側のレ
ベル変換を一段で実現でき、入力信号のラッチ動作も可
能である。
デコード回路に用いるのに好適なレベル変換回路を提供
することを目的としている。 【構成】２つの反転回路の入力端と出力端どうしを接続
してラッチ回路を形成し、これら入出力端の接続点Ｎ
１，Ｎ２と接地点間にそれぞれ２つのＮチャネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１５及びＱ１８，Ｑ１７を直
列接続している。各反転回路は電位ＶH とＶL との間の
電圧で動作する。接地点側のトランジスタＱ１６，Ｑ１
８には、高レベルが電源Ｖcc、低レベルが電位ＶL の制
御信号ＥＲＳを供給し、接続点Ｎ１，Ｎ２側のトランジ
スタＱ１５，１７には互いに反転の関係にある入力信号
ＩＮ，／ＩＮを供給する。上記接続点Ｎ１，Ｎ２の少な
くとも一方から出力信号／ＯＵＴ，ＯＵＴを得ることを
特徴としている。“Ｈ”レベル側と“Ｌ”レベル側のレ
ベル変換を一段で実現でき、入力信号のラッチ動作も可
能である。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ回路におけ
るレベル変換回路に関するもので、特に、一段で“Ｈ”
レベルと“Ｌ”レベルの変換ができ、負ゲート消去型の
フラッシュメモリにおけるワード線の駆動に好適なレベ
ル変換回路に関する。
るレベル変換回路に関するもので、特に、一段で“Ｈ”
レベルと“Ｌ”レベルの変換ができ、負ゲート消去型の
フラッシュメモリにおけるワード線の駆動に好適なレベ
ル変換回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ回路におけるレベル変換
回路は、例えば図１２あるいは図１３に示すように構成
されている。図１２は“Ｈ”レベルの変換、図１３は
“Ｌ”レベルの変換を行うもので、入力信号ＩＮはどち
らの回路も“Ｈ”レベルがＶcc、“Ｌ”レベルが接地
（ＧＮＤ）である。
回路は、例えば図１２あるいは図１３に示すように構成
されている。図１２は“Ｈ”レベルの変換、図１３は
“Ｌ”レベルの変換を行うもので、入力信号ＩＮはどち
らの回路も“Ｈ”レベルがＶcc、“Ｌ”レベルが接地
（ＧＮＤ）である。
【０００３】図１２に示すレベル変換回路は、Ｐチャネ
ル型ＭＯＳトランジスタＱ１，Ｑ２、Ｎチャネル型ＭＯ
ＳトランジスタＱ３，Ｑ４及びＣＭＯＳインバータ１１
から構成されている。ＭＯＳトランジスタＱ１，Ｑ２の
ソースにはそれぞれ電位ＶHが印加され、各ドレインと
接地点ＧＮＤ間にはＭＯＳトランジスタＱ３，Ｑ４のド
レイン，ソース間が接続される。ＭＯＳトランジスタＱ
１のゲートは上記ＭＯＳトランジスタＱ２，Ｑ４のドレ
イン共通接続点に接続され、ＭＯＳトランジスタＱ２の
ゲートは上記ＭＯＳトランジスタＱ１，Ｑ３のドレイン
共通接続点に接続される。上記ＭＯＳトランジスタＱ３
のゲートには入力信号ＩＮが供給され、上記ＭＯＳトラ
ンジスタＱ４のゲートには上記入力信号ＩＮがインバー
タ１１を介して供給される。そして、上記ＭＯＳトラン
ジスタＱ２とＱ４との接続点から出力信号ＯＵＴを、上
記ＭＯＳトランジスタＱ１とＱ３との接続点から上記出
力信号ＯＵＴの反転信号／ＯＵＴをそれぞれ出力する。
この回路では、出力信号ＯＵＴ，／ＯＵＴの“Ｌ”レベ
ルはＧＮＤレベルのままであるが、“Ｈ”レベルは電位
ＶH に変換される。
ル型ＭＯＳトランジスタＱ１，Ｑ２、Ｎチャネル型ＭＯ
ＳトランジスタＱ３，Ｑ４及びＣＭＯＳインバータ１１
から構成されている。ＭＯＳトランジスタＱ１，Ｑ２の
ソースにはそれぞれ電位ＶHが印加され、各ドレインと
接地点ＧＮＤ間にはＭＯＳトランジスタＱ３，Ｑ４のド
レイン，ソース間が接続される。ＭＯＳトランジスタＱ
１のゲートは上記ＭＯＳトランジスタＱ２，Ｑ４のドレ
イン共通接続点に接続され、ＭＯＳトランジスタＱ２の
ゲートは上記ＭＯＳトランジスタＱ１，Ｑ３のドレイン
共通接続点に接続される。上記ＭＯＳトランジスタＱ３
のゲートには入力信号ＩＮが供給され、上記ＭＯＳトラ
ンジスタＱ４のゲートには上記入力信号ＩＮがインバー
タ１１を介して供給される。そして、上記ＭＯＳトラン
ジスタＱ２とＱ４との接続点から出力信号ＯＵＴを、上
記ＭＯＳトランジスタＱ１とＱ３との接続点から上記出
力信号ＯＵＴの反転信号／ＯＵＴをそれぞれ出力する。
この回路では、出力信号ＯＵＴ，／ＯＵＴの“Ｌ”レベ
ルはＧＮＤレベルのままであるが、“Ｈ”レベルは電位
ＶH に変換される。
【０００４】図１３に示すレベル変換回路は、Ｐチャネ
ル型ＭＯＳトランジスタＱ５，Ｑ６、Ｎチャネル型ＭＯ
ＳトランジスタＱ７，Ｑ８及びＣＭＯＳインバータ１２
から構成されている。ＭＯＳトランジスタＱ５，Ｑ６の
ソースはそれぞれ電源Ｖccに接続され、各ドレインと電
位ＶL 間にはＭＯＳトランジスタＱ７，Ｑ８のドレイ
ン，ソース間が接続される。ＭＯＳトランジスタＱ７の
ゲートは上記ＭＯＳトランジスタＱ６，Ｑ８のドレイン
共通接続点に接続され、ＭＯＳトランジスタＱ８のゲー
トは上記ＭＯＳトランジスタＱ５，Ｑ７のドレイン共通
接続点に接続される。上記ＭＯＳトランジスタＱ５のゲ
ートには入力信号ＩＮが供給され、上記ＭＯＳトランジ
スタＱ６のゲートには上記入力信号ＩＮがインバータ１
２を介して供給される。そして、上記ＭＯＳトランジス
タＱ６とＱ８との接続点から出力信号ＯＵＴを、上記Ｍ
ＯＳトランジスタＱ５とＱ７との接続点から上記出力信
号ＯＵＴの反転信号／ＯＵＴを得るようになっている。
この図１３に示す回路では、出力信号ＯＵＴ，／ＯＵＴ
の“Ｈ”レベルはＶccのままであるが、“Ｌ”レベルが
電位ＶL に変換される。
ル型ＭＯＳトランジスタＱ５，Ｑ６、Ｎチャネル型ＭＯ
ＳトランジスタＱ７，Ｑ８及びＣＭＯＳインバータ１２
から構成されている。ＭＯＳトランジスタＱ５，Ｑ６の
ソースはそれぞれ電源Ｖccに接続され、各ドレインと電
位ＶL 間にはＭＯＳトランジスタＱ７，Ｑ８のドレイ
ン，ソース間が接続される。ＭＯＳトランジスタＱ７の
ゲートは上記ＭＯＳトランジスタＱ６，Ｑ８のドレイン
共通接続点に接続され、ＭＯＳトランジスタＱ８のゲー
トは上記ＭＯＳトランジスタＱ５，Ｑ７のドレイン共通
接続点に接続される。上記ＭＯＳトランジスタＱ５のゲ
ートには入力信号ＩＮが供給され、上記ＭＯＳトランジ
スタＱ６のゲートには上記入力信号ＩＮがインバータ１
２を介して供給される。そして、上記ＭＯＳトランジス
タＱ６とＱ８との接続点から出力信号ＯＵＴを、上記Ｍ
ＯＳトランジスタＱ５とＱ７との接続点から上記出力信
号ＯＵＴの反転信号／ＯＵＴを得るようになっている。
この図１３に示す回路では、出力信号ＯＵＴ，／ＯＵＴ
の“Ｈ”レベルはＶccのままであるが、“Ｌ”レベルが
電位ＶL に変換される。
【０００５】なお、図１２に示した回路におけるＰチャ
ネル型ＭＯＳトランジスタＱ１，Ｑ２は、電位ＶH でバ
イアスされるＮウェル領域内に形成され、図１３に示し
た回路におけるＮチャネル型ＭＯＳトランジスタＱ７，
Ｑ８は、電位ＶL でバイアスされるＰウェル領域内に形
成される。
ネル型ＭＯＳトランジスタＱ１，Ｑ２は、電位ＶH でバ
イアスされるＮウェル領域内に形成され、図１３に示し
た回路におけるＮチャネル型ＭＯＳトランジスタＱ７，
Ｑ８は、電位ＶL でバイアスされるＰウェル領域内に形
成される。
【０００６】次に、フラッシュメモリの行デコード回路
について考えてみる。フラッシュメモリのセルトランジ
スタにおけるデータの書き込み時及び消去時の印加電位
はそれぞれ図１４及び図１５に示すようになる。図１４
及び図１５はそれぞれセルトランジスタの断面構成と印
加される電位を示しており、図において１３は半導体基
板、１４はソース、１５はドレイン、１６はトンネル酸
化膜、１７はフローティングゲート、１８は絶縁膜（イ
ンターポリ絶縁膜と呼ばれる）、１９はコントロールゲ
ートである。
について考えてみる。フラッシュメモリのセルトランジ
スタにおけるデータの書き込み時及び消去時の印加電位
はそれぞれ図１４及び図１５に示すようになる。図１４
及び図１５はそれぞれセルトランジスタの断面構成と印
加される電位を示しており、図において１３は半導体基
板、１４はソース、１５はドレイン、１６はトンネル酸
化膜、１７はフローティングゲート、１８は絶縁膜（イ
ンターポリ絶縁膜と呼ばれる）、１９はコントロールゲ
ートである。
【０００７】書き込み時には、図１４に示す如くソース
１４を接地し、コントロールゲート１９に電位Ｖg （Ｖ
g ＝Ｖpr＞Ｖcc）、ドレイン１５に電位Ｖd （Ｖd ＞
０）をそれぞれ印加する。これによって、フローティン
グゲート１７中にホットエレクトロンが注入されて書き
込みが行われる。一方、消去時には、図１５に示すよう
にソース１４に正の高電位Ｖs （Ｖs ＞０）、コントロ
ールゲート１９に負の高電位Ｖg （Ｖg ＝Ｖer＜０）を
印加することにより、トンネル酸化膜１６に高電界を印
加し、トンネル電流によりフローティングゲート１７中
のエレクトロンを引き抜く（負ゲート消去と呼ばれ
る）。負ゲート消去では、コントロールゲート１９に負
電位を印加するので、コントロールゲートに接地電位を
印加して消去を行う方法（ソース消去と呼ばれる）に比
べてソース１４に印加する電位を低く抑えることができ
る。
１４を接地し、コントロールゲート１９に電位Ｖg （Ｖ
g ＝Ｖpr＞Ｖcc）、ドレイン１５に電位Ｖd （Ｖd ＞
０）をそれぞれ印加する。これによって、フローティン
グゲート１７中にホットエレクトロンが注入されて書き
込みが行われる。一方、消去時には、図１５に示すよう
にソース１４に正の高電位Ｖs （Ｖs ＞０）、コントロ
ールゲート１９に負の高電位Ｖg （Ｖg ＝Ｖer＜０）を
印加することにより、トンネル酸化膜１６に高電界を印
加し、トンネル電流によりフローティングゲート１７中
のエレクトロンを引き抜く（負ゲート消去と呼ばれ
る）。負ゲート消去では、コントロールゲート１９に負
電位を印加するので、コントロールゲートに接地電位を
印加して消去を行う方法（ソース消去と呼ばれる）に比
べてソース１４に印加する電位を低く抑えることができ
る。
【０００８】また、プログラムのベリファイ時には、フ
ローティングゲート１７の電位をＶccより高く設定して
閾値電圧Ｖthのチェックを行う。上記コントロールゲー
ト１９は、メモリセルアレイ中のワード線に相当するた
め、コントロールゲート１９、すなわちワード線を駆動
する行デコード回路は、書き込み時あるいはベリファイ
時にはＶccよりも高い電位を、消去時には負電位をワー
ド線に出力することが必要となる。上述した書き込みモ
ード、消去モード及びベリファイモードにおける各電位
ＶH 、電位ＶL 及びワード線電位をまとめると表１に示
すようになる。
ローティングゲート１７の電位をＶccより高く設定して
閾値電圧Ｖthのチェックを行う。上記コントロールゲー
ト１９は、メモリセルアレイ中のワード線に相当するた
め、コントロールゲート１９、すなわちワード線を駆動
する行デコード回路は、書き込み時あるいはベリファイ
時にはＶccよりも高い電位を、消去時には負電位をワー
ド線に出力することが必要となる。上述した書き込みモ
ード、消去モード及びベリファイモードにおける各電位
ＶH 、電位ＶL 及びワード線電位をまとめると表１に示
すようになる。
【０００９】
【表１】
【００１０】このような行デコード回路に上記図１２及
び図１３に示したレベル変換回路を適用すると図１６に
示すようになる。図１６は行デコード回路における１本
のワード線に対応する回路部を抽出して示している。ア
ドレス信号Ａddはデコーダ２０に供給され、このデコー
ダ２０から出力されるデコード信号ＳＥＬがラッチ回路
２１に供給される。ラッチ回路２１はラッチ信号／ＬＡ
Ｔに応答して上記デコード信号ＳＥＬをラッチする。上
記ラッチ回路２１の出力信号は図１３に示したレベル変
換回路２２に供給され、“Ｌ”レベルが電位ＶL に変換
されて図１２に示したレベル変換回路２３に供給され
る。このレベル変換回路２３によって、レベル変換回路
２２の出力信号の“Ｈ”レベルが電位ＶH に変換されて
ワード線に出力される。これによって、ワード線に供給
される信号の“Ｈ”レベルはＶH 、“Ｌ”レベルはＶL
となる。なお、上記図１６に示す回路では、図１２及び
図１３に示されたレベル変換回路における出力信号／Ｏ
ＵＴを用いる。
び図１３に示したレベル変換回路を適用すると図１６に
示すようになる。図１６は行デコード回路における１本
のワード線に対応する回路部を抽出して示している。ア
ドレス信号Ａddはデコーダ２０に供給され、このデコー
ダ２０から出力されるデコード信号ＳＥＬがラッチ回路
２１に供給される。ラッチ回路２１はラッチ信号／ＬＡ
Ｔに応答して上記デコード信号ＳＥＬをラッチする。上
記ラッチ回路２１の出力信号は図１３に示したレベル変
換回路２２に供給され、“Ｌ”レベルが電位ＶL に変換
されて図１２に示したレベル変換回路２３に供給され
る。このレベル変換回路２３によって、レベル変換回路
２２の出力信号の“Ｈ”レベルが電位ＶH に変換されて
ワード線に出力される。これによって、ワード線に供給
される信号の“Ｈ”レベルはＶH 、“Ｌ”レベルはＶL
となる。なお、上記図１６に示す回路では、図１２及び
図１３に示されたレベル変換回路における出力信号／Ｏ
ＵＴを用いる。
【００１１】アドレス信号Ａddがデコードされると、選
択されたワード線に対応するデコード信号ＳＥＬが
“Ｈ”レベルに、非選択のワード線に対応するデコード
信号ＳＥＬは“Ｌ”レベルになる。このデコード信号Ｓ
ＥＬの“Ｈ”レベルはＶcc、“Ｌ”レベルはＧＮＤであ
る。上記ラッチ回路２１は例えば図１７に示すようなセ
ットリセット型フリップフロップ回路で構成され、リセ
ット入力端に供給されるラッチ信号／ＬＡＴが“Ｈ”レ
ベルであれば、出力信号ＯＵＴとして入力信号ＩＮの
“Ｈ”レベルと“Ｌ”レベルがそのまま転送される。一
方、ラッチ信号／ＬＡＴが“Ｌ”レベルになると、セッ
ト入力端に供給される入力信号ＩＮが“Ｌ”レベルの時
には出力信号ＯＵＴは“Ｌ”レベルを保持し、その後１
度でも入力信号ＩＮが“Ｈ”レベルになると出力信号Ｏ
ＵＴは“Ｈ”レベルに反転した状態で保持される。
択されたワード線に対応するデコード信号ＳＥＬが
“Ｈ”レベルに、非選択のワード線に対応するデコード
信号ＳＥＬは“Ｌ”レベルになる。このデコード信号Ｓ
ＥＬの“Ｈ”レベルはＶcc、“Ｌ”レベルはＧＮＤであ
る。上記ラッチ回路２１は例えば図１７に示すようなセ
ットリセット型フリップフロップ回路で構成され、リセ
ット入力端に供給されるラッチ信号／ＬＡＴが“Ｈ”レ
ベルであれば、出力信号ＯＵＴとして入力信号ＩＮの
“Ｈ”レベルと“Ｌ”レベルがそのまま転送される。一
方、ラッチ信号／ＬＡＴが“Ｌ”レベルになると、セッ
ト入力端に供給される入力信号ＩＮが“Ｌ”レベルの時
には出力信号ＯＵＴは“Ｌ”レベルを保持し、その後１
度でも入力信号ＩＮが“Ｈ”レベルになると出力信号Ｏ
ＵＴは“Ｈ”レベルに反転した状態で保持される。
【００１２】上記のような構成において、書き込み時に
は、ラッチ回路２１のラッチ信号／ＬＡＨが“Ｈ”レベ
ルとなり、且つ電位ＶL はＧＮＤレベルである。アドレ
ス信号ＡddのデコードはＶH ＝Ｖccで行われるが、確定
後、電位ＶH はＶccレベルからＶppレベルに変化する。
よって、アドレス信号Ａddで選択されたワード線のみが
Ｖprレベルとなり、他のワード線（非選択のワード線）
はＧＮＤレベルとなる。
は、ラッチ回路２１のラッチ信号／ＬＡＨが“Ｈ”レベ
ルとなり、且つ電位ＶL はＧＮＤレベルである。アドレ
ス信号ＡddのデコードはＶH ＝Ｖccで行われるが、確定
後、電位ＶH はＶccレベルからＶppレベルに変化する。
よって、アドレス信号Ａddで選択されたワード線のみが
Ｖprレベルとなり、他のワード線（非選択のワード線）
はＧＮＤレベルとなる。
【００１３】これに対し、消去時には、電位ＶH がＶcc
レベルになる。また、電位ＶL をＧＮＤレベルにして全
てのアドレスを非選択、つまり全ワード線のデコード信
号ＳＥＬを“Ｌ”レベルにした状態でラッチ信号／ＬＡ
Ｔを“Ｈ”レベルから“Ｌ”レベルにする。これによっ
て、まず、全てのワード線が非選択状態にラッチされ
る。次に、消去を行いたくないワード線に対してのみ順
次アドレス選択を行うと、そのワード線のデコード信号
ＳＥＬのみが“Ｈ”レベルとなり、ラッチデータが反転
して選択状態になる。この状態で、電位ＶL をＧＮＤレ
ベルから負電位Ｖerに変化させると、非選択状態にラッ
チされたワード線のみが負電位Ｖerになって消去が行わ
れる（選択と非選択が消去されるワード線と逆にな
る）。選択状態のワード線はＶccレベルのままであり消
去されない。
レベルになる。また、電位ＶL をＧＮＤレベルにして全
てのアドレスを非選択、つまり全ワード線のデコード信
号ＳＥＬを“Ｌ”レベルにした状態でラッチ信号／ＬＡ
Ｔを“Ｈ”レベルから“Ｌ”レベルにする。これによっ
て、まず、全てのワード線が非選択状態にラッチされ
る。次に、消去を行いたくないワード線に対してのみ順
次アドレス選択を行うと、そのワード線のデコード信号
ＳＥＬのみが“Ｈ”レベルとなり、ラッチデータが反転
して選択状態になる。この状態で、電位ＶL をＧＮＤレ
ベルから負電位Ｖerに変化させると、非選択状態にラッ
チされたワード線のみが負電位Ｖerになって消去が行わ
れる（選択と非選択が消去されるワード線と逆にな
る）。選択状態のワード線はＶccレベルのままであり消
去されない。
【００１４】このようにして、レベル変換が必要な各動
作モードにおいて所望の動作をさせることができる。次
に、読み出し動作について考える。データの読み出し時
には、ワード線は通常はＶccレベルであるので、ラッチ
信号／ＬＡＴを“Ｈ”レベル、電位ＶL をＧＮＤレベ
ル、電位ＶH をＶccレベルにしてアドレス信号Ａddをデ
コードする。この時、ラッチ回路２１、レベル変換回路
２２及びレベル変換回路２３はそれぞれ、入力信号をそ
のまま転送していることになり、ゲート遅延分だけデコ
ードが遅れている。
作モードにおいて所望の動作をさせることができる。次
に、読み出し動作について考える。データの読み出し時
には、ワード線は通常はＶccレベルであるので、ラッチ
信号／ＬＡＴを“Ｈ”レベル、電位ＶL をＧＮＤレベ
ル、電位ＶH をＶccレベルにしてアドレス信号Ａddをデ
コードする。この時、ラッチ回路２１、レベル変換回路
２２及びレベル変換回路２３はそれぞれ、入力信号をそ
のまま転送していることになり、ゲート遅延分だけデコ
ードが遅れている。
【００１５】ここで、上記行デコード回路の構成をソー
ス消去型フラッシュメモリの場合と比べてみる。ソース
消去型では、消去時にセルトランジスタのコントロール
ゲートをＧＮＤレベルにしてソースのみを高電位とす
る。よって、ワード線を負にバイアスする必要はなく、
当然、ワード線間で選択と非選択の別もなくなるため、
ラッチ回路２１とレベル変換回路２２が必要ないので、
図１８に示すような構成で良い。よって、上述した負ゲ
ート消去型の行デコード回路は、ラッチ回路２１とレベ
ル変換回路２２が介在される分アクセスタイムが悪化し
ていることになる。特に、従来のレベル変換回路は、図
１２及び図１３に示したように、フィードバック型の回
路構成をしており、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタのレシオをアンバラン
スにして強制反転動作を行っているため、通常のインバ
ータ等に比べてゲート遅延が大きい。また、電源の低電
圧化（例えば５Ｖから３．３Ｖ）に対応して、Ｖcc回路
系のトランジスタと、書き込み及び消去時に高電位動作
をする回路のトランジスタを別々に形成し、前者はゲー
ト酸化膜を薄くして閾値電圧Ｖthを低く、後者はゲート
酸化膜を厚くして閾値電圧Ｖthを高くした場合を考え
る。このように構成するのは、高電圧動作に対応してゲ
ート酸化膜厚を厚くし、閾値電圧Ｖthを高くしたトラン
ジスタを低電圧化された電源Ｖccで動作させようとする
と非常にパフォーマンスが悪いことによる。しかし、図
１６に示したような構成では、読み出し時に必然的に高
電圧用トランジスタをＶcc動作させることが必要であ
り、ますます遅くなることになる。
ス消去型フラッシュメモリの場合と比べてみる。ソース
消去型では、消去時にセルトランジスタのコントロール
ゲートをＧＮＤレベルにしてソースのみを高電位とす
る。よって、ワード線を負にバイアスする必要はなく、
当然、ワード線間で選択と非選択の別もなくなるため、
ラッチ回路２１とレベル変換回路２２が必要ないので、
図１８に示すような構成で良い。よって、上述した負ゲ
ート消去型の行デコード回路は、ラッチ回路２１とレベ
ル変換回路２２が介在される分アクセスタイムが悪化し
ていることになる。特に、従来のレベル変換回路は、図
１２及び図１３に示したように、フィードバック型の回
路構成をしており、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタのレシオをアンバラン
スにして強制反転動作を行っているため、通常のインバ
ータ等に比べてゲート遅延が大きい。また、電源の低電
圧化（例えば５Ｖから３．３Ｖ）に対応して、Ｖcc回路
系のトランジスタと、書き込み及び消去時に高電位動作
をする回路のトランジスタを別々に形成し、前者はゲー
ト酸化膜を薄くして閾値電圧Ｖthを低く、後者はゲート
酸化膜を厚くして閾値電圧Ｖthを高くした場合を考え
る。このように構成するのは、高電圧動作に対応してゲ
ート酸化膜厚を厚くし、閾値電圧Ｖthを高くしたトラン
ジスタを低電圧化された電源Ｖccで動作させようとする
と非常にパフォーマンスが悪いことによる。しかし、図
１６に示したような構成では、読み出し時に必然的に高
電圧用トランジスタをＶcc動作させることが必要であ
り、ますます遅くなることになる。
【００１６】
【発明が解決しようとする課題】上述したように、従来
のレベル変換回路は、通常のインバータ等に比べてゲー
ト遅延が大きいという問題があった。また、従来のレベ
ル変換回路を負ゲート消去型フラッシュメモリの行デコ
ード回路に用いた場合、読み出し時のデコード動作が遅
くなり、アクセスタイムの悪化を招くという問題があっ
た。しかも、電源の低電圧化に対応させようとするとア
クセスタイムはますます遅くなる。
のレベル変換回路は、通常のインバータ等に比べてゲー
ト遅延が大きいという問題があった。また、従来のレベ
ル変換回路を負ゲート消去型フラッシュメモリの行デコ
ード回路に用いた場合、読み出し時のデコード動作が遅
くなり、アクセスタイムの悪化を招くという問題があっ
た。しかも、電源の低電圧化に対応させようとするとア
クセスタイムはますます遅くなる。
【００１７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ゲート遅延を低
減して動作速度の高速化を図れるレベル変換回路を提供
することにある。
れたもので、その目的とするところは、ゲート遅延を低
減して動作速度の高速化を図れるレベル変換回路を提供
することにある。
【００１８】また、この発明の他の目的は、負ゲート消
去型フラッシュメモリの行デコード回路に適用した時
に、アクセスタイムの高速化が図れるレベル変換回路を
提供することにある。
去型フラッシュメモリの行デコード回路に適用した時
に、アクセスタイムの高速化が図れるレベル変換回路を
提供することにある。
【００１９】この発明の更に他の他の目的は、“Ｈ”レ
ベルと“Ｌ”レベルのレベル変換を一段で実現でき、入
力信号のラッチ動作も可能となり、動作速度の低下を招
くことなく電源の低電圧化に対応でき、負ゲート消去型
フラッシュメモリの行デコード回路への適用に好適なレ
ベル変換回路を提供することにある。
ベルと“Ｌ”レベルのレベル変換を一段で実現でき、入
力信号のラッチ動作も可能となり、動作速度の低下を招
くことなく電源の低電圧化に対応でき、負ゲート消去型
フラッシュメモリの行デコード回路への適用に好適なレ
ベル変換回路を提供することにある。
【００２０】
【課題を解決するための手段】この発明のレベルシフト
回路は、第１の電位供給源の電位と第２の電位供給源の
電位との間の電圧を電源として動作する第１の反転手段
と、入力端が上記第１の反転手段の出力端に接続され、
出力端が上記第１の反転手段の入力端に接続され、上記
第１の電位供給源と上記第２の電位供給源との間の電圧
を電源として動作する第２の反転手段と、上記第１の反
転手段の入力端と第３の電位供給源との間に直列接続さ
れた第１導電型の第１，第２トランジスタと、上記第２
の反転手段の入力端と上記第３の電位供給源との間に直
列接続された第１導電型の第３，第４トランジスタと、
第１の制御信号の低レベルを上記第２の電位供給源の電
位に変換して上記第１，第３トランジスタに供給して制
御する制御手段と、高レベルが第４の電位供給源の電
位、低レベルが上記第３の電位供給源の電位の入力信号
が供給され、この入力信号の反転信号を上記第４トラン
ジスタに供給して制御する論理手段とを具備し、上記第
２トランジスタに上記入力信号を供給して制御し、上記
第１の反転手段の出力端及び上記第２の反転手段の出力
端の少なくとも一方から出力信号を得ることを特徴とす
る。
回路は、第１の電位供給源の電位と第２の電位供給源の
電位との間の電圧を電源として動作する第１の反転手段
と、入力端が上記第１の反転手段の出力端に接続され、
出力端が上記第１の反転手段の入力端に接続され、上記
第１の電位供給源と上記第２の電位供給源との間の電圧
を電源として動作する第２の反転手段と、上記第１の反
転手段の入力端と第３の電位供給源との間に直列接続さ
れた第１導電型の第１，第２トランジスタと、上記第２
の反転手段の入力端と上記第３の電位供給源との間に直
列接続された第１導電型の第３，第４トランジスタと、
第１の制御信号の低レベルを上記第２の電位供給源の電
位に変換して上記第１，第３トランジスタに供給して制
御する制御手段と、高レベルが第４の電位供給源の電
位、低レベルが上記第３の電位供給源の電位の入力信号
が供給され、この入力信号の反転信号を上記第４トラン
ジスタに供給して制御する論理手段とを具備し、上記第
２トランジスタに上記入力信号を供給して制御し、上記
第１の反転手段の出力端及び上記第２の反転手段の出力
端の少なくとも一方から出力信号を得ることを特徴とす
る。
【００２１】
【作用】上記構成において、第１の反転手段と第２の反
転手段はラッチ回路を構成しており、制御信号のレベル
に応じてこのラッチ回路のラッチ動作が制御される。制
御信号が高レベルの時には、入力信号とその反転信号に
応じたデータがラッチされ、制御信号が低レベルの時に
はラッチしたデータが保持される。上記第１，第２の反
転手段は、第１の電位供給源と第２の電位供給源との間
の電圧を電源として動作し、これら反転手段の出力端の
少なくとも一方から第１の電位供給源の電位と第２の電
位供給源の電位にレベル変換された出力信号を得る。
転手段はラッチ回路を構成しており、制御信号のレベル
に応じてこのラッチ回路のラッチ動作が制御される。制
御信号が高レベルの時には、入力信号とその反転信号に
応じたデータがラッチされ、制御信号が低レベルの時に
はラッチしたデータが保持される。上記第１，第２の反
転手段は、第１の電位供給源と第２の電位供給源との間
の電圧を電源として動作し、これら反転手段の出力端の
少なくとも一方から第１の電位供給源の電位と第２の電
位供給源の電位にレベル変換された出力信号を得る。
【００２２】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の第１の実施例に係
るレベル変換回路の構成例を示している。このレベル変
換回路は、Ｐチャネル型ＭＯＳトランジスタＱ９，Ｑ１
２、Ｎチャネル型ＭＯＳトランジスタＱ１０，Ｑ１１，
Ｑ１３〜Ｑ１８、電源電位Ｖccと電位ＶL で動作するＣ
ＭＯＳインバータ２４及びＣＭＯＳインバータ２５から
構成されている。ＭＯＳトランジスタＱ９〜Ｑ１１の電
流通路は電位ＶH とＶL との間に直列接続され、ＭＯＳ
トランジスタＱ１２〜Ｑ１４の電流通路は電位ＶHとＶL
との間に直列接続される。上記ＭＯＳトランジスタＱ
９，Ｑ１１のゲートはＭＯＳトランジスタＱ１２とＱ１
３との接続点に接続され、上記ＭＯＳトランジスタＱ１
２，Ｑ１４のゲートはＭＯＳトランジスタＱ９とＱ１０
との接続点に接続される。上記ＭＯＳトランジスタＱ１
０，Ｑ１３のゲートにはラッチ信号ＬＡＴが供給されて
オン／オフ制御される。また、上記ＭＯＳトランジスタ
Ｑ９，Ｑ１２のバックゲートは電位ＶH に接続され、上
記ＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４
のバックゲートは電位ＶL に接続される。すなわち、Ｍ
ＯＳトランジスタＱ９，Ｑ１２は、電位ＶH でバイアス
されるＮウェル領域中に形成され、ＭＯＳトランジスタ
Ｑ１０，Ｑ１１，Ｑ１３，Ｑ１４は、電位ＶH でバイア
スされるＮウェル領域中に形成される。
照して説明する。図１は、この発明の第１の実施例に係
るレベル変換回路の構成例を示している。このレベル変
換回路は、Ｐチャネル型ＭＯＳトランジスタＱ９，Ｑ１
２、Ｎチャネル型ＭＯＳトランジスタＱ１０，Ｑ１１，
Ｑ１３〜Ｑ１８、電源電位Ｖccと電位ＶL で動作するＣ
ＭＯＳインバータ２４及びＣＭＯＳインバータ２５から
構成されている。ＭＯＳトランジスタＱ９〜Ｑ１１の電
流通路は電位ＶH とＶL との間に直列接続され、ＭＯＳ
トランジスタＱ１２〜Ｑ１４の電流通路は電位ＶHとＶL
との間に直列接続される。上記ＭＯＳトランジスタＱ
９，Ｑ１１のゲートはＭＯＳトランジスタＱ１２とＱ１
３との接続点に接続され、上記ＭＯＳトランジスタＱ１
２，Ｑ１４のゲートはＭＯＳトランジスタＱ９とＱ１０
との接続点に接続される。上記ＭＯＳトランジスタＱ１
０，Ｑ１３のゲートにはラッチ信号ＬＡＴが供給されて
オン／オフ制御される。また、上記ＭＯＳトランジスタ
Ｑ９，Ｑ１２のバックゲートは電位ＶH に接続され、上
記ＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４
のバックゲートは電位ＶL に接続される。すなわち、Ｍ
ＯＳトランジスタＱ９，Ｑ１２は、電位ＶH でバイアス
されるＮウェル領域中に形成され、ＭＯＳトランジスタ
Ｑ１０，Ｑ１１，Ｑ１３，Ｑ１４は、電位ＶH でバイア
スされるＮウェル領域中に形成される。
【００２３】上記ＭＯＳトランジスタＱ１２，Ｑ１３の
接続点と接地点ＧＮＤとの間にはＭＯＳトランジスタＱ
１６，Ｑ１５の電流通路が直列接続され、上記ＭＯＳト
ランジスタＱ９，Ｑ１０の接続点と接地点ＧＮＤとの間
にはＭＯＳトランジスタＱ１８，Ｑ１７の電流通路が直
列接続される。上記ＭＯＳトランジスタＱ１５のゲート
には入力信号ＩＮが供給され、上記ＭＯＳトランジスタ
Ｑ１７のゲートには、電源電位Ｖccと接地電位ＧＮＤと
の間の電圧で動作するＣＭＯＳインバータ２５で反転さ
れた入力信号／ＩＮが供給される。また、上記ＭＯＳト
ランジスタＱ１６，Ｑ１８のゲートには、消去信号ＥＲ
Ｓが電源電位Ｖccと電位ＶL との間の電圧で動作するＣ
ＭＯＳインバータ２４を介して供給される。上記各ＭＯ
ＳトランジスタＱ１５〜Ｑ１８のバックゲートは、接地
点ＧＮＤに接続されている。そして、上記ＭＯＳトラン
ジスタＱ９，Ｑ１０の接続点から出力信号ＯＵＴを出力
し、上記ＭＯＳトランジスタＱ１２，１３の接続点から
上記出力信号ＯＵＴの反転信号／ＯＵＴを出力する。
接続点と接地点ＧＮＤとの間にはＭＯＳトランジスタＱ
１６，Ｑ１５の電流通路が直列接続され、上記ＭＯＳト
ランジスタＱ９，Ｑ１０の接続点と接地点ＧＮＤとの間
にはＭＯＳトランジスタＱ１８，Ｑ１７の電流通路が直
列接続される。上記ＭＯＳトランジスタＱ１５のゲート
には入力信号ＩＮが供給され、上記ＭＯＳトランジスタ
Ｑ１７のゲートには、電源電位Ｖccと接地電位ＧＮＤと
の間の電圧で動作するＣＭＯＳインバータ２５で反転さ
れた入力信号／ＩＮが供給される。また、上記ＭＯＳト
ランジスタＱ１６，Ｑ１８のゲートには、消去信号ＥＲ
Ｓが電源電位Ｖccと電位ＶL との間の電圧で動作するＣ
ＭＯＳインバータ２４を介して供給される。上記各ＭＯ
ＳトランジスタＱ１５〜Ｑ１８のバックゲートは、接地
点ＧＮＤに接続されている。そして、上記ＭＯＳトラン
ジスタＱ９，Ｑ１０の接続点から出力信号ＯＵＴを出力
し、上記ＭＯＳトランジスタＱ１２，１３の接続点から
上記出力信号ＯＵＴの反転信号／ＯＵＴを出力する。
【００２４】次に、上記のような構成において各モード
の動作について図２のタイミングチャートを参照しつつ
説明する。書き込み時には、ラッチ信号ＬＡＴを“Ｌ”
レベル、電位ＶL は接地電位ＧＮＤ、消去信号ＥＲＳは
“Ｌ”レベルとなる。アドレスのデコードは、電位ＶH
はＶccレベルで行われるが、確定後この電位ＶH はＶcc
レベルから高電位Ｖprに変化する。ラッチ信号ＬＡＴの
“Ｌ”レベルにより、ＭＯＳトランジスタＱ１０，Ｑ１
３は非導通状態にあるため、ＤＣ的にはＭＯＳトランジ
スタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４及び電位ＶL は接
続されていないのと等価である。また、ＡＣ的にはＭＯ
ＳトランジスタＱ１１のゲート容量とＭＯＳトランジス
タＱ１３のドレイン容量がノードＮ1 に、ＭＯＳトラン
ジスタＱ１４のゲート容量とＭＯＳトランジスタＱ１０
のドレイン容量がノードＮ2 にそれぞれ付随している
が、ＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１
４のサイズをＱ１５〜Ｑ１８に比べて十分小さくするこ
とにより、ＡＣ的にもほとんど影響をなくすことができ
る。
の動作について図２のタイミングチャートを参照しつつ
説明する。書き込み時には、ラッチ信号ＬＡＴを“Ｌ”
レベル、電位ＶL は接地電位ＧＮＤ、消去信号ＥＲＳは
“Ｌ”レベルとなる。アドレスのデコードは、電位ＶH
はＶccレベルで行われるが、確定後この電位ＶH はＶcc
レベルから高電位Ｖprに変化する。ラッチ信号ＬＡＴの
“Ｌ”レベルにより、ＭＯＳトランジスタＱ１０，Ｑ１
３は非導通状態にあるため、ＤＣ的にはＭＯＳトランジ
スタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４及び電位ＶL は接
続されていないのと等価である。また、ＡＣ的にはＭＯ
ＳトランジスタＱ１１のゲート容量とＭＯＳトランジス
タＱ１３のドレイン容量がノードＮ1 に、ＭＯＳトラン
ジスタＱ１４のゲート容量とＭＯＳトランジスタＱ１０
のドレイン容量がノードＮ2 にそれぞれ付随している
が、ＭＯＳトランジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１
４のサイズをＱ１５〜Ｑ１８に比べて十分小さくするこ
とにより、ＡＣ的にもほとんど影響をなくすことができ
る。
【００２５】更に、ＭＯＳトランジスタＱ１６，Ｑ１８
はゲートがＶccレベルになり、導通状態にあるため、図
１に示す回路は、書き込み時においては図１２に示した
レベル変換と実質的に等しい回路になっており、電位Ｖ
H がＶccレベルでのゲート遅延もほぼ同等と見做せる。
はゲートがＶccレベルになり、導通状態にあるため、図
１に示す回路は、書き込み時においては図１２に示した
レベル変換と実質的に等しい回路になっており、電位Ｖ
H がＶccレベルでのゲート遅延もほぼ同等と見做せる。
【００２６】ベリファイ時も、書き込み時と同様であ
る。よって、図１に示した回路の“Ｈ”レベル側のレベ
ル変換は、図１２に示した回路と実質的に同様になる。
消去時には、まず消去信号ＥＲＳを“Ｌ”レベル、電位
ＶL をＧＮＤレベル、電位ＶH をＶccレベル、ラッチ信
号ＬＡＴを“Ｌ”レベルとし、入力信号ＩＮを確定す
る。この時、出力信号ＯＵＴ及び／ＯＵＴはそれぞれ、
入力信号ＩＮが“Ｈ”レベルならばＶccレベルとＧＮＤ
レベル、また入力信号ＩＮが“Ｌ”レベルならばＧＮＤ
レベル（＝ＶL ）とＶccレベルとなる。ここで、ラッチ
信号ＬＡＴを“Ｈ”レベルとすると、ＭＯＳトランジス
タＱ９〜Ｑ１１、及びＭＯＳトランジスタＱ１２〜Ｑ１
４はそれぞれインバータ動作を行うので、前述した状態
はこの２つのインバータでラッチされる。次に、消去信
号ＥＲＳを“Ｈ”レベルに設定する。ＭＯＳトランジス
タＱ１６，Ｑ１８のゲートは電位ＶL （＝ＧＮＤレベ
ル）となり、これらＭＯＳトランジスタＱ１６，Ｑ１８
は非導通となる。この結果、入力信号ＩＮと／ＩＮのレ
ベルは反映されなくなるが、前の状態がラッチされてい
るため、出力信号ＯＵＴと／ＯＵＴのレベルは保持され
る。消去信号ＥＲＳが“Ｈ”レベルになると同時に、電
位ＶL はチャージポンプ回路により負電位に降圧されて
行く。出力信号ＯＵＴまたは／ＯＵＴの“Ｌ”レベル側
のノードは電位ＶL であるのでこのノードも負電位とな
る。この時、ＭＯＳトランジスタＱ１５，Ｑ１７のゲー
トはＶccレベルまたはＧＮＤレベルであるので、“Ｌ”
レベル側はオンしてしまうが、ＭＯＳトランジスタＱ１
６，Ｑ１８のゲートは電位ＶL であり、必ずオフするの
で接地点ＧＮＤへの電流パスは遮断される。よって、負
電位へのレベル変換が可能となる。なお、ＭＯＳトラン
ジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４のサイズは、Ｍ
ＯＳトランジスタＱ１５，Ｑ１７に比べて小さくともラ
ッチ機能に対して何等問題はない。
る。よって、図１に示した回路の“Ｈ”レベル側のレベ
ル変換は、図１２に示した回路と実質的に同様になる。
消去時には、まず消去信号ＥＲＳを“Ｌ”レベル、電位
ＶL をＧＮＤレベル、電位ＶH をＶccレベル、ラッチ信
号ＬＡＴを“Ｌ”レベルとし、入力信号ＩＮを確定す
る。この時、出力信号ＯＵＴ及び／ＯＵＴはそれぞれ、
入力信号ＩＮが“Ｈ”レベルならばＶccレベルとＧＮＤ
レベル、また入力信号ＩＮが“Ｌ”レベルならばＧＮＤ
レベル（＝ＶL ）とＶccレベルとなる。ここで、ラッチ
信号ＬＡＴを“Ｈ”レベルとすると、ＭＯＳトランジス
タＱ９〜Ｑ１１、及びＭＯＳトランジスタＱ１２〜Ｑ１
４はそれぞれインバータ動作を行うので、前述した状態
はこの２つのインバータでラッチされる。次に、消去信
号ＥＲＳを“Ｈ”レベルに設定する。ＭＯＳトランジス
タＱ１６，Ｑ１８のゲートは電位ＶL （＝ＧＮＤレベ
ル）となり、これらＭＯＳトランジスタＱ１６，Ｑ１８
は非導通となる。この結果、入力信号ＩＮと／ＩＮのレ
ベルは反映されなくなるが、前の状態がラッチされてい
るため、出力信号ＯＵＴと／ＯＵＴのレベルは保持され
る。消去信号ＥＲＳが“Ｈ”レベルになると同時に、電
位ＶL はチャージポンプ回路により負電位に降圧されて
行く。出力信号ＯＵＴまたは／ＯＵＴの“Ｌ”レベル側
のノードは電位ＶL であるのでこのノードも負電位とな
る。この時、ＭＯＳトランジスタＱ１５，Ｑ１７のゲー
トはＶccレベルまたはＧＮＤレベルであるので、“Ｌ”
レベル側はオンしてしまうが、ＭＯＳトランジスタＱ１
６，Ｑ１８のゲートは電位ＶL であり、必ずオフするの
で接地点ＧＮＤへの電流パスは遮断される。よって、負
電位へのレベル変換が可能となる。なお、ＭＯＳトラン
ジスタＱ１０，Ｑ１１，Ｑ１３，Ｑ１４のサイズは、Ｍ
ＯＳトランジスタＱ１５，Ｑ１７に比べて小さくともラ
ッチ機能に対して何等問題はない。
【００２７】上述したように、図１に示すレベル変換回
路は、一段のレベル変換回路で“Ｈ”レベル側と“Ｌ”
レベル側のレベル変換が可能である。図３は、この発明
の第２の実施例に係るレベル変換回路を示すもので、図
１に示した回路におけるＭＯＳトランジスタＱ１０，Ｑ
１３を省略したものである。図３において前記図１と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。この図３に示す回路は、図１に示した回路において
ラッチ信号ＬＡＴが常に“Ｈ”レベルとなっていること
に相当する。しかしながら、前述したようにＭＯＳトラ
ンジスタＱ１５，Ｑ１７のサイズをＭＯＳトランジスタ
Ｑ９，Ｑ１０，Ｑ１２，Ｑ１３に比べて十分大きくする
ことが可能であるので、図１に示した回路に比してゲー
ト遅延は若干増加するが、レベル変換機能には何等影響
はなく、図２のタイミングチャートに示したようなレベ
ル変換動作が可能である。
路は、一段のレベル変換回路で“Ｈ”レベル側と“Ｌ”
レベル側のレベル変換が可能である。図３は、この発明
の第２の実施例に係るレベル変換回路を示すもので、図
１に示した回路におけるＭＯＳトランジスタＱ１０，Ｑ
１３を省略したものである。図３において前記図１と同
一構成部には同じ符号を付してその詳細な説明は省略す
る。この図３に示す回路は、図１に示した回路において
ラッチ信号ＬＡＴが常に“Ｈ”レベルとなっていること
に相当する。しかしながら、前述したようにＭＯＳトラ
ンジスタＱ１５，Ｑ１７のサイズをＭＯＳトランジスタ
Ｑ９，Ｑ１０，Ｑ１２，Ｑ１３に比べて十分大きくする
ことが可能であるので、図１に示した回路に比してゲー
ト遅延は若干増加するが、レベル変換機能には何等影響
はなく、図２のタイミングチャートに示したようなレベ
ル変換動作が可能である。
【００２８】次に、Ｒ／Ｓ型のラッチ機能について考え
る。従来技術で述べたように、負ゲート消去を行うフラ
ッシュメモリの行デコード回路では、消去したくないワ
ード線は選択状態に保持し、負電位にしないことが必要
である。このためには、図４に示すように、前述した図
１の回路におけるインバータ２５に代えて２入力ノアゲ
ート２６を設ければ良い。すなわち、ノアゲート２６の
一方の入力端に入力信号ＩＮを供給し、他方の入力端に
ラッチ信号ＬＡＴを供給する。そして、上記ノアゲート
の出力信号をＭＯＳトランジスタＱ１７のゲートに供給
する。
る。従来技術で述べたように、負ゲート消去を行うフラ
ッシュメモリの行デコード回路では、消去したくないワ
ード線は選択状態に保持し、負電位にしないことが必要
である。このためには、図４に示すように、前述した図
１の回路におけるインバータ２５に代えて２入力ノアゲ
ート２６を設ければ良い。すなわち、ノアゲート２６の
一方の入力端に入力信号ＩＮを供給し、他方の入力端に
ラッチ信号ＬＡＴを供給する。そして、上記ノアゲート
の出力信号をＭＯＳトランジスタＱ１７のゲートに供給
する。
【００２９】上記のような構成において、消去時に、出
力信号ＯＵＴ，／ＯＵＴをラッチする段階で、まず入力
信号ＩＮを“Ｌ”レベルとした状態でラッチ信号ＬＡＴ
を“Ｈ”レベルに設定する。これによって、出力信号Ｏ
ＵＴは“Ｌ”レベル、つまり非選択状態にラッチされ、
ノアゲート２６の出力信号は“Ｌ”レベルに固定され
る。ここで、消去したくない場合は、アドレスを選択し
て入力信号ＩＮを“Ｈ”レベルにすると、ＭＯＳトラン
ジスタＱ１５がオンとなり、出力信号／ＯＵＴはＧＮＤ
レベルに、出力信号ＯＵＴはＶccレベルにと選択状態に
反転する。その後、入力信号ＩＮが“Ｌ”レベルに戻っ
ても、ノアゲート２５の出力信号／ＩＮが“Ｌ”レベル
に固定されているので、出力信号／ＯＵＴとＯＵＴは選
択状態に戻ることはない。これにより、従来技術同様の
負電位の選択印加が可能となる。
力信号ＯＵＴ，／ＯＵＴをラッチする段階で、まず入力
信号ＩＮを“Ｌ”レベルとした状態でラッチ信号ＬＡＴ
を“Ｈ”レベルに設定する。これによって、出力信号Ｏ
ＵＴは“Ｌ”レベル、つまり非選択状態にラッチされ、
ノアゲート２６の出力信号は“Ｌ”レベルに固定され
る。ここで、消去したくない場合は、アドレスを選択し
て入力信号ＩＮを“Ｈ”レベルにすると、ＭＯＳトラン
ジスタＱ１５がオンとなり、出力信号／ＯＵＴはＧＮＤ
レベルに、出力信号ＯＵＴはＶccレベルにと選択状態に
反転する。その後、入力信号ＩＮが“Ｌ”レベルに戻っ
ても、ノアゲート２５の出力信号／ＩＮが“Ｌ”レベル
に固定されているので、出力信号／ＯＵＴとＯＵＴは選
択状態に戻ることはない。これにより、従来技術同様の
負電位の選択印加が可能となる。
【００３０】なお、図５に示すように、上記図３に示し
た回路におけるインバータ２５に代えてノアゲート２６
を設けても良いのは勿論である。また、上述した第１な
いし第４の実施例の回路では、各ＭＯＳトランジスタＱ
９〜Ｑ１４が｜Ｖcc｜＋｜Ｖer｜のゲート電位で動作を
行うことになるが、ドレイン耐圧やゲート酸化膜耐圧が
問題となる場合は、図６のタイミングチャートに示すよ
うに、ＶL レベルがＶccより低い所定の電位ＶT 以下に
ある間は、電位ＶH 、ラッチ信号ＬＡＴ、入力信号Ｉ
Ｎ、及びインバータ２４（またはノアゲート２６）の電
源Ｖccをそれぞれ接地電位ＧＮＤに落とすことでゲート
電位を｜Ｖer｜に緩和できる。この際、接地電位ＧＮＤ
と電位Ｖerとの電位差がＶcc以上あるので、ラッチ動作
に支障はない。また、消去を行いたくないワード線のレ
ベルが、電源電位Ｖccではなく接地電位ＧＮＤとなるた
め、各種ディスターブ的にも望ましくなる。
た回路におけるインバータ２５に代えてノアゲート２６
を設けても良いのは勿論である。また、上述した第１な
いし第４の実施例の回路では、各ＭＯＳトランジスタＱ
９〜Ｑ１４が｜Ｖcc｜＋｜Ｖer｜のゲート電位で動作を
行うことになるが、ドレイン耐圧やゲート酸化膜耐圧が
問題となる場合は、図６のタイミングチャートに示すよ
うに、ＶL レベルがＶccより低い所定の電位ＶT 以下に
ある間は、電位ＶH 、ラッチ信号ＬＡＴ、入力信号Ｉ
Ｎ、及びインバータ２４（またはノアゲート２６）の電
源Ｖccをそれぞれ接地電位ＧＮＤに落とすことでゲート
電位を｜Ｖer｜に緩和できる。この際、接地電位ＧＮＤ
と電位Ｖerとの電位差がＶcc以上あるので、ラッチ動作
に支障はない。また、消去を行いたくないワード線のレ
ベルが、電源電位Ｖccではなく接地電位ＧＮＤとなるた
め、各種ディスターブ的にも望ましくなる。
【００３１】上述したように、“Ｈ”レベルの変換、
“Ｌ”レベルの変換及び“Ｌ”レベル変換の有無の選択
に対するラッチ機能を一段のレベル変換回路で得られる
ため、負ゲート消去のためのデコードをソース消去のた
めのデコードと同等の速度で実現できる。また、“Ｌ”
レベル側のレベル変換をラッチを用いて行っているた
め、負電位の印加時に“Ｈ”レベル側をＧＮＤレベルに
できるので動作電位を緩和できる。更に、負バイアスを
印加しないワード線のレベルを接地電位ＧＮＤにできる
ことになり、ソースとゲートのバイアスによるディスタ
ーブの回避や、リダンダンシにより救済された不良ワー
ド線へのストレスの印加を回避できる。
“Ｌ”レベルの変換及び“Ｌ”レベル変換の有無の選択
に対するラッチ機能を一段のレベル変換回路で得られる
ため、負ゲート消去のためのデコードをソース消去のた
めのデコードと同等の速度で実現できる。また、“Ｌ”
レベル側のレベル変換をラッチを用いて行っているた
め、負電位の印加時に“Ｈ”レベル側をＧＮＤレベルに
できるので動作電位を緩和できる。更に、負バイアスを
印加しないワード線のレベルを接地電位ＧＮＤにできる
ことになり、ソースとゲートのバイアスによるディスタ
ーブの回避や、リダンダンシにより救済された不良ワー
ド線へのストレスの印加を回避できる。
【００３２】図７は、上述したレベル変換回路をフラッ
シュメモリにおける行デコード回路に適用した場合の構
成例を示している。図７に示す回路は、フラッシュメモ
リにおけるロウデコード回路と消去動作に関係する周辺
回路部を抽出して示している。外部から供給されたアド
レス信号Ａddは、アドレスバッファ３１に入力され、こ
のアドレスバッファ３１の出力がアドレスマルチプレク
サ３２及びアドレスラッチ回路３３に供給される。この
アドレスラッチ回路３３の出力及びアドレスカウンタ３
４の出力はそれぞれ、上記アドレスマルチプレクサ３２
に供給され、アドレスバッファ３１、アドレスラッチ回
路３３及びアドレスカウンタ３４のいずれかの出力が選
択され、内部アドレスバスＡＢに出力される。内部アド
レスバスＡＢに出力されたアドレス信号は、ロウプリデ
コーダ３５及びコンパレータ３６に供給される。上記ロ
ウプリデコーダ３５はアンドゲート３７，３７，…から
構成されており、それぞれに上記内部アドレスバスＡＢ
を介して供給されたアドレス信号のうちロウアドレス信
号ＲＡddが供給される。また、各アンドゲート３７，３
７，…には、ノアゲート３８から出力されるロウプリデ
コーダ３５の活性化信号ＰＲＥが供給されて動作が制御
される。
シュメモリにおける行デコード回路に適用した場合の構
成例を示している。図７に示す回路は、フラッシュメモ
リにおけるロウデコード回路と消去動作に関係する周辺
回路部を抽出して示している。外部から供給されたアド
レス信号Ａddは、アドレスバッファ３１に入力され、こ
のアドレスバッファ３１の出力がアドレスマルチプレク
サ３２及びアドレスラッチ回路３３に供給される。この
アドレスラッチ回路３３の出力及びアドレスカウンタ３
４の出力はそれぞれ、上記アドレスマルチプレクサ３２
に供給され、アドレスバッファ３１、アドレスラッチ回
路３３及びアドレスカウンタ３４のいずれかの出力が選
択され、内部アドレスバスＡＢに出力される。内部アド
レスバスＡＢに出力されたアドレス信号は、ロウプリデ
コーダ３５及びコンパレータ３６に供給される。上記ロ
ウプリデコーダ３５はアンドゲート３７，３７，…から
構成されており、それぞれに上記内部アドレスバスＡＢ
を介して供給されたアドレス信号のうちロウアドレス信
号ＲＡddが供給される。また、各アンドゲート３７，３
７，…には、ノアゲート３８から出力されるロウプリデ
コーダ３５の活性化信号ＰＲＥが供給されて動作が制御
される。
【００３３】上記コンパレータ３６は、上記内部アドレ
スバスＡＢを介して供給されたアドレスとリダンダンシ
ＲＯＭ３９に記憶された不良アドレスとを比較し、一致
した時に一致信号ＨＩＴを出力する。リダンダンシＲＯ
Ｍ３９は、不良セルのアドレスを記憶するもので、この
ＲＯＭ３９にはロウリダンダンシであればロウアドレス
の本数だけのビット数を記憶できるようになっている。
一方、不良ワード線を一本毎に置き換えるのであれば、
リダンダンシＲＯＭ３９には全てのロウアドレスを記憶
する。また、２ロウ、４ロウといったように、２のｎ乗
本をまとめての置き換えを行うのであれば、記憶するア
ドレスはｎビットだけ減ることになる。このデータは、
フラッシュメモリセルを用いて記憶しても良いし、ポリ
シリコンを用いたヒューズを設けてレーザで溶断するこ
とにより不良アドレスを記憶させる方法を採用しても良
い。
スバスＡＢを介して供給されたアドレスとリダンダンシ
ＲＯＭ３９に記憶された不良アドレスとを比較し、一致
した時に一致信号ＨＩＴを出力する。リダンダンシＲＯ
Ｍ３９は、不良セルのアドレスを記憶するもので、この
ＲＯＭ３９にはロウリダンダンシであればロウアドレス
の本数だけのビット数を記憶できるようになっている。
一方、不良ワード線を一本毎に置き換えるのであれば、
リダンダンシＲＯＭ３９には全てのロウアドレスを記憶
する。また、２ロウ、４ロウといったように、２のｎ乗
本をまとめての置き換えを行うのであれば、記憶するア
ドレスはｎビットだけ減ることになる。このデータは、
フラッシュメモリセルを用いて記憶しても良いし、ポリ
シリコンを用いたヒューズを設けてレーザで溶断するこ
とにより不良アドレスを記憶させる方法を採用しても良
い。
【００３４】このように、不良アドレスをリダンダンシ
ＲＯＭ３９に記憶させておき、選択されたアドレスが不
良アドレスと一致するかをコンパレータ３６で常にチェ
ックする。選択されたアドレスが不良アドレスと一致し
た場合は、一致信号ＨＩＴが“Ｈ”レベルとなる。これ
によって活性化信号ＰＲＥが“Ｌ”レベルとなり、プリ
デコーダ３５を非活性化し、不良行を非選択状態にする
とともに、スペアロウデコーダ４５内のレベル変換回路
４６の出力でスペアワード線ＳＷＬが駆動され、スペア
セルへの置換が行われる。これらの置換はＥＰＲＯＭと
同様である。消去時においては、ワード線ＷＬは一括動
作であり全て非選択状態となり、スペアロウを含めて一
括消去されるため、特にリダンダンシによる制御は行わ
れない。
ＲＯＭ３９に記憶させておき、選択されたアドレスが不
良アドレスと一致するかをコンパレータ３６で常にチェ
ックする。選択されたアドレスが不良アドレスと一致し
た場合は、一致信号ＨＩＴが“Ｈ”レベルとなる。これ
によって活性化信号ＰＲＥが“Ｌ”レベルとなり、プリ
デコーダ３５を非活性化し、不良行を非選択状態にする
とともに、スペアロウデコーダ４５内のレベル変換回路
４６の出力でスペアワード線ＳＷＬが駆動され、スペア
セルへの置換が行われる。これらの置換はＥＰＲＯＭと
同様である。消去時においては、ワード線ＷＬは一括動
作であり全て非選択状態となり、スペアロウを含めて一
括消去されるため、特にリダンダンシによる制御は行わ
れない。
【００３５】上記ノアゲート３８には、上記一致信号Ｈ
ＩＴと消去信号ＥＲＳが供給され、入力されたアドレス
と不良アドレスとが一致した時、及び消去状態の時にロ
ウプリデコーダ３５の出力を禁止（“Ｌ”レベルに固
定）するようになっている。
ＩＴと消去信号ＥＲＳが供給され、入力されたアドレス
と不良アドレスとが一致した時、及び消去状態の時にロ
ウプリデコーダ３５の出力を禁止（“Ｌ”レベルに固
定）するようになっている。
【００３６】上記ロウプリデコーダ３５から出力される
ロウプリデコード信号ＲＰＤは、メインデコーダ４０に
供給される。メインデコーダ４０中には、メモリセルア
レイ４１内の各ワード線ＷＬに対応してアンドゲート４
２，４２，…、レベル変換回路４３，…が設けられてい
る。各レベル変換回路４３，…としては、上述した第１
ないし第４の実施例の回路を用いる。
ロウプリデコード信号ＲＰＤは、メインデコーダ４０に
供給される。メインデコーダ４０中には、メモリセルア
レイ４１内の各ワード線ＷＬに対応してアンドゲート４
２，４２，…、レベル変換回路４３，…が設けられてい
る。各レベル変換回路４３，…としては、上述した第１
ないし第４の実施例の回路を用いる。
【００３７】上記メモリセルアレイ４１は、一括して同
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ４１内で共通接続さ
れ、消去時には消去電位でバイアスされる。また、書き
込み及び読み出し等の他の動作時には共通ソースは接地
される。一方、各セルトランジスタのドレインは、上記
ワード線ＷＬと直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時は前述し
たようにオープンとなるため特別なデコード操作は不要
であるのでここでは省略している。
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ４１内で共通接続さ
れ、消去時には消去電位でバイアスされる。また、書き
込み及び読み出し等の他の動作時には共通ソースは接地
される。一方、各セルトランジスタのドレインは、上記
ワード線ＷＬと直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時は前述し
たようにオープンとなるため特別なデコード操作は不要
であるのでここでは省略している。
【００３８】また、上記コンパレータ３６から出力され
る一致信号ＨＩＴは、上述したようにスペアロウデコー
ダ４５に供給される。このスペアロウデコーダ４５に
は、第１ないし第４の実施例のレベル変換回路４６が含
まれており、この回路４６の出力でスペアワード線ＳＷ
Ｌを駆動する。図７では説明を簡単にするために、スペ
アワード線ＳＷＬが１本の場合を示しているが、複数本
のスペアワード線を設け、スペアロウデコーダ４５でこ
れらのワード線を選択して用いても良いのは勿論であ
る。
る一致信号ＨＩＴは、上述したようにスペアロウデコー
ダ４５に供給される。このスペアロウデコーダ４５に
は、第１ないし第４の実施例のレベル変換回路４６が含
まれており、この回路４６の出力でスペアワード線ＳＷ
Ｌを駆動する。図７では説明を簡単にするために、スペ
アワード線ＳＷＬが１本の場合を示しているが、複数本
のスペアワード線を設け、スペアロウデコーダ４５でこ
れらのワード線を選択して用いても良いのは勿論であ
る。
【００３９】次に、上記のような構成において概略的に
動作を説明する。読み出し及び書き込み時には、メモリ
セルアレイ４１内の各ワード線ＷＬはロウアドレスＲＡ
ddに応じて一本ずつ選択される必要がある。図７に示す
回路では、外部入力あるいはチップ内部のアドレスカウ
ンタ等によって指定されたロウアドレスＲＡddをプリデ
コーダ３５でデコードした後、更にメインデコーダ４０
でデコードして一本のワード線ＷＬを選択するようにな
っている。
動作を説明する。読み出し及び書き込み時には、メモリ
セルアレイ４１内の各ワード線ＷＬはロウアドレスＲＡ
ddに応じて一本ずつ選択される必要がある。図７に示す
回路では、外部入力あるいはチップ内部のアドレスカウ
ンタ等によって指定されたロウアドレスＲＡddをプリデ
コーダ３５でデコードした後、更にメインデコーダ４０
でデコードして一本のワード線ＷＬを選択するようにな
っている。
【００４０】上記レベル変換回路４３，４６は、“Ｈ”
レベルと“Ｌ”レベルのレベル変換を一段で行うように
なっており、アンドゲート４２，４２，…の出力信号ま
たは一致信号ＨＩＴのラッチ動作も可能となっている。
しかも、アクセス速度の低下を招くことなく電源の低電
圧化に対応できる。よって、図７に示したような負ゲー
ト消去型フラッシュメモリの行デコード回路に好適であ
る。
レベルと“Ｌ”レベルのレベル変換を一段で行うように
なっており、アンドゲート４２，４２，…の出力信号ま
たは一致信号ＨＩＴのラッチ動作も可能となっている。
しかも、アクセス速度の低下を招くことなく電源の低電
圧化に対応できる。よって、図７に示したような負ゲー
ト消去型フラッシュメモリの行デコード回路に好適であ
る。
【００４１】図８は、この発明のレベル変換回路の他の
行デコード回路への適用例を示すもので、二重ワード線
構造のフラッシュメモリにおける行デコード回路に適用
したものである。図８において、５１1 ，５１2 ，５１
3 ，…，５１n はプリデコーダ、５２1 ，５２2 ，…は
メインデコーダ、５３1 ，５３2 ，…，５３n-1 はサブ
デコーダ、５４1 ，５４2 ，…，５４n-1 はサブアレ
イ、ＭＷＬ，ＭＷＬ，…はメインワード線、ＷＬ，Ｗ
Ｌ，…はワード線である。上記プリデコーダ５１1，５
１2 ，５１3 ，…，５１n 及びメインデコーダ５２1 ，
５２2 ，…内にはそれぞれ、図１、図３、図４及び図５
に示したようなレベル変換回路が設けられている。
行デコード回路への適用例を示すもので、二重ワード線
構造のフラッシュメモリにおける行デコード回路に適用
したものである。図８において、５１1 ，５１2 ，５１
3 ，…，５１n はプリデコーダ、５２1 ，５２2 ，…は
メインデコーダ、５３1 ，５３2 ，…，５３n-1 はサブ
デコーダ、５４1 ，５４2 ，…，５４n-1 はサブアレ
イ、ＭＷＬ，ＭＷＬ，…はメインワード線、ＷＬ，Ｗ
Ｌ，…はワード線である。上記プリデコーダ５１1，５
１2 ，５１3 ，…，５１n 及びメインデコーダ５２1 ，
５２2 ，…内にはそれぞれ、図１、図３、図４及び図５
に示したようなレベル変換回路が設けられている。
【００４２】アドレス信号Ａddは、プリデコーダ５１
1 ，５１2 ，５１3 ，…，５１n に供給されてデコード
される。プリデコーダ５１1 から出力されるプリデコー
ド信号ＰＲＤａはメインデコーダ５２1 ，５２2 ，…
に、プリデコーダ５１2 ，５１3，…，５１n から出力
されるプリデコード信号ＰＲＤｂはサブデコーダ５３
1 ，５３2 ，…，５３n-1 にそれぞれ供給される。メイ
ンデコーダ５２1 ，５２2 ，…によってメインワード線
ＭＷＬ，ＭＷＬ，…が選択され、これらメインワード線
ＭＷＬ，ＭＷＬ，…に供給されたメインデコーダ５２
1 ，５２2 ，…の出力信号とプリデコーダ５１2 ，５１
3 ，…，５１n から出力されるプリデコード信号ＰＲＤ
ｂとに基づいてサブデコーダ５３1 ，５３2 ，…，５３
n-1 によりワード線ＷＬ，ＷＬ，…が選択されるように
なっている。
1 ，５１2 ，５１3 ，…，５１n に供給されてデコード
される。プリデコーダ５１1 から出力されるプリデコー
ド信号ＰＲＤａはメインデコーダ５２1 ，５２2 ，…
に、プリデコーダ５１2 ，５１3，…，５１n から出力
されるプリデコード信号ＰＲＤｂはサブデコーダ５３
1 ，５３2 ，…，５３n-1 にそれぞれ供給される。メイ
ンデコーダ５２1 ，５２2 ，…によってメインワード線
ＭＷＬ，ＭＷＬ，…が選択され、これらメインワード線
ＭＷＬ，ＭＷＬ，…に供給されたメインデコーダ５２
1 ，５２2 ，…の出力信号とプリデコーダ５１2 ，５１
3 ，…，５１n から出力されるプリデコード信号ＰＲＤ
ｂとに基づいてサブデコーダ５３1 ，５３2 ，…，５３
n-1 によりワード線ＷＬ，ＷＬ，…が選択されるように
なっている。
【００４３】図９は、上記図８に示した回路におけるメ
インデコーダ５２1 ，５２2 ，…の構成例を一対のメイ
ンワード線ＭＷＬｉ，／ＭＷＬｉに着目して示してい
る。例えばアンドゲートからなるメインデコード部５５
でプリデコード信号ＰＲＤａがデコードされ、このデコ
ード出力がレベル変換回路５６に供給される。このレベ
ル変換回路５６は、図１、図３、図４または図５に示し
た回路と同様な構成になっており、デコード部５５の出
力信号をレベル変換してメインワード線ＭＷＬｉに出力
する。また、このレベル変換回路５６の出力信号を電位
ＶH とＶL を電源として動作するインバータ５７を介し
てメインワード線／ＭＷＬｉに出力する。
インデコーダ５２1 ，５２2 ，…の構成例を一対のメイ
ンワード線ＭＷＬｉ，／ＭＷＬｉに着目して示してい
る。例えばアンドゲートからなるメインデコード部５５
でプリデコード信号ＰＲＤａがデコードされ、このデコ
ード出力がレベル変換回路５６に供給される。このレベ
ル変換回路５６は、図１、図３、図４または図５に示し
た回路と同様な構成になっており、デコード部５５の出
力信号をレベル変換してメインワード線ＭＷＬｉに出力
する。また、このレベル変換回路５６の出力信号を電位
ＶH とＶL を電源として動作するインバータ５７を介し
てメインワード線／ＭＷＬｉに出力する。
【００４４】図１０は、上記図８に示した回路における
プリデコーダ５１2 ，５１3 ，…，５１n の構成例を１
ビットのプリデコード信号ＰＲＤｂに着目して示してい
る。アンドゲートからなるプリデコード部５８にはアド
レス信号Ａddが供給され、このプリデコード部５８の出
力信号がレベル変換回路５９に供給される。このレベル
変換回路５９は、図１、図３、図４または図５に示した
回路と同様な構成になっており、デコード部５８の出力
信号をレベル変換してプリデコード信号をＰＲＤｂを出
力する。
プリデコーダ５１2 ，５１3 ，…，５１n の構成例を１
ビットのプリデコード信号ＰＲＤｂに着目して示してい
る。アンドゲートからなるプリデコード部５８にはアド
レス信号Ａddが供給され、このプリデコード部５８の出
力信号がレベル変換回路５９に供給される。このレベル
変換回路５９は、図１、図３、図４または図５に示した
回路と同様な構成になっており、デコード部５８の出力
信号をレベル変換してプリデコード信号をＰＲＤｂを出
力する。
【００４５】図１１は、上記図９に示した回路における
サブデコーダ５３1 ，５３2 ，…，５３n-1 の構成例を
１つのサブアレイ５４1 に着目して示している。サブア
レイ５４1 中の各ワード線ＷＬは、一対のトランスファ
ゲート６０1 または６０2 を介して駆動される。一方の
トランスファゲート６０1 の一端にはプリデコード信号
ＰＲＤｂが供給され、他端にはワード線ＷＬが接続され
る。他方のトランスファゲート６０2 の一端は上記ワー
ド線ＷＬに接続され、他端には電位ＶL が印加される。
そして、両トランスファゲート６０1 ，６０2 のＮチャ
ネル型ＭＯＳトランジスタ６１とＰチャネル型ＭＯＳト
ランジスタ６２のゲートにはメインワード線ＭＷＬｉが
接続され、両トランスファゲート６０1 ，６０2 のＰチ
ャネル型ＭＯＳトランジスタ６３とＮチャネル型ＭＯＳ
トランジスタ６４のゲートにはメインワード線／ＭＷＬ
ｉが接続される。
サブデコーダ５３1 ，５３2 ，…，５３n-1 の構成例を
１つのサブアレイ５４1 に着目して示している。サブア
レイ５４1 中の各ワード線ＷＬは、一対のトランスファ
ゲート６０1 または６０2 を介して駆動される。一方の
トランスファゲート６０1 の一端にはプリデコード信号
ＰＲＤｂが供給され、他端にはワード線ＷＬが接続され
る。他方のトランスファゲート６０2 の一端は上記ワー
ド線ＷＬに接続され、他端には電位ＶL が印加される。
そして、両トランスファゲート６０1 ，６０2 のＮチャ
ネル型ＭＯＳトランジスタ６１とＰチャネル型ＭＯＳト
ランジスタ６２のゲートにはメインワード線ＭＷＬｉが
接続され、両トランスファゲート６０1 ，６０2 のＰチ
ャネル型ＭＯＳトランジスタ６３とＮチャネル型ＭＯＳ
トランジスタ６４のゲートにはメインワード線／ＭＷＬ
ｉが接続される。
【００４６】上記のような二重ワード線構造の行デコー
ド回路であっても基本的な動作は図７に示した行デコー
ド回路と同様であり、この行デコード回路に第１ないし
第４の実施例に示したレベル変換回路を設ければ、
“Ｈ”レベルと“Ｌ”レベルのレベル変換を一段で実現
できる。しかも、アンドゲート５５，５８の出力信号の
ラッチ動作も可能となり、アクセス速度の低下を招くこ
となく電源の低電圧化に対応できる。
ド回路であっても基本的な動作は図７に示した行デコー
ド回路と同様であり、この行デコード回路に第１ないし
第４の実施例に示したレベル変換回路を設ければ、
“Ｈ”レベルと“Ｌ”レベルのレベル変換を一段で実現
できる。しかも、アンドゲート５５，５８の出力信号の
ラッチ動作も可能となり、アクセス速度の低下を招くこ
となく電源の低電圧化に対応できる。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート遅延を低減して動作速度の高速化を図れるレ
ベル変換回路が得られる。また、負ゲート消去型フラッ
シュメモリの行デコード回路に適用した時に、アクセス
タイムの高速化が図れるレベル変換回路が得られる。
“Ｈ”レベルと“Ｌ”レベルのレベル変換を一段で実現
でき、入力信号のラッチ動作も可能となり、動作速度の
低下を招くことなく電源の低電圧化に対応でき、負ゲー
ト消去型フラッシュメモリの行デコード回路への適用に
好適なレベル変換回路が得られる。
ば、ゲート遅延を低減して動作速度の高速化を図れるレ
ベル変換回路が得られる。また、負ゲート消去型フラッ
シュメモリの行デコード回路に適用した時に、アクセス
タイムの高速化が図れるレベル変換回路が得られる。
“Ｈ”レベルと“Ｌ”レベルのレベル変換を一段で実現
でき、入力信号のラッチ動作も可能となり、動作速度の
低下を招くことなく電源の低電圧化に対応でき、負ゲー
ト消去型フラッシュメモリの行デコード回路への適用に
好適なレベル変換回路が得られる。
【図１】この発明の第１の実施例に係るレベル変換回路
を示す回路図。
を示す回路図。
【図２】図１に示した回路の動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図３】この発明の第２の実施例に係るレベル変換回路
を示す回路図。
を示す回路図。
【図４】この発明の第３の実施例に係るレベル変換回路
を示す回路図。
を示す回路図。
【図５】この発明の第４の実施例に係るレベル変換回路
を示す回路図。
を示す回路図。
【図６】この発明の第１ないし第４の実施例におけるド
レイン耐圧及びゲート酸化膜耐圧による問題を回避する
ためにゲート電位を緩和する動作について説明するため
のタイミングチャート。
レイン耐圧及びゲート酸化膜耐圧による問題を回避する
ためにゲート電位を緩和する動作について説明するため
のタイミングチャート。
【図７】この発明のレベル変換回路をフラッシュメモリ
における行デコード回路に適用した場合の構成例を説明
するためのもので、ロウデコード回路と消去動作に関係
する周辺回路部を抽出して示す回路図。
における行デコード回路に適用した場合の構成例を説明
するためのもので、ロウデコード回路と消去動作に関係
する周辺回路部を抽出して示す回路図。
【図８】この発明のレベル変換回路の他の行デコード回
路への適用例を説明するためのもので、二重ワード線構
造の行デコード回路に適用する場合の回路図。
路への適用例を説明するためのもので、二重ワード線構
造の行デコード回路に適用する場合の回路図。
【図９】図８に示した回路におけるメインデコーダ部の
構成例を示す回路図。
構成例を示す回路図。
【図１０】図８に示した回路におけるプリデコーダ部の
構成例を示す回路図。
構成例を示す回路図。
【図１１】図８に示した回路におけるサブデコーダ部の
構成例を示す回路図。
構成例を示す回路図。
【図１２】従来の“Ｈ”レベルのレベル変換を行うレベ
ル変換回路を示す回路図。
ル変換回路を示す回路図。
【図１３】従来の“Ｌ”レベルのレベル変換を行うレベ
ル変換回路を示す回路図。
ル変換回路を示す回路図。
【図１４】フラッシュメモリのセルトランジスタにおけ
るデータの書き込み時の印加電位について説明するため
の断面図。
るデータの書き込み時の印加電位について説明するため
の断面図。
【図１５】フラッシュメモリのセルトランジスタにおけ
るデータの消去時の印加電位について説明するための断
面図。
るデータの消去時の印加電位について説明するための断
面図。
【図１６】負ゲート消去型のフラッシュメモリにおける
行デコード回路に、図１２及び図１３に示したレベル変
換回路を適用した場合の構成を１本のワード線に着目し
て示す回路図。
行デコード回路に、図１２及び図１３に示したレベル変
換回路を適用した場合の構成を１本のワード線に着目し
て示す回路図。
【図１７】図１６に示した回路におけるラッチ回路の構
成例を示す回路図。
成例を示す回路図。
【図１８】ソース消去型のフラッシュメモリにおける行
デコード回路を１本のワード線に着目して示す回路図。
デコード回路を１本のワード線に着目して示す回路図。
Ｑ９，Ｑ１２…Ｐチャネル型ＭＯＳトランジスタ、Ｑ１
０，Ｑ１１，Ｑ１３〜Ｑ１８…Ｎチャネル型ＭＯＳトラ
ンジスタ、２４…インバータ（制御手段）、２５…イン
バータ（論理手段）、ＶH …第１の電位供給源、ＶL …
第２の電位供給源、ＧＮＤ…第３の電位供給源、Ｖcc…
第４の電位供給源、ＩＮ…入力信号、ＯＵＴ，／ＯＵＴ
…出力信号、ＬＡＴ…ラッチ信号、ＥＲＳ…消去信号。
０，Ｑ１１，Ｑ１３〜Ｑ１８…Ｎチャネル型ＭＯＳトラ
ンジスタ、２４…インバータ（制御手段）、２５…イン
バータ（論理手段）、ＶH …第１の電位供給源、ＶL …
第２の電位供給源、ＧＮＤ…第３の電位供給源、Ｖcc…
第４の電位供給源、ＩＮ…入力信号、ＯＵＴ，／ＯＵＴ
…出力信号、ＬＡＴ…ラッチ信号、ＥＲＳ…消去信号。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (17)
- 【請求項１】 第１の電位供給源の電位と第２の電位供
給源の電位との間の電圧を電源として動作する第１の反
転手段と、入力端が上記第１の反転手段の出力端に接続
され、出力端が上記第１の反転手段の入力端に接続さ
れ、上記第１の電位供給源と上記第２の電位供給源との
間の電圧を電源として動作する第２の反転手段と、上記
第１の反転手段の入力端と第３の電位供給源との間に直
列接続された第１導電型の第１，第２トランジスタと、
上記第２の反転手段の入力端と上記第３の電位供給源と
の間に直列接続された第１導電型の第３，第４トランジ
スタと、第１の制御信号の低レベルを上記第２の電位供
給源の電位に変換して上記第１，第３トランジスタに供
給して制御する制御手段と、高レベルが第４の電位供給
源の電位、低レベルが上記第３の電位供給源の電位の入
力信号が供給され、この入力信号の反転信号を上記第４
トランジスタに供給して制御する論理手段とを具備し、
上記第２トランジスタに上記入力信号を供給して制御
し、上記第１の反転手段の出力端及び上記第２の反転手
段の出力端の少なくとも一方から出力信号を得ることを
特徴とするレベル変換回路。 - 【請求項２】 前記第１，第２の反転手段はそれぞれ、
ソースが前記第１の電位供給源に接続される第２導電型
の第５トランジスタと、ドレインが上記第５トランジス
タのドレインに接続され、ソースが前記第２の電位供給
源に接続された第１導電型の第６トランジスタとからな
る相補型インバータであることを特徴とする請求項１に
記載のレベル変換回路。 - 【請求項３】 前記第１，第２の反転手段はそれぞれ、
ソースが前記第１の電位供給源に接続される第２導電型
の第５トランジスタと、ドレインが上記第５トランジス
タのドレインに接続され、ゲートに第２の制御信号が供
給される第１導電型の第６トランジスタと、ドレインが
上記第６トランジスタのソースに接続され、ゲートが上
記第５トランジスタのゲートに共通接続され、ソースが
前記第２の電位供給源に接続された第１導電型の第７ト
ランジスタとからなることを特徴とする請求項１に記載
のレベル変換回路。 - 【請求項４】 前記制御手段は、前記第３の電位供給源
の電位と前記第２の電位供給源の電位との間の電圧を電
源として動作するインバータからなることを特徴とする
請求項１に記載のレベル変換回路。 - 【請求項５】 前記論理手段は、前記第３の電位供給源
の電位と前記第４の電位供給源の電位との間の電圧を電
源として動作する相補型インバータからなることを特徴
とする請求項１または２に記載のレベル変換回路。 - 【請求項６】 前記論理手段は、一方の入力端に前記入
力信号が供給され、他方の入力端に第３の制御信号が供
給され、前記第３の電位供給源の電位と前記第４の電位
供給源の電位との間の電圧を電源として動作するノアゲ
ートからなることを特徴とする請求項１または３に記載
のレベル変換回路。 - 【請求項７】 前記入力信号としてロウデコード信号を
供給し、前記第１の制御信号として消去信号を供給し、
前記出力信号をワード線に供給することにより、負ゲー
ト消去型フラッシュメモリの選択されたロウのセルトラ
ンジスタを駆動することを特徴とする請求項１に記載の
レベル変換回路。 - 【請求項８】 前記第３の電位供給源の電位は接地レベ
ル、前記第４の電位供給源の電位は電源レベルであり、
書き込み時には前記第１の電位供給源の電位は前記電源
レベルよりも高く、前記第２の電位供給源の電位は接地
レベルであり、消去時には前記第１の電位供給源の電位
は電源レベル、前記第２の電位供給源の電位は接地レベ
ルよりも低いことを特徴とする請求項７に記載のレベル
変換回路。 - 【請求項９】 ソースが第１の電位供給源に接続された
Ｐチャネル型の第１ＭＯＳトランジスタと、ドレインが
上記第１ＭＯＳトランジスタのドレインに接続され、ソ
ースが第２の電位供給源に接続されたＮチャネル型の第
２ＭＯＳトランジスタと、ソースが上記第１の電位供給
源に接続され、ゲートが上記第１，第２ＭＯＳトランジ
スタのドレイン共通接続点に接続され、ドレインが上記
第１，第２ＭＯＳトランジスタのゲートにそれぞれ接続
されたＰチャネル型の第３ＭＯＳトランジスタと、ドレ
インが上記第３ＭＯＳトランジスタのソースに接続さ
れ、ソースが上記第２の電位供給源に接続され、ゲート
が上記第３ＭＯＳトランジスタのゲートに接続されたＮ
チャネル型の第４ＭＯＳトランジスタと、上記第１，第
２ＭＯＳトランジスタのゲートと第３の電位供給源間に
直列接続されたＮチャネル型の第５，第６ＭＯＳトラン
ジスタと、上記第３，第４ＭＯＳトランジスタのゲート
と上記第３の電位供給源間に直列接続されたＮチャネル
型の第７，第８ＭＯＳトランジスタとを具備し、上記第
５，第７ＭＯＳトランジスタのゲートに高レベルが第４
の電位供給源の電位、低レベルが上記第２の電位供給源
の電位となる制御信号を供給し、上記第６ＭＯＳトラン
ジスタのゲートに高レベルが上記第４の電位供給源の電
位、低レベルが上記第３の電位供給源の電位となる入力
信号を供給し、上記第８ＭＯＳトランジスタのゲートに
上記入力信号の反転信号を供給するようにして成り、上
記第１，第２ＭＯＳトランジスタのドレイン共通接続点
及び上記第３，第４ＭＯＳトランジスタのドレイン共通
接続点の少なくとも一方から出力信号を得ることを特徴
とするレベル変換回路。 - 【請求項１０】 前記入力信号としてロウデコード信号
を供給し、前記制御信号として消去信号を供給し、前記
出力信号をワード線に供給することにより、負ゲート消
去型フラッシュメモリの選択されたロウのセルトランジ
スタを駆動することを特徴とする請求項９に記載のレベ
ル変換回路。 - 【請求項１１】 ソースが第１の電位供給源に接続され
たＰチャネル型の第１ＭＯＳトランジスタと、ドレイン
が上記第１ＭＯＳトランジスタのドレインに接続され、
ゲートに第１の制御信号が供給されるＮチャネル型の第
２ＭＯＳトランジスタと、ドレインが上記第２ＭＯＳト
ランジスタのソースに接続され、ソースが第２の電位供
給源に接続されたＮチャネル型の第３ＭＯＳトランジス
タと、ソースが上記第１の電位供給源に接続され、ゲー
トが上記第１，第３ＭＯＳトランジスタのドレイン共通
接続点に接続され、ドレインが上記第１，第３ＭＯＳト
ランジスタのゲートにそれぞれ接続されたＰチャネル型
の第４ＭＯＳトランジスタと、ドレインが上記第４ＭＯ
Ｓトランジスタのドレインに接続され、ゲートに上記第
１の制御信号が供給されるＮチャネル型の第５ＭＯＳト
ランジスタと、ドレインが上記第５ＭＯＳトランジスタ
のソースに接続され、ソースが上記第２の電位供給源に
接続され、ゲートが上記第４ＭＯＳトランジスタのゲー
トに接続されたＮチャネル型の第６ＭＯＳトランジスタ
と、上記第１，第３ＭＯＳトランジスタのゲートと第３
の電位供給源間に直列接続されたＮチャネル型の第７，
第８ＭＯＳトランジスタと、上記第４，第６ＭＯＳトラ
ンジスタのゲートと上記第３の電位供給源間に直列接続
されたＮチャネル型の第９，第１０ＭＯＳトランジスタ
とを具備し、上記第７，第９ＭＯＳトランジスタのゲー
トに高レベルが第４の電位供給源の電位、低レベルが上
記第２の電位供給源の電位となる第２の制御信号を供給
し、上記第８ＭＯＳトランジスタのゲートに高レベルが
上記第４の電位供給源の電位、低レベルが上記第３の電
位供給源の電位となる入力信号を供給し、上記第１０Ｍ
ＯＳトランジスタのゲートに上記入力信号の反転信号を
供給するようにして成り、上記第１，第２ＭＯＳトラン
ジスタのドレイン共通接続点及び上記第４，第５ＭＯＳ
トランジスタのドレイン共通接続点の少なくとも一方か
ら出力信号を得ることを特徴とするレベル変換回路。 - 【請求項１２】 前記入力信号としてロウデコード信号
を供給し、前記第１の制御信号としてラッチ信号を供給
し、前記第２の制御信号として消去信号を供給し、前記
出力信号をワード線に供給することにより、負ゲート消
去型フラッシュメモリの選択されたロウのセルトランジ
スタを駆動することを特徴とする請求項１１に記載のレ
ベル変換回路。 - 【請求項１３】 ソースが第１の電位供給源に接続され
たＰチャネル型の第１ＭＯＳトランジスタと、ドレイン
が上記第１ＭＯＳトランジスタのドレインに接続され、
ソースが第２の電位供給源に接続されたＮチャネル型の
第２ＭＯＳトランジスタと、ソースが上記第１の電位供
給源に接続され、ゲートが上記第１，第２ＭＯＳトラン
ジスタのドレイン共通接続点に接続され、ドレインが上
記第１，第２ＭＯＳトランジスタのゲートにそれぞれ接
続されたＰチャネル型の第３ＭＯＳトランジスタと、ド
レインが上記第３ＭＯＳトランジスタのソースに接続さ
れ、ソースが上記第２の電位供給源に接続され、ゲート
が上記第３ＭＯＳトランジスタのゲートに接続されたＮ
チャネル型の第４ＭＯＳトランジスタと、上記第１，第
２ＭＯＳトランジスタのゲートと第３の電位供給源間に
直列接続されたＮチャネル型の第５，第６ＭＯＳトラン
ジスタと、上記第３，第４ＭＯＳトランジスタのゲート
と上記第３の電位供給源間に直列接続されたＮチャネル
型の第７，第８ＭＯＳトランジスタとを具備し、上記第
５，第７ＭＯＳトランジスタのゲートに高レベルが第４
の電位供給源の電位、低レベルが上記第２の電位供給源
の電位となる第１の制御信号を供給し、上記第６ＭＯＳ
トランジスタのゲートに高レベルが上記第４の電位供給
源の電位、低レベルが上記第３の電位供給源の電位とな
る入力信号を供給し、上記第８ＭＯＳトランジスタのゲ
ートに上記入力信号と第２の制御信号との否定論理和信
号を供給するようにして成り、上記第１，第２ＭＯＳト
ランジスタのドレイン共通接続点及び上記第３，第４Ｍ
ＯＳトランジスタのドレイン共通接続点の少なくとも一
方から出力信号を得ることを特徴とするレベル変換回
路。 - 【請求項１４】 前記入力信号としてロウデコード信号
を供給し、前記第１の制御信号として消去信号を供給
し、前記第２の信号としてラッチ信号を供給し、前記出
力信号をワード線に供給することにより、負ゲート消去
型フラッシュメモリの選択されたロウのセルトランジス
タを駆動することを特徴とする請求項１３に記載のレベ
ル変換回路。 - 【請求項１５】 ソースが第１の電位供給源に接続され
たＰチャネル型の第１ＭＯＳトランジスタと、ドレイン
が上記第１ＭＯＳトランジスタのドレインに接続され、
ゲートに第１の制御信号が供給されるＮチャネル型の第
２ＭＯＳトランジスタと、ドレインが上記第２ＭＯＳト
ランジスタのソースに接続され、ソースが第２の電位供
給源に接続されたＮチャネル型の第３ＭＯＳトランジス
タと、ソースが上記第１の電位供給源に接続され、ゲー
トが上記第１，第３ＭＯＳトランジスタのドレイン共通
接続点に接続され、ドレインが上記第１，第３ＭＯＳト
ランジスタのゲートにそれぞれ接続されたＰチャネル型
の第４ＭＯＳトランジスタと、ドレインが上記第４ＭＯ
Ｓトランジスタのドレインに接続され、ゲートに上記第
１の制御信号が供給されるＮチャネル型の第５ＭＯＳト
ランジスタと、ドレインが上記第５ＭＯＳトランジスタ
のソースに接続され、ソースが上記第２の電位供給源に
接続され、ゲートが上記第４ＭＯＳトランジスタのゲー
トに接続されたＮチャネル型の第６ＭＯＳトランジスタ
と、上記第１，第３ＭＯＳトランジスタのゲートと第３
の電位供給源間に直列接続されたＮチャネル型の第７，
第８ＭＯＳトランジスタと、上記第４，第６ＭＯＳトラ
ンジスタのゲートと上記第３の電位供給源間に直列接続
されたＮチャネル型の第９，第１０ＭＯＳトランジスタ
とを具備し、上記第７，第９ＭＯＳトランジスタのゲー
トに高レベルが第４の電位供給源の電位、低レベルが上
記第２の電位供給源の電位となる第２の制御信号を供給
し、上記第８ＭＯＳトランジスタのゲートに高レベルが
上記第４の電位供給源の電位、低レベルが上記第３の電
位供給源の電位となる入力信号を供給し、上記第１０Ｍ
ＯＳトランジスタのゲートに上記入力信号と上記第１の
制御信号との否定論理積信号を供給するようにして成
り、上記第１，第２ＭＯＳトランジスタのドレイン共通
接続点及び上記第４，第５ＭＯＳトランジスタのドレイ
ン共通接続点の少なくとも一方から出力信号を得ること
を特徴とするレベル変換回路。 - 【請求項１６】 前記入力信号としてロウデコード信号
を供給し、前記第１の制御信号としてラッチ信号を供給
し、前記第２の制御信号として消去信号を供給し、前記
出力信号をワード線に供給することにより、負ゲート消
去型フラッシュメモリの選択されたロウのセルトランジ
スタを駆動することを特徴とする請求項１５に記載のレ
ベル変換回路。 - 【請求項１７】 前記第３の電位供給源の電位は接地レ
ベル、前記第４の電位供給源の電位は電源レベルであ
り、書き込み時において前記第１の電位供給源の電位は
前記電源レベルよりも高く、前記第２の電位供給源の電
位は接地レベルであり、消去時には前記第１の電位供給
源の電位は電源レベル、前記第２の電位供給源の電位は
接地レベルよりも低いことを特徴とする請求項１０、１
２、１４、１６のいずれか１つの項に記載のレベル変換
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18726894A JP3204848B2 (ja) | 1994-08-09 | 1994-08-09 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
| US08/511,446 US5825205A (en) | 1994-08-09 | 1995-08-04 | Level-shift circuit for driving word lines of negative gate erasable type flash memory |
| KR1019950024392A KR100228453B1 (ko) | 1994-08-09 | 1995-08-08 | 레벨 변환 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18726894A JP3204848B2 (ja) | 1994-08-09 | 1994-08-09 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851351A true JPH0851351A (ja) | 1996-02-20 |
| JP3204848B2 JP3204848B2 (ja) | 2001-09-04 |
Family
ID=16203019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18726894A Expired - Fee Related JP3204848B2 (ja) | 1994-08-09 | 1994-08-09 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5825205A (ja) |
| JP (1) | JP3204848B2 (ja) |
| KR (1) | KR100228453B1 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0864203A1 (en) * | 1996-10-01 | 1998-09-16 | Microchip Technology Inc. | High voltage level shifting cmos buffer |
| EP0899880A2 (de) * | 1997-07-23 | 1999-03-03 | Siemens Aktiengesellschaft | Pegelwandler |
| US5973963A (en) * | 1997-01-30 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory |
| KR100308130B1 (ko) * | 1999-09-27 | 2001-11-02 | 김영환 | 데이터 트랜스퍼 회로 |
| US6333662B1 (en) | 1998-12-24 | 2001-12-25 | Kabushiki Kaisha Toshiba | Latch type level shift circuit |
| JP2006073098A (ja) * | 2004-09-02 | 2006-03-16 | Sony Corp | レベルシフト回路とこれを用いた半導体記憶装置 |
| JP2007027676A (ja) * | 2005-07-15 | 2007-02-01 | Renei Kagi Kofun Yugenkoshi | レベルシフタｅｓｄプロテクション回路 |
| US7450454B1 (en) | 2007-05-09 | 2008-11-11 | Freescale Semiconductor, Inc. | Low voltage data path in memory array |
| US7859919B2 (en) | 2008-08-27 | 2010-12-28 | Freescale Semiconductor, Inc. | Memory device and method thereof |
| CN102165691A (zh) * | 2008-12-12 | 2011-08-24 | 密克罗奇普技术公司 | 高速条件反向偏置虚拟接地恢复电路 |
| WO2014020724A1 (ja) * | 2012-08-01 | 2014-02-06 | ルネサスエレクトロニクス株式会社 | レベルシフト回路、半導体装置 |
| US9076529B2 (en) | 2012-03-23 | 2015-07-07 | Powerchip Technology Corp. | Level shift circuit and semiconductor device using level shift circuit |
| JP2016029863A (ja) * | 2015-12-04 | 2016-03-03 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6592814B2 (en) * | 1998-10-02 | 2003-07-15 | Johnson & Johnson Vision Care, Inc. | Biomedical devices with antimicrobial coatings |
| EP1058271B1 (en) * | 1999-06-04 | 2004-12-15 | STMicroelectronics S.r.l. | CMOS switch circuit for transferring high voltages, in particular for line decoding in nonvolatile memories, with reduced consumption during switching |
| JP2000353946A (ja) | 1999-06-10 | 2000-12-19 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
| EP1073060B1 (en) * | 1999-07-28 | 2005-09-21 | STMicroelectronics S.r.l. | Single supply voltage nonvolatile memory device with hierarchical row decoding |
| US6278297B1 (en) | 1999-09-14 | 2001-08-21 | Texas Instruments Incorporated | Row decoder with switched power supply |
| US6353524B1 (en) | 2000-03-17 | 2002-03-05 | International Business Machines Corporation | Input/output circuit having up-shifting circuitry for accommodating different voltage signals |
| JP2002111479A (ja) * | 2000-09-29 | 2002-04-12 | Ricoh Co Ltd | レベルシフト回路 |
| IT1319120B1 (it) * | 2000-11-22 | 2003-09-23 | St Microelectronics Srl | Metodo di controllo commutazione di un traslatore di livello erelativo traslatore di livello perfezionato ed autocontrollato,in |
| JP2002197881A (ja) * | 2000-12-27 | 2002-07-12 | Toshiba Corp | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
| US6414534B1 (en) * | 2001-02-20 | 2002-07-02 | Taiwan Semiconductor Manufacturing Company | Level shifter for ultra-deep submicron CMOS designs |
| US6762957B2 (en) | 2001-12-20 | 2004-07-13 | Intel Corporation | Low clock swing latch for dual-supply voltage design |
| US6563357B1 (en) * | 2001-12-20 | 2003-05-13 | Intel Corporation | Level converting latch |
| US6683486B2 (en) * | 2002-04-02 | 2004-01-27 | Infineon Technologies Ag | Low voltage shifter with latching function |
| US6741115B2 (en) * | 2002-06-18 | 2004-05-25 | Ip-First, Llc | Digital level shifter for maintaining gate oxide integrity of scaled driver devices |
| KR100908654B1 (ko) * | 2002-11-27 | 2009-07-21 | 엘지디스플레이 주식회사 | 레벨 쉬프터 및 그를 내장한 래치 |
| FR2850201A1 (fr) * | 2003-01-21 | 2004-07-23 | St Microelectronics Sa | Decodeur de ligne de mot a tension negative, ayant des elements de terminaison de faible encombrement |
| US6960953B2 (en) | 2003-05-02 | 2005-11-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit device |
| US20050145893A1 (en) * | 2003-12-29 | 2005-07-07 | Doczy Mark L. | Methods for fabricating metal gate structures |
| US20060290404A1 (en) * | 2005-06-23 | 2006-12-28 | Ati Technologies Inc. | Apparatus and methods for voltage level conversion |
| US7420393B2 (en) * | 2006-07-07 | 2008-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Single gate oxide level shifter |
| JP2008199153A (ja) * | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | レベルシフタ |
| US7511556B2 (en) * | 2007-08-24 | 2009-03-31 | Ili Technology Corp. | Multi-function circuit module having voltage level shifting function and data latching function |
| DE102007051648A1 (de) * | 2007-10-26 | 2009-04-30 | Micronas Gmbh | Pegelschieberschaltung |
| US7622954B2 (en) * | 2008-02-26 | 2009-11-24 | Standard Microsystems Corporation | Level shifter with memory interfacing two supply domains |
| US7772887B2 (en) | 2008-07-29 | 2010-08-10 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8106699B2 (en) * | 2008-07-29 | 2012-01-31 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8138814B2 (en) * | 2008-07-29 | 2012-03-20 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8593203B2 (en) * | 2008-07-29 | 2013-11-26 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7804334B2 (en) * | 2008-07-29 | 2010-09-28 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7852119B1 (en) * | 2009-12-10 | 2010-12-14 | Advantest Corporation | SR-flip flop with level shift function |
| JP5507288B2 (ja) | 2010-02-24 | 2014-05-28 | ラピスセミコンダクタ株式会社 | 半導体記憶装置のデコーダ回路 |
| US8730404B2 (en) * | 2012-05-31 | 2014-05-20 | Silicon Laboratories Inc. | Providing a reset mechanism for a latch circuit |
| CN109428587B (zh) * | 2017-08-31 | 2023-10-27 | 恩智浦美国有限公司 | 电平移位器备用单元 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151537A (ja) * | 1983-01-29 | 1984-08-30 | Toshiba Corp | 相補ｍｏｓ形回路 |
| US4642798A (en) * | 1985-10-01 | 1987-02-10 | Intel Corporation | CMOS E2 PROM decoding circuit |
| US5047981A (en) * | 1988-07-15 | 1991-09-10 | Texas Instruments Incorporated | Bit and block erasing of an electrically erasable and programmable read-only memory array |
| US5168335A (en) * | 1988-07-15 | 1992-12-01 | Texas Instruments Incorporated | Electrically programmable, electrically erasable memory array cell with field plate |
| JPH0271499A (ja) * | 1988-09-06 | 1990-03-12 | Hitachi Ltd | 半導体記憶装置 |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5134449A (en) * | 1989-12-04 | 1992-07-28 | Texas Instruments Incorporated | Nonvolatile memory cell with field-plate switch |
| US5023480A (en) * | 1990-01-04 | 1991-06-11 | Digital Equipment Corporation | Push-pull cascode logic |
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
| EP0550751B1 (en) * | 1990-09-25 | 1998-01-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| KR920009078A (ko) * | 1990-10-15 | 1992-05-28 | 김광호 | 이중전압원 인터페이스회로 |
| JPH04222998A (ja) * | 1990-12-25 | 1992-08-12 | Nec Corp | 半導体メモリ装置 |
| JP2835215B2 (ja) * | 1991-07-25 | 1998-12-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3376594B2 (ja) * | 1991-11-20 | 2003-02-10 | 日本電気株式会社 | 行デコーダ |
| US5295102A (en) * | 1992-01-31 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved redundant sense amplifier control |
| JP3199882B2 (ja) * | 1993-01-13 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5440249A (en) * | 1994-05-03 | 1995-08-08 | Motorola, Inc. | Voltage level translator circuit with cascoded output transistors |
| US5530392A (en) * | 1995-04-11 | 1996-06-25 | Cirrus Logic, Inc. | Bus driver/receiver circuitry and systems and methods using the same |
| US5594368A (en) * | 1995-04-19 | 1997-01-14 | Kabushiki Kaisha Toshiba | Low power combinational logic circuit |
-
1994
- 1994-08-09 JP JP18726894A patent/JP3204848B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-04 US US08/511,446 patent/US5825205A/en not_active Expired - Fee Related
- 1995-08-08 KR KR1019950024392A patent/KR100228453B1/ko not_active IP Right Cessation
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0864203A1 (en) * | 1996-10-01 | 1998-09-16 | Microchip Technology Inc. | High voltage level shifting cmos buffer |
| EP0864203A4 (en) * | 1996-10-01 | 2001-02-07 | Microchip Tech Inc | HIGH VOLTAGE LEVEL SWITCHING CMOS BUFFER |
| US5973963A (en) * | 1997-01-30 | 1999-10-26 | Nec Corporation | Nonvolatile semiconductor memory |
| EP0899880A2 (de) * | 1997-07-23 | 1999-03-03 | Siemens Aktiengesellschaft | Pegelwandler |
| EP0899880A3 (de) * | 1997-07-23 | 2001-01-31 | Siemens Aktiengesellschaft | Pegelwandler |
| US6333662B1 (en) | 1998-12-24 | 2001-12-25 | Kabushiki Kaisha Toshiba | Latch type level shift circuit |
| KR100308130B1 (ko) * | 1999-09-27 | 2001-11-02 | 김영환 | 데이터 트랜스퍼 회로 |
| JP2006073098A (ja) * | 2004-09-02 | 2006-03-16 | Sony Corp | レベルシフト回路とこれを用いた半導体記憶装置 |
| JP2007027676A (ja) * | 2005-07-15 | 2007-02-01 | Renei Kagi Kofun Yugenkoshi | レベルシフタｅｓｄプロテクション回路 |
| US7450454B1 (en) | 2007-05-09 | 2008-11-11 | Freescale Semiconductor, Inc. | Low voltage data path in memory array |
| TWI476781B (zh) * | 2007-05-09 | 2015-03-11 | Freescale Semiconductor Inc | 關於在記憶體陣列中低電壓資料路徑之電路以及其操作方法 |
| US7859919B2 (en) | 2008-08-27 | 2010-12-28 | Freescale Semiconductor, Inc. | Memory device and method thereof |
| CN102165691A (zh) * | 2008-12-12 | 2011-08-24 | 密克罗奇普技术公司 | 高速条件反向偏置虚拟接地恢复电路 |
| US9076529B2 (en) | 2012-03-23 | 2015-07-07 | Powerchip Technology Corp. | Level shift circuit and semiconductor device using level shift circuit |
| WO2014020724A1 (ja) * | 2012-08-01 | 2014-02-06 | ルネサスエレクトロニクス株式会社 | レベルシフト回路、半導体装置 |
| CN104380605A (zh) * | 2012-08-01 | 2015-02-25 | 瑞萨电子株式会社 | 电平移位电路、半导体器件 |
| US9246493B2 (en) | 2012-08-01 | 2016-01-26 | Renesas Electronics Corporation | Level shift circuit and semiconductor device |
| JP5853104B2 (ja) * | 2012-08-01 | 2016-02-09 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| JP2016029863A (ja) * | 2015-12-04 | 2016-03-03 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100228453B1 (ko) | 1999-11-01 |
| US5825205A (en) | 1998-10-20 |
| KR960009412A (ko) | 1996-03-22 |
| JP3204848B2 (ja) | 2001-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3204848B2 (ja) | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 | |
| US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
| JP3156618B2 (ja) | 不揮発性半導体記憶装置 | |
| US5901083A (en) | Nonvolatile semiconductor memory device | |
| US7099211B2 (en) | Flash memory device capable of reducing test time and test method thereof | |
| US7839714B2 (en) | Non-volatile semiconductor storage device and word line drive method | |
| US4642798A (en) | CMOS E2 PROM decoding circuit | |
| CN101119113A (zh) | 降低栅致漏极泄漏电流的集成电路驱动电路及操作方法 | |
| US6621743B2 (en) | Word-line driving circuit with reduced current leakage | |
| US7760579B2 (en) | Flash memory device and block selection circuit thereof | |
| US6044020A (en) | Nonvolatile semiconductor memory device with a row decoder circuit | |
| JP3296319B2 (ja) | ワード線駆動回路及び半導体記憶装置 | |
| JP4916084B2 (ja) | フラッシュメモリにおけるワード線デコーディングアーキテクチャ | |
| JP2964982B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100301606B1 (ko) | 반도체집적회로 | |
| US7023738B2 (en) | Full-swing wordline driving circuit | |
| US6111792A (en) | Non-volatile semiconductor memory device for selective cell flash erasing/programming | |
| US7180785B2 (en) | Nonvolatile semiconductor memory device with a plurality of sectors | |
| US7710806B2 (en) | Memory device and method for improving speed at which data is read from non-volatile memory | |
| US7035162B2 (en) | Memory devices including global row decoders and operating methods thereof | |
| US6643203B2 (en) | Semiconductor memory device including clock-independent sense amplifier | |
| US6654294B2 (en) | Flash memory device | |
| JP2000113672A (ja) | 半導体メモリ装置及び該装置におけるカラムアドレスデコ―ディング方法 | |
| US20050254331A1 (en) | Worldline decoder and memory device | |
| KR100250752B1 (ko) | 플래쉬 메모리에서의 디코더회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |