JP2008099203A - レベルシフタ回路 - Google Patents

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Abstract

【課題】消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができるレベルシフタ回路を提供する。
【解決手段】高電位電源電圧HVDDが立ち上がると、セット回路22によってラッチ回路23がローレベルに設定される。高電位電源電圧HVDDがスレッショルド電圧を超えると、ラッチ回路23のpチャンネルMOSトランジスタがオンして、接続ノードPGを介してトランジスタP41のゲート端子に高電位電源電圧HVDDを印加する。トランジスタP41のゲート端子にドレイン端子が接続されているトランジスタP40のゲート端子に供給される高電位イネーブル信号E2がハイレベル信号時の正常電圧まで立ち上がると、リセット回路21はラッチ回路23にハイレベル信号を供給して、接続ノードPGを介してのトランジスタP41のゲート端子への印加を停止する。
【選択図】図1

Description

本発明は、入力信号に応じて入力信号のハイレベルの電圧を高電圧に変換して出力し、更に出力イネーブル信号を用いてハイインピーダンス状態を出力するレベルシフタ回路に関する。
低電圧の信号を高電圧の信号に変換するための回路として、レベルシフタ回路が知られている。このレベルシフタ回路には、入力レベルに応じたローレベル又はハイレベルの出力と、ハイインピーダンス状態との3ステートの出力を行なう回路がある。この3ステートの出力を行なうレベルシフタ回路には、出力イネーブル信号を用いて、入力レベルに応じた出力やハイインピーダンス状態の出力を決定できる構成の回路がある(例えば、特許文献1及び特許文献2参照。)。
特許文献1及び特許文献2に記載のレベルシフタ回路は、出力端子と接地電圧ラインとの接続を制御するnチャンネルMOSトランジスタと、出力端子と高電位電源電圧ラインとの接続を制御するpチャンネルMOSトランジスタとを備えている。そして、レベルシフタ回路は、nチャンネルのMOSトランジスタのオン/オフ及びpチャンネルのトランジスタのオン/オフを、出力イネーブル信号及び入力信号に応じて切り換えて出力を決定する。ここで、pチャンネルMOSトランジスタは、そのゲート端子にローレベルの信号が供給されるとオンする。
特許文献1に記載のレベルシフタ回路では、このpチャンネルMOSトランジスタのゲート端子には、抵抗を介して高電位電源電圧ラインが接続されている。このため、高電位電源電圧の出力を維持するときには、抵抗によって電流が消費されることになり、電力消費が大きくなっていた。なお、このレベルシフタ回路では、nチャンネルのMOSトランジスタと出力端子との間にはnチャンネルのMOSトランジスタが、pチャンネルのMOSトランジスタと出力端子との間にはpチャンネルのMOSトランジスタが、それぞれ設けられている。これにより、トランジスタに加わる電圧差を少なくして、各トランジスタのゲート耐圧及びドレイン−ソース間耐圧以下に抑えることができるので、ゲート耐圧又はドレイン−ソース間耐圧が大きくないトランジスタを用いても、レベルシフタ回路の動作をより確実に行なうことができる。
また、特許文献2に記載のレベルシフタ回路では、pチャンネルMOSトランジスタのゲート端子は、直列に接続された2つのインバータによりバイアスされている。これらインバータは、高電位電源電圧ラインを電源としているため、pチャンネルのゲート端子の電圧とソース端子の電圧とをほぼ同じ電圧にして、消費電力を低減することができる。
しかしながら、外部電源の投入時などの過渡期に、pチャンネルMOSトランジスタがオフになっているとは限らない。すなわち、これらレベルシフタ回路では、電圧の立ち上がり時にハイインピーダンス状態を保持することはできなかった。
また、図4に示すレベルシフタ回路100も利用されることがある。このレベルシフタ回路100は、入力信号用レベルシフタ回路30及びイネーブル信号用レベルシフタ回路50を備える。このレベルシフタ回路100においても、入力信号に対応した出力信号の電圧を出力する場合には出力イネーブル信号をハイレベルの信号に、ハイインピーダンス状態を出力する場合には出力イネーブル信号をローレベルの信号に設定する。
入力信号用レベルシフタ回路30は、出力イネーブル信号がローレベルのときに入力信号に応じた出力信号を出力する。具体的には、この入力信号用レベルシフタ回路30は、入力信号がローレベルのときには、この入力信号と同じローレベルの信号として、入力信号の電圧と同じ接地電圧GNDを出力電圧VOUTとして出力する。また、入力信号がハイレベルのときには、この入力信号の電圧よりも高い高電位電源電圧HVDDを、入力信号に応じたハイレベルの信号の出力電圧VOUTとして出力する。
また、イネーブル信号用レベルシフタ回路50は、出力イネーブル信号E1がハイレベルのときには、この出力イネーブル信号E1の電圧よりも高い電圧でこの出力イネーブル信号に応じたレベルの信号(以下、高電位イネーブル信号E2という。)を出力する。更に、このイネーブル信号用レベルシフタ回路50は、出力イネーブル信号の反転信号(出力ディセーブル信号D1)及び、この出力ディセーブル信号D1の電圧よりも高い電圧で、この出力ディセーブル信号に応じたレベルの信号(以下、高電位ディセーブル信号D2)も出力する。
ここで、入力信号用レベルシフタ回路30について、詳述する。
図4に示すように、入力電圧VINが印加されるレベルシフタ回路100の入力端子は、入力信号用レベルシフタ回路30のトランジスタN31のゲート端子、インバータ33の入力端子及びトランジスタN36のゲート端子に接続されている。
トランジスタN31は、nチャンネルのMOSトランジスタであり、そのソース端子が接地電圧GNDラインに接続されている。このトランジスタN31のドレイン端子は、トランジスタN34、トランジスタP34及びトランジスタP31を介して、高電位電源電圧HVDDラインに接続されている。
インバータ33には、駆動電圧として低電位電源電圧VDDが供給される。このインバータ33の出力端子は、トランジスタN32のゲート端子に接続されている。そして、このインバータ33は、入力信号の反転信号(低電位電源電圧VDDのハイレベル信号又は接地電圧GNDのローレベル信号)を出力する。
トランジスタN32は、nチャンネルのMOSトランジスタであり、そのソース端子が接地電圧GNDラインに接続されている。このトランジスタN32のドレイン端子は、トランジスタN35、トランジスタP35及びトランジスタP32を介して、高電位電源電圧HVDDラインに接続されている。
トランジスタN34,N35は、nチャンネルのMOSトランジスタであり、それぞれのゲート端子には、定常状態で一定値となる電圧Vnが印加される。電圧Vnは、接地電圧GNDがソース端子に印加されるnチャンネルのMOSトランジスタをオンさせることができる電圧であり、例えば接地電圧GNDよりも3V程度高い電圧を用いることができる。また、トランジスタP34,P35は、pチャンネルのMOSトランジスタであり、これらのゲート端子には、定常状態で一定値となる電圧Vpが印加される。電圧Vpは、高電位電源電圧HVDDがソース端子に印加されたpチャンネルMOSトランジスタをオンさせることができる電圧である。この電圧Vpは、例えば高電位電源電圧HVDDよりも3V程度低い電圧を用いることができ、本実施形態では電圧Vnよりも高い電圧を用いる。なお、高電位電源電圧HVDDが小さい場合には、電圧Vp,Vnの大小関係は反対になる。
トランジスタP31,P32は、pチャンネルのMOSトランジスタである。これらトランジスタP31,P32のソース端子は、高電位電源電圧HVDDラインに接続されている。トランジスタP31のドレイン端子には、トランジスタP34のソース端子及びト
ランジスタP32のゲート端子が接続されている。また、トランジスタP32のドレイン端子には、トランジスタP35のソース端子及びトランジスタP31のゲート端子が接続されている。更に、このトランジスタP32のドレイン端子には、トランジスタP36のゲート端子が接続されている。
トランジスタP36は、pチャンネルのMOSトランジスタであり、そのソース端子が高電位電源電圧HVDDラインに接続されている。トランジスタP36のドレイン端子は、第1スイッチ素子としてのトランジスタP40のドレイン端子及び第1出力制御素子としてのトランジスタP41のゲート端子に接続されている。
トランジスタP40,P41は、pチャンネルのMOSトランジスタであり、これらのソース端子は高電位電源電圧HVDDラインに接続されている。トランジスタP40のゲート端子には、高電位イネーブル信号E2が供給される。この高電位イネーブル信号E2の電圧は、出力イネーブル信号E1がハイレベルの場合には高電位電源電圧HVDDになる。また、この高電位イネーブル信号E2は、出力ディセーブル信号D1がハイレベルでトランジスタP52がオフのときには、トランジスタP55がオフになるまで降下し続け、電圧VpとトランジスタP38のスレッショルド電圧Vthpとで決まる電圧(「電圧Vp+スレッショルド電圧Vthp」程度)になる。また、トランジスタP41は、トランジスタP42を介して出力電圧VOUTを出力する出力端子に接続されている。なお、トランジスタP42は、ゲート端子に電圧Vpが印加されたpチャンネルのMOSトランジスタである。
また、トランジスタP36のドレイン端子は、トランジスタP38、トランジスタN38、トランジスタN37及びトランジスタN36を介して接地電圧GNDラインに接続されている。トランジスタP38,N38は、それぞれpチャンネル,nチャンネルのMOSトランジスタであり、それぞれのゲート端子には、電圧Vp,Vnが印加される。トランジスタN37は、nチャンネルのMOSトランジスタであって、そのゲート端子には出力イネーブル信号E1が供給される。
一方、ゲート端子に入力電圧VINが印加されるトランジスタN36は、nチャンネルのMOSトランジスタであり、そのソース端子が接地電圧GNDラインに接続されている。このトランジスタN36のドレイン端子は、トランジスタN37のソース端子に接続されているとともに、第2スイッチ素子としてのトランジスタN40のドレイン端子及び第2出力制御素子としてのトランジスタN41のゲート端子に接続されている。トランジスタN40,N41は、nチャンネルのMOSトランジスタであり、これらのソース端子は接地電圧GNDラインに接続されている。
トランジスタN40のゲート端子には、出力ディセーブル信号D1が供給される。また、トランジスタN41は、トランジスタN42を介して出力電圧VOUTを出力する出力端子に接続されている。なお、トランジスタN42は、ゲート端子に電圧Vnが印加されたnチャンネルのMOSトランジスタである。
次に、イネーブル信号用レベルシフタ回路50について、詳述する。
図4に示すように、出力イネーブル信号E1は、イネーブル信号用レベルシフタ回路50のトランジスタN51のゲート端子及びインバータ53の入力端子に供給される。
トランジスタN51は、nチャンネルのMOSトランジスタであり、そのソース端子が接地電圧GNDラインに接続され、そのドレイン端子がトランジスタN54、トランジスタP54及びトランジスタP51を介して、高電位電源電圧HVDDラインに接続されている。
インバータ53は、駆動電圧として低電位電源電圧VDDが供給される。このインバータ53の出力端子は、トランジスタN52のゲート端子に接続されている。このため、インバータ53は、この出力端子から、出力イネーブル信号E1の反転信号を出力する。このインバータ53からの出力信号が、出力ディセーブル信号D1になる。
このインバータ53の出力端子にゲート端子が接続されているトランジスタN52は、nチャンネルのMOSトランジスタである。このトランジスタN52は、そのソース端子が接地電圧GNDラインに接続され、そのドレイン端子が、トランジスタN55、トランジスタP55及びトランジスタP52を介して、高電位電源電圧HVDDラインに接続されている。
トランジスタN54,N55は、nチャンネルのMOSトランジスタであり、それぞれのゲート端子には、電圧Vnが印加される。トランジスタP54,P55は、pチャンネルのMOSトランジスタであり、それぞれのゲート端子には、電圧Vpが印加される。
トランジスタP51,P52は、pチャンネルのMOSトランジスタである。これらトランジスタP51,P52のソース端子は、高電位電源電圧HVDDラインに接続されている。トランジスタP51のドレイン端子には、トランジスタP54のソース端子及びトランジスタP52のゲート端子が接続されている。このトランジスタP51のドレイン端子からの信号が、高電位ディセーブル信号D2になる。また、トランジスタP52のドレイン端子には、トランジスタP55のソース端子及びトランジスタP51のゲート端子が接続されている。このトランジスタP52のドレイン端子からの信号が、高電位イネーブル信号E2になる。
上述した構成のレベルシフタ回路100をハイインピーダンス状態にする場合には、出力イネーブル信号E1をローレベルに設定する。これにより、出力ディセーブル信号D1はハイレベルになり、トランジスタN40がオンして、トランジスタN40のドレイン端子の電圧が接地電圧GNDとなる。これにより、トランジスタN41のゲート端子の電圧も接地電圧GNDとなるため、トランジスタN41はオフ状態となる。
また、出力イネーブル信号E1がローレベルに設定されると、高電位イネーブル信号もローレベルとなる。従って、トランジスタP40のゲート端子にはローレベルの電圧が印加されることになる。この結果、トランジスタP40がオンして、トランジスタP40のドレイン端子の電圧が高電位電源電圧HVDDとなる。これにより、トランジスタP41のゲート端子の電圧が高電位電源電圧HVDDとなるため、トランジスタP41はオフ状態となる。
更に、出力イネーブル信号E1がゲート端子に入力されるトランジスタN37はオフする。これにより、トランジスタP40とトランジスタN40とを介して電流が流れなくなる。このため、トランジスタP40のドレイン端子の電圧は高電位電源電圧HVDDに近づくとともに、トランジスタN40のドレイン端子の電圧は接地電圧GNDに近づく。このため、ハイインピーダンス状態をより確実に維持する。
このように、出力イネーブル信号がローレベルに設定されると、出力端子の両側のトランジスタN41,P41がオフとなるため、レベルシフタ回路100はハイインピーダンス状態になる。
特開2005−33530号公報(図1) 特開平8−307242号公報(図2)
図4に示すレベルシフタ回路100においては、前述したようにハイインピーダンス状態にするためには、トランジスタP41をオフにする必要がある。そこで、このレベルシフタ回路100では、トランジスタP40をオンにして、トランジスタP41のゲート端子を高電位電源電圧HVDDする。これにより、トランジスタP41のゲート端子を高電位電源電圧HVDDにして、トランジスタP41をオフにしていた。更に、このトランジスタP40をオンにするために、高電位イネーブル信号E2を、オンにするトランジスタP40のゲート端子に供給していた。
しかし、例えば、電源投入時には、低電位電源電圧VDD等の低い電圧で動作する回路が先に立ち上がっても電圧Vn,Vpの電圧が供給されていない場合、レベルシフタ回路100の高電位イネーブル信号E2の電圧値及び高電位ディセーブル信号D2の電圧値が不定になる場合がある。この場合、高電位イネーブル信号E2や高電位ディセーブル信号D2の電圧が高電位電源電圧HVDDに近い場合、トランジスタP40を確実にオンさせることができず、この結果、トランジスタP41をオフさせることができない。従って、入力信号によってトランジスタP41のゲート端子に高電位電源電圧HVDDが印加されないことがあった。このため、出力イネーブル信号E1がローレベルとなっていても、レベルシフタ回路100がハイインピーダンス状態になっているとは限らなかった。
本発明は、上述した課題に鑑みてなされ、その目的は、消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができるレベルシフタ回路を提供することにある。
上記問題点を解決するために、本発明は、出力端子と高電位電源電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第1出力制御素子と、出力端子と基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第2出力制御素子と、前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとの接続を、入力信号に応じた出力を行なうための出力イネーブル信号に応じて制御する第1スイッチ素子と、前記第2出力制御素子のゲート端子と前記基準電圧ラインとの接続を、ハイインピーダンス状態にするための出力ディセーブル信号に応じて制御する第2スイッチ素子とを備え、出力イネーブル信号がハイレベルで入力信号がハイレベルのときには、この入力信号の電圧よりも高い電圧を前記出力端子から出力するレベルシフタ回路であって、前記高電位電源電圧が前記第1出力制御素子のスレッショルド電圧を超えるときには、前記第1出力制御素子のゲート端子に前記高電位電源電圧を印加するために動作するセット手段と、前記第1スイッチ素子が制御を開始したときには、前記第1出力制御素子のゲート端子への前記高電位電源電圧の印加を停止するリセット手段とを備えたハイインピーダンス保持手段を設けた。
従って、第1出力制御素子のゲート端子に高電位電源電圧が印加されると、第1出力制御素子は、pチャンネルのMOSトランジスタであり、このソース端子が高電位電源電圧ラインに接続されているため、オフ状態を維持する。従って、外部電源の投入時などの過渡期において、高電位電源電圧がまだ十分に上昇していなくても、第1出力制御素子をオフ状態に維持できるので、ハイインピーダンス状態をより確実に維持することができる。また、第1出力制御素子をオフにさせるために、この第1出力制御素子のゲート端子に高電位電源電圧を印加する。このため、第1出力制御素子のソース端子及びゲート端子には、同じ高電位電源電圧が印加されるので、消費電力を抑えることができる。
更に、高電位電源電圧が安定して第1スイッチ素子が正常制御を行なうときには、第1
出力制御素子のゲート端子への高電位電源電圧の印加を停止する。このため、これ以降は、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を行なうことができる。
本発明のレベルシフタ回路は、前記ハイインピーダンス保持手段は、前記高電位電源電圧ラインと前記第1出力制御素子のゲート端子との間に設けられたpチャンネルMOSトランジスタの第3スイッチ素子と、直列に接続された2つのインバータと、これらインバータに対して並列に配置された抵抗素子とを備え、この抵抗素子が接続されているインバータの出力端子が、前記第3スイッチ素子のゲート端子に接続されているラッチ手段を有し、前記セット手段は、このラッチ手段にローレベル信号を供給して、前記第3スイッチ素子をオンするとともに、前記リセット手段は、前記ラッチ手段にハイレベル信号を供給して、前記第3スイッチ素子をオフする。
ハイインピーダンス保持手段のラッチ手段の抵抗素子によって、インバータが動作していないときであっても、第3スイッチ素子のゲート端子の電圧を低くして、第3スイッチ素子をオンさせて、第1出力制御素子のゲート端子に高電位電源電圧を印加することができる。また、リセット手段からハイレベル信号が供給されるときには、このハイレベル信号を維持することができるので、第1スイッチ素子が制御を開始した後は、ハイインピーダンス保持手段は、第1出力制御素子のゲート端子への高電位電源電圧の印加を停止し続けることができる。この場合には、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を、スムーズに行なうことができる。
本発明のレベルシフタ回路は、前記ラッチ手段に電源を供給し、このラッチ手段の入力端子の電圧を電源の立ち上がり時にはローレベルの電圧に維持する電圧発生手段と、前記高電位電源電圧ラインの電圧が、前記ラッチ手段の2つのインバータのインバータ基準電圧ラインの電圧よりも高い場合には、前記インバータ基準電圧ラインに電流を流さず、前記高電位電源電圧ラインの電圧が、前記インバータ基準電圧ラインの電圧よりも低い場合には、前記高電位電源電圧ラインに電流を流すリリース手段とを更に備え、前記セット手段は、このリリース手段と前記ラッチ手段の入力端子との間に、定常時に一定の電圧が印加されるゲート端子が接続されたnチャンネルMOSトランジスタからなる第1切換素子を備え、前記リセット手段は、pチャンネルMOSトランジスタからなる第2切換素子を更に備え、この第2切換素子のドレイン端子は前記ラッチ手段の前記入力端子に接続され、このゲート端子には前記一定の電圧が印加される。
高電位電源電圧が基準電圧に低下したときには、リリース手段を介して、ラッチ手段のインバータ基準電圧ラインは基準電圧に低下させられる。このため、リリース手段は、ラッチ手段の入力端子に供給されるローレベルの信号電圧が、ラッチ手段のインバータ基準電圧よりも低下しないようにしている。また、入力端子の電圧を基準電圧に低下させ、前記高電位電源電圧が上昇するときには、インバータ基準電圧ラインから高電位電源電圧ラインに電流が流れない。このため、高電位電源電圧が基準電圧から上昇する過渡期において、インバータ基準電圧ラインが高電位電源電圧より高くならないため、インバータの入力耐圧を超えることを回避することができる。従って、より確実に、ラッチ回路を正常に動作させることができ、ローレベル信号に基づいて第3スイッチ素子をより確実にオンさせることができる。
また、第1切換素子のゲート端子と、第2切換素子のゲート端子には、同じ一定の電圧が印加される。更に、第1切換nチャンネルMOSトランジスタのソース端子と、第2切換素子のドレイン端子は、同じラッチ手段の入力端子に接続されている。このため、リセット手段によって、ラッチ手段の入力端子にハイレベル信号が供給されるとき、すなわち
第2切換素子が切り換わるときには、第1切換素子が切り換わって、リリース手段はラッチ手段の入力端子から切断される。このため、ラッチ手段の入力端子にリセット手段からハイレベル信号が供給されるときには、リリース手段を介して電流が流れないので、消費電流を少なくしてラッチ手段にハイレベル信号を供給することができる。
本発明のレベルシフタ回路は、前記リリース手段はツェナーダイオードであり、このツェナーダイオードのツェナー電圧は、前記第3スイッチ素子のスレッショルド電圧よりも大きく、かつ高電位電源電圧よりも小さく設定されており、前記リリース手段の前記第1切換素子に接続される端子は、前記インバータ基準電圧ラインに接続されている。
このため、リリース手段の第1切換素子に接続される端子の電圧は、高電位電源電圧に対してツェナー電圧の電圧差を保ったまま、高電位電源電圧の上昇に伴って上昇する。また、このリリース手段の第1切換素子に接続される端子の電圧は、ローレベルのインバータの出力電圧になり、第3スイッチ素子のゲート端子に印加される。従って、高電位電源電圧の上昇に伴って、第3スイッチ素子のゲート端子の電圧も上昇するため、第3スイッチ素子のゲート耐圧を小さくすることができる。また、ツェナー電圧はスレッショルド電圧よりも大きいため、ラッチ手段にローレベル信号が入力されている場合には、ラッチ手段の第3スイッチ素子のゲート端子には、第3スイッチ素子をオン状態に維持できるローレベルの電圧が供給される。このため、リリース手段の第1切換素子に接続される端子の電圧が上昇しても、第3スイッチ素子をオン状態に維持して、第1出力制御素子のゲート端子に高電位電源電圧を印加することができる。
本発明のレベルシフタ回路は、前記インバータ基準電圧ラインと前記基準電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第3切換素子を更に備え、この第3切換素子のゲート端子には、前記一定の電圧が印加される。
例えば電圧発生手段がコンデンサで構成される場合には、ラッチ手段などにより電流が消費されて、コンデンサの電圧が小さくなり、ラッチ手段が動作しなくなることが考えられる。そこで、ラッチ手段が動作しなくなる前に、インバータ基準電圧ラインと基準電圧ラインとの間に設けられた第3切換素子を介して、ラッチのインバータ基準電圧を基準電圧ラインより供給する。これにより、ラッチ手段の動作を安定して行なうことができる。
本発明のレベルシフタ回路は、前記第1切換素子に接続される前記リリース手段の端子と前記インバータ基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第4切換素子を更に備え、この第4切換素子のソース端子は、前記ラッチ手段の入力端子に接続されており、この第4切換素子のゲート端子には、前記一定の電圧が印加される。
第3切換素子がオンするときには、ラッチ手段の入力端子の電圧は、前記一定の電圧よりも高電位になっている。そこで、第3切換素子がオンする場合には、リリース手段と第3切換素子との間の第4切換素子がオフになる。このため、第3切換素子がオンし、かつ前記一定の電圧が低くなりすぎた場合に、リリース手段及び第3切換素子を介して、高電位電源電圧ラインと基準電圧ラインとの間に、無駄な電流が流れることを防止するができる。
また、高電位電源電圧のノイズなどにより、ツェナーダイオードのアノードの電圧が、第4切換素子のゲート端子及び第3切換素子のゲート端子に印加される一定の電圧より高くなって、ラッチ手段のインバータ基準電圧ラインの電圧が高くなることがある。この場合には、第3切換素子がオンになり、これを介して、このインバータ基準電圧ラインの電圧を低下させることができる。従って、ラッチ手段の入力端子にローレベル信号が供給さ
れるときに、第3スイッチ素子がオフしないインバータ基準電圧を、ラッチ手段のインバータから出力することができる。従って、より確実に、第3スイッチ素子のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。
本発明のレベルシフタ回路は、前記第1スイッチ素子のゲート端子には、出力イネーブル信号がローレベルのときはローレベルの電圧になり、出力イネーブル信号がハイレベルのときは出力イネーブル信号よりも高電圧のハイレベルの電圧になる高電位イネーブル信号が供給されており、この第1スイッチ素子は、前記高電位イネーブル信号が定常時におけるローレベル信号の電圧を出力したときに、前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとを接続し、前記リセット手段は、pチャンネルのMOSトランジスタのリセット制御素子を更に備え、このリセット制御素子は、このソース端子が前記高電位電源電圧ラインに接続され、このドレイン端子が前記ラッチ手段の入力端子に接続され、このゲート端子には前記高電位イネーブル信号の反転信号である高電位ディセーブル信号が供給される。
すなわち、第1スイッチ素子とリセット制御素子とは、pチャンネルのMOSトランジスタであって、これらの各ソース端子は高電位電源電圧ラインに接続され、これらの各ゲート端子には高電位イネーブル信号が供給される。このため、リセット制御素子は、第1スイッチ素子のオン/オフに同期してオン/オフを行なうので、リセット手段はハイレベル信号をラッチ手段に供給する。従って、第1スイッチ素子が動作を開始すると、ハイインピーダンス保持手段は、第1出力制御素子のゲート端子に対する高電位電源電圧の印加を停止することができる。
本発明のレベルシフタ回路は、前記リセット手段は、前記リセット制御素子と並列に設けられた第2リセット制御素子を備え、この第2リセット制御素子のゲート端子には前記高電位イネーブル信号が供給される。
第3スイッチ素子をオフにするローレベルの高電位ディセーブル信号がリセット制御素子に供給されてから第3スイッチ素子が切り換わるまでには遅延時間がある。一方で、電源が立ち上がった後には、出力イネーブル信号の動作によりどちらかが必ずローレベルになっている。そこで、高電位イネーブル信号がゲート端子に供給される第2リセット制御素子をリセット制御素子と並列に設けることにより、回路が立ち上がった後には、リセット制御素子又は第2リセット制御素子の一方が切り換わっているため、動作遅延時間を短くすることができる。
本発明のレベルシフタ回路は、前記リセット制御素子のドレイン端子及び前記第2リセット制御素子のドレイン端子が、相互に接続されているとともに、これらドレイン端子を前記基準電圧ラインに接続させるために、nチャンネルMOSトランジスタからなる2つの補償素子が、前記ドレイン端子と前記基準電圧ラインとの間に直列に設けられており、前記補償素子のそれぞれのゲート端子には、出力イネーブル信号及びこの出力イネーブル信号の反転信号である出力ディセーブル信号が供給される。
外部電源の投入時に、高電位イネーブル信号又は高電位ディセーブル信号が完全なローレベルの電圧にならず中間の値になっており、リセット制御素子又は第2リセット制御素子が、完全なオン又はオフになっていないことがある。この場合、出力イネーブル信号及び出力ディセーブル信号も中間値になって、補償素子が弱いオン状態になることがある。この補償素子を介して電流が流れるため、リセット制御素子及び第2リセット制御素子のソース端子の電位が押し下げられる。このため、リセット制御素子及び第2リセット制御素子のドレイン端子の電位(=第2切換素子のソース端子の電圧)を低く維持できる。従って、第2切換素子をオンさせず、リセット手段が不用意に動作しないので、リセット動
作を行なうタイミングでない場合に、ハイインピーダンス保持手段がリセットすることを回避することができる。
本発明によれば、消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができる。
本発明を具体化したレベルシフタ回路10の一実施形態について、図1〜図3を用いて説明する。なお、本実施形態のレベルシフタ回路10において、図4に示すレベルシフタ回路100と同じ構成については同一の符号を用いて、その詳細な説明は省略する。
図1は、本実施形態のレベルシフタ回路10を示す。このレベルシフタ回路10は、ローレベルの出力イネーブル信号E1が供給された場合にはハイインピーダンス状態となり、ハイレベルの出力イネーブル信号E1が供給された場合には、入力信号に対応したローレベル又はハイレベル信号を出力する(いわゆる3ステート)。
本実施形態のレベルシフタ回路10は、基準電圧としての接地電圧GND、低電位電源電圧VDD、高電位電源電圧HVDDを用いる。本実施形態では、具体的には、接地電圧GNDとして0V、低電位電源電圧VDDとして3V、高電位電源電圧HVDDとして5Vの電圧を用いて動作させる。なお、低電位電源電圧VDD及び高電位電源電圧HVDDは、レベルシフタ回路10の外部電源に接続されており、この外部電源から電圧供給を受けていない場合には0Vになる。
レベルシフタ回路10には、ローレベルとして接地電圧GND、ハイレベルとして低電位電源電圧VDDになる入力電圧VINが印加される。また、レベルシフタ回路10は、ハイインピーダンス状態でない場合で、入力信号がローレベル信号の場合には接地電圧GNDに、入力信号がハイレベル信号の場合には高電位電源電圧HVDDとなる出力電圧VOUTを出力する。従って、レベルシフタ回路10は、ハイレベルの入力信号に応じて、入力電圧VINの低電位電源電圧VDDを、高電位電源電圧HVDDの出力電圧VOUTとして出力する。
本実施形態のレベルシフタ回路10は、入力信号用レベルシフタ回路80、イネーブル信号用レベルシフタ回路50及びハイインピーダンス保持回路20から構成されている。
入力信号用レベルシフタ回路80は、図4に示した従来技術の入力信号用レベルシフタ回路30とほぼ同じ構成を有している。本実施形態の入力信号用レベルシフタ回路80が、従来技術の入力信号用レベルシフタ回路30と異なる点は、トランジスタP41のゲート端子に接続ノードPGが設けられている点である。この接続ノードPGには、ハイインピーダンス保持手段としてのハイインピーダンス保持回路20の出力端子が接続される。この接続ノードPGについては、後述のハイインピーダンス保持回路20において説明する。
また、イネーブル信号用レベルシフタ回路50は、図4に示した従来技術のイネーブル信号用レベルシフタ回路50と同一の構成を有しているため、詳細な説明は省略する。
(ハイインピーダンス保持回路20)
次に、本発明に係わるハイインピーダンス保持回路20について、図2を用いて説明する。このハイインピーダンス保持回路20は、外部電源の投入時の過渡期においてもレベルシフタ回路10のハイインピーダンス状態を維持するために、トランジスタP41のゲート端子に接続されている接続ノードPGの電圧を制御する。
本実施形態のハイインピーダンス保持回路20は、リセット手段としてのリセット回路21、セット手段としてのセット回路22及びラッチ手段としてのラッチ回路23から構成されている。このラッチ回路23は、電圧が変動しても、制御を一定の状態に保持するための回路である。セット回路22は、電源投入時など、高電位イネーブル信号E2の電圧が低い場合にラッチ回路23をセットする回路である。リセット回路21は、高電位イネーブル信号E2の電圧が十分に高くなった場合に、ラッチ回路23をリセットする回路である。
(リセット回路21)
リセット回路21は、直列に接続されたトランジスタP11及びトランジスタP12を含んで構成されている。トランジスタP11,P12は、pチャンネルのMOSトランジスタである。
トランジスタP11は、第2リセット制御素子として機能し、そのソース端子が高電位電源電圧HVDDラインに接続されており、そのゲート端子には高電位イネーブル信号E2が供給される。
トランジスタP11のドレイン端子には、トランジスタP12のソース端子が接続されている。このトランジスタP12は、第2切換素子として機能し、このゲート端子には電圧Vpが印加される。このトランジスタP12のドレイン端子は、接続ネットNT2を介してセット回路22の入力端子に接続されている。このため、電源投入時に、高電位イネーブル信号E2が十分に下降してトランジスタP11がオンすると、トランジスタP12のソース端子に高電位電源電圧HVDDが印加されて、トランジスタP12もオンする。
更に、トランジスタP11と並列に、pチャンネルのMOSトランジスタからなるトランジスタP10が設けられている。このトランジスタP10はリセット制御素子として機能する。具体的には、このトランジスタP10のソース端子が高電位電源電圧HVDDラインに接続されているとともに、このトランジスタP10のドレイン端子がトランジスタP11のドレイン端子に接続されている。なお、図2において、このトランジスタP10のドレイン端子とトランジスタP11のドレイン端子とを接続する部分を接続ネットNT1と示す。更に、このトランジスタP10のゲート端子には、高電位ディセーブル信号D2が供給される。このトランジスタP11は、トランジスタP10がオフであっても、後述するトランジスタN10,N11のいずれかがオフになった場合には、接続ネットNT1の電位を上昇させる。このため、定常動作に移行する前にラッチ回路23をリセットするため、リセット回路21に遅延時間がある場合にも、通常動作に影響を与えないようにすることができる。
接続ネットNT1は、トランジスタN10,N11を介して接地電圧GNDラインに接続されている。トランジスタN10,N11は、補償素子であり、それらのゲート端子には、出力イネーブル信号E1、出力ディセーブル信号D1がそれぞれ供給される。
ここで、外部電源の投入時に、高電位イネーブル信号E2又は高電位ディセーブル信号D2が完全なローレベルの電圧にならず中間の値になっていることがある。この場合、トランジスタP10,P11,P51,P52が完全なオン状態又はオフ状態にはなっておらず、トランジスタN54,N55,P54,P55も不完全な状態で、出力イネーブル信号E1及び出力ディセーブル信号D1の電圧もハイレベルとローレベルの中間的な電圧になっている。このため、出力イネーブル信号E1又は出力ディセーブル信号D1がゲート端子に供給されるトランジスタN10,N11は弱いオン状態(高抵抗状態)になる。この場合、トランジスタP10,P11のリーク電流がトランジスタN10,N11を介して流れるため、接続ネットNT1の電位が押し下げられる。これにより、トランジスタ
P12がリセット状態でオンになるまで、トランジスタP12のソース端子の電圧が高くならないようにしている。ここで、リセット状態とは、イネーブル信号用レベルシフタ回路50が通常の動作を行なって、「高電位電源電圧HVDD−電圧Vp」がスレッショルド電圧Vthpよりも高くなってトランジスタP12がオンする状態をいう。
(セット回路22)
セット回路22は、トランジスタN12、トランジスタN13及びトランジスタP13を含んで構成されている。トランジスタN12,N13は、nチャンネルのMOSトランジスタであり、それぞれ第1切換素子、第4切換素子として機能する。トランジスタP13は、pチャンネルのMOSトランジスタであり、第3切換素子として機能する。
トランジスタN12,N13のドレイン端子は、リリース手段としてのツェナーダイオードZ1のアノードに接続されている。このツェナーダイオードZ1のカソードは、高電位電源電圧HVDDラインに接続されている。ツェナーダイオードZ1は、カソードからアノードにツェナー電圧VZ以上の電圧が印加された場合にも電流が流れる。ここで、ツェナー電圧VZが、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpよりも大きく、ラッチ回路23を動作させることができる電圧であって、かつ、ラッチ回路23の耐圧以下の電圧(例えば約2V)のツェナーダイオードZ1を用いる。
トランジスタN12のソース端子は、電圧発生手段を構成するコンデンサC1を介して、接地電圧GNDラインに接続されている。このコンデンサC1は、電圧の安定化を図っており、電圧変動を吸収するための大きさを有する。なお、この電圧変動は、トランジスタP12がオン状態になるリセット状態でないにもかかわらず、トランジスタP12がオン状態になったために発生するリーク電流や、後述するトランジスタP14のゲート端子やインバータ25における入力容量へのチャージ電流などに起因するものである。これにより、リセット状態でないにもかかわらず、トランジスタP12がオン状態になっても接続ネットNT2の電位を上昇させず、より確実にローレベル信号を維持できる。また、このコンデンサC1は、ラッチ回路23の電源として利用される。
また、トランジスタN12のソース端子は、接続ネットNT2を介して、ラッチ回路23の入力端子に接続されるとともに、リセット回路21のトランジスタP12のドレイン端子にも接続される。従って、接続ネットNT2の電圧と電圧Vpとの関係から、リセット回路21のトランジスタP12がオンするときには、トランジスタN12がオフになって、ツェナーダイオードZ1のアノードと接続ネットNT2とを遮断する。
一方、トランジスタN13のソース端子は、接続ネットNT3に接続されているとともに、電圧発生手段を構成するコンデンサC2を介して高電位電源電圧HVDDラインに接続されている。このコンデンサC2は電圧の安定化を図るとともに、このコンデンサC2の電荷はラッチ回路23の電源として利用される。なお、本実施形態では、コンデンサC2の静電容量は、コンデンサC1の静電容量に対して十分に小さい場合を想定する。
また、トランジスタN13のソース端子は、接続ネットNT3を介して、トランジスタP13のソース端子に接続されている。このトランジスタP13のドレイン端子は、接地電圧GNDラインに接続されている。このため、トランジスタN13のゲート端子に電圧Vpが供給されているときに、コンデンサC2の電圧が、「高電位電源電圧HVDD−電圧Vp−スレッショルド電圧Vthp」よりも低くなると、トランジスタがオンする。これにより、接続ネットNT3と接地GNDラインとを接続して、接続ネットNT3の電位を低くする。
更に、このトランジスタP13のゲート端子には、電圧Vpが、トランジスタN13の
ゲート端子と同様に供給される。このため、トランジスタN13は、電圧Vpと接続ネットNT3と関係から、トランジスタN13,P13の一方のみがオン状態に切り換わることになる。
(ラッチ回路23)
ラッチ回路23は、直列に接続された2つのインバータ25,26と抵抗素子R1と、第3スイッチ素子としてのトランジスタP14とから構成されている。インバータ25の入力端子は、ラッチ回路23の入力端子であって、接続ネットNT2に接続されている。このインバータ25の出力端子は、インバータ26の入力端子に接続されている。これらインバータ25,26は、インバータ駆動電圧ラインとしての高電位電源電圧HVDDラインと、インバータ基準電圧ラインとしての接続ネットNT3に接続されている。すなわち、インバータ25,26は、ハイレベル信号を出力する場合には高電位電源電圧HVDDを用い、ローレベル信号を出力する場合には接続ネットNT3の電圧を用いる。
また、抵抗素子R1が、直列に接続されたインバータ25,26に対して並列になるように、インバータ25の入力端子及びインバータ26の出力端子に接続されている。
更に、このインバータ26の出力端子は、第3スイッチ素子としてのトランジスタP14のゲート端子に接続されている。なお、このインバータ26の出力端子とトランジスタP14のゲート端子との接続を図2において接続ネットNT4として示す。トランジスタP14は、pチャンネルのMOSトランジスタであり、そのソース端子は高電位電源電圧HVDDラインに接続されている。このトランジスタP14のドレイン端子が、接続ノードPGとなって、上述した入力信号用レベルシフタ回路80のトランジスタP41のゲート端子に接続される。
(外部電源投入時の動作)
次に、上述した構成を有するレベルシフタ回路10の電源投入時の動作について、図3を用いて説明する。本実施形態では、レベルシフタ回路10に用いたnチャンネルのMOSトランジスタ(N10〜N13,N31,N32,N34〜N38,N40〜N42,N51,N52,N54,N55)は、同じスレッショルド電圧Vthnである場合を想定する。また、レベルシフタ回路10に用いたpチャンネルのMOSトランジスタ(P10〜P14,P31,P32,P34〜P36,P38,P40〜P42,P51,P52,P54,P55)も、同じスレッショルド電圧Vthpである場合を想定する。更に、本実施形態で用いられるインバータ25,26,33,53は、電源端子と基準電圧接続端子との電位差がスレッショルド電圧Vthp,Vthnのうちどちらか大きいほうを超えた場合に動作し、これらスレッショルド電圧を合計した電圧(Vthp+Vthn)以上となったときに、本来の動作を行なう。また、本実施形態では、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpは、nチャンネルのMOSトランジスタのスレッショルド電圧Vthnよりも、やや高いと仮定する。
また、ここでは、電源投入時にハイインピーダンス状態になるように、すなわち出力イネーブル信号E1がローレベルに設定されていると仮定する。更に、本実施形態のレベルシフタ回路10は、外部電源が投入されると、ローレベルの電圧及び電圧Vn以外の電圧で、定常時において一定値になる電圧(高電位電源電圧HVDD、低電位電源電圧VDD、電圧Vp、ハイレベル時の入力電圧VIN)は、同じ時定数により立ち上がるものとする。また、本実施形態では、電圧Vpは、オーバーシュートした後に低下して定常状態の一定値になるように設定されている。更に、本実施形態では、立ち上がり時に電圧Vnは、インバータ(25,26,33,53)が動作を開始した後に、nチャンネルのMOSトランジスタのスレッショルド電圧Vthnを超える電圧になるように設定されている。
また、イネーブル信号用レベルシフタ回路50が正常動作をした後に、外部電源が切断
されて電圧が低下した場合には、高電位電源電圧HVDDが低下して0Vになる。この場合、高電位電源電圧HVDDと電圧Vp間の電荷により、電圧Vpは、高電位電源電圧HVDDとの間で所定の電位差を維持しながら低下し、最終的に0V程度になる。この過程で、高電位イネーブル信号E2又は高電位ディセーブル信号D2の電圧は、「電圧Vp+スレッショルド電圧Vthp」よりも降下すると、トランジスタ(P55又はP54)がオフする。なお、初期状態である高電位電源電圧HVDDが0Vのとき、トランジスタN41のゲート端子からは、このトランジスタN41がオフする程度には電荷が引き抜かれているものとする。
レベルシフタ回路10において、外部電源が投入される前には、高電位電源電圧HVDDの電位は0Vである。また、ハイインピーダンス保持回路20の接続ネットNT2,NT3はツェナーダイオードZ1を介して高電位電源電圧HVDDラインに接続されている。従って、高電位電源電圧HVDDが0Vであれば、接続ネットNT2,NT3の電圧は0Vになる。
そして、図3の時間t0において、レベルシフタ回路10に電源が投入されたと仮定する。これにより、高電位電源電圧HVDD、低電位電源電圧VDD、電圧Vp及びハイレベル時の入力電圧VINの電圧が、同じスピードで上昇し始める。この段階では、スレッショルド電圧Vthn,Vthpを超える電圧は、レベルシフタ回路10のいずれにも、まだ発生していない。このため、レベルシフタ回路10の各トランジスタ(P10〜P14,P31,P32,P34〜P36,P38,P40〜P42,P51,P52,P54,P55,N10〜N13,N31,N32,N34〜N38,N40〜N42,N51,N52,N54,N55)はオフになっている。従って、レベルシフタ回路10の出力端子の両側にそれぞれ接続されているトランジスタN41,N42,P42,P41がすべてオフであるため、レベルシフタ回路10は、ハイインピーダンス状態を維持する。
なお、この段階では、ツェナーダイオードZ1は、ツェナー電圧VZ以下で、ハイインピーダンス状態になっている。そして、コンデンサC1の容量が大きく、他の寄生容量等の影響が小さい場合には、コンデンサC1の電荷の移動はほとんど生じないため、コンデンサC1の両端の電圧は変化しない。このため、接続ネットNT2は、高電位電源電圧HVDDが上昇しても、0Vの電位を維持する。
また、初期状態では、高電位イネーブル信号E2及び高電位ディセーブル信号D2は、ハイレベル又はローレベルではない中間値を取っている。このため、トランジスタP51,P52は、初期状態ではオフ状態又は弱いオン状態(高抵抗状態)になっている。更に、高電位イネーブル信号E2及び高電位ディセーブル信号D2がゲート端子に入力されるトランジスタP10,P11も、初期状態ではオフ状態又は弱いオン状態になっている。
(高電位電源電圧HVDD=スレッショルド電圧Vthnになった場合の動作)
その後、時間t1において、高電位電源電圧HVDDがnチャンネルのMOSトランジスタのスレッショルド電圧Vthnになる。このとき、入力電圧VIN、低電位電源電圧VDDなども、スレッショルド電圧Vthnになる。
このとき、入力電圧VINがハイレベルの電圧の場合には、トランジスタN31,N36がオンする。トランジスタN36がオンすると、トランジスタN36のドレイン端子の電圧が接地電圧GNDとなる。これにより、トランジスタN41のゲート端子には接地電圧GNDが印加され、トランジスタN41はオフ状態を維持する。
一方、入力電圧VINがローレベルの電圧(接地電圧GND)の場合には、トランジスタN31,N36はオフしない。このとき、低電位電源電圧VDDがインバータ53の動
作電圧よりも低いため、インバータ53は動作しない。従って、トランジスタN52はオフしたままであり、出力ディセーブル信号D1は出力されない。このため、この出力ディセーブル信号D1がゲート端子に入力されているトランジスタN40は、オフ状態のままになる。更に、出力イネーブル信号E1がローレベルであるため、トランジスタN37もオフ状態のままになる。
従って、トランジスタN41のゲート端子に接続されるトランジスタN36,N37,N40がすべてオフ状態を維持するので、トランジスタN41のゲート端子の電圧は変化せず、トランジスタN41はオフ状態を維持する。なお、この時間t1において、電圧Vnはスレッショルド電圧Vthnを超えていないため、電圧Vnがゲート端子に印加されるトランジスタ(N34,N35,N38,N42,N54,N55)はオフ状態を維持する。
また、この時間t1においては、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpを超える電圧は、レベルシフタ回路10には発生していないため、pチャンネルのMOSトランジスタ(P10〜P14,P31,P32,P34〜P36,P38,P40〜P42,P51,P52,P54,P55)は、オフ状態を維持する。
従って、この段階においても、トランジスタP41、トランジスタN41がオフになっているので、レベルシフタ回路10はハイインピーダンス状態の出力を維持する。なお、このとき、トランジスタN42,P42もオフになっている。
なお、セット回路22においては、電圧VpがnチャンネルのMOSトランジスタのスレッショルド電圧Vthn以上になるため、セット回路22のトランジスタN12,N13がオンする。
(高電位電源電圧HVDD=スレッショルド電圧Vthpになった場合の動作)
次に、時間t2において、高電位電源電圧HVDDが、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpになる。このとき、低電位電源電圧VDD及び電圧Vpなどもスレッショルド電圧Vthpになる。
このため、「高電位電源電圧HVDD−電圧Vp」が、トランジスタP12のスレッショルド電圧Vthpを超えることはない。従って、リセット回路21において、電圧Vpがゲート端子に印加されるトランジスタP12はオフ状態を維持する。すなわち、イネーブル信号(E1,E2)及びディセーブル信号(D1,D2)の電圧に依らず、トランジスタP12には電流が流れない。
また、コンデンサC1の静電容量が十分大きいため、寄生容量等により電荷が多少移動してもコンデンサC1の両端の電圧はほとんど変化しない。更に、接続ネットNT2は、ツェナーダイオードZ1を介して高電位電源電圧HVDDと遮断されている。従って、接続ネットNT2の電圧は0Vを維持する。そして、この接続ネットNT2は、ラッチ回路23の入力端子に接続されているため、ラッチ回路23の入力端子にはローレベルの信号が入力されることになる。
また、トランジスタN12,N13がオン状態のため、これらを介して接続ネットNT2に接続されている接続ネットNT3は、接続ネットNT2と同じ電位となり、ほぼ0Vを維持する。このとき、高電位電源電圧HVDDはまだインバータ25,26を正常動作させる電圧まで上昇していないため、インバータ25,26は正常動作しない。そこで、抵抗素子R1を介して、接続ネットNT4は、接続ネットNT2に対してほぼ0Vを維持することになる。これにより、トランジスタP14のゲート端子は0Vとなる。ここで、
トランジスタP14のソース端子には高電位電源電圧HVDDは供給されているため、トランジスタP14はオンする。従って、トランジスタP14のドレイン端子に接続される接続ノードPGの電圧は、高電位電源電圧HVDDと同じになる。この結果、入力信号用レベルシフタ回路80のトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP41はオフ状態を維持して、レベルシフタ回路10はハイインピーダンス状態を維持する。
なお、図3において、高電位電源電圧HVDDがソース端子に印加されたpチャンネルのMOSトランジスタがオンとなるときのゲート電圧、すなわち高電位電源電圧HVDDよりもスレッショルド電圧Vthp分低下した電圧を切換電圧Vthpgとして示す。
(高電位イネーブル信号E2及び高電位ディセーブル信号D2の電圧について)
上述したように、初期状態では、トランジスタP51,P52,P10,P11は、オフ状態又は弱いオン状態(高抵抗状態)になっている。そして、高電位電源電圧HVDDと同じ立ち上がりスピードで上昇する低電位電源電圧VDDが、スレッショルド電圧Vthp,Vthnのうち大きいほうを超えない場合には、出力イネーブル信号E1及び出力ディセーブル信号D1の電圧もハイレベルとローレベルの中間的な電圧(スレッショルド電圧Vthp程度)になっている。このため、トランジスタN10,N11が弱いオンになる。ここで、接続ネットNT1が、「電圧Vp+スレッショルド電圧Vthp」よりも小さい場合には、トランジスタP10,P11のリーク電流が、トランジスタN10,N11を介して流れ、接続ネットNT1の電位を押し下げる。
そして、高電位イネーブル信号E2と高電位ディセーブル信号D2のどちらかの電圧が、高電位電源電圧HVDDに対してスレッショルド電圧Vthp以上低くなると、電圧が低い信号(E2又はD2)がドレイン端子に印加されるトランジスタ(P51又はP52)がオンになる。このとき、オンしたトランジスタ(P51又はP52)のドレイン端子から出力される信号(E2又はD2)が、高電位電源電圧HVDDより少し低い電圧又はほぼ同じ電圧で、高電位電源電圧HVDDとともに上昇する。なお、このとき、高電位電源電圧HVDDから、高電位イネーブル信号E2の電圧又は高電位ディセーブル信号D2の電圧を引いた値は、一定に近い状態が維持される。また、電圧が高い信号(D2又はE2)がドレイン端子に印加されるトランジスタ(P51又はP52)がオフになるため、電圧が高い信号(D2又はE2)は、その電位を維持する。
(高電位電源電圧HVDD=スレッショルド電圧の和Vthp+Vthnになった場合の動作)
その後、時間t3において、高電位電源電圧HVDDや低電位電源電圧VDDが、スレッショルド電圧Vthnとスレッショルド電圧Vthpとを足し合わせた電圧になる。本実施形態の構成においては、コンデンサC1の静電容量はコンデンサC2に比べて十分に大きく、接続ネットNT3の電圧は0Vに維持されているため、ラッチ回路23のインバータ25,26がオンする。更に、インバータ25の入力端子に接続される接続ネットNT2も0Vであるため、ラッチ回路23には、ローレベルの信号が入力されることになる。従って、インバータ26の出力端子、すなわち接続ネットNT4の電圧は、接続ネットNT3の電圧(0V)となり、トランジスタP14はオン状態を維持する。これにより、接続ノードPGの電圧は高電位電源電圧HVDDと同じ電圧に維持されるため、トランジスタP41はオフ状態を維持する。
また、低電位電源電圧VDDも高電位電源電圧HVDDと同様に立ち上がっているので、インバータ33,53も正常動作となる。これにより、インバータ53からローレベルの出力ディセーブル信号D1が出力される。この出力ディセーブル信号D1がゲート端子に供給されるトランジスタN40がオンして、このトランジスタN40のドレイン端子の
電圧は接地電圧GNDとなる。これにより、トランジスタN41のゲート端子には接地電圧GNDが印加されて、トランジスタN41はオフ状態を維持する。
従って、トランジスタP41,N41はオフ状態を維持するため、この段階においてもレベルシフタ回路10はハイインピーダンス状態を維持する。
なお、この時間t3においては、インバータ53の出力がゲート端子に供給されるトランジスタN52はオンする。しかし、このトランジスタN52に接続されているトランジスタN55は、ゲート端子に印加される電圧Vnがスレッショルド電圧Vthnよりも低いため、オフ状態のままである。
(電圧Vn=スレッショルド電圧Vthnになった場合の動作)
その後、時間t4において、電圧Vnがスレッショルド電圧Vthnを超えると、トランジスタN34,N35,N38,N42,N54,N55は、そのソース端子が0Vであればオンする。このとき、出力ディセーブル信号D1がゲート端子に供給されて、トランジスタN40がオンとなっている。このため、トランジスタN41のゲート端子には接地電圧GNDが印加されるので、トランジスタN41はオフ状態を維持する。また、ハイインピーダンス保持回路20には電圧Vnが用いられていないため、接続ノードPGの電圧は変化せず、トランジスタP41はオフ状態を維持する。このため、トランジスタN42のオン/オフに関係なく、レベルシフタ回路10はハイインピーダンス状態の出力を維持する。
(高電位電源電圧HVDD=ツェナー電圧VZになった場合の動作)
次に、時間t5において、高電位電源電圧HVDDがツェナー電圧VZ以上になると、ツェナーダイオードZ1のカソードからアノードに電流が流れる。このとき、トランジスタN12,N13は既にオンしているため、トランジスタN12,N13のドレイン端子からソース端子に電流が流れる。
ここで、接続ネットNT3の電圧は電圧Vpよりも低いため、トランジスタP13はオフしている。従って、これ以降、トランジスタN13のソース端子に接続される接続ネットNT3の電圧は、高電位電源電圧HVDDの上昇に従って上昇する。ここで、本実施形態では、コンデンサC1の静電容量がコンデンサC2の静電容量よりも十分に大きいので、コンデンサC2の両端の電圧が一定に維持される。
具体的には、接続ネットNT3の電圧は、高電位電源電圧HVDDに対してツェナー電圧VZ程度分の差を維持しながら上昇する。なお、このとき、ツェナー電圧VZは、インバータ25,26が動作する電圧(大きい方のスレッショルド電圧Vthp)よりも大きい。このため、インバータ25,26のインバータ駆動電圧(高電位電源電圧HVDD)とインバータ25,26のインバータ基準電圧(接続ネットNT3の電圧)との差は、インバータ25,26の動作電圧よりも大きくなり、インバータ25,26は、そのままの動作を継続する。
これ以降、接続ネットNT2の電圧は、高電位電源電圧HVDDの上昇に従って上昇する。ここで、トランジスタN12がオン状態であるため、接続ネットNT2の電圧は、高電位電源電圧HVDDに対してツェナー電圧VZ程度分の差を維持しながら上昇する。なお、図3において、接続ネットNT2の電圧を、接続ネットNT3の電圧と区別するため、下にずらして示しているが、この抵抗素子R1には電流がほとんど流れないので、接続ネットNT2の電圧には、抵抗素子R1による電圧降下はほとんど生じない。そして、この接続ネットNT2の電圧の上昇に応じてコンデンサC1が充電される。
このように接続ネットNT2の電圧が上昇しても、インバータ25,26の基準電圧で
ある接続ネットNT3の電圧も上昇しているため、ラッチ回路23の入力端子にはローレベルの信号が入力されていることになる。従って、インバータ26は、ローレベル信号を出力し、接続ネットNT4の電圧は接続ネットNT3の電圧になる。この接続ネットNT3の電圧は、高電位電源電圧HVDDからスレッショルド電圧Vthp分低下した電圧よりも低いため、トランジスタP14はオン状態を維持し、接続ノードPGの電圧は高電位電源電圧HVDDを維持する。これにより、トランジスタP41はオフ状態を維持する。このとき、トランジスタN40はオン状態を維持しているため、トランジスタN41がオフ状態を維持する。この結果、レベルシフタ回路10は、ハイインピーダンス状態を維持する。
(電圧Vp=切換電圧Vthpgになった場合の動作)
電圧Vpがオーバーシュートした後に低下して、時間t6において、切換電圧Vthpgになった場合を想定する。この場合、電圧Vpがゲート端子に印加されるトランジスタP12,P13,P34,P35,P38,P42,P54,P55は、そのソース端子が高電位電源電圧HVDDであれば、オンする。
このとき、高電位イネーブル信号E2が高電位電源電圧HVDDとともに上昇している場合には、トランジスタP55がオンする。このとき、既にトランジスタN52がオンとなっているため、トランジスタP55のソース端子は、トランジスタP55,N55,N52を介して、接地電圧GNDラインと接続される。このため、高電位イネーブル信号E2の電圧は、これ以降、電圧Vpの降下に伴って、「電圧Vp+スレッショルド電圧Vthp」まで降下する。
(高電位電源電圧HVDD=一定値になった場合の動作)
その後、高電位電源電圧HVDDが一定の電圧に到達すると、接続ネットNT2,NT3の電圧も一定値になる。この場合、ツェナーダイオードZ1のアノードの電圧は、切換電圧Vthpgよりも低い電圧であるので、ラッチ回路23の動作に変化はない。従って、トランジスタP14はオン状態を維持し、トランジスタN41,P41はオフ状態を維持するので、レベルシフタ回路10は、ハイインピーダンス状態の出力を維持する。
(高電位イネーブル信号E2の電圧=切換電圧Vthpgになった場合の動作)
そして、時間t7において、高電位イネーブル信号E2の電圧が低下してトランジスタP51の切換電圧Vthpgになったとする。これにより、トランジスタP51がオン状態となり、これ以降、高電位イネーブル信号E2及び高電位ディセーブル信号D2は、それぞれ定常値で、出力イネーブル信号E1に基づくローレベルの信号又はハイレベルの信号を入力信号用レベルシフタ回路80に供給する。従って、トランジスタP40がオンになり、トランジスタP41のゲート端子には高電位電源電圧HVDDが印加されて、トランジスタP41はオフ状態を維持する。
このとき、ハイインピーダンス保持回路20のリセット回路21のトランジスタP11がオンとなり、接続ネットNT1の電圧は高電位電源電圧HVDDとなる。これにより、ゲート端子に切換電圧Vthpgよりも低い電圧がゲート端子に印加されるトランジスタP12のソース端子が高電位電源電圧HVDDとなるため、トランジスタP12はオンになる。これにより、トランジスタP12のドレイン端子は、トランジスタP11を介して高電位電源電圧HVDDとなる。従って、接続ネットNT2の電圧が、高電位電源電圧HVDDへと上昇して、コンデンサC1を充電する。この結果、接続ネットNT2の電圧が急激に上昇する。なお、接続ネットNT2の電圧が電圧Vpよりも大きくなるので、セット回路22のトランジスタN12はオフになり、ツェナーダイオードZ1のアノードから接続ネットNT2は遮断される。
(接続ネットNT2の電圧≧切換電圧Vthpgになった場合の動作)
その後、時間t8において、接続ネットNT2の電圧が切換電圧Vthpgを超える。これにより、ラッチ回路23のインバータ25には、ハイレベル信号が供給されることになる。このため、インバータ25は、インバータ26に対してローレベル信号を供給し、インバータ26は、トランジスタP14のゲート端子に対してハイレベル信号を供給する。ここで、インバータ26は、ハイレベル信号として高電位電源電圧HVDDを用いる。このため、トランジスタP14のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP14がオフになり、接続ノードPGは、高電位電源電圧HVDDラインと遮断される。
なお、接続ネットNT4は、抵抗素子R1を介してインバータ25の入力端子に接続されている。このため、ラッチ回路23は、ハイレベル信号が供給されると、これ以降、このハイレベル信号を維持し、電源が投入されている間、トランジスタP14はオフ状態を維持する。すなわち、電源が投入されている間、接続ノードPGを介してトランジスタP41のゲート端子に、高電位電源電圧HVDDが供給されることはない。このため、これ以降、高電位イネーブル信号E2が所定の電圧のハイレベル信号で入力信号用レベルシフタ回路80を制御するので、出力イネーブル信号E1に応じてハイインピーダンス状態や入力信号に応じた出力を行なうことができる。
なお、その後、高電位ディセーブル信号D2が降下し、この信号の電圧が「電圧Vp+スレッショルド電圧Vthp」より低くなると、トランジスタP54がオフになる。このため、高電位ディセーブル信号D2は、電圧Vpよりも高い値を維持することができるので、トランジスタP54のゲート耐圧を低くすることができる。
次に、電圧が十分に立ち上がった後の動作について説明する。この場合、電圧Vnは一定値になっており、この電圧Vnがゲート端子に接続されているnチャンネルのMOSトランジスタ(N34,N35,N38,N42,N54,N55)は、そのソース端子が接地電圧GNDであれば必ずオンする。また、電圧Vpは一定値になっており、この電圧Vpがゲート端子に接続されているpチャンネルのMOSトランジスタ(P34,P35,P38,P42,P54,P55)は、そのソース端子が高電位電源電圧HVDDであればオンする。
(ローレベルの信号出力のとき)
この場合、ハイインピーダンス状態にならないように、出力イネーブル信号がハイレベルに設定される。具体的には、出力イネーブル信号E1がハイレベルの低電位電源電圧VDDにされる。これにより、イネーブル信号用レベルシフタ回路50において、高電位イネーブル信号E2はハイレベルの高電位電源電圧HVDDになり、出力ディセーブル信号D1はローレベルの接地電圧GNDになり、高電位ディセーブル信号D2はローレベルの電圧(=「電圧Vp+スレッショルド電圧Vthp」)になる。
また、入力信号がローレベルに設定される。具体的には、入力電圧VINがローレベルの接地電圧GNDにされる。このため、トランジスタN31はオフし、インバータ33を介してトランジスタN32はオンする。トランジスタN32がオンした場合、トランジスタN35,P35を介して、トランジスタP32のドレイン端子の電圧は、「電圧Vp+スレッショルド電圧Vthp」になる。この結果、トランジスタP31,P36のゲート端子は「電圧Vp+スレッショルド電圧Vthp」になり、トランジスタP31,P36はオンする。
ここで、トランジスタP31がオンするので、トランジスタP31のドレイン端子及びトランジスタP32のゲート端子には、高電位電源電圧HVDDが印加される。この結果
、トランジスタP32はオフする。
また、トランジスタP36がオンするので、トランジスタP36のドレイン端子の電圧は高電位電源電圧HVDDになる。このため、トランジスタP41のゲート端子には高電位電源電圧HVDDが印加されて、トランジスタP41はオフする。
一方、トランジスタN36のゲート端子には、ローレベルの入力電圧VINが印加される。このため、トランジスタN36はオフする。
ここで、トランジスタP36,P38がオンしているため、トランジスタN37のドレイン端子の電圧(=トランジスタN38のソース端子の電圧)は、「電圧Vn−スレッショルド電圧Vthn」である。そして、トランジスタN37のゲート端子にはハイレベルの低電位電源電圧VDDである出力イネーブル信号E1が供給されるので、トランジスタN37はオンする。この結果、トランジスタN37のソース端子の電圧は、トランジスタP41を十分にオンできる電圧(「低電位電源電圧VDD−スレッショルド電圧Vthn」)になる。なお、このとき、出力ディセーブル信号D1がローレベルの接地電圧GNDであるため、トランジスタN40はオフ状態になる。
従って、トランジスタN41のゲート端子には、「低電位電源電圧VDD−スレッショルド電圧Vthn」が印加されることになり、トランジスタN41がオンし、このトランジスタN41のドレイン端子は接地電圧GNDになる。
以上により、レベルシフタ回路10において、トランジスタP41がオフし、トランジスタN41がオンするため、出力電圧VOUTは接地電圧GNDになる。従って、レベルシフタ回路10は、ローレベルの入力電圧VINに応じたローレベルの出力電圧VOUT(ここでは、接地電圧GND)を出力する。
(ハイレベルの信号出力のとき)
この場合、ローレベルの信号出力を行なう場合と同様に、ハイインピーダンス状態にしないために、出力イネーブル信号E1がハイレベルに設定される。そして、入力信号がハイレベルに設定される。具体的には、入力電圧VINがハイレベルの低電位電源電圧VDDにされる。このため、トランジスタN31はオンする。また、インバータ33からの出力がローレベルの接地電圧GNDになるため、トランジスタN32はオフする。
トランジスタN31がオンであるため、トランジスタP31のドレイン端子及びトランジスタP32のゲート端子には、「電圧Vp+スレッショルド電圧Vthp」が印加されて、トランジスタP32はオンする。トランジスタP32がオンするため、このトランジスタP32のドレイン端子は高電位電源電圧HVDDとなり、トランジスタP31,P36のゲート端子も高電位電源電圧HVDDになって、トランジスタP31,P36がオフする。このとき、高電位イネーブル信号E2はハイレベルの高電位電源電圧HVDDであるため、トランジスタP40もオフになっている。
一方、トランジスタN36のゲート端子は、ハイレベルの入力電圧VINが印加される。このため、トランジスタN36はオンになる。これにより、トランジスタN36のドレイン端子は接地電圧GNDになる。ここで、出力イネーブル信号E1はハイレベルの電圧になっているため、トランジスタN37がオンする。これにより、トランジスタP36のドレイン端子の電圧は、トランジスタN36,N37を介して「電圧Vp+スレッショルド電圧Vthp」になる。従って、トランジスタP36のドレイン端子に接続されているトランジスタP41のゲート端子は「電圧Vp+スレッショルド電圧Vthp」になるため、トランジスタP41はオンとなり、トランジスタP41のドレイン端子の電圧は、高電位電源電圧HVDDになる。
一方、出力ディセーブル信号D1はローレベルであるため、トランジスタN40はオフとなる。これにより、トランジスタN41のゲート端子の電圧は、トランジスタN36のドレイン端子の電圧(ここでは接地電圧GND)になる。この結果、トランジスタN41はオフ状態になる。
以上により、レベルシフタ回路10において、トランジスタP41がオンし、トランジスタN41がオフするため、出力電圧VOUTは高電位電源電圧HVDDとなる。従って、レベルシフタ回路10は、ハイレベルの入力電圧VINに応じたハイレベルの出力電圧VOUT(ここでは高電位電源電圧HVDD)を出力する。
(ハイインピーダンス状態のとき)
次に、ハイインピーダンス状態について説明する。この場合、出力イネーブル信号E1がローレベルに設定される。具体的には、出力イネーブル信号E1はローレベルの接地電圧GNDにされる。これにより、イネーブル信号用レベルシフタ回路50において、高電位イネーブル信号E2はローレベルの「電圧Vp+スレッショルド電圧Vthp」になり、出力ディセーブル信号D1はハイレベルの低電位電源電圧VDDになり、高電位ディセーブル信号D2は、ハイレベルの高電位電源電圧HVDDになる。
高電位イネーブル信号E2がローレベルの信号の電圧(「電圧Vp+スレッショルド電圧Vthp」)であるため、これがゲート端子に供給されるトランジスタP40はオンする。このため、このトランジスタP40を介して、トランジスタP40のドレイン端子の電圧は高電位電源電圧HVDDになる。このとき、出力イネーブル信号E1がローレベルであるため、トランジスタN37がオフ状態であり、トランジスタP40を介して電流が流れない。従って、トランジスタP41のゲート端子には高電位電源電圧HVDDが印加された状態が維持されて、トランジスタP41がオフする。
また、トランジスタN37がオフしており、出力ディセーブル信号D1はハイレベルの信号の電圧(低電位電源電圧VDD)であるため、トランジスタN40はオンになり、トランジスタN40のドレイン端子の電圧は接地電圧GNDになる。従って、トランジスタN41のゲート端子の電圧は接地電圧GNDになり、トランジスタN41はオフになる。
以上により、レベルシフタ回路10において、トランジスタN41,P41がオフになるため、レベルシフタ回路10はハイインピーダンス状態になる。
すなわち、ハイインピーダンス状態のときには、トランジスタP40,N40がオン状態である。このため、トランジスタP41,N41のゲート端子のそれぞれに接続されたトランジスタP36,N36が入力電圧VINに応じてオン/オフしても、ハイインピーダンス状態を維持することができる。
本実施形態によれば、以下のような効果を得ることができる。
・ 本実施形態では、高電位電源電圧HVDDラインと出力端子との間のトランジスタP41のゲート端子は、接続ノードPGを介して、ハイインピーダンス保持回路20からの電圧が印加される。このハイインピーダンス保持回路20は、電源投入時など、高電位イネーブル信号E2及び高電位ディセーブル信号D2が正常動作の信号を生成せず、信号E2,D2が高電位電源電圧HVDDに近い場合にラッチ回路23をセットするセット回路22を備える。更に、このハイインピーダンス保持回路20は、イネーブル信号用レベルシフタ回路50が通常の動作を行ない、高電位イネーブル信号E2又は高電位ディセーブル信号D2がローレベルになった場合に、ラッチ回路23をリセットするリセット回路21とを備える。高電位電源電圧HVDDが、pチャンネルのMOSトランジスタのスレッショルド電圧Vthp以上になると、ラッチ回路23のトランジスタP14のゲート端
子は0Vであるので、トランジスタP14がオンする。この結果、入力信号用レベルシフタ回路80のトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP41はオフ状態を維持して、レベルシフタ回路10はハイインピーダンス状態を維持する。従って、外部電源の投入時などの過渡期において、高電位電源電圧HVDDがまだ十分に上昇していなくても、トランジスタP40をオフ状態に維持できるので、ハイインピーダンス状態をより確実に維持することができる。また、トランジスタP41をオフさせるために、このトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。このため、トランジスタP41のソース端子及びゲート端子には同じ高電位電源電位が印加されるので、消費電力を抑えることができる。
更に、高電位電源電圧HVDDが一定値になった後、高電位イネーブル信号E2の電圧がローレベル(Vp+Vthp)になった場合には、トランジスタP40がオンになり、トランジスタP41のゲート端子を高電位電源電圧HVDDにする。このとき、リセット回路21がトランジスタP11もオンするので、接続ネットNT2の電圧が高電位電源電圧HVDDとなる。このため、ラッチ回路23の入力端子には、ハイレベルの信号が供給されて、トランジスタP14がオフになり、ハイインピーダンス保持回路20は、接続ノードPGを介してのトランジスタP41のゲート端子への高電位電源電圧HVDDの印加を停止する。従って、これ以降は、出力イネーブル信号E1のローレベル又はハイレベルに応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を行なうことができる。
・ 本実施形態では、ラッチ回路23において、抵抗素子R1が、直列に接続されたインバータ25,26に対して並列になるように、インバータ25の入力端子及びインバータ26の出力端子に接続されている。このため、高電位電源電圧HVDDの電圧が低く、ラッチ回路23のインバータ25,26が動作しない場合であっても、この抵抗素子R1を介して、トランジスタP14のゲート端子の電圧を低くして、トランジスタP14をオンさせて、接続ノードPGに高電位電源電圧HVDDを印加して、ハイインピーダンス状態を維持することができる。
また、リセット回路21からハイレベル信号が供給されるときには、このハイレベル信号を維持することができるので、トランジスタP40が制御を開始した後は、ハイインピーダンス保持回路20は、トランジスタP40への高電位電源電圧HVDDの印加を停止し続けることができる。この場合には、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路10は、ハイインピーダンス状態又は入力信号に応じた出力を、スムーズに行なうことができる。
・ 本実施形態では、リセット回路21のトランジスタP12のドレイン端子と、セット回路22のトランジスタN12のソース端子は、接続ネットNT2を介して接続されている。また、これらトランジスタP12,N12のゲート端子には、電圧Vpが印加される。このため、リセット回路21において、トランジスタP12がオンして、接続ネットNT2の電圧が高電位電源電圧HVDDになると、トランジスタN12がオフに切り換わる。このため、ツェナーダイオードZ1のアノードが接続ネットNT2と切断されるため、ツェナーダイオードZ1を介して電流が流れないので、消費電流を少なくして、ラッチ回路23に対してハイレベル信号を供給することができる。
・ 本実施形態では、ツェナーダイオードZ1のカソードは、高電位電源電圧HVDDラインに接続され、ツェナーダイオードZ1のアノードは、トランジスタN12を介して、接続ネットNT2に接続されている。高電位電源電圧HVDDが接地電圧GNDになったときには、接続ネットNT2の電圧も接地電圧GNDになり、高電位電源電圧HVDDが上昇するときには、ツェナーダイオードZ1は、高電位電源電圧HVDDがツェナー電
圧になるまでは、高電位電源電圧HVDDラインと接続ネットNT2とを切断する。このため、外部電源の投入時など、高電位電源電圧HVDDの過渡期において、セット回路22は、ラッチ回路23の入力端子の電圧を接地電圧GNDにして、ラッチ回路23にローレベル信号を、より確実に供給することができる。従って、ローレベル信号に基づいてトランジスタP14をより確実にオンさせることができる。
・ 本実施形態では、高電位電源電圧HVDDと接続ネットNT2との間にツェナーダイオードZ1が設けられている。このツェナーダイオードZ1は、カソードからアノードにツェナー電圧VZ以上の電圧が印加された場合にも電流が流れる。本実施形態では、ツェナー電圧VZがpチャンネルのMOSトランジスタのスレッショルド電圧Vthpよりも大きく、ラッチ回路23を動作させることができる電圧であって、かつ、ラッチ回路23の耐圧以下の電圧のツェナーダイオードZ1を用いる。また、ツェナーダイオードZ1のアノードは、ラッチ回路23の2つのインバータ25,26のインバータ基準電圧ラインである接続ネットNT3に接続されている。このため、ツェナーダイオードZ1の電圧は、ラッチ回路23のインバータ25,26のローレベルの出力として用いられる。
このため、ローレベルのインバータ26の出力電圧、すなわちトランジスタP14に印加される電圧は、ツェナー電圧VZの電圧差を保ったまま、高電位電源電圧HVDDの上昇に伴って上昇する。ここで、ラッチ回路23にローレベル信号が入力される場合には、ソース端子が高電位電源電圧HVDDラインに接続されているトランジスタP14のゲート端子には、接続ネットNT3の電圧が印加される。従って、トランジスタP14のソース端子とゲート端子との電圧差を少なくできるので、ゲート耐圧が大きくないトランジスタをトランジスタP14として用いることができる。
また、ツェナー電圧VZは、トランジスタP14のスレッショルド電圧Vthpよりも大きいため、ラッチ回路23にローレベル信号が入力されている場合には、ラッチ回路23のトランジスタP14のゲート端子には、このトランジスタP14をオン状態に維持できるローレベルの電圧が供給される。従って、ツェナーダイオードZ1のアノードの電圧が上昇しても、トランジスタP14のオン状態に維持して、トランジスタP41のゲート端子に高電位電源電圧HVDDを印加することができる。
・ 本実施形態では、接続ネットNT3と接地電圧GNDラインとの間にはトランジスタP13を設けた。このトランジスタP13のソース端子は接続ネットNT3を介して接続され、トランジスタP13のゲート端子には電圧Vpが供給される。このトランジスタP13は、コンデンサC2の電荷が消費されて電圧が低くなり、接続ネットNT3の電圧が、(Vp+Vthp)になると、トランジスタP13がオンして、接続ネットNT3と接地電圧GNDラインとを接続する。これにより、ラッチ回路23の電源としてのコンデンサC2の電圧が低くなった場合には、接続ネットNT3の電圧が一定以上上昇せず、ラッチ回路23の動作電圧が確保できるので、安定して動作を行なうことができる。
・ 本実施形態では、ツェナーダイオードZ1のアノードと接続ネットNT3との間には、トランジスタN13が設けられている。トランジスタN13のソース端子は接続ネットNT3を介してトランジスタP13に接続されており、トランジスタN13のゲート端子には電圧Vpが供給される。トランジスタP13がオンする場合には、このトランジスタN13がオフする。このため、トランジスタP13がオンして、かつ電圧Vpが低くなりすぎた場合に、ツェナーダイオードZ1のアノード及びトランジスタP13を介して、高電位電源電圧HVDDラインから接地電圧GNDラインに、無駄な電流が流れることを防止することができる。
また、高電位電源電圧HVDDのノイズなどにより、ツェナーダイオードZ1のアノー
ドの電圧が、トランジスタN13,P13のゲート端子に印加される電圧Vpより高くなって、ラッチ回路23の接続ネットNT3の電圧が高くなることがある。この場合には、トランジスタP13がオンとなり、これを介して、接続ネットNT3の電圧を低下させることができる。従って、ラッチ回路23の入力端子にローレベル信号が供給されるときに、トランジスタP14がオフしない接続ネットNT3の電圧を、インバータ26から出力することができる。従って、より確実に、トランジスタP14のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。
・ 本実施形態では、入力信号用レベルシフタ回路80のトランジスタP40と、リセット回路21のトランジスタP10は、pチャンネルのMOSトランジスタであり、これらの各ソース端子は高電位電源電圧HVDDラインに接続され、これらの各ゲート端子には高電位イネーブル信号E2及び高電位ディセーブル信号D2がそれぞれ供給される。このため、トランジスタP10は、トランジスタP40のオン/オフに同期してオフ/オンを行なう。トランジスタP40が動作を行なうと、リセット回路21はハイレベル信号をラッチ回路23に供給するため、トランジスタP41をオフして、ハイインピーダンス保持回路20からの高電位電源電圧HVDDの印加を停止する。従って、ハイインピーダンス状態を維持するトランジスタP40が動作すると、同期してハイインピーダンス保持回路20からの高電位電源電圧HVDDの印加を停止することができる。
・ 本実施形態では、トランジスタP10と並列にトランジスタP11が設けられており、このトランジスタP11のゲート端子には高電位イネーブル信号E2が供給される。従って、高電位ディセーブル信号D2がローレベルになってトランジスタP10がオンする前に、トランジスタN10,N11がオフした場合には、トランジスタP11を介して、接続ネットNT1の電位を上昇させることができる。このため、電源投入後に電圧が十分に立ち上がった後には、リセット回路21は、トランジスタP11を用いて、トランジスタP10のオンよりも早くリセットを行なうことができるので、トランジスタP14のリセットの動作遅延時間を短くすることができる。
・ 本実施形態では、リセット回路21において、高電位イネーブル信号E2がゲート端子に供給されるトランジスタP11と、接続ネットNT2との間に、トランジスタP12を設けた。このため、高電位イネーブル信号E2が変動して一時的に高くなった場合でも、高電位電源電圧HVDDが電圧Vpよりも高くない場合には、リセット回路21からハイレベル信号がラッチ回路23に供給されない。このため、ラッチ回路23のトランジスタP14がオンに切り換わる可能性をより低減することができるので、レベルシフタ回路10のハイインピーダンス状態をより確実に確保することができる。
・ 本実施形態では、トランジスタP12のソース端子は、並列に設けられたトランジスタP10,P11を介して高電位電源電圧HVDDラインに接続され、直列にトランジスタN10,N11を介して接地電圧GNDラインに接続されている。トランジスタP10,P11,N10,N11のそれぞれのゲート端子には、高電位ディセーブル信号D2、高電位イネーブル信号E2、出力イネーブル信号E1及び出力ディセーブル信号D1が供給される。このため、これらの信号E1,E2,D1,D2が中間値となる場合には、トランジスタP10,P11が不完全な状態に、またトランジスタN10,N11が弱いオン状態(高抵抗状態)になる。この場合、トランジスタP10,P11よりもトランジスタN10,N11を介して電流が流れ、接続ネットNT1の電位が押し下げられる。これにより、トランジスタP12のソース端子の電圧が高くなることにより、リセット動作を行なうタイミングでない場合にトランジスタP12がオン状態になる可能性を低くすることができる。
・ 本実施形態では、トランジスタN13のソース端子と高電位電源電圧HVDDとの
間にコンデンサC2を設けた。このため、ノイズや電流の変化によるラッチ回路23の接続ネットNT3の電圧の安定を図ることができる。
また、上記実施形態は以下のように変更してもよい。
○ 上記実施形態では、セット回路22のツェナーダイオードZ1のアノードと接続ネットNT3との間にトランジスタN13を設け、接続ネットNT3と接地電圧GNDラインとの間にトランジスタP13を設けた。これに限らず、接続ネットNT3の電圧が、インバータ26の出力となってトランジスタP14のゲート端子に印加されても、このトランジスタP14をオフさせない範囲で変動する場合には、これらを省略してもよい。この場合には、セット回路22の構成を簡素化することができる。
○ 上記実施形態では、接続ネットNT2と接地電圧GNDラインとの間、接続ネットNT3と高電位電源電圧HVDDラインとの間に、それぞれコンデンサC1,C2を設けた。接続ネットNT2,NT3の電圧が変化しない場合には、これらコンデンサC1,C2を省略してもよい。この場合にも、セット回路22の構成を簡素化することができる。
○ 上記実施形態では、セット回路22において、高電位電源電圧HVDDの上昇に伴って、接続ネットNT2,NT3の電圧も上昇させるために、所定のツェナー電圧VZのツェナーダイオードZ1を用いた。これに限らず、耐圧の大きいトランジスタをトランジスタP14として用いる場合には、接続ネットNT2,NT3の電圧を上昇させなくてもよい。この場合、接続ネットNT2,NT3がより大きな変動をしても、トランジスタP14をオンさせ難いので、例えば電圧変動を吸収するためコンデンサC1,C2を省略してもよい。
○ 上記実施形態では、リリース手段としてツェナーダイオードZ1を用いた。これに限らず、リリース手段は、高電位電源電圧ラインとラッチ手段の入力端子とを必要に応じてリリースできるものであれば、他の構成を用いることができる。例えば複数のダイオードやトランジスタを直列に接続した構成などを用いてもよい。また、上記実施形態では、リリース手段としてのツェナーダイオードZ1や電圧発生手段としてのコンデンサC1,C2はセット回路22の一部に設けた。これらリリース手段や電圧発生手段は、セット回路22内に限らず、ラッチ回路23に内蔵してもよいし、ハイインピーダンス保持回路20以外に設けてもよい。
○ 上記実施形態では、コンデンサC1の静電容量は、コンデンサC2の静電容量に比べて十分に大きい場合を想定した。実際の動作に影響しない程度であれば、コンデンサC2の静電容量を大きくしてもよい。この場合には、時間t5において、コンデンサC2の両端の電圧は、コンデンサC1,C2の静電容量比に従って上昇する。
○ 上記実施形態では、ラッチ回路23において、インバータ25の入力端子とインバータ26の出力端子とに接続する抵抗素子R1を設けた。これに代えて、ラッチ回路23の機能を損ねない範囲であれば、抵抗素子R1を省略して、インバータ25の入力端子とインバータ26の出力端子とを接続してもよい。
○ 上記実施形態において、より確実にハイインピーダンス状態を保持するために、トランジスタN38のソース端子とトランジスタN36のドレイン端子との間に、トランジスタN37を設けた。これに限らず、トランジスタP41,N41がオンしたときに、それらのゲート端子の電圧を高くするための素子であれば、他の素子、例えばnチャンネルMOSトランジスタとpチャンネルMOSトランジスタで構成されるアナログスイッチを用いてもよい。
本発明のレベルシフタ回路の配線回路図。 本発明の要部であるハイインピーダンス保持回路の拡大配線図。 本発明のレベルシフタ回路における電圧−時間の変化図。 従来技術におけるレベルシフタ回路の配線回路図。
符号の説明
C1,C2…電圧発生手段を構成するコンデンサ、D1…出力ディセーブル信号、D2…高電位ディセーブル信号、E1…出力イネーブル信号、E2…高電位イネーブル信号、GND…基準電圧としての接地電圧、HVDD…高電位電源電圧、N10,N11…補償素子としてのトランジスタ、N12…第1切換素子としてのトランジスタ、N13…第4切換素子としてのトランジスタ、N40…第2スイッチ素子としてのトランジスタ、N41…第2出力制御素子としてのトランジスタ、P10…リセット制御素子としてのトランジスタ、P11…第2リセット制御素子としてのトランジスタ、P12…第2切換素子としてのトランジスタ、P13…第3切換素子としてのトランジスタ、P14…第3スイッチ素子としてのトランジスタ、P40…第1スイッチ素子としてのトランジスタ、P41…第1出力制御素子としてのトランジスタ、R1…抵抗素子、VIN…入力電圧、VOUT…出力電圧、Vthn,Vthp…スレッショルド電圧、VZ…ツェナー電圧、Z1…リリース手段としてのツェナーダイオード、10…レベルシフタ回路、20…ハイインピーダンス保持手段としてのハイインピーダンス保持回路、21…リセット手段としてのリセット回路、22…セット手段としてのセット回路、23…ラッチ手段としてのラッチ回路、25,26…インバータ、50…イネーブル信号用レベルシフタ回路、80…入力信号用レベルシフタ回路部。

Claims (9)

  1. 出力端子と高電位電源電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第1出力制御素子と、
    出力端子と基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第2出力制御素子と、
    前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとの接続を、入力信号に応じた出力を行なうための出力イネーブル信号に応じて制御する第1スイッチ素子と、
    前記第2出力制御素子のゲート端子と前記基準電圧ラインとの接続を、ハイインピーダンス状態にするための出力ディセーブル信号に応じて制御する第2スイッチ素子とを備え、
    出力イネーブル信号がハイレベルで入力信号がハイレベルのときには、この入力信号の電圧よりも高い電圧を前記出力端子から出力するレベルシフタ回路であって、
    前記高電位電源電圧が前記第1出力制御素子のスレッショルド電圧を超えるときには、前記第1出力制御素子のゲート端子に前記高電位電源電圧を印加するために動作するセット手段と、
    前記第1スイッチ素子が制御を開始したときには、前記第1出力制御素子のゲート端子への前記高電位電源電圧の印加を停止するリセット手段と
    を備えたハイインピーダンス保持手段を設けたことを特徴とするレベルシフタ回路。
  2. 前記ハイインピーダンス保持手段は、
    前記高電位電源電圧ラインと前記第1出力制御素子のゲート端子との間に設けられたpチャンネルMOSトランジスタの第3スイッチ素子と、直列に接続された2つのインバータと、これらインバータに対して並列に配置された抵抗素子とを備え、この抵抗素子が接続されているインバータの出力端子が、前記第3スイッチ素子のゲート端子に接続されているラッチ手段を有し、
    前記セット手段は、このラッチ手段にローレベル信号を供給して、前記第3スイッチ素子をオンするとともに、前記リセット手段は、前記ラッチ手段にハイレベル信号を供給して、前記第3スイッチ素子をオフすることを特徴とする請求項1に記載のレベルシフタ回路。
  3. 前記ラッチ手段に電源を供給し、このラッチ手段の入力端子の電圧を電源の立ち上がり時にはローレベルの電圧に維持する電圧発生手段と、
    前記高電位電源電圧ラインの電圧が、前記ラッチ手段の2つのインバータのインバータ基準電圧ラインの電圧よりも高い場合には、前記インバータ基準電圧ラインに電流を流さず、前記高電位電源電圧ラインの電圧が、前記インバータ基準電圧ラインの電圧よりも低い場合には、前記高電位電源電圧ラインに電流を流すリリース手段とを更に備え、
    前記セット手段は、このリリース手段と前記ラッチ手段の入力端子との間に、定常時に一定の電圧が印加されるゲート端子が接続されたnチャンネルMOSトランジスタからなる第1切換素子を備え、
    前記リセット手段は、pチャンネルMOSトランジスタからなる第2切換素子を更に備え、
    この第2切換素子のドレイン端子は前記ラッチ手段の前記入力端子に接続され、このゲート端子には前記一定の電圧が印加されることを特徴とする請求項2に記載のレベルシフタ回路。
  4. 前記リリース手段はツェナーダイオードであり、
    このツェナーダイオードのツェナー電圧は、前記第3スイッチ素子のスレッショルド電圧よりも大きく、かつ高電位電源電圧よりも小さく設定されており、
    前記リリース手段の前記第1切換素子に接続される端子は、前記インバータ基準電圧ラ
    インに接続されていることを特徴とする請求項3に記載のレベルシフタ回路。
  5. 前記インバータ基準電圧ラインと前記基準電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第3切換素子を更に備え、
    この第3切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項4に記載のレベルシフタ回路。
  6. 前記第1切換素子に接続される前記リリース手段の端子と前記インバータ基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第4切換素子を更に備え、
    この第4切換素子のソース端子は、前記ラッチ手段の入力端子に接続されており、この第4切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項5に記載のレベルシフタ回路。
  7. 前記第1スイッチ素子のゲート端子には、出力イネーブル信号がローレベルのときはローレベルの電圧になり、出力イネーブル信号がハイレベルのときは出力イネーブル信号よりも高電圧のハイレベルの電圧になる高電位イネーブル信号が供給されており、
    この第1スイッチ素子は、前記高電位イネーブル信号が定常時におけるローレベル信号の電圧を出力したときに、前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとを接続し、
    前記リセット手段は、pチャンネルのMOSトランジスタのリセット制御素子を更に備え、
    このリセット制御素子は、このソース端子が前記高電位電源電圧ラインに接続され、このドレイン端子が前記ラッチ手段の入力端子に接続され、このゲート端子には前記高電位イネーブル信号の反転信号である高電位ディセーブル信号が供給されることを特徴とする請求項3〜6のいずれか1項に記載のレベルシフタ回路。
  8. 前記リセット手段は、前記リセット制御素子と並列に設けられた第2リセット制御素子を備え、
    この第2リセット制御素子のゲート端子には前記高電位イネーブル信号が供給されることを特徴とする請求項7に記載のレベルシフタ回路。
  9. 前記リセット制御素子のドレイン端子及び前記第2リセット制御素子のドレイン端子が、相互に接続されているとともに、これらドレイン端子を前記基準電圧ラインに接続させるために、nチャンネルMOSトランジスタからなる2つの補償素子が、前記ドレイン端子と前記基準電圧ラインとの間に直列に設けられており、
    前記補償素子のそれぞれのゲート端子には、出力イネーブル信号及びこの出力イネーブル信号の反転信号である出力ディセーブル信号が供給されることを特徴とする請求項8に記載のレベルシフタ回路。
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