JP2008099203A - レベルシフタ回路 - Google Patents
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Abstract
【解決手段】高電位電源電圧HVDDが立ち上がると、セット回路22によってラッチ回路23がローレベルに設定される。高電位電源電圧HVDDがスレッショルド電圧を超えると、ラッチ回路23のpチャンネルMOSトランジスタがオンして、接続ノードPGを介してトランジスタP41のゲート端子に高電位電源電圧HVDDを印加する。トランジスタP41のゲート端子にドレイン端子が接続されているトランジスタP40のゲート端子に供給される高電位イネーブル信号E2がハイレベル信号時の正常電圧まで立ち上がると、リセット回路21はラッチ回路23にハイレベル信号を供給して、接続ノードPGを介してのトランジスタP41のゲート端子への印加を停止する。
【選択図】図1
Description
図4に示すように、入力電圧VINが印加されるレベルシフタ回路100の入力端子は、入力信号用レベルシフタ回路30のトランジスタN31のゲート端子、インバータ33の入力端子及びトランジスタN36のゲート端子に接続されている。
ランジスタP32のゲート端子が接続されている。また、トランジスタP32のドレイン端子には、トランジスタP35のソース端子及びトランジスタP31のゲート端子が接続されている。更に、このトランジスタP32のドレイン端子には、トランジスタP36のゲート端子が接続されている。
図4に示すように、出力イネーブル信号E1は、イネーブル信号用レベルシフタ回路50のトランジスタN51のゲート端子及びインバータ53の入力端子に供給される。
出力制御素子のゲート端子への高電位電源電圧の印加を停止する。このため、これ以降は、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を行なうことができる。
第2切換素子が切り換わるときには、第1切換素子が切り換わって、リリース手段はラッチ手段の入力端子から切断される。このため、ラッチ手段の入力端子にリセット手段からハイレベル信号が供給されるときには、リリース手段を介して電流が流れないので、消費電流を少なくしてラッチ手段にハイレベル信号を供給することができる。
れるときに、第3スイッチ素子がオフしないインバータ基準電圧を、ラッチ手段のインバータから出力することができる。従って、より確実に、第3スイッチ素子のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。
作を行なうタイミングでない場合に、ハイインピーダンス保持手段がリセットすることを回避することができる。
入力信号用レベルシフタ回路80は、図4に示した従来技術の入力信号用レベルシフタ回路30とほぼ同じ構成を有している。本実施形態の入力信号用レベルシフタ回路80が、従来技術の入力信号用レベルシフタ回路30と異なる点は、トランジスタP41のゲート端子に接続ノードPGが設けられている点である。この接続ノードPGには、ハイインピーダンス保持手段としてのハイインピーダンス保持回路20の出力端子が接続される。この接続ノードPGについては、後述のハイインピーダンス保持回路20において説明する。
(ハイインピーダンス保持回路20)
次に、本発明に係わるハイインピーダンス保持回路20について、図2を用いて説明する。このハイインピーダンス保持回路20は、外部電源の投入時の過渡期においてもレベルシフタ回路10のハイインピーダンス状態を維持するために、トランジスタP41のゲート端子に接続されている接続ノードPGの電圧を制御する。
リセット回路21は、直列に接続されたトランジスタP11及びトランジスタP12を含んで構成されている。トランジスタP11,P12は、pチャンネルのMOSトランジスタである。
P12がリセット状態でオンになるまで、トランジスタP12のソース端子の電圧が高くならないようにしている。ここで、リセット状態とは、イネーブル信号用レベルシフタ回路50が通常の動作を行なって、「高電位電源電圧HVDD−電圧Vp」がスレッショルド電圧Vthpよりも高くなってトランジスタP12がオンする状態をいう。
セット回路22は、トランジスタN12、トランジスタN13及びトランジスタP13を含んで構成されている。トランジスタN12,N13は、nチャンネルのMOSトランジスタであり、それぞれ第1切換素子、第4切換素子として機能する。トランジスタP13は、pチャンネルのMOSトランジスタであり、第3切換素子として機能する。
ゲート端子と同様に供給される。このため、トランジスタN13は、電圧Vpと接続ネットNT3と関係から、トランジスタN13,P13の一方のみがオン状態に切り換わることになる。
ラッチ回路23は、直列に接続された2つのインバータ25,26と抵抗素子R1と、第3スイッチ素子としてのトランジスタP14とから構成されている。インバータ25の入力端子は、ラッチ回路23の入力端子であって、接続ネットNT2に接続されている。このインバータ25の出力端子は、インバータ26の入力端子に接続されている。これらインバータ25,26は、インバータ駆動電圧ラインとしての高電位電源電圧HVDDラインと、インバータ基準電圧ラインとしての接続ネットNT3に接続されている。すなわち、インバータ25,26は、ハイレベル信号を出力する場合には高電位電源電圧HVDDを用い、ローレベル信号を出力する場合には接続ネットNT3の電圧を用いる。
更に、このインバータ26の出力端子は、第3スイッチ素子としてのトランジスタP14のゲート端子に接続されている。なお、このインバータ26の出力端子とトランジスタP14のゲート端子との接続を図2において接続ネットNT4として示す。トランジスタP14は、pチャンネルのMOSトランジスタであり、そのソース端子は高電位電源電圧HVDDラインに接続されている。このトランジスタP14のドレイン端子が、接続ノードPGとなって、上述した入力信号用レベルシフタ回路80のトランジスタP41のゲート端子に接続される。
次に、上述した構成を有するレベルシフタ回路10の電源投入時の動作について、図3を用いて説明する。本実施形態では、レベルシフタ回路10に用いたnチャンネルのMOSトランジスタ(N10〜N13,N31,N32,N34〜N38,N40〜N42,N51,N52,N54,N55)は、同じスレッショルド電圧Vthnである場合を想定する。また、レベルシフタ回路10に用いたpチャンネルのMOSトランジスタ(P10〜P14,P31,P32,P34〜P36,P38,P40〜P42,P51,P52,P54,P55)も、同じスレッショルド電圧Vthpである場合を想定する。更に、本実施形態で用いられるインバータ25,26,33,53は、電源端子と基準電圧接続端子との電位差がスレッショルド電圧Vthp,Vthnのうちどちらか大きいほうを超えた場合に動作し、これらスレッショルド電圧を合計した電圧(Vthp+Vthn)以上となったときに、本来の動作を行なう。また、本実施形態では、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpは、nチャンネルのMOSトランジスタのスレッショルド電圧Vthnよりも、やや高いと仮定する。
されて電圧が低下した場合には、高電位電源電圧HVDDが低下して0Vになる。この場合、高電位電源電圧HVDDと電圧Vp間の電荷により、電圧Vpは、高電位電源電圧HVDDとの間で所定の電位差を維持しながら低下し、最終的に0V程度になる。この過程で、高電位イネーブル信号E2又は高電位ディセーブル信号D2の電圧は、「電圧Vp+スレッショルド電圧Vthp」よりも降下すると、トランジスタ(P55又はP54)がオフする。なお、初期状態である高電位電源電圧HVDDが0Vのとき、トランジスタN41のゲート端子からは、このトランジスタN41がオフする程度には電荷が引き抜かれているものとする。
その後、時間t1において、高電位電源電圧HVDDがnチャンネルのMOSトランジスタのスレッショルド電圧Vthnになる。このとき、入力電圧VIN、低電位電源電圧VDDなども、スレッショルド電圧Vthnになる。
作電圧よりも低いため、インバータ53は動作しない。従って、トランジスタN52はオフしたままであり、出力ディセーブル信号D1は出力されない。このため、この出力ディセーブル信号D1がゲート端子に入力されているトランジスタN40は、オフ状態のままになる。更に、出力イネーブル信号E1がローレベルであるため、トランジスタN37もオフ状態のままになる。
次に、時間t2において、高電位電源電圧HVDDが、pチャンネルのMOSトランジスタのスレッショルド電圧Vthpになる。このとき、低電位電源電圧VDD及び電圧Vpなどもスレッショルド電圧Vthpになる。
トランジスタP14のソース端子には高電位電源電圧HVDDは供給されているため、トランジスタP14はオンする。従って、トランジスタP14のドレイン端子に接続される接続ノードPGの電圧は、高電位電源電圧HVDDと同じになる。この結果、入力信号用レベルシフタ回路80のトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP41はオフ状態を維持して、レベルシフタ回路10はハイインピーダンス状態を維持する。
上述したように、初期状態では、トランジスタP51,P52,P10,P11は、オフ状態又は弱いオン状態(高抵抗状態)になっている。そして、高電位電源電圧HVDDと同じ立ち上がりスピードで上昇する低電位電源電圧VDDが、スレッショルド電圧Vthp,Vthnのうち大きいほうを超えない場合には、出力イネーブル信号E1及び出力ディセーブル信号D1の電圧もハイレベルとローレベルの中間的な電圧(スレッショルド電圧Vthp程度)になっている。このため、トランジスタN10,N11が弱いオンになる。ここで、接続ネットNT1が、「電圧Vp+スレッショルド電圧Vthp」よりも小さい場合には、トランジスタP10,P11のリーク電流が、トランジスタN10,N11を介して流れ、接続ネットNT1の電位を押し下げる。
その後、時間t3において、高電位電源電圧HVDDや低電位電源電圧VDDが、スレッショルド電圧Vthnとスレッショルド電圧Vthpとを足し合わせた電圧になる。本実施形態の構成においては、コンデンサC1の静電容量はコンデンサC2に比べて十分に大きく、接続ネットNT3の電圧は0Vに維持されているため、ラッチ回路23のインバータ25,26がオンする。更に、インバータ25の入力端子に接続される接続ネットNT2も0Vであるため、ラッチ回路23には、ローレベルの信号が入力されることになる。従って、インバータ26の出力端子、すなわち接続ネットNT4の電圧は、接続ネットNT3の電圧(0V)となり、トランジスタP14はオン状態を維持する。これにより、接続ノードPGの電圧は高電位電源電圧HVDDと同じ電圧に維持されるため、トランジスタP41はオフ状態を維持する。
電圧は接地電圧GNDとなる。これにより、トランジスタN41のゲート端子には接地電圧GNDが印加されて、トランジスタN41はオフ状態を維持する。
なお、この時間t3においては、インバータ53の出力がゲート端子に供給されるトランジスタN52はオンする。しかし、このトランジスタN52に接続されているトランジスタN55は、ゲート端子に印加される電圧Vnがスレッショルド電圧Vthnよりも低いため、オフ状態のままである。
その後、時間t4において、電圧Vnがスレッショルド電圧Vthnを超えると、トランジスタN34,N35,N38,N42,N54,N55は、そのソース端子が0Vであればオンする。このとき、出力ディセーブル信号D1がゲート端子に供給されて、トランジスタN40がオンとなっている。このため、トランジスタN41のゲート端子には接地電圧GNDが印加されるので、トランジスタN41はオフ状態を維持する。また、ハイインピーダンス保持回路20には電圧Vnが用いられていないため、接続ノードPGの電圧は変化せず、トランジスタP41はオフ状態を維持する。このため、トランジスタN42のオン/オフに関係なく、レベルシフタ回路10はハイインピーダンス状態の出力を維持する。
次に、時間t5において、高電位電源電圧HVDDがツェナー電圧VZ以上になると、ツェナーダイオードZ1のカソードからアノードに電流が流れる。このとき、トランジスタN12,N13は既にオンしているため、トランジスタN12,N13のドレイン端子からソース端子に電流が流れる。
ある接続ネットNT3の電圧も上昇しているため、ラッチ回路23の入力端子にはローレベルの信号が入力されていることになる。従って、インバータ26は、ローレベル信号を出力し、接続ネットNT4の電圧は接続ネットNT3の電圧になる。この接続ネットNT3の電圧は、高電位電源電圧HVDDからスレッショルド電圧Vthp分低下した電圧よりも低いため、トランジスタP14はオン状態を維持し、接続ノードPGの電圧は高電位電源電圧HVDDを維持する。これにより、トランジスタP41はオフ状態を維持する。このとき、トランジスタN40はオン状態を維持しているため、トランジスタN41がオフ状態を維持する。この結果、レベルシフタ回路10は、ハイインピーダンス状態を維持する。
電圧Vpがオーバーシュートした後に低下して、時間t6において、切換電圧Vthpgになった場合を想定する。この場合、電圧Vpがゲート端子に印加されるトランジスタP12,P13,P34,P35,P38,P42,P54,P55は、そのソース端子が高電位電源電圧HVDDであれば、オンする。
その後、高電位電源電圧HVDDが一定の電圧に到達すると、接続ネットNT2,NT3の電圧も一定値になる。この場合、ツェナーダイオードZ1のアノードの電圧は、切換電圧Vthpgよりも低い電圧であるので、ラッチ回路23の動作に変化はない。従って、トランジスタP14はオン状態を維持し、トランジスタN41,P41はオフ状態を維持するので、レベルシフタ回路10は、ハイインピーダンス状態の出力を維持する。
そして、時間t7において、高電位イネーブル信号E2の電圧が低下してトランジスタP51の切換電圧Vthpgになったとする。これにより、トランジスタP51がオン状態となり、これ以降、高電位イネーブル信号E2及び高電位ディセーブル信号D2は、それぞれ定常値で、出力イネーブル信号E1に基づくローレベルの信号又はハイレベルの信号を入力信号用レベルシフタ回路80に供給する。従って、トランジスタP40がオンになり、トランジスタP41のゲート端子には高電位電源電圧HVDDが印加されて、トランジスタP41はオフ状態を維持する。
その後、時間t8において、接続ネットNT2の電圧が切換電圧Vthpgを超える。これにより、ラッチ回路23のインバータ25には、ハイレベル信号が供給されることになる。このため、インバータ25は、インバータ26に対してローレベル信号を供給し、インバータ26は、トランジスタP14のゲート端子に対してハイレベル信号を供給する。ここで、インバータ26は、ハイレベル信号として高電位電源電圧HVDDを用いる。このため、トランジスタP14のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP14がオフになり、接続ノードPGは、高電位電源電圧HVDDラインと遮断される。
この場合、ハイインピーダンス状態にならないように、出力イネーブル信号がハイレベルに設定される。具体的には、出力イネーブル信号E1がハイレベルの低電位電源電圧VDDにされる。これにより、イネーブル信号用レベルシフタ回路50において、高電位イネーブル信号E2はハイレベルの高電位電源電圧HVDDになり、出力ディセーブル信号D1はローレベルの接地電圧GNDになり、高電位ディセーブル信号D2はローレベルの電圧(=「電圧Vp+スレッショルド電圧Vthp」)になる。
、トランジスタP32はオフする。
ここで、トランジスタP36,P38がオンしているため、トランジスタN37のドレイン端子の電圧(=トランジスタN38のソース端子の電圧)は、「電圧Vn−スレッショルド電圧Vthn」である。そして、トランジスタN37のゲート端子にはハイレベルの低電位電源電圧VDDである出力イネーブル信号E1が供給されるので、トランジスタN37はオンする。この結果、トランジスタN37のソース端子の電圧は、トランジスタP41を十分にオンできる電圧(「低電位電源電圧VDD−スレッショルド電圧Vthn」)になる。なお、このとき、出力ディセーブル信号D1がローレベルの接地電圧GNDであるため、トランジスタN40はオフ状態になる。
この場合、ローレベルの信号出力を行なう場合と同様に、ハイインピーダンス状態にしないために、出力イネーブル信号E1がハイレベルに設定される。そして、入力信号がハイレベルに設定される。具体的には、入力電圧VINがハイレベルの低電位電源電圧VDDにされる。このため、トランジスタN31はオンする。また、インバータ33からの出力がローレベルの接地電圧GNDになるため、トランジスタN32はオフする。
次に、ハイインピーダンス状態について説明する。この場合、出力イネーブル信号E1がローレベルに設定される。具体的には、出力イネーブル信号E1はローレベルの接地電圧GNDにされる。これにより、イネーブル信号用レベルシフタ回路50において、高電位イネーブル信号E2はローレベルの「電圧Vp+スレッショルド電圧Vthp」になり、出力ディセーブル信号D1はハイレベルの低電位電源電圧VDDになり、高電位ディセーブル信号D2は、ハイレベルの高電位電源電圧HVDDになる。
すなわち、ハイインピーダンス状態のときには、トランジスタP40,N40がオン状態である。このため、トランジスタP41,N41のゲート端子のそれぞれに接続されたトランジスタP36,N36が入力電圧VINに応じてオン/オフしても、ハイインピーダンス状態を維持することができる。
・ 本実施形態では、高電位電源電圧HVDDラインと出力端子との間のトランジスタP41のゲート端子は、接続ノードPGを介して、ハイインピーダンス保持回路20からの電圧が印加される。このハイインピーダンス保持回路20は、電源投入時など、高電位イネーブル信号E2及び高電位ディセーブル信号D2が正常動作の信号を生成せず、信号E2,D2が高電位電源電圧HVDDに近い場合にラッチ回路23をセットするセット回路22を備える。更に、このハイインピーダンス保持回路20は、イネーブル信号用レベルシフタ回路50が通常の動作を行ない、高電位イネーブル信号E2又は高電位ディセーブル信号D2がローレベルになった場合に、ラッチ回路23をリセットするリセット回路21とを備える。高電位電源電圧HVDDが、pチャンネルのMOSトランジスタのスレッショルド電圧Vthp以上になると、ラッチ回路23のトランジスタP14のゲート端
子は0Vであるので、トランジスタP14がオンする。この結果、入力信号用レベルシフタ回路80のトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。これにより、トランジスタP41はオフ状態を維持して、レベルシフタ回路10はハイインピーダンス状態を維持する。従って、外部電源の投入時などの過渡期において、高電位電源電圧HVDDがまだ十分に上昇していなくても、トランジスタP40をオフ状態に維持できるので、ハイインピーダンス状態をより確実に維持することができる。また、トランジスタP41をオフさせるために、このトランジスタP41のゲート端子には、高電位電源電圧HVDDが印加される。このため、トランジスタP41のソース端子及びゲート端子には同じ高電位電源電位が印加されるので、消費電力を抑えることができる。
圧になるまでは、高電位電源電圧HVDDラインと接続ネットNT2とを切断する。このため、外部電源の投入時など、高電位電源電圧HVDDの過渡期において、セット回路22は、ラッチ回路23の入力端子の電圧を接地電圧GNDにして、ラッチ回路23にローレベル信号を、より確実に供給することができる。従って、ローレベル信号に基づいてトランジスタP14をより確実にオンさせることができる。
ドの電圧が、トランジスタN13,P13のゲート端子に印加される電圧Vpより高くなって、ラッチ回路23の接続ネットNT3の電圧が高くなることがある。この場合には、トランジスタP13がオンとなり、これを介して、接続ネットNT3の電圧を低下させることができる。従って、ラッチ回路23の入力端子にローレベル信号が供給されるときに、トランジスタP14がオフしない接続ネットNT3の電圧を、インバータ26から出力することができる。従って、より確実に、トランジスタP14のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。
間にコンデンサC2を設けた。このため、ノイズや電流の変化によるラッチ回路23の接続ネットNT3の電圧の安定を図ることができる。
○ 上記実施形態では、セット回路22のツェナーダイオードZ1のアノードと接続ネットNT3との間にトランジスタN13を設け、接続ネットNT3と接地電圧GNDラインとの間にトランジスタP13を設けた。これに限らず、接続ネットNT3の電圧が、インバータ26の出力となってトランジスタP14のゲート端子に印加されても、このトランジスタP14をオフさせない範囲で変動する場合には、これらを省略してもよい。この場合には、セット回路22の構成を簡素化することができる。
Claims (9)
- 出力端子と高電位電源電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第1出力制御素子と、
出力端子と基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第2出力制御素子と、
前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとの接続を、入力信号に応じた出力を行なうための出力イネーブル信号に応じて制御する第1スイッチ素子と、
前記第2出力制御素子のゲート端子と前記基準電圧ラインとの接続を、ハイインピーダンス状態にするための出力ディセーブル信号に応じて制御する第2スイッチ素子とを備え、
出力イネーブル信号がハイレベルで入力信号がハイレベルのときには、この入力信号の電圧よりも高い電圧を前記出力端子から出力するレベルシフタ回路であって、
前記高電位電源電圧が前記第1出力制御素子のスレッショルド電圧を超えるときには、前記第1出力制御素子のゲート端子に前記高電位電源電圧を印加するために動作するセット手段と、
前記第1スイッチ素子が制御を開始したときには、前記第1出力制御素子のゲート端子への前記高電位電源電圧の印加を停止するリセット手段と
を備えたハイインピーダンス保持手段を設けたことを特徴とするレベルシフタ回路。 - 前記ハイインピーダンス保持手段は、
前記高電位電源電圧ラインと前記第1出力制御素子のゲート端子との間に設けられたpチャンネルMOSトランジスタの第3スイッチ素子と、直列に接続された2つのインバータと、これらインバータに対して並列に配置された抵抗素子とを備え、この抵抗素子が接続されているインバータの出力端子が、前記第3スイッチ素子のゲート端子に接続されているラッチ手段を有し、
前記セット手段は、このラッチ手段にローレベル信号を供給して、前記第3スイッチ素子をオンするとともに、前記リセット手段は、前記ラッチ手段にハイレベル信号を供給して、前記第3スイッチ素子をオフすることを特徴とする請求項1に記載のレベルシフタ回路。 - 前記ラッチ手段に電源を供給し、このラッチ手段の入力端子の電圧を電源の立ち上がり時にはローレベルの電圧に維持する電圧発生手段と、
前記高電位電源電圧ラインの電圧が、前記ラッチ手段の2つのインバータのインバータ基準電圧ラインの電圧よりも高い場合には、前記インバータ基準電圧ラインに電流を流さず、前記高電位電源電圧ラインの電圧が、前記インバータ基準電圧ラインの電圧よりも低い場合には、前記高電位電源電圧ラインに電流を流すリリース手段とを更に備え、
前記セット手段は、このリリース手段と前記ラッチ手段の入力端子との間に、定常時に一定の電圧が印加されるゲート端子が接続されたnチャンネルMOSトランジスタからなる第1切換素子を備え、
前記リセット手段は、pチャンネルMOSトランジスタからなる第2切換素子を更に備え、
この第2切換素子のドレイン端子は前記ラッチ手段の前記入力端子に接続され、このゲート端子には前記一定の電圧が印加されることを特徴とする請求項2に記載のレベルシフタ回路。 - 前記リリース手段はツェナーダイオードであり、
このツェナーダイオードのツェナー電圧は、前記第3スイッチ素子のスレッショルド電圧よりも大きく、かつ高電位電源電圧よりも小さく設定されており、
前記リリース手段の前記第1切換素子に接続される端子は、前記インバータ基準電圧ラ
インに接続されていることを特徴とする請求項3に記載のレベルシフタ回路。 - 前記インバータ基準電圧ラインと前記基準電圧ラインとの間に設けられたpチャンネルMOSトランジスタからなる第3切換素子を更に備え、
この第3切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項4に記載のレベルシフタ回路。 - 前記第1切換素子に接続される前記リリース手段の端子と前記インバータ基準電圧ラインとの間に設けられたnチャンネルMOSトランジスタからなる第4切換素子を更に備え、
この第4切換素子のソース端子は、前記ラッチ手段の入力端子に接続されており、この第4切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項5に記載のレベルシフタ回路。 - 前記第1スイッチ素子のゲート端子には、出力イネーブル信号がローレベルのときはローレベルの電圧になり、出力イネーブル信号がハイレベルのときは出力イネーブル信号よりも高電圧のハイレベルの電圧になる高電位イネーブル信号が供給されており、
この第1スイッチ素子は、前記高電位イネーブル信号が定常時におけるローレベル信号の電圧を出力したときに、前記第1出力制御素子のゲート端子と前記高電位電源電圧ラインとを接続し、
前記リセット手段は、pチャンネルのMOSトランジスタのリセット制御素子を更に備え、
このリセット制御素子は、このソース端子が前記高電位電源電圧ラインに接続され、このドレイン端子が前記ラッチ手段の入力端子に接続され、このゲート端子には前記高電位イネーブル信号の反転信号である高電位ディセーブル信号が供給されることを特徴とする請求項3〜6のいずれか1項に記載のレベルシフタ回路。 - 前記リセット手段は、前記リセット制御素子と並列に設けられた第2リセット制御素子を備え、
この第2リセット制御素子のゲート端子には前記高電位イネーブル信号が供給されることを特徴とする請求項7に記載のレベルシフタ回路。 - 前記リセット制御素子のドレイン端子及び前記第2リセット制御素子のドレイン端子が、相互に接続されているとともに、これらドレイン端子を前記基準電圧ラインに接続させるために、nチャンネルMOSトランジスタからなる2つの補償素子が、前記ドレイン端子と前記基準電圧ラインとの間に直列に設けられており、
前記補償素子のそれぞれのゲート端子には、出力イネーブル信号及びこの出力イネーブル信号の反転信号である出力ディセーブル信号が供給されることを特徴とする請求項8に記載のレベルシフタ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006281811A JP4939895B2 (ja) | 2006-10-16 | 2006-10-16 | レベルシフタ回路 |
US11/867,006 US7382158B2 (en) | 2006-10-16 | 2007-10-04 | Level shifter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006281811A JP4939895B2 (ja) | 2006-10-16 | 2006-10-16 | レベルシフタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008099203A true JP2008099203A (ja) | 2008-04-24 |
JP4939895B2 JP4939895B2 (ja) | 2012-05-30 |
Family
ID=39302533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006281811A Expired - Fee Related JP4939895B2 (ja) | 2006-10-16 | 2006-10-16 | レベルシフタ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7382158B2 (ja) |
JP (1) | JP4939895B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7560970B2 (en) * | 2007-08-08 | 2009-07-14 | Freescale Semiconductor, Inc. | Level shifter |
US7622954B2 (en) * | 2008-02-26 | 2009-11-24 | Standard Microsystems Corporation | Level shifter with memory interfacing two supply domains |
US8198916B2 (en) | 2010-08-30 | 2012-06-12 | Freescale Semiconductor, Inc. | Digital signal voltage level shifter |
US8643425B2 (en) | 2011-09-19 | 2014-02-04 | Freescale Semiconductor, Inc. | Level shifter circuit |
TWI472155B (zh) * | 2011-10-19 | 2015-02-01 | Ememory Technology Inc | 電壓開關電路 |
CN103166625B (zh) | 2011-12-16 | 2017-11-21 | 恩智浦美国有限公司 | 电压电平移位器 |
CN103297034B (zh) | 2012-02-28 | 2017-12-26 | 恩智浦美国有限公司 | 电压电平移位器 |
US8836406B2 (en) | 2012-09-06 | 2014-09-16 | Freescale Semiconductor, Inc. | Voltage level shifter |
US9780647B2 (en) * | 2014-11-26 | 2017-10-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Input-output circuits |
US9432002B2 (en) | 2014-12-11 | 2016-08-30 | Freescale Semiconductor, Inc. | High-speed voltage level shifter circuit |
US9225317B1 (en) | 2014-12-22 | 2015-12-29 | Freescale Semiconductor, Inc. | High-speed level shifter with voltage swing protection |
CN105897246B (zh) | 2014-12-26 | 2020-10-02 | 恩智浦美国有限公司 | 用于高电压应用的电压电平移位器 |
US9492144B1 (en) * | 2015-12-02 | 2016-11-15 | Butterfly Network, Inc. | Multi-level pulser and related apparatus and methods |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007150987A (ja) * | 2005-11-30 | 2007-06-14 | Toshiba Corp | 半導体集積装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644265A (en) | 1995-05-01 | 1997-07-01 | International Business Machines Corporation | Off-chip driver for mixed voltage applications |
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JP4327411B2 (ja) * | 2001-08-31 | 2009-09-09 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4054727B2 (ja) | 2003-07-14 | 2008-03-05 | 株式会社リコー | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
-
2006
- 2006-10-16 JP JP2006281811A patent/JP4939895B2/ja not_active Expired - Fee Related
-
2007
- 2007-10-04 US US11/867,006 patent/US7382158B2/en not_active Expired - Fee Related
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JP2007150987A (ja) * | 2005-11-30 | 2007-06-14 | Toshiba Corp | 半導体集積装置 |
Also Published As
Publication number | Publication date |
---|---|
US7382158B2 (en) | 2008-06-03 |
US20080088341A1 (en) | 2008-04-17 |
JP4939895B2 (ja) | 2012-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090717 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120227 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |