JP2008099203A - レベルシフタ回路 - Google Patents

Abstract

【課題】消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができるレベルシフタ回路を提供する。
【解決手段】高電位電源電圧ＨＶＤＤが立ち上がると、セット回路２２によってラッチ回路２３がローレベルに設定される。高電位電源電圧ＨＶＤＤがスレッショルド電圧を超えると、ラッチ回路２３のｐチャンネルＭＯＳトランジスタがオンして、接続ノードＰＧを介してトランジスタＰ４１のゲート端子に高電位電源電圧ＨＶＤＤを印加する。トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。
【選択図】図１

Description

本発明は、入力信号に応じて入力信号のハイレベルの電圧を高電圧に変換して出力し、更に出力イネーブル信号を用いてハイインピーダンス状態を出力するレベルシフタ回路に関する。

低電圧の信号を高電圧の信号に変換するための回路として、レベルシフタ回路が知られている。このレベルシフタ回路には、入力レベルに応じたローレベル又はハイレベルの出力と、ハイインピーダンス状態との３ステートの出力を行なう回路がある。この３ステートの出力を行なうレベルシフタ回路には、出力イネーブル信号を用いて、入力レベルに応じた出力やハイインピーダンス状態の出力を決定できる構成の回路がある（例えば、特許文献１及び特許文献２参照。）。

特許文献１及び特許文献２に記載のレベルシフタ回路は、出力端子と接地電圧ラインとの接続を制御するｎチャンネルＭＯＳトランジスタと、出力端子と高電位電源電圧ラインとの接続を制御するｐチャンネルＭＯＳトランジスタとを備えている。そして、レベルシフタ回路は、ｎチャンネルのＭＯＳトランジスタのオン／オフ及びｐチャンネルのトランジスタのオン／オフを、出力イネーブル信号及び入力信号に応じて切り換えて出力を決定する。ここで、ｐチャンネルＭＯＳトランジスタは、そのゲート端子にローレベルの信号が供給されるとオンする。

特許文献１に記載のレベルシフタ回路では、このｐチャンネルＭＯＳトランジスタのゲート端子には、抵抗を介して高電位電源電圧ラインが接続されている。このため、高電位電源電圧の出力を維持するときには、抵抗によって電流が消費されることになり、電力消費が大きくなっていた。なお、このレベルシフタ回路では、ｎチャンネルのＭＯＳトランジスタと出力端子との間にはｎチャンネルのＭＯＳトランジスタが、ｐチャンネルのＭＯＳトランジスタと出力端子との間にはｐチャンネルのＭＯＳトランジスタが、それぞれ設けられている。これにより、トランジスタに加わる電圧差を少なくして、各トランジスタのゲート耐圧及びドレイン−ソース間耐圧以下に抑えることができるので、ゲート耐圧又はドレイン−ソース間耐圧が大きくないトランジスタを用いても、レベルシフタ回路の動作をより確実に行なうことができる。

また、特許文献２に記載のレベルシフタ回路では、ｐチャンネルＭＯＳトランジスタのゲート端子は、直列に接続された２つのインバータによりバイアスされている。これらインバータは、高電位電源電圧ラインを電源としているため、ｐチャンネルのゲート端子の電圧とソース端子の電圧とをほぼ同じ電圧にして、消費電力を低減することができる。

しかしながら、外部電源の投入時などの過渡期に、ｐチャンネルＭＯＳトランジスタがオフになっているとは限らない。すなわち、これらレベルシフタ回路では、電圧の立ち上がり時にハイインピーダンス状態を保持することはできなかった。

また、図４に示すレベルシフタ回路１００も利用されることがある。このレベルシフタ回路１００は、入力信号用レベルシフタ回路３０及びイネーブル信号用レベルシフタ回路５０を備える。このレベルシフタ回路１００においても、入力信号に対応した出力信号の電圧を出力する場合には出力イネーブル信号をハイレベルの信号に、ハイインピーダンス状態を出力する場合には出力イネーブル信号をローレベルの信号に設定する。

入力信号用レベルシフタ回路３０は、出力イネーブル信号がローレベルのときに入力信号に応じた出力信号を出力する。具体的には、この入力信号用レベルシフタ回路３０は、入力信号がローレベルのときには、この入力信号と同じローレベルの信号として、入力信号の電圧と同じ接地電圧ＧＮＤを出力電圧ＶＯＵＴとして出力する。また、入力信号がハイレベルのときには、この入力信号の電圧よりも高い高電位電源電圧ＨＶＤＤを、入力信号に応じたハイレベルの信号の出力電圧ＶＯＵＴとして出力する。

また、イネーブル信号用レベルシフタ回路５０は、出力イネーブル信号Ｅ１がハイレベルのときには、この出力イネーブル信号Ｅ１の電圧よりも高い電圧でこの出力イネーブル信号に応じたレベルの信号（以下、高電位イネーブル信号Ｅ２という。）を出力する。更に、このイネーブル信号用レベルシフタ回路５０は、出力イネーブル信号の反転信号（出力ディセーブル信号Ｄ１）及び、この出力ディセーブル信号Ｄ１の電圧よりも高い電圧で、この出力ディセーブル信号に応じたレベルの信号（以下、高電位ディセーブル信号Ｄ２）も出力する。

ここで、入力信号用レベルシフタ回路３０について、詳述する。
図４に示すように、入力電圧ＶＩＮが印加されるレベルシフタ回路１００の入力端子は、入力信号用レベルシフタ回路３０のトランジスタＮ３１のゲート端子、インバータ３３の入力端子及びトランジスタＮ３６のゲート端子に接続されている。

トランジスタＮ３１は、ｎチャンネルのＭＯＳトランジスタであり、そのソース端子が接地電圧ＧＮＤラインに接続されている。このトランジスタＮ３１のドレイン端子は、トランジスタＮ３４、トランジスタＰ３４及びトランジスタＰ３１を介して、高電位電源電圧ＨＶＤＤラインに接続されている。

インバータ３３には、駆動電圧として低電位電源電圧ＶＤＤが供給される。このインバータ３３の出力端子は、トランジスタＮ３２のゲート端子に接続されている。そして、このインバータ３３は、入力信号の反転信号（低電位電源電圧ＶＤＤのハイレベル信号又は接地電圧ＧＮＤのローレベル信号）を出力する。

トランジスタＮ３２は、ｎチャンネルのＭＯＳトランジスタであり、そのソース端子が接地電圧ＧＮＤラインに接続されている。このトランジスタＮ３２のドレイン端子は、トランジスタＮ３５、トランジスタＰ３５及びトランジスタＰ３２を介して、高電位電源電圧ＨＶＤＤラインに接続されている。

トランジスタＮ３４，Ｎ３５は、ｎチャンネルのＭＯＳトランジスタであり、それぞれのゲート端子には、定常状態で一定値となる電圧Ｖｎが印加される。電圧Ｖｎは、接地電圧ＧＮＤがソース端子に印加されるｎチャンネルのＭＯＳトランジスタをオンさせることができる電圧であり、例えば接地電圧ＧＮＤよりも３Ｖ程度高い電圧を用いることができる。また、トランジスタＰ３４，Ｐ３５は、ｐチャンネルのＭＯＳトランジスタであり、これらのゲート端子には、定常状態で一定値となる電圧Ｖｐが印加される。電圧Ｖｐは、高電位電源電圧ＨＶＤＤがソース端子に印加されたｐチャンネルＭＯＳトランジスタをオンさせることができる電圧である。この電圧Ｖｐは、例えば高電位電源電圧ＨＶＤＤよりも３Ｖ程度低い電圧を用いることができ、本実施形態では電圧Ｖｎよりも高い電圧を用いる。なお、高電位電源電圧ＨＶＤＤが小さい場合には、電圧Ｖｐ，Ｖｎの大小関係は反対になる。

トランジスタＰ３１，Ｐ３２は、ｐチャンネルのＭＯＳトランジスタである。これらトランジスタＰ３１，Ｐ３２のソース端子は、高電位電源電圧ＨＶＤＤラインに接続されている。トランジスタＰ３１のドレイン端子には、トランジスタＰ３４のソース端子及びト
ランジスタＰ３２のゲート端子が接続されている。また、トランジスタＰ３２のドレイン端子には、トランジスタＰ３５のソース端子及びトランジスタＰ３１のゲート端子が接続されている。更に、このトランジスタＰ３２のドレイン端子には、トランジスタＰ３６のゲート端子が接続されている。

トランジスタＰ３６は、ｐチャンネルのＭＯＳトランジスタであり、そのソース端子が高電位電源電圧ＨＶＤＤラインに接続されている。トランジスタＰ３６のドレイン端子は、第１スイッチ素子としてのトランジスタＰ４０のドレイン端子及び第１出力制御素子としてのトランジスタＰ４１のゲート端子に接続されている。

トランジスタＰ４０，Ｐ４１は、ｐチャンネルのＭＯＳトランジスタであり、これらのソース端子は高電位電源電圧ＨＶＤＤラインに接続されている。トランジスタＰ４０のゲート端子には、高電位イネーブル信号Ｅ２が供給される。この高電位イネーブル信号Ｅ２の電圧は、出力イネーブル信号Ｅ１がハイレベルの場合には高電位電源電圧ＨＶＤＤになる。また、この高電位イネーブル信号Ｅ２は、出力ディセーブル信号Ｄ１がハイレベルでトランジスタＰ５２がオフのときには、トランジスタＰ５５がオフになるまで降下し続け、電圧ＶｐとトランジスタＰ３８のスレッショルド電圧Ｖｔｈｐとで決まる電圧（「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」程度）になる。また、トランジスタＰ４１は、トランジスタＰ４２を介して出力電圧ＶＯＵＴを出力する出力端子に接続されている。なお、トランジスタＰ４２は、ゲート端子に電圧Ｖｐが印加されたｐチャンネルのＭＯＳトランジスタである。

また、トランジスタＰ３６のドレイン端子は、トランジスタＰ３８、トランジスタＮ３８、トランジスタＮ３７及びトランジスタＮ３６を介して接地電圧ＧＮＤラインに接続されている。トランジスタＰ３８，Ｎ３８は、それぞれｐチャンネル，ｎチャンネルのＭＯＳトランジスタであり、それぞれのゲート端子には、電圧Ｖｐ，Ｖｎが印加される。トランジスタＮ３７は、ｎチャンネルのＭＯＳトランジスタであって、そのゲート端子には出力イネーブル信号Ｅ１が供給される。

一方、ゲート端子に入力電圧ＶＩＮが印加されるトランジスタＮ３６は、ｎチャンネルのＭＯＳトランジスタであり、そのソース端子が接地電圧ＧＮＤラインに接続されている。このトランジスタＮ３６のドレイン端子は、トランジスタＮ３７のソース端子に接続されているとともに、第２スイッチ素子としてのトランジスタＮ４０のドレイン端子及び第２出力制御素子としてのトランジスタＮ４１のゲート端子に接続されている。トランジスタＮ４０，Ｎ４１は、ｎチャンネルのＭＯＳトランジスタであり、これらのソース端子は接地電圧ＧＮＤラインに接続されている。

トランジスタＮ４０のゲート端子には、出力ディセーブル信号Ｄ１が供給される。また、トランジスタＮ４１は、トランジスタＮ４２を介して出力電圧ＶＯＵＴを出力する出力端子に接続されている。なお、トランジスタＮ４２は、ゲート端子に電圧Ｖｎが印加されたｎチャンネルのＭＯＳトランジスタである。

次に、イネーブル信号用レベルシフタ回路５０について、詳述する。
図４に示すように、出力イネーブル信号Ｅ１は、イネーブル信号用レベルシフタ回路５０のトランジスタＮ５１のゲート端子及びインバータ５３の入力端子に供給される。

トランジスタＮ５１は、ｎチャンネルのＭＯＳトランジスタであり、そのソース端子が接地電圧ＧＮＤラインに接続され、そのドレイン端子がトランジスタＮ５４、トランジスタＰ５４及びトランジスタＰ５１を介して、高電位電源電圧ＨＶＤＤラインに接続されている。

インバータ５３は、駆動電圧として低電位電源電圧ＶＤＤが供給される。このインバータ５３の出力端子は、トランジスタＮ５２のゲート端子に接続されている。このため、インバータ５３は、この出力端子から、出力イネーブル信号Ｅ１の反転信号を出力する。このインバータ５３からの出力信号が、出力ディセーブル信号Ｄ１になる。

このインバータ５３の出力端子にゲート端子が接続されているトランジスタＮ５２は、ｎチャンネルのＭＯＳトランジスタである。このトランジスタＮ５２は、そのソース端子が接地電圧ＧＮＤラインに接続され、そのドレイン端子が、トランジスタＮ５５、トランジスタＰ５５及びトランジスタＰ５２を介して、高電位電源電圧ＨＶＤＤラインに接続されている。

トランジスタＮ５４，Ｎ５５は、ｎチャンネルのＭＯＳトランジスタであり、それぞれのゲート端子には、電圧Ｖｎが印加される。トランジスタＰ５４，Ｐ５５は、ｐチャンネルのＭＯＳトランジスタであり、それぞれのゲート端子には、電圧Ｖｐが印加される。

トランジスタＰ５１，Ｐ５２は、ｐチャンネルのＭＯＳトランジスタである。これらトランジスタＰ５１，Ｐ５２のソース端子は、高電位電源電圧ＨＶＤＤラインに接続されている。トランジスタＰ５１のドレイン端子には、トランジスタＰ５４のソース端子及びトランジスタＰ５２のゲート端子が接続されている。このトランジスタＰ５１のドレイン端子からの信号が、高電位ディセーブル信号Ｄ２になる。また、トランジスタＰ５２のドレイン端子には、トランジスタＰ５５のソース端子及びトランジスタＰ５１のゲート端子が接続されている。このトランジスタＰ５２のドレイン端子からの信号が、高電位イネーブル信号Ｅ２になる。

上述した構成のレベルシフタ回路１００をハイインピーダンス状態にする場合には、出力イネーブル信号Ｅ１をローレベルに設定する。これにより、出力ディセーブル信号Ｄ１はハイレベルになり、トランジスタＮ４０がオンして、トランジスタＮ４０のドレイン端子の電圧が接地電圧ＧＮＤとなる。これにより、トランジスタＮ４１のゲート端子の電圧も接地電圧ＧＮＤとなるため、トランジスタＮ４１はオフ状態となる。

また、出力イネーブル信号Ｅ１がローレベルに設定されると、高電位イネーブル信号もローレベルとなる。従って、トランジスタＰ４０のゲート端子にはローレベルの電圧が印加されることになる。この結果、トランジスタＰ４０がオンして、トランジスタＰ４０のドレイン端子の電圧が高電位電源電圧ＨＶＤＤとなる。これにより、トランジスタＰ４１のゲート端子の電圧が高電位電源電圧ＨＶＤＤとなるため、トランジスタＰ４１はオフ状態となる。

更に、出力イネーブル信号Ｅ１がゲート端子に入力されるトランジスタＮ３７はオフする。これにより、トランジスタＰ４０とトランジスタＮ４０とを介して電流が流れなくなる。このため、トランジスタＰ４０のドレイン端子の電圧は高電位電源電圧ＨＶＤＤに近づくとともに、トランジスタＮ４０のドレイン端子の電圧は接地電圧ＧＮＤに近づく。このため、ハイインピーダンス状態をより確実に維持する。

このように、出力イネーブル信号がローレベルに設定されると、出力端子の両側のトランジスタＮ４１，Ｐ４１がオフとなるため、レベルシフタ回路１００はハイインピーダンス状態になる。
特開２００５−３３５３０号公報（図１） 特開平８−３０７２４２号公報（図２）

図４に示すレベルシフタ回路１００においては、前述したようにハイインピーダンス状態にするためには、トランジスタＰ４１をオフにする必要がある。そこで、このレベルシフタ回路１００では、トランジスタＰ４０をオンにして、トランジスタＰ４１のゲート端子を高電位電源電圧ＨＶＤＤする。これにより、トランジスタＰ４１のゲート端子を高電位電源電圧ＨＶＤＤにして、トランジスタＰ４１をオフにしていた。更に、このトランジスタＰ４０をオンにするために、高電位イネーブル信号Ｅ２を、オンにするトランジスタＰ４０のゲート端子に供給していた。

しかし、例えば、電源投入時には、低電位電源電圧ＶＤＤ等の低い電圧で動作する回路が先に立ち上がっても電圧Ｖｎ，Ｖｐの電圧が供給されていない場合、レベルシフタ回路１００の高電位イネーブル信号Ｅ２の電圧値及び高電位ディセーブル信号Ｄ２の電圧値が不定になる場合がある。この場合、高電位イネーブル信号Ｅ２や高電位ディセーブル信号Ｄ２の電圧が高電位電源電圧ＨＶＤＤに近い場合、トランジスタＰ４０を確実にオンさせることができず、この結果、トランジスタＰ４１をオフさせることができない。従って、入力信号によってトランジスタＰ４１のゲート端子に高電位電源電圧ＨＶＤＤが印加されないことがあった。このため、出力イネーブル信号Ｅ１がローレベルとなっていても、レベルシフタ回路１００がハイインピーダンス状態になっているとは限らなかった。

本発明は、上述した課題に鑑みてなされ、その目的は、消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができるレベルシフタ回路を提供することにある。

上記問題点を解決するために、本発明は、出力端子と高電位電源電圧ラインとの間に設けられたｐチャンネルＭＯＳトランジスタからなる第１出力制御素子と、出力端子と基準電圧ラインとの間に設けられたｎチャンネルＭＯＳトランジスタからなる第２出力制御素子と、前記第１出力制御素子のゲート端子と前記高電位電源電圧ラインとの接続を、入力信号に応じた出力を行なうための出力イネーブル信号に応じて制御する第１スイッチ素子と、前記第２出力制御素子のゲート端子と前記基準電圧ラインとの接続を、ハイインピーダンス状態にするための出力ディセーブル信号に応じて制御する第２スイッチ素子とを備え、出力イネーブル信号がハイレベルで入力信号がハイレベルのときには、この入力信号の電圧よりも高い電圧を前記出力端子から出力するレベルシフタ回路であって、前記高電位電源電圧が前記第１出力制御素子のスレッショルド電圧を超えるときには、前記第１出力制御素子のゲート端子に前記高電位電源電圧を印加するために動作するセット手段と、前記第１スイッチ素子が制御を開始したときには、前記第１出力制御素子のゲート端子への前記高電位電源電圧の印加を停止するリセット手段とを備えたハイインピーダンス保持手段を設けた。

従って、第１出力制御素子のゲート端子に高電位電源電圧が印加されると、第１出力制御素子は、ｐチャンネルのＭＯＳトランジスタであり、このソース端子が高電位電源電圧ラインに接続されているため、オフ状態を維持する。従って、外部電源の投入時などの過渡期において、高電位電源電圧がまだ十分に上昇していなくても、第１出力制御素子をオフ状態に維持できるので、ハイインピーダンス状態をより確実に維持することができる。また、第１出力制御素子をオフにさせるために、この第１出力制御素子のゲート端子に高電位電源電圧を印加する。このため、第１出力制御素子のソース端子及びゲート端子には、同じ高電位電源電圧が印加されるので、消費電力を抑えることができる。

更に、高電位電源電圧が安定して第１スイッチ素子が正常制御を行なうときには、第１
出力制御素子のゲート端子への高電位電源電圧の印加を停止する。このため、これ以降は、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を行なうことができる。

本発明のレベルシフタ回路は、前記ハイインピーダンス保持手段は、前記高電位電源電圧ラインと前記第１出力制御素子のゲート端子との間に設けられたｐチャンネルＭＯＳトランジスタの第３スイッチ素子と、直列に接続された２つのインバータと、これらインバータに対して並列に配置された抵抗素子とを備え、この抵抗素子が接続されているインバータの出力端子が、前記第３スイッチ素子のゲート端子に接続されているラッチ手段を有し、前記セット手段は、このラッチ手段にローレベル信号を供給して、前記第３スイッチ素子をオンするとともに、前記リセット手段は、前記ラッチ手段にハイレベル信号を供給して、前記第３スイッチ素子をオフする。

ハイインピーダンス保持手段のラッチ手段の抵抗素子によって、インバータが動作していないときであっても、第３スイッチ素子のゲート端子の電圧を低くして、第３スイッチ素子をオンさせて、第１出力制御素子のゲート端子に高電位電源電圧を印加することができる。また、リセット手段からハイレベル信号が供給されるときには、このハイレベル信号を維持することができるので、第１スイッチ素子が制御を開始した後は、ハイインピーダンス保持手段は、第１出力制御素子のゲート端子への高電位電源電圧の印加を停止し続けることができる。この場合には、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を、スムーズに行なうことができる。

本発明のレベルシフタ回路は、前記ラッチ手段に電源を供給し、このラッチ手段の入力端子の電圧を電源の立ち上がり時にはローレベルの電圧に維持する電圧発生手段と、前記高電位電源電圧ラインの電圧が、前記ラッチ手段の２つのインバータのインバータ基準電圧ラインの電圧よりも高い場合には、前記インバータ基準電圧ラインに電流を流さず、前記高電位電源電圧ラインの電圧が、前記インバータ基準電圧ラインの電圧よりも低い場合には、前記高電位電源電圧ラインに電流を流すリリース手段とを更に備え、前記セット手段は、このリリース手段と前記ラッチ手段の入力端子との間に、定常時に一定の電圧が印加されるゲート端子が接続されたｎチャンネルＭＯＳトランジスタからなる第１切換素子を備え、前記リセット手段は、ｐチャンネルＭＯＳトランジスタからなる第２切換素子を更に備え、この第２切換素子のドレイン端子は前記ラッチ手段の前記入力端子に接続され、このゲート端子には前記一定の電圧が印加される。

高電位電源電圧が基準電圧に低下したときには、リリース手段を介して、ラッチ手段のインバータ基準電圧ラインは基準電圧に低下させられる。このため、リリース手段は、ラッチ手段の入力端子に供給されるローレベルの信号電圧が、ラッチ手段のインバータ基準電圧よりも低下しないようにしている。また、入力端子の電圧を基準電圧に低下させ、前記高電位電源電圧が上昇するときには、インバータ基準電圧ラインから高電位電源電圧ラインに電流が流れない。このため、高電位電源電圧が基準電圧から上昇する過渡期において、インバータ基準電圧ラインが高電位電源電圧より高くならないため、インバータの入力耐圧を超えることを回避することができる。従って、より確実に、ラッチ回路を正常に動作させることができ、ローレベル信号に基づいて第３スイッチ素子をより確実にオンさせることができる。

また、第１切換素子のゲート端子と、第２切換素子のゲート端子には、同じ一定の電圧が印加される。更に、第１切換ｎチャンネルＭＯＳトランジスタのソース端子と、第２切換素子のドレイン端子は、同じラッチ手段の入力端子に接続されている。このため、リセット手段によって、ラッチ手段の入力端子にハイレベル信号が供給されるとき、すなわち
第２切換素子が切り換わるときには、第１切換素子が切り換わって、リリース手段はラッチ手段の入力端子から切断される。このため、ラッチ手段の入力端子にリセット手段からハイレベル信号が供給されるときには、リリース手段を介して電流が流れないので、消費電流を少なくしてラッチ手段にハイレベル信号を供給することができる。

本発明のレベルシフタ回路は、前記リリース手段はツェナーダイオードであり、このツェナーダイオードのツェナー電圧は、前記第３スイッチ素子のスレッショルド電圧よりも大きく、かつ高電位電源電圧よりも小さく設定されており、前記リリース手段の前記第１切換素子に接続される端子は、前記インバータ基準電圧ラインに接続されている。

このため、リリース手段の第１切換素子に接続される端子の電圧は、高電位電源電圧に対してツェナー電圧の電圧差を保ったまま、高電位電源電圧の上昇に伴って上昇する。また、このリリース手段の第１切換素子に接続される端子の電圧は、ローレベルのインバータの出力電圧になり、第３スイッチ素子のゲート端子に印加される。従って、高電位電源電圧の上昇に伴って、第３スイッチ素子のゲート端子の電圧も上昇するため、第３スイッチ素子のゲート耐圧を小さくすることができる。また、ツェナー電圧はスレッショルド電圧よりも大きいため、ラッチ手段にローレベル信号が入力されている場合には、ラッチ手段の第３スイッチ素子のゲート端子には、第３スイッチ素子をオン状態に維持できるローレベルの電圧が供給される。このため、リリース手段の第１切換素子に接続される端子の電圧が上昇しても、第３スイッチ素子をオン状態に維持して、第１出力制御素子のゲート端子に高電位電源電圧を印加することができる。

本発明のレベルシフタ回路は、前記インバータ基準電圧ラインと前記基準電圧ラインとの間に設けられたｐチャンネルＭＯＳトランジスタからなる第３切換素子を更に備え、この第３切換素子のゲート端子には、前記一定の電圧が印加される。

例えば電圧発生手段がコンデンサで構成される場合には、ラッチ手段などにより電流が消費されて、コンデンサの電圧が小さくなり、ラッチ手段が動作しなくなることが考えられる。そこで、ラッチ手段が動作しなくなる前に、インバータ基準電圧ラインと基準電圧ラインとの間に設けられた第３切換素子を介して、ラッチのインバータ基準電圧を基準電圧ラインより供給する。これにより、ラッチ手段の動作を安定して行なうことができる。

本発明のレベルシフタ回路は、前記第１切換素子に接続される前記リリース手段の端子と前記インバータ基準電圧ラインとの間に設けられたｎチャンネルＭＯＳトランジスタからなる第４切換素子を更に備え、この第４切換素子のソース端子は、前記ラッチ手段の入力端子に接続されており、この第４切換素子のゲート端子には、前記一定の電圧が印加される。

第３切換素子がオンするときには、ラッチ手段の入力端子の電圧は、前記一定の電圧よりも高電位になっている。そこで、第３切換素子がオンする場合には、リリース手段と第３切換素子との間の第４切換素子がオフになる。このため、第３切換素子がオンし、かつ前記一定の電圧が低くなりすぎた場合に、リリース手段及び第３切換素子を介して、高電位電源電圧ラインと基準電圧ラインとの間に、無駄な電流が流れることを防止するができる。

また、高電位電源電圧のノイズなどにより、ツェナーダイオードのアノードの電圧が、第４切換素子のゲート端子及び第３切換素子のゲート端子に印加される一定の電圧より高くなって、ラッチ手段のインバータ基準電圧ラインの電圧が高くなることがある。この場合には、第３切換素子がオンになり、これを介して、このインバータ基準電圧ラインの電圧を低下させることができる。従って、ラッチ手段の入力端子にローレベル信号が供給さ
れるときに、第３スイッチ素子がオフしないインバータ基準電圧を、ラッチ手段のインバータから出力することができる。従って、より確実に、第３スイッチ素子のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。

本発明のレベルシフタ回路は、前記第１スイッチ素子のゲート端子には、出力イネーブル信号がローレベルのときはローレベルの電圧になり、出力イネーブル信号がハイレベルのときは出力イネーブル信号よりも高電圧のハイレベルの電圧になる高電位イネーブル信号が供給されており、この第１スイッチ素子は、前記高電位イネーブル信号が定常時におけるローレベル信号の電圧を出力したときに、前記第１出力制御素子のゲート端子と前記高電位電源電圧ラインとを接続し、前記リセット手段は、ｐチャンネルのＭＯＳトランジスタのリセット制御素子を更に備え、このリセット制御素子は、このソース端子が前記高電位電源電圧ラインに接続され、このドレイン端子が前記ラッチ手段の入力端子に接続され、このゲート端子には前記高電位イネーブル信号の反転信号である高電位ディセーブル信号が供給される。

すなわち、第１スイッチ素子とリセット制御素子とは、ｐチャンネルのＭＯＳトランジスタであって、これらの各ソース端子は高電位電源電圧ラインに接続され、これらの各ゲート端子には高電位イネーブル信号が供給される。このため、リセット制御素子は、第１スイッチ素子のオン／オフに同期してオン／オフを行なうので、リセット手段はハイレベル信号をラッチ手段に供給する。従って、第１スイッチ素子が動作を開始すると、ハイインピーダンス保持手段は、第１出力制御素子のゲート端子に対する高電位電源電圧の印加を停止することができる。

本発明のレベルシフタ回路は、前記リセット手段は、前記リセット制御素子と並列に設けられた第２リセット制御素子を備え、この第２リセット制御素子のゲート端子には前記高電位イネーブル信号が供給される。

第３スイッチ素子をオフにするローレベルの高電位ディセーブル信号がリセット制御素子に供給されてから第３スイッチ素子が切り換わるまでには遅延時間がある。一方で、電源が立ち上がった後には、出力イネーブル信号の動作によりどちらかが必ずローレベルになっている。そこで、高電位イネーブル信号がゲート端子に供給される第２リセット制御素子をリセット制御素子と並列に設けることにより、回路が立ち上がった後には、リセット制御素子又は第２リセット制御素子の一方が切り換わっているため、動作遅延時間を短くすることができる。

本発明のレベルシフタ回路は、前記リセット制御素子のドレイン端子及び前記第２リセット制御素子のドレイン端子が、相互に接続されているとともに、これらドレイン端子を前記基準電圧ラインに接続させるために、ｎチャンネルＭＯＳトランジスタからなる２つの補償素子が、前記ドレイン端子と前記基準電圧ラインとの間に直列に設けられており、前記補償素子のそれぞれのゲート端子には、出力イネーブル信号及びこの出力イネーブル信号の反転信号である出力ディセーブル信号が供給される。

外部電源の投入時に、高電位イネーブル信号又は高電位ディセーブル信号が完全なローレベルの電圧にならず中間の値になっており、リセット制御素子又は第２リセット制御素子が、完全なオン又はオフになっていないことがある。この場合、出力イネーブル信号及び出力ディセーブル信号も中間値になって、補償素子が弱いオン状態になることがある。この補償素子を介して電流が流れるため、リセット制御素子及び第２リセット制御素子のソース端子の電位が押し下げられる。このため、リセット制御素子及び第２リセット制御素子のドレイン端子の電位（＝第２切換素子のソース端子の電圧）を低く維持できる。従って、第２切換素子をオンさせず、リセット手段が不用意に動作しないので、リセット動
作を行なうタイミングでない場合に、ハイインピーダンス保持手段がリセットすることを回避することができる。

本発明によれば、消費電力を低減しながら、外部電源の投入時などの過渡期においてもハイインピーダンス状態を、より確実に実現することができる。

本発明を具体化したレベルシフタ回路１０の一実施形態について、図１〜図３を用いて説明する。なお、本実施形態のレベルシフタ回路１０において、図４に示すレベルシフタ回路１００と同じ構成については同一の符号を用いて、その詳細な説明は省略する。

図１は、本実施形態のレベルシフタ回路１０を示す。このレベルシフタ回路１０は、ローレベルの出力イネーブル信号Ｅ１が供給された場合にはハイインピーダンス状態となり、ハイレベルの出力イネーブル信号Ｅ１が供給された場合には、入力信号に対応したローレベル又はハイレベル信号を出力する（いわゆる３ステート）。

本実施形態のレベルシフタ回路１０は、基準電圧としての接地電圧ＧＮＤ、低電位電源電圧ＶＤＤ、高電位電源電圧ＨＶＤＤを用いる。本実施形態では、具体的には、接地電圧ＧＮＤとして０Ｖ、低電位電源電圧ＶＤＤとして３Ｖ、高電位電源電圧ＨＶＤＤとして５Ｖの電圧を用いて動作させる。なお、低電位電源電圧ＶＤＤ及び高電位電源電圧ＨＶＤＤは、レベルシフタ回路１０の外部電源に接続されており、この外部電源から電圧供給を受けていない場合には０Ｖになる。

レベルシフタ回路１０には、ローレベルとして接地電圧ＧＮＤ、ハイレベルとして低電位電源電圧ＶＤＤになる入力電圧ＶＩＮが印加される。また、レベルシフタ回路１０は、ハイインピーダンス状態でない場合で、入力信号がローレベル信号の場合には接地電圧ＧＮＤに、入力信号がハイレベル信号の場合には高電位電源電圧ＨＶＤＤとなる出力電圧ＶＯＵＴを出力する。従って、レベルシフタ回路１０は、ハイレベルの入力信号に応じて、入力電圧ＶＩＮの低電位電源電圧ＶＤＤを、高電位電源電圧ＨＶＤＤの出力電圧ＶＯＵＴとして出力する。

本実施形態のレベルシフタ回路１０は、入力信号用レベルシフタ回路８０、イネーブル信号用レベルシフタ回路５０及びハイインピーダンス保持回路２０から構成されている。
入力信号用レベルシフタ回路８０は、図４に示した従来技術の入力信号用レベルシフタ回路３０とほぼ同じ構成を有している。本実施形態の入力信号用レベルシフタ回路８０が、従来技術の入力信号用レベルシフタ回路３０と異なる点は、トランジスタＰ４１のゲート端子に接続ノードＰＧが設けられている点である。この接続ノードＰＧには、ハイインピーダンス保持手段としてのハイインピーダンス保持回路２０の出力端子が接続される。この接続ノードＰＧについては、後述のハイインピーダンス保持回路２０において説明する。

また、イネーブル信号用レベルシフタ回路５０は、図４に示した従来技術のイネーブル信号用レベルシフタ回路５０と同一の構成を有しているため、詳細な説明は省略する。
（ハイインピーダンス保持回路２０）
次に、本発明に係わるハイインピーダンス保持回路２０について、図２を用いて説明する。このハイインピーダンス保持回路２０は、外部電源の投入時の過渡期においてもレベルシフタ回路１０のハイインピーダンス状態を維持するために、トランジスタＰ４１のゲート端子に接続されている接続ノードＰＧの電圧を制御する。

本実施形態のハイインピーダンス保持回路２０は、リセット手段としてのリセット回路２１、セット手段としてのセット回路２２及びラッチ手段としてのラッチ回路２３から構成されている。このラッチ回路２３は、電圧が変動しても、制御を一定の状態に保持するための回路である。セット回路２２は、電源投入時など、高電位イネーブル信号Ｅ２の電圧が低い場合にラッチ回路２３をセットする回路である。リセット回路２１は、高電位イネーブル信号Ｅ２の電圧が十分に高くなった場合に、ラッチ回路２３をリセットする回路である。

（リセット回路２１）
リセット回路２１は、直列に接続されたトランジスタＰ１１及びトランジスタＰ１２を含んで構成されている。トランジスタＰ１１，Ｐ１２は、ｐチャンネルのＭＯＳトランジスタである。

トランジスタＰ１１は、第２リセット制御素子として機能し、そのソース端子が高電位電源電圧ＨＶＤＤラインに接続されており、そのゲート端子には高電位イネーブル信号Ｅ２が供給される。

トランジスタＰ１１のドレイン端子には、トランジスタＰ１２のソース端子が接続されている。このトランジスタＰ１２は、第２切換素子として機能し、このゲート端子には電圧Ｖｐが印加される。このトランジスタＰ１２のドレイン端子は、接続ネットＮＴ２を介してセット回路２２の入力端子に接続されている。このため、電源投入時に、高電位イネーブル信号Ｅ２が十分に下降してトランジスタＰ１１がオンすると、トランジスタＰ１２のソース端子に高電位電源電圧ＨＶＤＤが印加されて、トランジスタＰ１２もオンする。

更に、トランジスタＰ１１と並列に、ｐチャンネルのＭＯＳトランジスタからなるトランジスタＰ１０が設けられている。このトランジスタＰ１０はリセット制御素子として機能する。具体的には、このトランジスタＰ１０のソース端子が高電位電源電圧ＨＶＤＤラインに接続されているとともに、このトランジスタＰ１０のドレイン端子がトランジスタＰ１１のドレイン端子に接続されている。なお、図２において、このトランジスタＰ１０のドレイン端子とトランジスタＰ１１のドレイン端子とを接続する部分を接続ネットＮＴ１と示す。更に、このトランジスタＰ１０のゲート端子には、高電位ディセーブル信号Ｄ２が供給される。このトランジスタＰ１１は、トランジスタＰ１０がオフであっても、後述するトランジスタＮ１０，Ｎ１１のいずれかがオフになった場合には、接続ネットＮＴ１の電位を上昇させる。このため、定常動作に移行する前にラッチ回路２３をリセットするため、リセット回路２１に遅延時間がある場合にも、通常動作に影響を与えないようにすることができる。

接続ネットＮＴ１は、トランジスタＮ１０，Ｎ１１を介して接地電圧ＧＮＤラインに接続されている。トランジスタＮ１０，Ｎ１１は、補償素子であり、それらのゲート端子には、出力イネーブル信号Ｅ１、出力ディセーブル信号Ｄ１がそれぞれ供給される。

ここで、外部電源の投入時に、高電位イネーブル信号Ｅ２又は高電位ディセーブル信号Ｄ２が完全なローレベルの電圧にならず中間の値になっていることがある。この場合、トランジスタＰ１０，Ｐ１１，Ｐ５１，Ｐ５２が完全なオン状態又はオフ状態にはなっておらず、トランジスタＮ５４，Ｎ５５，Ｐ５４，Ｐ５５も不完全な状態で、出力イネーブル信号Ｅ１及び出力ディセーブル信号Ｄ１の電圧もハイレベルとローレベルの中間的な電圧になっている。このため、出力イネーブル信号Ｅ１又は出力ディセーブル信号Ｄ１がゲート端子に供給されるトランジスタＮ１０，Ｎ１１は弱いオン状態（高抵抗状態）になる。この場合、トランジスタＰ１０，Ｐ１１のリーク電流がトランジスタＮ１０，Ｎ１１を介して流れるため、接続ネットＮＴ１の電位が押し下げられる。これにより、トランジスタ
Ｐ１２がリセット状態でオンになるまで、トランジスタＰ１２のソース端子の電圧が高くならないようにしている。ここで、リセット状態とは、イネーブル信号用レベルシフタ回路５０が通常の動作を行なって、「高電位電源電圧ＨＶＤＤ−電圧Ｖｐ」がスレッショルド電圧Ｖｔｈｐよりも高くなってトランジスタＰ１２がオンする状態をいう。

（セット回路２２）
セット回路２２は、トランジスタＮ１２、トランジスタＮ１３及びトランジスタＰ１３を含んで構成されている。トランジスタＮ１２，Ｎ１３は、ｎチャンネルのＭＯＳトランジスタであり、それぞれ第１切換素子、第４切換素子として機能する。トランジスタＰ１３は、ｐチャンネルのＭＯＳトランジスタであり、第３切換素子として機能する。

トランジスタＮ１２，Ｎ１３のドレイン端子は、リリース手段としてのツェナーダイオードＺ１のアノードに接続されている。このツェナーダイオードＺ１のカソードは、高電位電源電圧ＨＶＤＤラインに接続されている。ツェナーダイオードＺ１は、カソードからアノードにツェナー電圧ＶＺ以上の電圧が印加された場合にも電流が流れる。ここで、ツェナー電圧ＶＺが、ｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐよりも大きく、ラッチ回路２３を動作させることができる電圧であって、かつ、ラッチ回路２３の耐圧以下の電圧（例えば約２Ｖ）のツェナーダイオードＺ１を用いる。

トランジスタＮ１２のソース端子は、電圧発生手段を構成するコンデンサＣ１を介して、接地電圧ＧＮＤラインに接続されている。このコンデンサＣ１は、電圧の安定化を図っており、電圧変動を吸収するための大きさを有する。なお、この電圧変動は、トランジスタＰ１２がオン状態になるリセット状態でないにもかかわらず、トランジスタＰ１２がオン状態になったために発生するリーク電流や、後述するトランジスタＰ１４のゲート端子やインバータ２５における入力容量へのチャージ電流などに起因するものである。これにより、リセット状態でないにもかかわらず、トランジスタＰ１２がオン状態になっても接続ネットＮＴ２の電位を上昇させず、より確実にローレベル信号を維持できる。また、このコンデンサＣ１は、ラッチ回路２３の電源として利用される。

また、トランジスタＮ１２のソース端子は、接続ネットＮＴ２を介して、ラッチ回路２３の入力端子に接続されるとともに、リセット回路２１のトランジスタＰ１２のドレイン端子にも接続される。従って、接続ネットＮＴ２の電圧と電圧Ｖｐとの関係から、リセット回路２１のトランジスタＰ１２がオンするときには、トランジスタＮ１２がオフになって、ツェナーダイオードＺ１のアノードと接続ネットＮＴ２とを遮断する。

一方、トランジスタＮ１３のソース端子は、接続ネットＮＴ３に接続されているとともに、電圧発生手段を構成するコンデンサＣ２を介して高電位電源電圧ＨＶＤＤラインに接続されている。このコンデンサＣ２は電圧の安定化を図るとともに、このコンデンサＣ２の電荷はラッチ回路２３の電源として利用される。なお、本実施形態では、コンデンサＣ２の静電容量は、コンデンサＣ１の静電容量に対して十分に小さい場合を想定する。

また、トランジスタＮ１３のソース端子は、接続ネットＮＴ３を介して、トランジスタＰ１３のソース端子に接続されている。このトランジスタＰ１３のドレイン端子は、接地電圧ＧＮＤラインに接続されている。このため、トランジスタＮ１３のゲート端子に電圧Ｖｐが供給されているときに、コンデンサＣ２の電圧が、「高電位電源電圧ＨＶＤＤ−電圧Ｖｐ−スレッショルド電圧Ｖｔｈｐ」よりも低くなると、トランジスタがオンする。これにより、接続ネットＮＴ３と接地ＧＮＤラインとを接続して、接続ネットＮＴ３の電位を低くする。

更に、このトランジスタＰ１３のゲート端子には、電圧Ｖｐが、トランジスタＮ１３の
ゲート端子と同様に供給される。このため、トランジスタＮ１３は、電圧Ｖｐと接続ネットＮＴ３と関係から、トランジスタＮ１３，Ｐ１３の一方のみがオン状態に切り換わることになる。

（ラッチ回路２３）
ラッチ回路２３は、直列に接続された２つのインバータ２５，２６と抵抗素子Ｒ１と、第３スイッチ素子としてのトランジスタＰ１４とから構成されている。インバータ２５の入力端子は、ラッチ回路２３の入力端子であって、接続ネットＮＴ２に接続されている。このインバータ２５の出力端子は、インバータ２６の入力端子に接続されている。これらインバータ２５，２６は、インバータ駆動電圧ラインとしての高電位電源電圧ＨＶＤＤラインと、インバータ基準電圧ラインとしての接続ネットＮＴ３に接続されている。すなわち、インバータ２５，２６は、ハイレベル信号を出力する場合には高電位電源電圧ＨＶＤＤを用い、ローレベル信号を出力する場合には接続ネットＮＴ３の電圧を用いる。

また、抵抗素子Ｒ１が、直列に接続されたインバータ２５，２６に対して並列になるように、インバータ２５の入力端子及びインバータ２６の出力端子に接続されている。
更に、このインバータ２６の出力端子は、第３スイッチ素子としてのトランジスタＰ１４のゲート端子に接続されている。なお、このインバータ２６の出力端子とトランジスタＰ１４のゲート端子との接続を図２において接続ネットＮＴ４として示す。トランジスタＰ１４は、ｐチャンネルのＭＯＳトランジスタであり、そのソース端子は高電位電源電圧ＨＶＤＤラインに接続されている。このトランジスタＰ１４のドレイン端子が、接続ノードＰＧとなって、上述した入力信号用レベルシフタ回路８０のトランジスタＰ４１のゲート端子に接続される。

（外部電源投入時の動作）
次に、上述した構成を有するレベルシフタ回路１０の電源投入時の動作について、図３を用いて説明する。本実施形態では、レベルシフタ回路１０に用いたｎチャンネルのＭＯＳトランジスタ（Ｎ１０〜Ｎ１３，Ｎ３１，Ｎ３２，Ｎ３４〜Ｎ３８，Ｎ４０〜Ｎ４２，Ｎ５１，Ｎ５２，Ｎ５４，Ｎ５５）は、同じスレッショルド電圧Ｖｔｈｎである場合を想定する。また、レベルシフタ回路１０に用いたｐチャンネルのＭＯＳトランジスタ（Ｐ１０〜Ｐ１４，Ｐ３１，Ｐ３２，Ｐ３４〜Ｐ３６，Ｐ３８，Ｐ４０〜Ｐ４２，Ｐ５１，Ｐ５２，Ｐ５４，Ｐ５５）も、同じスレッショルド電圧Ｖｔｈｐである場合を想定する。更に、本実施形態で用いられるインバータ２５，２６，３３，５３は、電源端子と基準電圧接続端子との電位差がスレッショルド電圧Ｖｔｈｐ，Ｖｔｈｎのうちどちらか大きいほうを超えた場合に動作し、これらスレッショルド電圧を合計した電圧（Ｖｔｈｐ＋Ｖｔｈｎ）以上となったときに、本来の動作を行なう。また、本実施形態では、ｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐは、ｎチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｎよりも、やや高いと仮定する。

また、ここでは、電源投入時にハイインピーダンス状態になるように、すなわち出力イネーブル信号Ｅ１がローレベルに設定されていると仮定する。更に、本実施形態のレベルシフタ回路１０は、外部電源が投入されると、ローレベルの電圧及び電圧Ｖｎ以外の電圧で、定常時において一定値になる電圧（高電位電源電圧ＨＶＤＤ、低電位電源電圧ＶＤＤ、電圧Ｖｐ、ハイレベル時の入力電圧ＶＩＮ）は、同じ時定数により立ち上がるものとする。また、本実施形態では、電圧Ｖｐは、オーバーシュートした後に低下して定常状態の一定値になるように設定されている。更に、本実施形態では、立ち上がり時に電圧Ｖｎは、インバータ（２５，２６，３３，５３）が動作を開始した後に、ｎチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｎを超える電圧になるように設定されている。

また、イネーブル信号用レベルシフタ回路５０が正常動作をした後に、外部電源が切断
されて電圧が低下した場合には、高電位電源電圧ＨＶＤＤが低下して０Ｖになる。この場合、高電位電源電圧ＨＶＤＤと電圧Ｖｐ間の電荷により、電圧Ｖｐは、高電位電源電圧ＨＶＤＤとの間で所定の電位差を維持しながら低下し、最終的に０Ｖ程度になる。この過程で、高電位イネーブル信号Ｅ２又は高電位ディセーブル信号Ｄ２の電圧は、「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」よりも降下すると、トランジスタ（Ｐ５５又はＰ５４）がオフする。なお、初期状態である高電位電源電圧ＨＶＤＤが０Ｖのとき、トランジスタＮ４１のゲート端子からは、このトランジスタＮ４１がオフする程度には電荷が引き抜かれているものとする。

レベルシフタ回路１０において、外部電源が投入される前には、高電位電源電圧ＨＶＤＤの電位は０Ｖである。また、ハイインピーダンス保持回路２０の接続ネットＮＴ２，ＮＴ３はツェナーダイオードＺ１を介して高電位電源電圧ＨＶＤＤラインに接続されている。従って、高電位電源電圧ＨＶＤＤが０Ｖであれば、接続ネットＮＴ２，ＮＴ３の電圧は０Ｖになる。

そして、図３の時間ｔ０において、レベルシフタ回路１０に電源が投入されたと仮定する。これにより、高電位電源電圧ＨＶＤＤ、低電位電源電圧ＶＤＤ、電圧Ｖｐ及びハイレベル時の入力電圧ＶＩＮの電圧が、同じスピードで上昇し始める。この段階では、スレッショルド電圧Ｖｔｈｎ，Ｖｔｈｐを超える電圧は、レベルシフタ回路１０のいずれにも、まだ発生していない。このため、レベルシフタ回路１０の各トランジスタ（Ｐ１０〜Ｐ１４，Ｐ３１，Ｐ３２，Ｐ３４〜Ｐ３６，Ｐ３８，Ｐ４０〜Ｐ４２，Ｐ５１，Ｐ５２，Ｐ５４，Ｐ５５，Ｎ１０〜Ｎ１３，Ｎ３１，Ｎ３２，Ｎ３４〜Ｎ３８，Ｎ４０〜Ｎ４２，Ｎ５１，Ｎ５２，Ｎ５４，Ｎ５５）はオフになっている。従って、レベルシフタ回路１０の出力端子の両側にそれぞれ接続されているトランジスタＮ４１，Ｎ４２，Ｐ４２，Ｐ４１がすべてオフであるため、レベルシフタ回路１０は、ハイインピーダンス状態を維持する。

なお、この段階では、ツェナーダイオードＺ１は、ツェナー電圧ＶＺ以下で、ハイインピーダンス状態になっている。そして、コンデンサＣ１の容量が大きく、他の寄生容量等の影響が小さい場合には、コンデンサＣ１の電荷の移動はほとんど生じないため、コンデンサＣ１の両端の電圧は変化しない。このため、接続ネットＮＴ２は、高電位電源電圧ＨＶＤＤが上昇しても、０Ｖの電位を維持する。

また、初期状態では、高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２は、ハイレベル又はローレベルではない中間値を取っている。このため、トランジスタＰ５１，Ｐ５２は、初期状態ではオフ状態又は弱いオン状態（高抵抗状態）になっている。更に、高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２がゲート端子に入力されるトランジスタＰ１０，Ｐ１１も、初期状態ではオフ状態又は弱いオン状態になっている。

（高電位電源電圧ＨＶＤＤ＝スレッショルド電圧Ｖｔｈｎになった場合の動作）
その後、時間ｔ１において、高電位電源電圧ＨＶＤＤがｎチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｎになる。このとき、入力電圧ＶＩＮ、低電位電源電圧ＶＤＤなども、スレッショルド電圧Ｖｔｈｎになる。

このとき、入力電圧ＶＩＮがハイレベルの電圧の場合には、トランジスタＮ３１，Ｎ３６がオンする。トランジスタＮ３６がオンすると、トランジスタＮ３６のドレイン端子の電圧が接地電圧ＧＮＤとなる。これにより、トランジスタＮ４１のゲート端子には接地電圧ＧＮＤが印加され、トランジスタＮ４１はオフ状態を維持する。

一方、入力電圧ＶＩＮがローレベルの電圧（接地電圧ＧＮＤ）の場合には、トランジスタＮ３１，Ｎ３６はオフしない。このとき、低電位電源電圧ＶＤＤがインバータ５３の動
作電圧よりも低いため、インバータ５３は動作しない。従って、トランジスタＮ５２はオフしたままであり、出力ディセーブル信号Ｄ１は出力されない。このため、この出力ディセーブル信号Ｄ１がゲート端子に入力されているトランジスタＮ４０は、オフ状態のままになる。更に、出力イネーブル信号Ｅ１がローレベルであるため、トランジスタＮ３７もオフ状態のままになる。

従って、トランジスタＮ４１のゲート端子に接続されるトランジスタＮ３６，Ｎ３７，Ｎ４０がすべてオフ状態を維持するので、トランジスタＮ４１のゲート端子の電圧は変化せず、トランジスタＮ４１はオフ状態を維持する。なお、この時間ｔ１において、電圧Ｖｎはスレッショルド電圧Ｖｔｈｎを超えていないため、電圧Ｖｎがゲート端子に印加されるトランジスタ（Ｎ３４，Ｎ３５，Ｎ３８，Ｎ４２，Ｎ５４，Ｎ５５）はオフ状態を維持する。

また、この時間ｔ１においては、ｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐを超える電圧は、レベルシフタ回路１０には発生していないため、ｐチャンネルのＭＯＳトランジスタ（Ｐ１０〜Ｐ１４，Ｐ３１，Ｐ３２，Ｐ３４〜Ｐ３６，Ｐ３８，Ｐ４０〜Ｐ４２，Ｐ５１，Ｐ５２，Ｐ５４，Ｐ５５）は、オフ状態を維持する。

従って、この段階においても、トランジスタＰ４１、トランジスタＮ４１がオフになっているので、レベルシフタ回路１０はハイインピーダンス状態の出力を維持する。なお、このとき、トランジスタＮ４２，Ｐ４２もオフになっている。

なお、セット回路２２においては、電圧ＶｐがｎチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｎ以上になるため、セット回路２２のトランジスタＮ１２，Ｎ１３がオンする。

（高電位電源電圧ＨＶＤＤ＝スレッショルド電圧Ｖｔｈｐになった場合の動作）
次に、時間ｔ２において、高電位電源電圧ＨＶＤＤが、ｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐになる。このとき、低電位電源電圧ＶＤＤ及び電圧Ｖｐなどもスレッショルド電圧Ｖｔｈｐになる。

このため、「高電位電源電圧ＨＶＤＤ−電圧Ｖｐ」が、トランジスタＰ１２のスレッショルド電圧Ｖｔｈｐを超えることはない。従って、リセット回路２１において、電圧Ｖｐがゲート端子に印加されるトランジスタＰ１２はオフ状態を維持する。すなわち、イネーブル信号（Ｅ１，Ｅ２）及びディセーブル信号（Ｄ１，Ｄ２）の電圧に依らず、トランジスタＰ１２には電流が流れない。

また、コンデンサＣ１の静電容量が十分大きいため、寄生容量等により電荷が多少移動してもコンデンサＣ１の両端の電圧はほとんど変化しない。更に、接続ネットＮＴ２は、ツェナーダイオードＺ１を介して高電位電源電圧ＨＶＤＤと遮断されている。従って、接続ネットＮＴ２の電圧は０Ｖを維持する。そして、この接続ネットＮＴ２は、ラッチ回路２３の入力端子に接続されているため、ラッチ回路２３の入力端子にはローレベルの信号が入力されることになる。

また、トランジスタＮ１２，Ｎ１３がオン状態のため、これらを介して接続ネットＮＴ２に接続されている接続ネットＮＴ３は、接続ネットＮＴ２と同じ電位となり、ほぼ０Ｖを維持する。このとき、高電位電源電圧ＨＶＤＤはまだインバータ２５，２６を正常動作させる電圧まで上昇していないため、インバータ２５，２６は正常動作しない。そこで、抵抗素子Ｒ１を介して、接続ネットＮＴ４は、接続ネットＮＴ２に対してほぼ０Ｖを維持することになる。これにより、トランジスタＰ１４のゲート端子は０Ｖとなる。ここで、
トランジスタＰ１４のソース端子には高電位電源電圧ＨＶＤＤは供給されているため、トランジスタＰ１４はオンする。従って、トランジスタＰ１４のドレイン端子に接続される接続ノードＰＧの電圧は、高電位電源電圧ＨＶＤＤと同じになる。この結果、入力信号用レベルシフタ回路８０のトランジスタＰ４１のゲート端子には、高電位電源電圧ＨＶＤＤが印加される。これにより、トランジスタＰ４１はオフ状態を維持して、レベルシフタ回路１０はハイインピーダンス状態を維持する。

なお、図３において、高電位電源電圧ＨＶＤＤがソース端子に印加されたｐチャンネルのＭＯＳトランジスタがオンとなるときのゲート電圧、すなわち高電位電源電圧ＨＶＤＤよりもスレッショルド電圧Ｖｔｈｐ分低下した電圧を切換電圧Ｖｔｈｐｇとして示す。

（高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２の電圧について）
上述したように、初期状態では、トランジスタＰ５１，Ｐ５２，Ｐ１０，Ｐ１１は、オフ状態又は弱いオン状態（高抵抗状態）になっている。そして、高電位電源電圧ＨＶＤＤと同じ立ち上がりスピードで上昇する低電位電源電圧ＶＤＤが、スレッショルド電圧Ｖｔｈｐ，Ｖｔｈｎのうち大きいほうを超えない場合には、出力イネーブル信号Ｅ１及び出力ディセーブル信号Ｄ１の電圧もハイレベルとローレベルの中間的な電圧（スレッショルド電圧Ｖｔｈｐ程度）になっている。このため、トランジスタＮ１０，Ｎ１１が弱いオンになる。ここで、接続ネットＮＴ１が、「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」よりも小さい場合には、トランジスタＰ１０，Ｐ１１のリーク電流が、トランジスタＮ１０，Ｎ１１を介して流れ、接続ネットＮＴ１の電位を押し下げる。

そして、高電位イネーブル信号Ｅ２と高電位ディセーブル信号Ｄ２のどちらかの電圧が、高電位電源電圧ＨＶＤＤに対してスレッショルド電圧Ｖｔｈｐ以上低くなると、電圧が低い信号（Ｅ２又はＤ２）がドレイン端子に印加されるトランジスタ（Ｐ５１又はＰ５２）がオンになる。このとき、オンしたトランジスタ（Ｐ５１又はＰ５２）のドレイン端子から出力される信号（Ｅ２又はＤ２）が、高電位電源電圧ＨＶＤＤより少し低い電圧又はほぼ同じ電圧で、高電位電源電圧ＨＶＤＤとともに上昇する。なお、このとき、高電位電源電圧ＨＶＤＤから、高電位イネーブル信号Ｅ２の電圧又は高電位ディセーブル信号Ｄ２の電圧を引いた値は、一定に近い状態が維持される。また、電圧が高い信号（Ｄ２又はＥ２）がドレイン端子に印加されるトランジスタ（Ｐ５１又はＰ５２）がオフになるため、電圧が高い信号（Ｄ２又はＥ２）は、その電位を維持する。

（高電位電源電圧ＨＶＤＤ＝スレッショルド電圧の和Ｖｔｈｐ＋Ｖｔｈｎになった場合の動作）
その後、時間ｔ３において、高電位電源電圧ＨＶＤＤや低電位電源電圧ＶＤＤが、スレッショルド電圧Ｖｔｈｎとスレッショルド電圧Ｖｔｈｐとを足し合わせた電圧になる。本実施形態の構成においては、コンデンサＣ１の静電容量はコンデンサＣ２に比べて十分に大きく、接続ネットＮＴ３の電圧は０Ｖに維持されているため、ラッチ回路２３のインバータ２５，２６がオンする。更に、インバータ２５の入力端子に接続される接続ネットＮＴ２も０Ｖであるため、ラッチ回路２３には、ローレベルの信号が入力されることになる。従って、インバータ２６の出力端子、すなわち接続ネットＮＴ４の電圧は、接続ネットＮＴ３の電圧（０Ｖ）となり、トランジスタＰ１４はオン状態を維持する。これにより、接続ノードＰＧの電圧は高電位電源電圧ＨＶＤＤと同じ電圧に維持されるため、トランジスタＰ４１はオフ状態を維持する。

また、低電位電源電圧ＶＤＤも高電位電源電圧ＨＶＤＤと同様に立ち上がっているので、インバータ３３，５３も正常動作となる。これにより、インバータ５３からローレベルの出力ディセーブル信号Ｄ１が出力される。この出力ディセーブル信号Ｄ１がゲート端子に供給されるトランジスタＮ４０がオンして、このトランジスタＮ４０のドレイン端子の
電圧は接地電圧ＧＮＤとなる。これにより、トランジスタＮ４１のゲート端子には接地電圧ＧＮＤが印加されて、トランジスタＮ４１はオフ状態を維持する。

従って、トランジスタＰ４１，Ｎ４１はオフ状態を維持するため、この段階においてもレベルシフタ回路１０はハイインピーダンス状態を維持する。
なお、この時間ｔ３においては、インバータ５３の出力がゲート端子に供給されるトランジスタＮ５２はオンする。しかし、このトランジスタＮ５２に接続されているトランジスタＮ５５は、ゲート端子に印加される電圧Ｖｎがスレッショルド電圧Ｖｔｈｎよりも低いため、オフ状態のままである。

（電圧Ｖｎ＝スレッショルド電圧Ｖｔｈｎになった場合の動作）
その後、時間ｔ４において、電圧Ｖｎがスレッショルド電圧Ｖｔｈｎを超えると、トランジスタＮ３４，Ｎ３５，Ｎ３８，Ｎ４２，Ｎ５４，Ｎ５５は、そのソース端子が０Ｖであればオンする。このとき、出力ディセーブル信号Ｄ１がゲート端子に供給されて、トランジスタＮ４０がオンとなっている。このため、トランジスタＮ４１のゲート端子には接地電圧ＧＮＤが印加されるので、トランジスタＮ４１はオフ状態を維持する。また、ハイインピーダンス保持回路２０には電圧Ｖｎが用いられていないため、接続ノードＰＧの電圧は変化せず、トランジスタＰ４１はオフ状態を維持する。このため、トランジスタＮ４２のオン／オフに関係なく、レベルシフタ回路１０はハイインピーダンス状態の出力を維持する。

（高電位電源電圧ＨＶＤＤ＝ツェナー電圧ＶＺになった場合の動作）
次に、時間ｔ５において、高電位電源電圧ＨＶＤＤがツェナー電圧ＶＺ以上になると、ツェナーダイオードＺ１のカソードからアノードに電流が流れる。このとき、トランジスタＮ１２，Ｎ１３は既にオンしているため、トランジスタＮ１２，Ｎ１３のドレイン端子からソース端子に電流が流れる。

ここで、接続ネットＮＴ３の電圧は電圧Ｖｐよりも低いため、トランジスタＰ１３はオフしている。従って、これ以降、トランジスタＮ１３のソース端子に接続される接続ネットＮＴ３の電圧は、高電位電源電圧ＨＶＤＤの上昇に従って上昇する。ここで、本実施形態では、コンデンサＣ１の静電容量がコンデンサＣ２の静電容量よりも十分に大きいので、コンデンサＣ２の両端の電圧が一定に維持される。

具体的には、接続ネットＮＴ３の電圧は、高電位電源電圧ＨＶＤＤに対してツェナー電圧ＶＺ程度分の差を維持しながら上昇する。なお、このとき、ツェナー電圧ＶＺは、インバータ２５，２６が動作する電圧（大きい方のスレッショルド電圧Ｖｔｈｐ）よりも大きい。このため、インバータ２５，２６のインバータ駆動電圧（高電位電源電圧ＨＶＤＤ）とインバータ２５，２６のインバータ基準電圧（接続ネットＮＴ３の電圧）との差は、インバータ２５，２６の動作電圧よりも大きくなり、インバータ２５，２６は、そのままの動作を継続する。

これ以降、接続ネットＮＴ２の電圧は、高電位電源電圧ＨＶＤＤの上昇に従って上昇する。ここで、トランジスタＮ１２がオン状態であるため、接続ネットＮＴ２の電圧は、高電位電源電圧ＨＶＤＤに対してツェナー電圧ＶＺ程度分の差を維持しながら上昇する。なお、図３において、接続ネットＮＴ２の電圧を、接続ネットＮＴ３の電圧と区別するため、下にずらして示しているが、この抵抗素子Ｒ１には電流がほとんど流れないので、接続ネットＮＴ２の電圧には、抵抗素子Ｒ１による電圧降下はほとんど生じない。そして、この接続ネットＮＴ２の電圧の上昇に応じてコンデンサＣ１が充電される。

このように接続ネットＮＴ２の電圧が上昇しても、インバータ２５，２６の基準電圧で
ある接続ネットＮＴ３の電圧も上昇しているため、ラッチ回路２３の入力端子にはローレベルの信号が入力されていることになる。従って、インバータ２６は、ローレベル信号を出力し、接続ネットＮＴ４の電圧は接続ネットＮＴ３の電圧になる。この接続ネットＮＴ３の電圧は、高電位電源電圧ＨＶＤＤからスレッショルド電圧Ｖｔｈｐ分低下した電圧よりも低いため、トランジスタＰ１４はオン状態を維持し、接続ノードＰＧの電圧は高電位電源電圧ＨＶＤＤを維持する。これにより、トランジスタＰ４１はオフ状態を維持する。このとき、トランジスタＮ４０はオン状態を維持しているため、トランジスタＮ４１がオフ状態を維持する。この結果、レベルシフタ回路１０は、ハイインピーダンス状態を維持する。

（電圧Ｖｐ＝切換電圧Ｖｔｈｐｇになった場合の動作）
電圧Ｖｐがオーバーシュートした後に低下して、時間ｔ６において、切換電圧Ｖｔｈｐｇになった場合を想定する。この場合、電圧Ｖｐがゲート端子に印加されるトランジスタＰ１２，Ｐ１３，Ｐ３４，Ｐ３５，Ｐ３８，Ｐ４２，Ｐ５４，Ｐ５５は、そのソース端子が高電位電源電圧ＨＶＤＤであれば、オンする。

このとき、高電位イネーブル信号Ｅ２が高電位電源電圧ＨＶＤＤとともに上昇している場合には、トランジスタＰ５５がオンする。このとき、既にトランジスタＮ５２がオンとなっているため、トランジスタＰ５５のソース端子は、トランジスタＰ５５，Ｎ５５，Ｎ５２を介して、接地電圧ＧＮＤラインと接続される。このため、高電位イネーブル信号Ｅ２の電圧は、これ以降、電圧Ｖｐの降下に伴って、「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」まで降下する。

（高電位電源電圧ＨＶＤＤ＝一定値になった場合の動作）
その後、高電位電源電圧ＨＶＤＤが一定の電圧に到達すると、接続ネットＮＴ２，ＮＴ３の電圧も一定値になる。この場合、ツェナーダイオードＺ１のアノードの電圧は、切換電圧Ｖｔｈｐｇよりも低い電圧であるので、ラッチ回路２３の動作に変化はない。従って、トランジスタＰ１４はオン状態を維持し、トランジスタＮ４１，Ｐ４１はオフ状態を維持するので、レベルシフタ回路１０は、ハイインピーダンス状態の出力を維持する。

（高電位イネーブル信号Ｅ２の電圧＝切換電圧Ｖｔｈｐｇになった場合の動作）
そして、時間ｔ７において、高電位イネーブル信号Ｅ２の電圧が低下してトランジスタＰ５１の切換電圧Ｖｔｈｐｇになったとする。これにより、トランジスタＰ５１がオン状態となり、これ以降、高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２は、それぞれ定常値で、出力イネーブル信号Ｅ１に基づくローレベルの信号又はハイレベルの信号を入力信号用レベルシフタ回路８０に供給する。従って、トランジスタＰ４０がオンになり、トランジスタＰ４１のゲート端子には高電位電源電圧ＨＶＤＤが印加されて、トランジスタＰ４１はオフ状態を維持する。

このとき、ハイインピーダンス保持回路２０のリセット回路２１のトランジスタＰ１１がオンとなり、接続ネットＮＴ１の電圧は高電位電源電圧ＨＶＤＤとなる。これにより、ゲート端子に切換電圧Ｖｔｈｐｇよりも低い電圧がゲート端子に印加されるトランジスタＰ１２のソース端子が高電位電源電圧ＨＶＤＤとなるため、トランジスタＰ１２はオンになる。これにより、トランジスタＰ１２のドレイン端子は、トランジスタＰ１１を介して高電位電源電圧ＨＶＤＤとなる。従って、接続ネットＮＴ２の電圧が、高電位電源電圧ＨＶＤＤへと上昇して、コンデンサＣ１を充電する。この結果、接続ネットＮＴ２の電圧が急激に上昇する。なお、接続ネットＮＴ２の電圧が電圧Ｖｐよりも大きくなるので、セット回路２２のトランジスタＮ１２はオフになり、ツェナーダイオードＺ１のアノードから接続ネットＮＴ２は遮断される。

（接続ネットＮＴ２の電圧≧切換電圧Ｖｔｈｐｇになった場合の動作）
その後、時間ｔ８において、接続ネットＮＴ２の電圧が切換電圧Ｖｔｈｐｇを超える。これにより、ラッチ回路２３のインバータ２５には、ハイレベル信号が供給されることになる。このため、インバータ２５は、インバータ２６に対してローレベル信号を供給し、インバータ２６は、トランジスタＰ１４のゲート端子に対してハイレベル信号を供給する。ここで、インバータ２６は、ハイレベル信号として高電位電源電圧ＨＶＤＤを用いる。このため、トランジスタＰ１４のゲート端子には、高電位電源電圧ＨＶＤＤが印加される。これにより、トランジスタＰ１４がオフになり、接続ノードＰＧは、高電位電源電圧ＨＶＤＤラインと遮断される。

なお、接続ネットＮＴ４は、抵抗素子Ｒ１を介してインバータ２５の入力端子に接続されている。このため、ラッチ回路２３は、ハイレベル信号が供給されると、これ以降、このハイレベル信号を維持し、電源が投入されている間、トランジスタＰ１４はオフ状態を維持する。すなわち、電源が投入されている間、接続ノードＰＧを介してトランジスタＰ４１のゲート端子に、高電位電源電圧ＨＶＤＤが供給されることはない。このため、これ以降、高電位イネーブル信号Ｅ２が所定の電圧のハイレベル信号で入力信号用レベルシフタ回路８０を制御するので、出力イネーブル信号Ｅ１に応じてハイインピーダンス状態や入力信号に応じた出力を行なうことができる。

なお、その後、高電位ディセーブル信号Ｄ２が降下し、この信号の電圧が「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」より低くなると、トランジスタＰ５４がオフになる。このため、高電位ディセーブル信号Ｄ２は、電圧Ｖｐよりも高い値を維持することができるので、トランジスタＰ５４のゲート耐圧を低くすることができる。

次に、電圧が十分に立ち上がった後の動作について説明する。この場合、電圧Ｖｎは一定値になっており、この電圧Ｖｎがゲート端子に接続されているｎチャンネルのＭＯＳトランジスタ（Ｎ３４，Ｎ３５，Ｎ３８，Ｎ４２，Ｎ５４，Ｎ５５）は、そのソース端子が接地電圧ＧＮＤであれば必ずオンする。また、電圧Ｖｐは一定値になっており、この電圧Ｖｐがゲート端子に接続されているｐチャンネルのＭＯＳトランジスタ（Ｐ３４，Ｐ３５，Ｐ３８，Ｐ４２，Ｐ５４，Ｐ５５）は、そのソース端子が高電位電源電圧ＨＶＤＤであればオンする。

（ローレベルの信号出力のとき）
この場合、ハイインピーダンス状態にならないように、出力イネーブル信号がハイレベルに設定される。具体的には、出力イネーブル信号Ｅ１がハイレベルの低電位電源電圧ＶＤＤにされる。これにより、イネーブル信号用レベルシフタ回路５０において、高電位イネーブル信号Ｅ２はハイレベルの高電位電源電圧ＨＶＤＤになり、出力ディセーブル信号Ｄ１はローレベルの接地電圧ＧＮＤになり、高電位ディセーブル信号Ｄ２はローレベルの電圧（＝「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」）になる。

また、入力信号がローレベルに設定される。具体的には、入力電圧ＶＩＮがローレベルの接地電圧ＧＮＤにされる。このため、トランジスタＮ３１はオフし、インバータ３３を介してトランジスタＮ３２はオンする。トランジスタＮ３２がオンした場合、トランジスタＮ３５，Ｐ３５を介して、トランジスタＰ３２のドレイン端子の電圧は、「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」になる。この結果、トランジスタＰ３１，Ｐ３６のゲート端子は「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」になり、トランジスタＰ３１，Ｐ３６はオンする。

ここで、トランジスタＰ３１がオンするので、トランジスタＰ３１のドレイン端子及びトランジスタＰ３２のゲート端子には、高電位電源電圧ＨＶＤＤが印加される。この結果
、トランジスタＰ３２はオフする。

また、トランジスタＰ３６がオンするので、トランジスタＰ３６のドレイン端子の電圧は高電位電源電圧ＨＶＤＤになる。このため、トランジスタＰ４１のゲート端子には高電位電源電圧ＨＶＤＤが印加されて、トランジスタＰ４１はオフする。

一方、トランジスタＮ３６のゲート端子には、ローレベルの入力電圧ＶＩＮが印加される。このため、トランジスタＮ３６はオフする。
ここで、トランジスタＰ３６，Ｐ３８がオンしているため、トランジスタＮ３７のドレイン端子の電圧（＝トランジスタＮ３８のソース端子の電圧）は、「電圧Ｖｎ−スレッショルド電圧Ｖｔｈｎ」である。そして、トランジスタＮ３７のゲート端子にはハイレベルの低電位電源電圧ＶＤＤである出力イネーブル信号Ｅ１が供給されるので、トランジスタＮ３７はオンする。この結果、トランジスタＮ３７のソース端子の電圧は、トランジスタＰ４１を十分にオンできる電圧（「低電位電源電圧ＶＤＤ−スレッショルド電圧Ｖｔｈｎ」）になる。なお、このとき、出力ディセーブル信号Ｄ１がローレベルの接地電圧ＧＮＤであるため、トランジスタＮ４０はオフ状態になる。

従って、トランジスタＮ４１のゲート端子には、「低電位電源電圧ＶＤＤ−スレッショルド電圧Ｖｔｈｎ」が印加されることになり、トランジスタＮ４１がオンし、このトランジスタＮ４１のドレイン端子は接地電圧ＧＮＤになる。

以上により、レベルシフタ回路１０において、トランジスタＰ４１がオフし、トランジスタＮ４１がオンするため、出力電圧ＶＯＵＴは接地電圧ＧＮＤになる。従って、レベルシフタ回路１０は、ローレベルの入力電圧ＶＩＮに応じたローレベルの出力電圧ＶＯＵＴ（ここでは、接地電圧ＧＮＤ）を出力する。

（ハイレベルの信号出力のとき）
この場合、ローレベルの信号出力を行なう場合と同様に、ハイインピーダンス状態にしないために、出力イネーブル信号Ｅ１がハイレベルに設定される。そして、入力信号がハイレベルに設定される。具体的には、入力電圧ＶＩＮがハイレベルの低電位電源電圧ＶＤＤにされる。このため、トランジスタＮ３１はオンする。また、インバータ３３からの出力がローレベルの接地電圧ＧＮＤになるため、トランジスタＮ３２はオフする。

トランジスタＮ３１がオンであるため、トランジスタＰ３１のドレイン端子及びトランジスタＰ３２のゲート端子には、「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」が印加されて、トランジスタＰ３２はオンする。トランジスタＰ３２がオンするため、このトランジスタＰ３２のドレイン端子は高電位電源電圧ＨＶＤＤとなり、トランジスタＰ３１，Ｐ３６のゲート端子も高電位電源電圧ＨＶＤＤになって、トランジスタＰ３１，Ｐ３６がオフする。このとき、高電位イネーブル信号Ｅ２はハイレベルの高電位電源電圧ＨＶＤＤであるため、トランジスタＰ４０もオフになっている。

一方、トランジスタＮ３６のゲート端子は、ハイレベルの入力電圧ＶＩＮが印加される。このため、トランジスタＮ３６はオンになる。これにより、トランジスタＮ３６のドレイン端子は接地電圧ＧＮＤになる。ここで、出力イネーブル信号Ｅ１はハイレベルの電圧になっているため、トランジスタＮ３７がオンする。これにより、トランジスタＰ３６のドレイン端子の電圧は、トランジスタＮ３６，Ｎ３７を介して「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」になる。従って、トランジスタＰ３６のドレイン端子に接続されているトランジスタＰ４１のゲート端子は「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」になるため、トランジスタＰ４１はオンとなり、トランジスタＰ４１のドレイン端子の電圧は、高電位電源電圧ＨＶＤＤになる。

一方、出力ディセーブル信号Ｄ１はローレベルであるため、トランジスタＮ４０はオフとなる。これにより、トランジスタＮ４１のゲート端子の電圧は、トランジスタＮ３６のドレイン端子の電圧（ここでは接地電圧ＧＮＤ）になる。この結果、トランジスタＮ４１はオフ状態になる。

以上により、レベルシフタ回路１０において、トランジスタＰ４１がオンし、トランジスタＮ４１がオフするため、出力電圧ＶＯＵＴは高電位電源電圧ＨＶＤＤとなる。従って、レベルシフタ回路１０は、ハイレベルの入力電圧ＶＩＮに応じたハイレベルの出力電圧ＶＯＵＴ（ここでは高電位電源電圧ＨＶＤＤ）を出力する。

（ハイインピーダンス状態のとき）
次に、ハイインピーダンス状態について説明する。この場合、出力イネーブル信号Ｅ１がローレベルに設定される。具体的には、出力イネーブル信号Ｅ１はローレベルの接地電圧ＧＮＤにされる。これにより、イネーブル信号用レベルシフタ回路５０において、高電位イネーブル信号Ｅ２はローレベルの「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」になり、出力ディセーブル信号Ｄ１はハイレベルの低電位電源電圧ＶＤＤになり、高電位ディセーブル信号Ｄ２は、ハイレベルの高電位電源電圧ＨＶＤＤになる。

高電位イネーブル信号Ｅ２がローレベルの信号の電圧（「電圧Ｖｐ＋スレッショルド電圧Ｖｔｈｐ」）であるため、これがゲート端子に供給されるトランジスタＰ４０はオンする。このため、このトランジスタＰ４０を介して、トランジスタＰ４０のドレイン端子の電圧は高電位電源電圧ＨＶＤＤになる。このとき、出力イネーブル信号Ｅ１がローレベルであるため、トランジスタＮ３７がオフ状態であり、トランジスタＰ４０を介して電流が流れない。従って、トランジスタＰ４１のゲート端子には高電位電源電圧ＨＶＤＤが印加された状態が維持されて、トランジスタＰ４１がオフする。

また、トランジスタＮ３７がオフしており、出力ディセーブル信号Ｄ１はハイレベルの信号の電圧（低電位電源電圧ＶＤＤ）であるため、トランジスタＮ４０はオンになり、トランジスタＮ４０のドレイン端子の電圧は接地電圧ＧＮＤになる。従って、トランジスタＮ４１のゲート端子の電圧は接地電圧ＧＮＤになり、トランジスタＮ４１はオフになる。

以上により、レベルシフタ回路１０において、トランジスタＮ４１，Ｐ４１がオフになるため、レベルシフタ回路１０はハイインピーダンス状態になる。
すなわち、ハイインピーダンス状態のときには、トランジスタＰ４０，Ｎ４０がオン状態である。このため、トランジスタＰ４１，Ｎ４１のゲート端子のそれぞれに接続されたトランジスタＰ３６，Ｎ３６が入力電圧ＶＩＮに応じてオン／オフしても、ハイインピーダンス状態を維持することができる。

本実施形態によれば、以下のような効果を得ることができる。
・ 本実施形態では、高電位電源電圧ＨＶＤＤラインと出力端子との間のトランジスタＰ４１のゲート端子は、接続ノードＰＧを介して、ハイインピーダンス保持回路２０からの電圧が印加される。このハイインピーダンス保持回路２０は、電源投入時など、高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２が正常動作の信号を生成せず、信号Ｅ２，Ｄ２が高電位電源電圧ＨＶＤＤに近い場合にラッチ回路２３をセットするセット回路２２を備える。更に、このハイインピーダンス保持回路２０は、イネーブル信号用レベルシフタ回路５０が通常の動作を行ない、高電位イネーブル信号Ｅ２又は高電位ディセーブル信号Ｄ２がローレベルになった場合に、ラッチ回路２３をリセットするリセット回路２１とを備える。高電位電源電圧ＨＶＤＤが、ｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐ以上になると、ラッチ回路２３のトランジスタＰ１４のゲート端
子は０Ｖであるので、トランジスタＰ１４がオンする。この結果、入力信号用レベルシフタ回路８０のトランジスタＰ４１のゲート端子には、高電位電源電圧ＨＶＤＤが印加される。これにより、トランジスタＰ４１はオフ状態を維持して、レベルシフタ回路１０はハイインピーダンス状態を維持する。従って、外部電源の投入時などの過渡期において、高電位電源電圧ＨＶＤＤがまだ十分に上昇していなくても、トランジスタＰ４０をオフ状態に維持できるので、ハイインピーダンス状態をより確実に維持することができる。また、トランジスタＰ４１をオフさせるために、このトランジスタＰ４１のゲート端子には、高電位電源電圧ＨＶＤＤが印加される。このため、トランジスタＰ４１のソース端子及びゲート端子には同じ高電位電源電位が印加されるので、消費電力を抑えることができる。

更に、高電位電源電圧ＨＶＤＤが一定値になった後、高電位イネーブル信号Ｅ２の電圧がローレベル（Ｖｐ＋Ｖｔｈｐ）になった場合には、トランジスタＰ４０がオンになり、トランジスタＰ４１のゲート端子を高電位電源電圧ＨＶＤＤにする。このとき、リセット回路２１がトランジスタＰ１１もオンするので、接続ネットＮＴ２の電圧が高電位電源電圧ＨＶＤＤとなる。このため、ラッチ回路２３の入力端子には、ハイレベルの信号が供給されて、トランジスタＰ１４がオフになり、ハイインピーダンス保持回路２０は、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への高電位電源電圧ＨＶＤＤの印加を停止する。従って、これ以降は、出力イネーブル信号Ｅ１のローレベル又はハイレベルに応じて、レベルシフタ回路は、ハイインピーダンス状態又は入力信号に応じた出力を行なうことができる。

・ 本実施形態では、ラッチ回路２３において、抵抗素子Ｒ１が、直列に接続されたインバータ２５，２６に対して並列になるように、インバータ２５の入力端子及びインバータ２６の出力端子に接続されている。このため、高電位電源電圧ＨＶＤＤの電圧が低く、ラッチ回路２３のインバータ２５，２６が動作しない場合であっても、この抵抗素子Ｒ１を介して、トランジスタＰ１４のゲート端子の電圧を低くして、トランジスタＰ１４をオンさせて、接続ノードＰＧに高電位電源電圧ＨＶＤＤを印加して、ハイインピーダンス状態を維持することができる。

また、リセット回路２１からハイレベル信号が供給されるときには、このハイレベル信号を維持することができるので、トランジスタＰ４０が制御を開始した後は、ハイインピーダンス保持回路２０は、トランジスタＰ４０への高電位電源電圧ＨＶＤＤの印加を停止し続けることができる。この場合には、出力イネーブル信号や出力ディセーブル信号に応じて、レベルシフタ回路１０は、ハイインピーダンス状態又は入力信号に応じた出力を、スムーズに行なうことができる。

・ 本実施形態では、リセット回路２１のトランジスタＰ１２のドレイン端子と、セット回路２２のトランジスタＮ１２のソース端子は、接続ネットＮＴ２を介して接続されている。また、これらトランジスタＰ１２，Ｎ１２のゲート端子には、電圧Ｖｐが印加される。このため、リセット回路２１において、トランジスタＰ１２がオンして、接続ネットＮＴ２の電圧が高電位電源電圧ＨＶＤＤになると、トランジスタＮ１２がオフに切り換わる。このため、ツェナーダイオードＺ１のアノードが接続ネットＮＴ２と切断されるため、ツェナーダイオードＺ１を介して電流が流れないので、消費電流を少なくして、ラッチ回路２３に対してハイレベル信号を供給することができる。

・ 本実施形態では、ツェナーダイオードＺ１のカソードは、高電位電源電圧ＨＶＤＤラインに接続され、ツェナーダイオードＺ１のアノードは、トランジスタＮ１２を介して、接続ネットＮＴ２に接続されている。高電位電源電圧ＨＶＤＤが接地電圧ＧＮＤになったときには、接続ネットＮＴ２の電圧も接地電圧ＧＮＤになり、高電位電源電圧ＨＶＤＤが上昇するときには、ツェナーダイオードＺ１は、高電位電源電圧ＨＶＤＤがツェナー電
圧になるまでは、高電位電源電圧ＨＶＤＤラインと接続ネットＮＴ２とを切断する。このため、外部電源の投入時など、高電位電源電圧ＨＶＤＤの過渡期において、セット回路２２は、ラッチ回路２３の入力端子の電圧を接地電圧ＧＮＤにして、ラッチ回路２３にローレベル信号を、より確実に供給することができる。従って、ローレベル信号に基づいてトランジスタＰ１４をより確実にオンさせることができる。

・ 本実施形態では、高電位電源電圧ＨＶＤＤと接続ネットＮＴ２との間にツェナーダイオードＺ１が設けられている。このツェナーダイオードＺ１は、カソードからアノードにツェナー電圧ＶＺ以上の電圧が印加された場合にも電流が流れる。本実施形態では、ツェナー電圧ＶＺがｐチャンネルのＭＯＳトランジスタのスレッショルド電圧Ｖｔｈｐよりも大きく、ラッチ回路２３を動作させることができる電圧であって、かつ、ラッチ回路２３の耐圧以下の電圧のツェナーダイオードＺ１を用いる。また、ツェナーダイオードＺ１のアノードは、ラッチ回路２３の２つのインバータ２５，２６のインバータ基準電圧ラインである接続ネットＮＴ３に接続されている。このため、ツェナーダイオードＺ１の電圧は、ラッチ回路２３のインバータ２５，２６のローレベルの出力として用いられる。

このため、ローレベルのインバータ２６の出力電圧、すなわちトランジスタＰ１４に印加される電圧は、ツェナー電圧ＶＺの電圧差を保ったまま、高電位電源電圧ＨＶＤＤの上昇に伴って上昇する。ここで、ラッチ回路２３にローレベル信号が入力される場合には、ソース端子が高電位電源電圧ＨＶＤＤラインに接続されているトランジスタＰ１４のゲート端子には、接続ネットＮＴ３の電圧が印加される。従って、トランジスタＰ１４のソース端子とゲート端子との電圧差を少なくできるので、ゲート耐圧が大きくないトランジスタをトランジスタＰ１４として用いることができる。

また、ツェナー電圧ＶＺは、トランジスタＰ１４のスレッショルド電圧Ｖｔｈｐよりも大きいため、ラッチ回路２３にローレベル信号が入力されている場合には、ラッチ回路２３のトランジスタＰ１４のゲート端子には、このトランジスタＰ１４をオン状態に維持できるローレベルの電圧が供給される。従って、ツェナーダイオードＺ１のアノードの電圧が上昇しても、トランジスタＰ１４のオン状態に維持して、トランジスタＰ４１のゲート端子に高電位電源電圧ＨＶＤＤを印加することができる。

・ 本実施形態では、接続ネットＮＴ３と接地電圧ＧＮＤラインとの間にはトランジスタＰ１３を設けた。このトランジスタＰ１３のソース端子は接続ネットＮＴ３を介して接続され、トランジスタＰ１３のゲート端子には電圧Ｖｐが供給される。このトランジスタＰ１３は、コンデンサＣ２の電荷が消費されて電圧が低くなり、接続ネットＮＴ３の電圧が、（Ｖｐ＋Ｖｔｈｐ）になると、トランジスタＰ１３がオンして、接続ネットＮＴ３と接地電圧ＧＮＤラインとを接続する。これにより、ラッチ回路２３の電源としてのコンデンサＣ２の電圧が低くなった場合には、接続ネットＮＴ３の電圧が一定以上上昇せず、ラッチ回路２３の動作電圧が確保できるので、安定して動作を行なうことができる。

・ 本実施形態では、ツェナーダイオードＺ１のアノードと接続ネットＮＴ３との間には、トランジスタＮ１３が設けられている。トランジスタＮ１３のソース端子は接続ネットＮＴ３を介してトランジスタＰ１３に接続されており、トランジスタＮ１３のゲート端子には電圧Ｖｐが供給される。トランジスタＰ１３がオンする場合には、このトランジスタＮ１３がオフする。このため、トランジスタＰ１３がオンして、かつ電圧Ｖｐが低くなりすぎた場合に、ツェナーダイオードＺ１のアノード及びトランジスタＰ１３を介して、高電位電源電圧ＨＶＤＤラインから接地電圧ＧＮＤラインに、無駄な電流が流れることを防止することができる。

また、高電位電源電圧ＨＶＤＤのノイズなどにより、ツェナーダイオードＺ１のアノー
ドの電圧が、トランジスタＮ１３，Ｐ１３のゲート端子に印加される電圧Ｖｐより高くなって、ラッチ回路２３の接続ネットＮＴ３の電圧が高くなることがある。この場合には、トランジスタＰ１３がオンとなり、これを介して、接続ネットＮＴ３の電圧を低下させることができる。従って、ラッチ回路２３の入力端子にローレベル信号が供給されるときに、トランジスタＰ１４がオフしない接続ネットＮＴ３の電圧を、インバータ２６から出力することができる。従って、より確実に、トランジスタＰ１４のオン状態を維持することができるので、ハイインピーダンス状態をより確実に維持することができる。

・ 本実施形態では、入力信号用レベルシフタ回路８０のトランジスタＰ４０と、リセット回路２１のトランジスタＰ１０は、ｐチャンネルのＭＯＳトランジスタであり、これらの各ソース端子は高電位電源電圧ＨＶＤＤラインに接続され、これらの各ゲート端子には高電位イネーブル信号Ｅ２及び高電位ディセーブル信号Ｄ２がそれぞれ供給される。このため、トランジスタＰ１０は、トランジスタＰ４０のオン／オフに同期してオフ／オンを行なう。トランジスタＰ４０が動作を行なうと、リセット回路２１はハイレベル信号をラッチ回路２３に供給するため、トランジスタＰ４１をオフして、ハイインピーダンス保持回路２０からの高電位電源電圧ＨＶＤＤの印加を停止する。従って、ハイインピーダンス状態を維持するトランジスタＰ４０が動作すると、同期してハイインピーダンス保持回路２０からの高電位電源電圧ＨＶＤＤの印加を停止することができる。

・ 本実施形態では、トランジスタＰ１０と並列にトランジスタＰ１１が設けられており、このトランジスタＰ１１のゲート端子には高電位イネーブル信号Ｅ２が供給される。従って、高電位ディセーブル信号Ｄ２がローレベルになってトランジスタＰ１０がオンする前に、トランジスタＮ１０，Ｎ１１がオフした場合には、トランジスタＰ１１を介して、接続ネットＮＴ１の電位を上昇させることができる。このため、電源投入後に電圧が十分に立ち上がった後には、リセット回路２１は、トランジスタＰ１１を用いて、トランジスタＰ１０のオンよりも早くリセットを行なうことができるので、トランジスタＰ１４のリセットの動作遅延時間を短くすることができる。

・ 本実施形態では、リセット回路２１において、高電位イネーブル信号Ｅ２がゲート端子に供給されるトランジスタＰ１１と、接続ネットＮＴ２との間に、トランジスタＰ１２を設けた。このため、高電位イネーブル信号Ｅ２が変動して一時的に高くなった場合でも、高電位電源電圧ＨＶＤＤが電圧Ｖｐよりも高くない場合には、リセット回路２１からハイレベル信号がラッチ回路２３に供給されない。このため、ラッチ回路２３のトランジスタＰ１４がオンに切り換わる可能性をより低減することができるので、レベルシフタ回路１０のハイインピーダンス状態をより確実に確保することができる。

・ 本実施形態では、トランジスタＰ１２のソース端子は、並列に設けられたトランジスタＰ１０，Ｐ１１を介して高電位電源電圧ＨＶＤＤラインに接続され、直列にトランジスタＮ１０，Ｎ１１を介して接地電圧ＧＮＤラインに接続されている。トランジスタＰ１０，Ｐ１１，Ｎ１０，Ｎ１１のそれぞれのゲート端子には、高電位ディセーブル信号Ｄ２、高電位イネーブル信号Ｅ２、出力イネーブル信号Ｅ１及び出力ディセーブル信号Ｄ１が供給される。このため、これらの信号Ｅ１，Ｅ２，Ｄ１，Ｄ２が中間値となる場合には、トランジスタＰ１０，Ｐ１１が不完全な状態に、またトランジスタＮ１０，Ｎ１１が弱いオン状態（高抵抗状態）になる。この場合、トランジスタＰ１０，Ｐ１１よりもトランジスタＮ１０，Ｎ１１を介して電流が流れ、接続ネットＮＴ１の電位が押し下げられる。これにより、トランジスタＰ１２のソース端子の電圧が高くなることにより、リセット動作を行なうタイミングでない場合にトランジスタＰ１２がオン状態になる可能性を低くすることができる。

・ 本実施形態では、トランジスタＮ１３のソース端子と高電位電源電圧ＨＶＤＤとの
間にコンデンサＣ２を設けた。このため、ノイズや電流の変化によるラッチ回路２３の接続ネットＮＴ３の電圧の安定を図ることができる。

また、上記実施形態は以下のように変更してもよい。
○ 上記実施形態では、セット回路２２のツェナーダイオードＺ１のアノードと接続ネットＮＴ３との間にトランジスタＮ１３を設け、接続ネットＮＴ３と接地電圧ＧＮＤラインとの間にトランジスタＰ１３を設けた。これに限らず、接続ネットＮＴ３の電圧が、インバータ２６の出力となってトランジスタＰ１４のゲート端子に印加されても、このトランジスタＰ１４をオフさせない範囲で変動する場合には、これらを省略してもよい。この場合には、セット回路２２の構成を簡素化することができる。

○ 上記実施形態では、接続ネットＮＴ２と接地電圧ＧＮＤラインとの間、接続ネットＮＴ３と高電位電源電圧ＨＶＤＤラインとの間に、それぞれコンデンサＣ１，Ｃ２を設けた。接続ネットＮＴ２，ＮＴ３の電圧が変化しない場合には、これらコンデンサＣ１，Ｃ２を省略してもよい。この場合にも、セット回路２２の構成を簡素化することができる。

○ 上記実施形態では、セット回路２２において、高電位電源電圧ＨＶＤＤの上昇に伴って、接続ネットＮＴ２，ＮＴ３の電圧も上昇させるために、所定のツェナー電圧ＶＺのツェナーダイオードＺ１を用いた。これに限らず、耐圧の大きいトランジスタをトランジスタＰ１４として用いる場合には、接続ネットＮＴ２，ＮＴ３の電圧を上昇させなくてもよい。この場合、接続ネットＮＴ２，ＮＴ３がより大きな変動をしても、トランジスタＰ１４をオンさせ難いので、例えば電圧変動を吸収するためコンデンサＣ１，Ｃ２を省略してもよい。

○ 上記実施形態では、リリース手段としてツェナーダイオードＺ１を用いた。これに限らず、リリース手段は、高電位電源電圧ラインとラッチ手段の入力端子とを必要に応じてリリースできるものであれば、他の構成を用いることができる。例えば複数のダイオードやトランジスタを直列に接続した構成などを用いてもよい。また、上記実施形態では、リリース手段としてのツェナーダイオードＺ１や電圧発生手段としてのコンデンサＣ１，Ｃ２はセット回路２２の一部に設けた。これらリリース手段や電圧発生手段は、セット回路２２内に限らず、ラッチ回路２３に内蔵してもよいし、ハイインピーダンス保持回路２０以外に設けてもよい。

○ 上記実施形態では、コンデンサＣ１の静電容量は、コンデンサＣ２の静電容量に比べて十分に大きい場合を想定した。実際の動作に影響しない程度であれば、コンデンサＣ２の静電容量を大きくしてもよい。この場合には、時間ｔ５において、コンデンサＣ２の両端の電圧は、コンデンサＣ１，Ｃ２の静電容量比に従って上昇する。

○ 上記実施形態では、ラッチ回路２３において、インバータ２５の入力端子とインバータ２６の出力端子とに接続する抵抗素子Ｒ１を設けた。これに代えて、ラッチ回路２３の機能を損ねない範囲であれば、抵抗素子Ｒ１を省略して、インバータ２５の入力端子とインバータ２６の出力端子とを接続してもよい。

○ 上記実施形態において、より確実にハイインピーダンス状態を保持するために、トランジスタＮ３８のソース端子とトランジスタＮ３６のドレイン端子との間に、トランジスタＮ３７を設けた。これに限らず、トランジスタＰ４１，Ｎ４１がオンしたときに、それらのゲート端子の電圧を高くするための素子であれば、他の素子、例えばｎチャンネルＭＯＳトランジスタとｐチャンネルＭＯＳトランジスタで構成されるアナログスイッチを用いてもよい。

本発明のレベルシフタ回路の配線回路図。 本発明の要部であるハイインピーダンス保持回路の拡大配線図。 本発明のレベルシフタ回路における電圧−時間の変化図。 従来技術におけるレベルシフタ回路の配線回路図。

符号の説明

Ｃ１，Ｃ２…電圧発生手段を構成するコンデンサ、Ｄ１…出力ディセーブル信号、Ｄ２…高電位ディセーブル信号、Ｅ１…出力イネーブル信号、Ｅ２…高電位イネーブル信号、ＧＮＤ…基準電圧としての接地電圧、ＨＶＤＤ…高電位電源電圧、Ｎ１０，Ｎ１１…補償素子としてのトランジスタ、Ｎ１２…第１切換素子としてのトランジスタ、Ｎ１３…第４切換素子としてのトランジスタ、Ｎ４０…第２スイッチ素子としてのトランジスタ、Ｎ４１…第２出力制御素子としてのトランジスタ、Ｐ１０…リセット制御素子としてのトランジスタ、Ｐ１１…第２リセット制御素子としてのトランジスタ、Ｐ１２…第２切換素子としてのトランジスタ、Ｐ１３…第３切換素子としてのトランジスタ、Ｐ１４…第３スイッチ素子としてのトランジスタ、Ｐ４０…第１スイッチ素子としてのトランジスタ、Ｐ４１…第１出力制御素子としてのトランジスタ、Ｒ１…抵抗素子、ＶＩＮ…入力電圧、ＶＯＵＴ…出力電圧、Ｖｔｈｎ，Ｖｔｈｐ…スレッショルド電圧、ＶＺ…ツェナー電圧、Ｚ１…リリース手段としてのツェナーダイオード、１０…レベルシフタ回路、２０…ハイインピーダンス保持手段としてのハイインピーダンス保持回路、２１…リセット手段としてのリセット回路、２２…セット手段としてのセット回路、２３…ラッチ手段としてのラッチ回路、２５，２６…インバータ、５０…イネーブル信号用レベルシフタ回路、８０…入力信号用レベルシフタ回路部。

Claims (9)

1. 出力端子と高電位電源電圧ラインとの間に設けられたｐチャンネルＭＯＳトランジスタからなる第１出力制御素子と、
   出力端子と基準電圧ラインとの間に設けられたｎチャンネルＭＯＳトランジスタからなる第２出力制御素子と、
   前記第１出力制御素子のゲート端子と前記高電位電源電圧ラインとの接続を、入力信号に応じた出力を行なうための出力イネーブル信号に応じて制御する第１スイッチ素子と、
   前記第２出力制御素子のゲート端子と前記基準電圧ラインとの接続を、ハイインピーダンス状態にするための出力ディセーブル信号に応じて制御する第２スイッチ素子とを備え、
   出力イネーブル信号がハイレベルで入力信号がハイレベルのときには、この入力信号の電圧よりも高い電圧を前記出力端子から出力するレベルシフタ回路であって、
   前記高電位電源電圧が前記第１出力制御素子のスレッショルド電圧を超えるときには、前記第１出力制御素子のゲート端子に前記高電位電源電圧を印加するために動作するセット手段と、
   前記第１スイッチ素子が制御を開始したときには、前記第１出力制御素子のゲート端子への前記高電位電源電圧の印加を停止するリセット手段と
   を備えたハイインピーダンス保持手段を設けたことを特徴とするレベルシフタ回路。
2. 前記ハイインピーダンス保持手段は、
   前記高電位電源電圧ラインと前記第１出力制御素子のゲート端子との間に設けられたｐチャンネルＭＯＳトランジスタの第３スイッチ素子と、直列に接続された２つのインバータと、これらインバータに対して並列に配置された抵抗素子とを備え、この抵抗素子が接続されているインバータの出力端子が、前記第３スイッチ素子のゲート端子に接続されているラッチ手段を有し、
   前記セット手段は、このラッチ手段にローレベル信号を供給して、前記第３スイッチ素子をオンするとともに、前記リセット手段は、前記ラッチ手段にハイレベル信号を供給して、前記第３スイッチ素子をオフすることを特徴とする請求項１に記載のレベルシフタ回路。
3. 前記ラッチ手段に電源を供給し、このラッチ手段の入力端子の電圧を電源の立ち上がり時にはローレベルの電圧に維持する電圧発生手段と、
   前記高電位電源電圧ラインの電圧が、前記ラッチ手段の２つのインバータのインバータ基準電圧ラインの電圧よりも高い場合には、前記インバータ基準電圧ラインに電流を流さず、前記高電位電源電圧ラインの電圧が、前記インバータ基準電圧ラインの電圧よりも低い場合には、前記高電位電源電圧ラインに電流を流すリリース手段とを更に備え、
   前記セット手段は、このリリース手段と前記ラッチ手段の入力端子との間に、定常時に一定の電圧が印加されるゲート端子が接続されたｎチャンネルＭＯＳトランジスタからなる第１切換素子を備え、
   前記リセット手段は、ｐチャンネルＭＯＳトランジスタからなる第２切換素子を更に備え、
   この第２切換素子のドレイン端子は前記ラッチ手段の前記入力端子に接続され、このゲート端子には前記一定の電圧が印加されることを特徴とする請求項２に記載のレベルシフタ回路。
4. 前記リリース手段はツェナーダイオードであり、
   このツェナーダイオードのツェナー電圧は、前記第３スイッチ素子のスレッショルド電圧よりも大きく、かつ高電位電源電圧よりも小さく設定されており、
   前記リリース手段の前記第１切換素子に接続される端子は、前記インバータ基準電圧ラ
   インに接続されていることを特徴とする請求項３に記載のレベルシフタ回路。
5. 前記インバータ基準電圧ラインと前記基準電圧ラインとの間に設けられたｐチャンネルＭＯＳトランジスタからなる第３切換素子を更に備え、
   この第３切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項４に記載のレベルシフタ回路。
6. 前記第１切換素子に接続される前記リリース手段の端子と前記インバータ基準電圧ラインとの間に設けられたｎチャンネルＭＯＳトランジスタからなる第４切換素子を更に備え、
   この第４切換素子のソース端子は、前記ラッチ手段の入力端子に接続されており、この第４切換素子のゲート端子には、前記一定の電圧が印加されることを特徴とする請求項５に記載のレベルシフタ回路。
7. 前記第１スイッチ素子のゲート端子には、出力イネーブル信号がローレベルのときはローレベルの電圧になり、出力イネーブル信号がハイレベルのときは出力イネーブル信号よりも高電圧のハイレベルの電圧になる高電位イネーブル信号が供給されており、
   この第１スイッチ素子は、前記高電位イネーブル信号が定常時におけるローレベル信号の電圧を出力したときに、前記第１出力制御素子のゲート端子と前記高電位電源電圧ラインとを接続し、
   前記リセット手段は、ｐチャンネルのＭＯＳトランジスタのリセット制御素子を更に備え、
   このリセット制御素子は、このソース端子が前記高電位電源電圧ラインに接続され、このドレイン端子が前記ラッチ手段の入力端子に接続され、このゲート端子には前記高電位イネーブル信号の反転信号である高電位ディセーブル信号が供給されることを特徴とする請求項３〜６のいずれか１項に記載のレベルシフタ回路。
8. 前記リセット手段は、前記リセット制御素子と並列に設けられた第２リセット制御素子を備え、
   この第２リセット制御素子のゲート端子には前記高電位イネーブル信号が供給されることを特徴とする請求項７に記載のレベルシフタ回路。
9. 前記リセット制御素子のドレイン端子及び前記第２リセット制御素子のドレイン端子が、相互に接続されているとともに、これらドレイン端子を前記基準電圧ラインに接続させるために、ｎチャンネルＭＯＳトランジスタからなる２つの補償素子が、前記ドレイン端子と前記基準電圧ラインとの間に直列に設けられており、
   前記補償素子のそれぞれのゲート端子には、出力イネーブル信号及びこの出力イネーブル信号の反転信号である出力ディセーブル信号が供給されることを特徴とする請求項８に記載のレベルシフタ回路。

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