TWI472155B - 電壓開關電路 - Google Patents

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TWI472155B TW100137944A TW100137944A TWI472155B TW I472155 B TWI472155 B TW I472155B TW 100137944 A TW100137944 A TW 100137944A TW 100137944 A TW100137944 A TW 100137944A TW I472155 B TWI472155 B TW I472155B
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Description

電壓開關電路
本發明是有關於一種電壓開關電路，且特別是有關於一種利用PMOS電晶體來承受高電壓應力(voltage stress)的電壓開關電路。
請參照第1圖，其所繪示為習知記憶體中解碼電路模組(decode circuit module)示意圖。解碼電路模組中包括一高壓解碼切換系統(HV decode switch system)110、與一低壓解碼切換系統(LV decode switch system)150。
高壓解碼切換系統110中包括一電壓開關電路120、一第一電壓開關電路組130、以及一解碼單元140。電壓開關電路120根據控制信號(EN)，選擇性地輸出第一電壓(HV)或者第二電壓(MV)作為解碼單元140的輸入電壓(VPP)。
再者，第一電壓開關電路組130中包括N個電壓開關電路，其電路結構相同於上述電壓開關電路120。第一電壓開關電路組130受控於N位元的位址信號A<N-1:0>，並且根據N位元的位址信號A<N-1:0>，產生N位元的高電壓解碼信號HVDEC<N-1:0>並輸入解碼單元140。
舉例來說，假設第N-1位元的位址信號A[N-1]為低準位(L)時，第N-1位元的高電壓解碼信號HVDEC[N-1]即為第一電壓(HV)；反之，假設第N-1位元的位址信號A[N-1]為高準位(H)時，第N-1位元的高電壓解碼信號HVDEC[N-1]即為第二電壓(MV)。同理，第一電壓開關電路組130中其他的電壓開關的動作原理皆相同，不再贅述。
解碼單元140接收輸入電壓(VPP)以及N位元的高電壓解碼信號HVDEC<N-1:0>後，會在2N 個陣列匯流排信號線Array_bus<2N -1:0>上產生不同的狀態，亦即，開啟狀態(ON)或者關閉狀態(OFF)。基本上，解碼單元140的動作原理並非本發明的重點，因此其內部電路以及動作原理將予以省略。
再者，低壓解碼切換系統150中包括第二電壓開關電路組160。第二電壓開關電路組160中包括2N 個電壓開關電路，其輸出端各別連接至2N 個陣列匯流排信號線Array_bus<2N -1:0>上。且第二電壓開關電路組160受控於N位元的位址信號A<N-1:0>以及讀取信號Read。其動作原理介紹如下：
以第(2N -1)條陣列匯流排信號線Array_bus[2N -1]為例，當解碼單元140控制第(2N -1)條陣列匯流排信號線Array_bus[2N -1]為開啟狀態(ON)時，第(2N -1)條陣列匯流排信號線Array_bus[2N -1]上的電壓即為輸入電壓(VPP)，此時第二電壓開關電路組160會提供浮接狀態(floating)至第(2N -1)條陣列匯流排信號線Array_bus[2N -1]。再者，當解碼單元140控制第(2N -1)條陣列匯流排信號線Array_bus[2N -1]為關閉狀態(OFF)時，第(2N -1)條陣列匯流排信號線Array_bus[2N -1]上的電壓會由第二電壓開關電路組160所提供，其根據位址信號A<N-1:0>以及讀取信號(read)，可能在第(2N -1)條陣列匯流排信號線Array_bus[2N -1]上提供0V或者讀取電壓(VR)。同理，其他陣列匯流排信號線的動作原理接相同，不再贅述。
在邏輯電路的製程領域中，高出邏輯電位2至3倍以上的電壓即可視為高電壓。舉例來說，假設邏輯準位為2.5V時，高於7V以上的電壓即可視為高電壓；邏輯準位為3.3V時，高於9V以上的電壓即可視為高電壓；邏輯準位為5V時，高於18V以上的電壓即可視為高電壓。
以第1圖中記憶體中解碼電路模組為例，其邏輯準位為5V，第一電壓(HV)為18V，第二電壓(MV)為10V。也就是說，在高電壓解碼切換系統110中，電壓開關電路120以及第一開關電路組130接會連接至高電壓(第一電壓HV)；同理，第二電壓開關電路組160中的電壓開關電路在特定狀態時，也會接收高電壓(第一電壓HV)。
一般來說，當邏輯電路在運作過程中會接收到高電壓(HV)時，此邏輯電路將無法相容於傳統的邏輯電路製程，並且需要利用特殊電路製程來完成，因此邏輯電路設計會較複雜且製作成本會提高。換句話說，第1圖中的電壓開關電路無法利用現有的邏輯電路製程來完成，其需要用特別的電路製程才可以完成，因此會提高製作成本。
因此，利用相容於邏輯電路製程來製造電壓開關電路即為本發明所欲達成的目的。
本發明的目的係提出一種電壓開關電路，該電壓開關電路中係利用低摻雜(Lightly Doped)PMOS電晶體來承受高電壓應力，而低摻雜(Lightly Doped)PMOS電晶體相容於邏輯電路製程，因此電壓開關電路可在邏輯電路製程下來完成。
本發明係有關於一種電壓開關電路，包括：一輸出電路，包括一第一PMOS電晶體，源極與體極連接至一高電壓源，汲極連接至該電壓開關電路的反相輸出端，閘極連接至該電壓開關電路的輸出端；以及，一第二PMOS電晶體，源極與體極連接至該高電壓源，汲極連接至該電壓開關電路的輸出端、閘極連接至該電壓開關電路的反相輸出端；一第一壓降控制電路，包括一第三PMOS電晶體，體極連接至該高電壓源，源極連接至該反相輸出端，汲極連接至一節點e，閘極連接至一參考電壓源；以及，一第四PMOS電晶體，體極連接至該高電壓源，源極連接至該輸出端，汲極連接至一節點f，閘極連接至該參考電壓源；一第二壓降控制電路，包括一第一NMOS電晶體、一第二NMOS電晶體、一第一偏壓控制電路與一第二偏壓控制電路；其中，該第一NMOS電晶體的汲極連接至該節點e與該第一偏壓控制電路的控制端，閘極連接至該第一偏壓控制電路的輸出端，體極與源極連接至一節點c；以及，該第二NMOS電晶體，汲極連接至該節點f以及該第二偏壓控制電路的控制端，閘極連接至該第二偏壓控制電路的輸出端，體極與源極連接至一節點d；一第三壓降控制電路，包括一第三NMOS電晶體，汲極連接至該節點c、閘極連接至一邏輯電壓源、體極與源極連接至一節點a；以及，一第四NMOS電晶體，汲極連接至該節點d、閘極連接至該邏輯電壓源、體極與源極連接至一節點b；以及一輸入電路，包括一第五NMOS電晶體，一第六NMOS電晶體，一第三偏壓控制電路，與一第四偏壓控制電路；其中，該第五NMOS電晶體，汲極連接至該節點a以及該第三偏壓控制電路的輸出端，閘極連接至該電壓開關電路的輸入端，體極與源極連接至一接地端；以及，第六NMOS電晶體，汲極連接至該節點b以及該第四偏壓控制電路的輸出端，閘極連接至該電壓開關電路的反相輸入端，體極與源極連接至該接地端。
本發明係有關於一種電壓開關電路，該電壓開關電路的輸出端連接至一匯流排信號線且該匯流排信號線可由一控制電路選擇性地提供一輸入電壓，包括：一第一NMOS電晶體，汲極連接至電壓開關電路的輸出端，源極與體極連接至一節點b；一第一偏壓控制電路，該第一偏壓控制電路的控制端連接至該電壓開關電路的輸出端，該第一偏壓控制電路的輸入端連接至該電壓開關電路的輸入端，該第一偏壓控制電路的輸出端連接至該第一NMOS電晶體閘極；一第二NMOS電晶體，汲極連接至該節點b、閘極連接至一邏輯電壓源、源極與體極連接至一節點a；一第二偏壓控制電路，該第二偏壓控制電路的控制端連接至該電壓開關電路的輸入端，該第二偏壓控制電路的輸入端選擇性地連接至該邏輯電壓源以及一讀取電壓源，該第二偏壓控制電路的輸出端連接至該節點a；以及一第三NMOS電晶體，汲極連接至該節點a、閘極連接至該電壓開關電路的輸入端、源極與體極連接至一接地端。
本發明係有關於一種電壓開關電路，具有一第一壓降路徑，包括一節點a，以及，一第二壓降路徑具有一節點b，該電壓開關電路更包括：一輸出電路，連接於一高電壓源，並具有一第一輸出端連接於該第一壓降路徑與一第二輸出端連接於該第二壓降路徑；複數個壓降控制電路、連接於該第一輸出端與該節點a之間以及連接於該第二輸出端與該節點b之間；一輸入電路，連接於該節點a與該節點b，且該輸入電路具有一第一輸入端以及一第二輸入端；其中，當該第一輸入端接收一高邏輯準位且該第二輸入端接收一低邏輯準位時，該節點a的電壓等於一接地端，該第一輸出端產生一中電壓準位，該節點b產生該高邏輯準位，該第二輸出端產生該高電壓源的電壓，其中，該高電壓源的電壓大於該中電壓準位，該中電壓準位大於該高邏輯準位。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
現今的半導體製造商中已經可以在標準邏輯製程中提供一種耐高壓的低摻雜(Lightly Doped)PMOS電晶體。換句話說，此種低摻雜PMOS電晶體可以抵抗高電壓應力，並且相容於現今的標準邏輯製程。因此，本發明即利用低摻雜PMOS電晶體來設計一電壓開關電路。也就是說，在本發明的電壓開關電路中，僅低摻雜PMOS電晶體會遭遇高電壓應力，而其他電晶體將不會遭遇高電壓應力。
請參照第2A圖，其所繪示為本發明電壓開關電路之具體實施例。電壓開關電路包括：一輸出電路210、第一壓降控制電路(voltage drop control circuit)220、第二壓降控制電路230、第三壓降控制電路240、以及一輸入電路250。其中，高電壓源(HV)大於參考電壓源(Vref)，參考電壓源(Vref)大於邏輯電壓源(VDD)。
輸出電路210包括一第一PMOS電晶體對(PMOS transistor pair)，其中，第一PMOS電晶體p1源極(source)與體極(body)連接至高電壓源(HV)，汲極(drain)連接至反相輸出端(OUTB)，閘極(gate)連接至輸出端(OUT)；第二PMOS電晶體p2源極與體極連接至高電壓源(HV)，汲極連接至輸出端(OUT)、閘極連接至反相輸出端(OUTB)。
第一壓降控制電路220包括一第二PMOS電晶體對，其中，第三PMOS電晶體p3的體極連接至高電壓源(HV)，源極連接至反相輸出端(OUTB)，汲極連接至節點e，閘極連接至參考電壓源(Vref)；第四PMOS電晶體p4的體極連接至高電壓源(HV)，源極連接至輸出端(OUT)，汲極連接至節點f，閘極連接至參考電壓源(Vref)。
第二壓降控制電路230包括一第一NMOS電晶體對、一第一偏壓控制電路232、與一第二偏壓控制電路234。
第一偏壓控制電路232包括一第五PMOS電晶體p5與一第六PMOS電晶體p6。第五PMOS電晶體p5源極為第一偏壓控制電路232的輸入端並連接至節點b，閘極連接至參考電壓(Vref)、體極與汲極相互連接並且作為第一偏壓控制電路232的輸出端；第六PMOS電晶體p6源極連接至邏輯電壓源(VDD)，閘極為第一偏壓控制電路232的控制端並連接至節點e，體極與汲極相互連接並且連接至第一偏壓控制電路232的輸出端。
第二偏壓控制電路234包括一第七PMOS電晶體p7與一第八PMOS電晶體p8。第七PMOS電晶體p7源極為第二偏壓控制電路234的輸入端並連接至節點a，閘極連接至參考電壓(Vref)、體極與汲極相互連接並且作為第二偏壓控制電路234的輸出端；第八PMOS電晶體p8源極連接至邏輯電壓源(VDD)，閘極為第二偏壓控制電路234的控制端並連接至節點f，體極與汲極相互連接並且連接至第二偏壓控制電路234的輸出端。
第一NMOS電晶體對包括：第一NMOS電晶體n1與第二NMOS電晶體n2。第一NMOS電晶體n1的汲極連接至節點e以及第一偏壓控制電路232的控制端，閘極連接至第一偏壓控制電路232的輸出端，體極與源極連接至節點c；第二NMOS電晶體n2的汲極連接至節點f以及第二偏壓控制電路234的控制端，閘極連接至第二偏壓控制電路234的輸出端，體極與源極連接至節點d。
第三壓降控制電路240包括一第二NMOS電晶體對，其中，第三NMOS電晶體n3的汲極連接至節點c、閘極連接至邏輯電壓源(VDD)、體極與源極連接至節點a；第四NMOS電晶體n4的汲極連接至節點d、閘極連接至邏輯電壓源(VDD)、體極與源極連接至節點b。
輸入電路250包括一第三NMOS電晶體對、一第三偏壓控制電路252、與一第四偏壓控制電路254。
第三偏壓控制電路252包括一第九PMOS電晶體p9源極與體極係為第三偏壓控制電路252的輸入端並連接至邏輯電壓源(VDD)、閘極為第三偏壓控制電路252的控制端並連接至輸入端IN、汲極為第三偏壓控制電路252的輸出端並連接至節點a。
第四偏壓控制電路254包括一第十PMOS電晶體p10源極與體極係為第四偏壓控制電路254的輸入端並連接至邏輯電壓源(VDD)、閘極為第四偏壓控制電路254的控制端並連接至反相輸入端INB、汲極為第四偏壓控制電路254的輸出端並連接至節點b。
第三NMOS電晶體對包括：第五NMOS電晶體n5與第六NMOS電晶體n6。第五NMOS電晶體n5的汲極連接至節點a以及第三偏壓控制電路252的輸出端，閘極連接至輸入端(IN)，體極與源極連接至接地端；第六NMOS電晶體n6的汲極連接至節點b以及第四偏壓控制電路254的輸出端，閘極連接至反相輸入端(INB)，體極與源極連接至接地端。
請參照第2B圖，其所繪示為本發明電壓開關電路的偏壓示意圖。其中，高電壓源(HV)為18V，參考電壓源(Vref)為9V，邏輯電壓源(VDD)為6V。而由反向輸出端(OUTB)至接地端之間形成一條壓降路徑，由輸出端(OUT)至接地端之間形成另一條壓降路徑。以下詳細介紹其動作流程。
當輸入端(IN)接收高邏輯準位(6V)以及反相輸入端(INB)接收低邏輯準位(0V)時，輸入電路250中的一第三偏壓控制電路252不動作(inactivated)、一第四偏壓控制電路254動作(activated)、第五NMOS電晶體n5開啟(turn on)、第六NMOS電晶體n6關閉(turn off)，此時節點a的電壓為0V(Va=0V)，節點b的電壓為6V(Vb=6V)。
由於節點a的電壓為0V(Va=0V)，節點b的電壓為6V(Vb=6V)，因此第三壓降控制電路240中的第三NMOS電晶體n3開啟，第四NMOS電晶體n4關閉。此時，節點c的電壓為0V(Vc=0V)，節點d的電壓(Vd)需由第二壓降控制電路230來決定。
再者，由於節點b電壓為6V(Vb=6V)，節點c電壓為0V(Vc=0V)，第二壓降控制電路230中的第一偏壓控制電路232(第六PMOS電晶體p6開啟，第五PMOS電晶體p5關閉)的輸出端會輸出6V至第一NMOS電晶體n1閘極(Vg=6V)，使得第一NMOS電晶體n1開啟，而節點e的電壓為0V(Ve=0V)。
當節點e的電壓為0V(Ve=0V)，且第一壓降控制電路220中的第三PMOS電晶體p3以及第四PMOS電晶體p4閘極連接至9V的參考電壓源(Vref)，因此會使得反相輸出端(OUTB)電壓，亦即第三PMOS電晶體p3源極電壓，為(9V+∣ΔVp∣)，其中ΔVp為PMOS電晶體的臨限電壓(threshold voltage)。
接著，在輸出電路210中，由於反相輸出端(OUTB)電壓為(9V+∣ΔVp∣)，因此，第二PMOS電晶體p2開啟，輸出端(OUT)電壓等於高電源電壓(HV)為18V，第一PMOS電晶體p1關閉。
由於輸出端電壓(OUT)為18V，將使得第一壓降控制電路220中的第四PMOS電晶體p4開啟，而節點f的電壓為18V(Vf=18V)。
由於節點f的電壓為18V(Vf=18V)且節點a的電壓為0V(Va=0)，因此，第二偏壓控制電路234中的第八PMOS電晶體p8關閉，使得第二偏壓控制電路234的輸出端產生(9V+∣ΔVp∣)的電壓至第二NMOS電晶體n2閘極(Vg=9V+∣ΔVp∣)，因此節點d的電壓將維持在9V(Vd=9V)。
由於本發明的電壓開關電路係為左右對稱的電路，因此，當輸入端(IN)為低邏輯準位(0V)且反相輸入端(INB)為高邏輯準位(6V)時，所有的動作原理皆可以參照以上的描述，使得輸出端(OUT)產生(9V+∣ΔVp∣)，反相輸出端(OUTB)產生18V。
假設PMOS電晶體的臨限電壓ΔVp為(-1V)，則於輸入端(IN)接收高邏輯準位(6V)時，輸出端(OUT)可以產生高電壓源(HV)的18V；於輸入端(IN)接收低邏輯準位(0V)時，輸出端(OUT)可以產生10V。
當然，第2A圖中輸入端(IN)與反相輸入端(INB)可以對調，使輸入端(IN)接收低邏輯準位(0V)時，輸出端(OUT)可以產生高電壓源(HV)的18V；於輸入端(IN)接收高邏輯準位(6V)時，輸出端(OUT)可以產生10V。
或者，第2A圖中輸出端(OUT)與反相輸出端(OUTB)可以對調，使輸入端(IN)接收低邏輯準位(0V)時，輸出端(OUT)可以產生高電壓源(HV)的18V；於輸入端(IN)接收高邏輯準位(6V)時，輸出端(OUT)可以產生10V。
再者，由電壓開關電路的偏壓示意圖中可知，第一至第八PMOS電晶體p1~p8在特定的情況下會承受高電壓應力，因此利用相容於邏輯電路製程的低摻雜PMOS電晶體來完成第一至第八PMOS電晶體p1~p8。因此，本發明的電壓開關電路可利用邏輯電路製程完成，並可以降低成本以及設計電路的複雜度。
利用本發明的偏壓控制電路，也可以運用於習知第二電壓開關電路組中的電壓開關電路。清參照第3A圖，其所繪示為本發明另一電壓開關電路示意圖。其中，電壓開關電路的輸出端(OUT)連接至陣列匯流排信號線(Array_bus)，而解碼單元340可以選擇性的提供輸入電壓(VPP)至電壓開關電路的輸出端(OUT)。
電壓開關電路包括第一NMOS電晶體n1、第二NMOS電晶體n2、第三NMOS電晶體n3、第一偏壓控制電路310、以及第二偏壓控制電路320。
第一偏壓控制電路310包括一第一PMOS電晶體p1與一第二PMOS電晶體p2。第一PMOS電晶體p1源極為第一偏壓控制電路310的輸入端並連接電壓開關電路的輸入端(IN)，閘極連接至參考電壓(Vref)、體極與汲極相互連接並且作為第一偏壓控制電路310的輸出端；第二PMOS電晶體p2源極連接至邏輯電壓源(VDD)，閘極為第一偏壓控制電路310的控制端並連接至電壓開關電路的輸出端(OUT)，體極與汲極相互連接並且連接至第一偏壓控制電路310的輸出端。
第一NMOS電晶體n1汲極連接至電壓開關電路的輸出端(OUT)，閘極連接至第一偏壓控制電路310的輸出端，源極與體極連接至節點b。
第二NMOS電晶體n2汲極連接至節點b、閘極連接至邏輯電壓源(VDD)、源極與體極連接至節點a。
第二偏壓控制電路320包括一第三PMOS電晶體p3源極與體極係為第二偏壓控制電路320的輸入端並選擇性地連接至邏輯電壓源(VDD)或者讀取電壓源(VR)、閘極為第二偏壓控制電路320的控制端並連接至電壓開關電路的輸入端(NB)、汲極為第二偏壓控制電路320的輸出端並連接至節點a。
第三NMOS電晶體n3汲極連接至節點a、閘極連接至電壓開關電路的輸入端(NB)、源極與體極連接至接地端。
請參照第3B圖至第3D圖，其所繪示為電壓開關電路在各種狀態下的偏壓示意圖。其中，解碼單元340提供的輸入電壓(VPP)為18V，參考電壓源(Vref)為9V，邏輯電壓源(VDD)為6V、讀取電壓源(VR)為1.8V。以下詳細介紹其動作流程。
如第3B圖所示，在第一狀態時，解碼單元340提供的18V輸入電壓(VPP)至電壓開關電路的輸出端(OUT)且輸入端(IN)為低邏輯準位(0V)時，第二偏壓控制電路320動作(activated)、第三NMOS電晶體n3關閉，此時節點a的電壓為6V(Va=6V)。
由於節點a的電壓為6V(Va=6V)，第二NMOS電晶體n2閘極連接至6V的邏輯電壓源(VDD)。因此，第二NMOS電晶體n2關閉，節點b的電壓(Vb)需根據第一NMOS電晶體n1的偏壓來決定。
由於輸出端(OUT)的電壓為18V(OUT=18V)且輸入端(IN)的電壓為低邏輯準位(IN=0V)，因此，第一偏壓控制電路310中的第二PMOS電晶體p2關閉，使得第一偏壓控制電路310的輸出端產生(9V+∣ΔVp∣)的電壓至第一NMOS電晶體n1閘極(Vg=9V+∣ΔVp∣)，因此節點b的電壓將維持在9V(Vb=9V)。
如第3C圖所示，在第二狀態時，解碼單元340不提供18V輸入電壓(VPP)至電壓開關電路的輸出端(OUT)且輸入端(IN)為高邏輯準位(6V)時，第二偏壓控制電路320不動作(inactivated)、第三NMOS電晶體n3開啟，此時節點a的電壓為0V(Va=0V)。
由於節點a的電壓為0V(Va=0V)，因此第二NMOS電晶體n2開啟。此時，節點b的電壓為0V(Vb=0V)。
再者，由於節點b電壓為0V(Vb=0V)且輸入端(IN)接收6V的高邏輯準位，第一偏壓控制電路310(第二PMOS電晶體p2開啟，第一PMOS電晶體p1關閉)的輸出端會輸出6V至第一NMOS電晶體n1閘極(Vg=6V)，使得第一NMOS電晶體n1開啟，而使得輸出端(OUT)的電壓為0V(OUT=0V)。
如第3D圖所示，在第三狀態時，解碼單元340不提供的18V輸入電壓(VPP)至電壓開關電路的輸出端(OUT)且輸入端(IN)為低邏輯準位(0V)且第二偏壓控制電路320輸入端連接至1.8V的讀取電壓源(VR)。此時，第二偏壓控制電路320動作(activated)、第三NMOS電晶體n3關閉，此時節點a的電壓為1.8V(Va=1.8V)。
由於節點a的電壓為1.8V(Va=1.8V)，第二NMOS電晶體n2閘極連接至6V的邏輯電壓源(VDD)。因此，第二NMOS電晶體n2開啟，節點b的電壓為1.8V(Vb=1.8V)。
再者，由於節點b電壓為1.8V(Vb=1.8V)且輸入端(IN)接收0V的低邏輯準位，第一偏壓控制電路310(第二PMOS電晶體p2開啟，第一PMOS電晶體p1關閉)的輸出端會輸出6V至第一NMOS電晶體n1閘極(Vg=6V)，使得第一NMOS電晶體n1開啟，而使得輸出端(OUT)的電壓為1.8V(OUT=1.8V)。
由第3B圖至第3D圖中電壓開關電路偏壓示意圖可知，第一至第二PMOS電晶體p1~p2在特定的情況下會承受高電壓應力，因此利用相容於邏輯電路製程的低摻雜PMOS電晶體來完成第一與第二PMOS電晶體p1~p2。因此，本發明的電壓開關電路可利用邏輯電路製程完成，並可以降低成本以及設計電路的複雜度。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110．．．高壓解碼切換系統
120．．．電壓開關電路
130．．．第一電壓開關電路組
140．．．解碼單元
150．．．低壓解碼切換系統
160．．．第二電壓開關電路組
210．．．輸出電路
220．．．第一壓降電路
230．．．第二壓降電路
232．．．第一偏壓電路
234．．．第二偏壓電路
240．．．第三壓降電路
250．．．輸入電路
252．．．第三偏壓電路
254．．．第四偏壓電路
310．．．第一偏壓電路
320．．．第二偏壓電路
340．．．解碼單元
第1圖所繪示為習知記憶體中解碼電路模組示意圖。
第2A圖所繪示為本發明電壓開關電路之具體實施例。
第2B圖所繪示為本發明電壓開關電路的偏壓示意圖。
第3A圖所繪示為本發明另一電壓開關電路示意圖。
第3B圖至第3D圖所繪示為電壓開關電路在各種狀態下的偏壓示意圖。
210．．．輸出電路
220．．．第一壓降電路
230．．．第二壓降電路
232．．．第一偏壓電路
234．．．第二偏壓電路
240．．．第三壓降電路
250．．．輸入電路
252．．．第三偏壓電路
254．．．第四偏壓電路

Claims (30)

  1. 一種電壓開關電路，包括：一輸出電路，包括一第一PMOS電晶體，源極與體極連接至一高電壓源，汲極連接至該電壓開關電路的反相輸出端，閘極連接至該電壓開關電路的輸出端；以及，一第二PMOS電晶體，源極與體極連接至該高電壓源，汲極連接至該電壓開關電路的輸出端、閘極連接至該電壓開關電路的反相輸出端；一第一壓降控制電路，包括一第三PMOS電晶體，體極連接至該高電壓源，源極連接至該反相輸出端，汲極連接至一節點e，閘極連接至一參考電壓源；以及，一第四PMOS電晶體，體極連接至該高電壓源，源極連接至該輸出端，汲極連接至一節點f，閘極連接至該參考電壓源；一第二壓降控制電路，包括一第一NMOS電晶體、一第二NMOS電晶體、一第一偏壓控制電路與一第二偏壓控制電路；其中，該第一NMOS電晶體的汲極連接至該節點e與該第一偏壓控制電路的控制端，閘極連接至該第一偏壓控制電路的輸出端，體極與源極連接至一節點c；以及，該第二NMOS電晶體，汲極連接至該節點f以及該第二偏壓控制電路的控制端，閘極連接至該第二偏壓控制電路的輸出端，體極與源極連接至一節點d；一第三壓降控制電路，包括一第三NMOS電晶體，汲極連接至該節點c、閘極連接至一邏輯電壓源、體極與源極連接至一節點a；以及，一第四NMOS電晶體，汲極連接至該節點d、閘極連接至該邏輯電壓源、體極與源極連接至一節點b；以及一輸入電路，包括一第五NMOS電晶體，一第六NMOS電晶體，一第三偏壓控制電路，與一第四偏壓控制電路；其中，該第五NMOS電晶體，汲極連接至該節點a以及該第三偏壓控制電路的輸出端，閘極連接至該電壓開關電路的輸入端，體極與源極連接至一接地端；以及，第六NMOS電晶體，汲極連接至該節點b以及該第四偏壓控制電路的輸出端，閘極連接至該電壓開關電路的反相輸入端，體極與源極連接至該接地端。
  2. 如申請專利範圍第1項所述之電壓開關電路，其中該高電壓源的電壓大於該參考電壓源的電壓，該參考電壓源的電壓大於該邏輯電壓源的電壓。
  3. 如申請專利範圍第1項所述之電壓開關電路，其中該高電壓源的電壓為18V，該參考電壓源的電壓為9V，該邏輯電壓源的電壓為6V。
  4. 如申請專利範圍第1項所述之電壓開關電路，其中該第一PMOS電晶體、該第二PMOS電晶體、該第三PMOS電晶體、與該第四PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  5. 如申請專利範圍第1項所述之電壓開關電路，其中，該第一偏壓控制電路包括：一第五PMOS電晶體與一第六PMOS電晶體；其中，該第五PMOS電晶體源極為該第一偏壓控制電路的輸入端並連接至該節點b，閘極連接至該參考電壓源、體極與汲極相互連接並且作為該第一偏壓控制電路的輸出端；以及，該第六PMOS電晶體，源極連接至該邏輯電壓源，閘極為該第一偏壓控制電路的控制端並連接至該節點e，體極與汲極相互連接並且連接至該第一偏壓控制電路的輸出端。
  6. 如申請專利範圍第5項所述之電壓開關電路，其中該第五PMOS電晶體、與該第六PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  7. 如申請專利範圍第1項所述之電壓開關電路，其中，該第二偏壓控制電路包括：一第七PMOS電晶體與一第八PMOS電晶體；其中，該第七PMOS電晶體源極為該第二偏壓控制電路的輸入端並連接至該節點a，閘極連接至該參考電壓源、體極與汲極相互連接並且作為該第二偏壓控制電路的輸出端；以及，該第八PMOS電晶體源極連接至該邏輯電壓源，閘極為該第二偏壓控制電路的控制端並連接至該節點f，體極與汲極相互連接並且連接至該第二偏壓控制電路的輸出端。
  8. 如申請專利範圍第7項所述之電壓開關電路，其中該第七PMOS電晶體、與該第八PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  9. 如申請專利範圍第1項所述之電壓開關電路，其中該第三偏壓控制電路包括：一第九PMOS電晶體，源極與體極係為該第三偏壓控制電路的輸入端並連接至該邏輯電壓源、閘極為該第三偏壓控制電路的控制端並連接至該電壓開關電路的輸入端、汲極為該第三偏壓控制電路的輸出端並連接至該節點a。
  10. 如申請專利範圍第1項所述之電壓開關電路，其中該第四偏壓控制電路包括：一第十PMOS電晶體，源極與體極係為該第四偏壓控制電路的輸入端並連接至該邏輯電壓源、閘極為該第四偏壓控制電路的控制端並連接至該電壓開關電路的反相輸入端、汲極為該第四偏壓控制電路的輸出端並連接至該節點b。
  11. 一種電壓開關電路，該電壓開關電路的輸出端連接至一匯流排信號線且該匯流排信號線可由一控制電路選擇性地提供一輸入電壓，包括：一第一NMOS電晶體，汲極連接至電壓開關電路的輸出端，源極與體極連接至一節點b；一第一偏壓控制電路，該第一偏壓控制電路的控制端連接至該電壓開關電路的輸出端，該第一偏壓控制電路的輸入端連接至該電壓開關電路的輸入端，該第一偏壓控制電路的輸出端連接至該第一NMOS電晶體閘極；一第二NMOS電晶體，汲極連接至該節點b、閘極連接至一邏輯電壓源、源極與體極連接至一節點a；一第二偏壓控制電路，該第二偏壓控制電路的控制端連接至該電壓開關電路的輸入端，該第二偏壓控制電路的輸入端選擇性地連接至該邏輯電壓源以及一讀取電壓源，該第二偏壓控制電路的輸出端連接至該節點a；以及一第三NMOS電晶體，汲極連接至該節點a、閘極連接至該電壓開關電路的輸入端、源極與體極連接至一接地端。
  12. 如申請專利範圍第11項所述之電壓開關電路，其中該控制電路的輸入電壓大於該參考電壓源的電壓，該參考電壓源的電壓大於該邏輯電壓源的電壓，該邏輯電壓源的電壓大於該讀取電壓源的電壓。
  13. 如申請專利範圍第11項所述之電壓開關電路，其中該控制電路的輸入電壓為18V，該參考電壓源的電壓為9V，該邏輯電壓源的電壓為6V，該讀取電壓源的電壓為1.8V。
  14. 如申請專利範圍第11項所述之電壓開關電路，其中該第一PMOS電晶體、與該第二PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  15. 如申請專利範圍第11項所述之電壓開關電路，其中，該第一偏壓控制電路，包括：一第一PMOS電晶體與一第二PMOS電晶體；其中，該第一PMOS電晶體源極為為該第一偏壓控制電路的輸入端並連接該電壓開關電路的輸入端，閘極連接至該參考電壓源、體極與汲極相互連接並且作為該第一偏壓控制電路的輸出端；以及，該第二PMOS電晶體，源極連接至該邏輯電壓源，閘極為該第一偏壓控制電路的控制端並連接至該電壓開關電路的輸出端，體極與汲極相互連接並且連接至該第一偏壓控制電路的輸出端。
  16. 如申請專利範圍第11項所述之電壓開關電路，其中，該第二偏壓控制電路包括：一第三PMOS電晶體，源極與體極係為該第二偏壓控制電路的輸入端並選擇性地連接至該邏輯電壓源與該讀取電壓源、閘極為該第二偏壓控制電路的控制端並連接至該電壓開關電路的輸入端、汲極為該第二偏壓控制電路的輸出端並連接至該節點a。
  17. 一種電壓開關電路，具有一第一壓降路徑，包括一節點a，以及，一第二壓降路徑具有一節點b，該電壓開關電路更包括：一輸出電路，連接於一高電壓源，並具有一第一輸出端連接於該第一壓降路徑與一第二輸出端連接於該第二壓降路徑；複數個壓降控制電路，連接於該第一輸出端與該節點a之間以及連接於該第二輸出端與該節點b之間； 一輸入電路，連接於該節點a與該節點b，且該輸入電路具有一第一輸入端以及一第二輸入端；其中，該輸入電路，包括一第一NMOS電晶體，一第二NMOS電晶體，一第一偏壓控制電路，與一第二偏壓控制電路；其中，該第一NMOS電晶體，汲極連接至該節點a以及該第一偏壓控制電路的輸出端，閘極連接至該電壓開關電路的輸入端，體極與源極連接至該接地端；以及，該第二NMOS電晶體，汲極連接至該節點b以及該第二偏壓控制電路的輸出端，閘極連接至該電壓開關電路的反相輸入端，體極與源極連接至該接地端；其中，當該第一輸入端接收一高邏輯準位且該第二輸入端接收一低邏輯準位時，該節點a的電壓等於一接地端，該第一輸出端產生一中電壓準位，該節點b產生該高邏輯準位，該第二輸出端產生該高電壓源的電壓，其中，該高電壓源的電壓大於該中電壓準位，該中電壓準位大於該高邏輯準位。
  18. 如申請專利範圍第17項所述之電壓開關電路，其中該高電壓源的電壓為18V，該中電壓準位的電壓為10V，該邏輯電壓源的電壓為6V。
  19. 如申請專利範圍第17項所述之電壓開關電路，其中，該輸出電路，包括一第一PMOS電晶體，源極與體極連接至一該高電壓源，汲極連接至該第二輸出端，閘極連接至該第一輸出端；以及，一第二PMOS電晶體，源極 與體極連接至該高電壓源，汲極連接至該第一輸出端、閘極連接至該第二輸出端。
  20. 如申請專利範圍第17項所述之電壓開關電路，其中，該第一壓降路徑，更包括一節點c與一節點e；該第二壓降路徑具有一節點d與一節點f，且該些壓降控制電路中的一第一壓降控制電路包括：一第三PMOS電晶體，體極連接至該高電壓源，源極連接至該第二輸出端，汲極連接至該節點e，閘極連接至一參考電壓源；以及，一第四PMOS電晶體，體極連接至該高電壓源，源極連接至該第一輸出端，汲極連接至該節點f，閘極連接至該參考電壓源；其中，該參考電壓源的電壓小於該中電壓準位，且該參考電壓源的電壓大於該邏輯電壓源的電壓。
  21. 如申請專利範圍第20項所述之電壓開關電路，其中該參考電壓源的電壓為9V。
  22. 如申請專利範圍第20項所述之電壓開關電路，其中該第一PMOS電晶體、該第二PMOS電晶體、該第三PMOS電晶體、與該第四PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  23. 如申請專利範圍第20項所述之電壓開關電路，其中，該些壓降控制電路中的一第二壓降控制電路包括：一第三NMOS電晶體、一第四NMOS電晶體、一第三偏 壓控制電路與一第四偏壓控制電路；其中，該第三NMOS電晶體的汲極連接至該節點e與該第三偏壓控制電路的控制端，閘極連接至該第三偏壓控制電路的輸出端，體極與源極連接至該節點c；以及，該第四NMOS電晶體，汲極連接至該節點f以及該第四偏壓控制電路的控制端，閘極連接至該第四偏壓控制電路的輸出端，體極與源極連接至該節點d。
  24. 如申請專利範圍第23項所述之電壓開關電路，其中，該第三偏壓控制電路包括：一第五PMOS電晶體與一第六PMOS電晶體；其中，該第五PMOS電晶體源極為該第三偏壓控制電路的輸入端並連接至該節點b，閘極連接至該參考電壓源、體極與汲極相互連接並且作為該第三偏壓控制電路的輸出端；以及，該第六PMOS電晶體，源極連接至該邏輯電壓源，閘極為該第三偏壓控制電路的控制端並連接至該節點e，體極與汲極相互連接並且連接至該第三偏壓控制電路的輸出端。
  25. 如申請專利範圍第24項所述之電壓開關電路，其中該第五PMOS電晶體、與該第六PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  26. 如申請專利範圍第23項所述之電壓開關電路，其中，該第四偏壓控制電路包括：一第七PMOS電晶體與一第八PMOS電晶體；其中，該第七PMOS電晶體源極為 該第四偏壓控制電路的輸入端並連接至該節點a，閘極連接至該參考電壓源、體極與汲極相互連接並且作為該第四偏壓控制電路的輸出端；以及，該第八PMOS電晶體源極連接至該邏輯電壓源，閘極為該第四偏壓控制電路的控制端並連接至該節點f，體極與汲極相互連接並且連接至該第四偏壓控制電路的輸出端。
  27. 如申請專利範圍第26項所述之電壓開關電路，其中該第七PMOS電晶體、與該第八PMOS電晶體係為耐高壓的低摻雜PMOS電晶體。
  28. 如申請專利範圍第23項所述之電壓開關電路，其中，該些壓降控制電路中的一第三壓降控制電路包括：一第五NMOS電晶體，汲極連接至該節點c、閘極連接至該邏輯電壓源、體極與源極連接至該節點a；以及，一第六NMOS電晶體，汲極連接至該節點d、閘極連接至該邏輯電壓源、體極與源極連接至該節點b。
  29. 如申請專利範圍第17項所述之電壓開關電路，其中該第一偏壓控制電路包括：一第九PMOS電晶體，源極與體極係為該第一偏壓控制電路的輸入端並連接至該邏輯電壓源、閘極為該第一偏壓控制電路的控制端並連接至該第一輸入端、汲極為該第一偏壓控制電路的輸出端並 連接至該節點a。
  30. 如申請專利範圍第17項所述之電壓開關電路，其中該第二偏壓控制電路包括：一第十PMOS電晶體，源極與體極係為該第二偏壓控制電路的輸入端並連接至該邏輯電壓源、閘極為該第二偏壓控制電路的控制端並連接至該第二輸入端、汲極為該第二偏壓控制電路的輸出端並連接至該節點b。
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