TW201729539A - 功率閘控裝置及方法 - Google Patents

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Abstract

本發明揭示一種裝置，該裝置包括一第一電力軌及一第二電力軌。該第二電力軌之一第二電壓係自該第一電力軌之一第一電壓獲得。該裝置包括一功率閘控電路，該功率閘控電路包括一連接於該第一電力軌與該第二電力軌之間的切換裝置。該功率閘控電路進一步包括一與該切換裝置並聯連接於該第一電力軌與該第二電力軌之間的箝位二極體。該裝置進一步包括一包括一第一反相器及一第二反相器之邏輯電路。該第一反相器包括一第一電晶體且該第二反相器包括一第一電晶體。該第一反相器之該第一電晶體之一源極/汲極端子直接耦接至該第一電力軌，且該第二反相器之該第一電晶體之一源極/汲極端子直接耦接至該第二電力軌。

Description

功率閘控裝置及方法
本發明大體上係關於功率閘控裝置及方法。
技術的進步已帶來更小且更強大的計算裝置。舉例而言，當前存在多種攜帶型個人計算裝置，包括無線電話(諸如行動及智慧型電話)、平板電腦及膝上型電腦，該等攜帶型個人計算裝置為小的、輕質的，且容易由使用者攜載。此等裝置可經由無線網路傳達語音及資料封包。另外，許多此類裝置併入有額外功能性，諸如數位靜態相機、數位攝影機、數位記錄器及音訊檔案播放器。又，此等裝置可處理可執行指令，包括軟體應用程式，諸如可用以存取網際網路之網路瀏覽器應用程式。因而，此等裝置可包括顯著計算能力。
此等裝置中的晶片(例如記憶體晶片)中之邏輯(例如解碼器)可包括許多電晶體且可佔據晶片區域之大部分。電晶體可在功率節省模式(例如待用模式)中之操作期間經受洩漏(例如亞臨限洩漏)。在功率節省模式期間自電源供應器或接地軌對邏輯進行功率閘控可減少洩漏。然而，使用習知功率閘控方案對邏輯進行功率閘控引起至邏輯之電壓浮動，從而導致未知的電晶體狀態或初始條件(例如，在轉變至普通模式時)。
在一特定實施例中，揭示一種裝置。該裝置包括第一電力軌及 第二電力軌。第二電力軌之第二電壓係自第一電力軌之第一電壓獲得。該裝置包括功率閘控電路。該功率閘控電路包括連接於第一電力軌與第二電力軌之間的切換裝置。功率閘控電路進一步包括一與切換裝置並聯連接於第一電力軌與第二電力軌之間的箝位二極體。該裝置進一步包括一包括第一反相器及第二反相器之邏輯電路。第一反相器包括第一反相器之第一電晶體，且第二反相器包括第二反相器之第一電晶體。第一反相器之第一電晶體之源極/汲極端子直接耦接至第一電力軌，且第二反相器之第一電晶體之源極/汲極端子直接耦接至第二電力軌。
在一特定實施例中，揭示包括單元位址解碼器之解碼器裝置。解碼器裝置亦包括功率閘控電路。功率閘控電路包括連接於單元位址解碼器與電壓源之間的切換裝置。功率閘控電路進一步包括一與切換裝置並聯連接於單元位址解碼器與電壓源之間的箝位二極體。
在一特定實施例中，對電路進行功率閘控之方法包括經由直接耦接至第一反相器的第一電晶體之源極/汲極端子的第一電力軌施加第一電壓至第一反相器之第一電晶體之源極/汲極端子。方法進一步包括藉由使用並聯連接於第一電力軌與第二電力軌之間的箝位二極體將第二電力軌處之電壓箝位至第二電壓而經由直接耦接至第二反相器之第一電晶體之源極/汲極端子的第二電力軌將第二電壓施加至第二反相器的第一電晶體之源極/汲極端子。第二電壓係自施加至第一電力軌之第一電壓獲得。
在一特定實施例中，揭示包括第一接地軌及第二接地軌的裝置。第二接地軌之第二電壓係自第一接地軌之第一電壓獲得。裝置包括功率閘控電路。功率閘控電路包括連接於第一接地軌與第二接地軌之間的切換裝置。功率閘控電路進一步包括一與切換裝置並聯連接於第一接地軌與第二接地軌之間的箝位二極體。裝置進一步包括一邏輯 電路，其包括一包括電晶體之第一反相器及一包括電晶體之第二反相器。第一反相器的電晶體之源極/汲極端子直接耦接至第二接地軌，且第二反相器的電晶體之源極/汲極端子直接耦接至第一接地軌。
由所揭示實施例中之至少一者提供的一個特定優勢為：至少部分由施加第二電壓至汲極/源極端子所引起的閘極至源極電壓可減少亞臨限洩漏電流。本發明之其他態樣、優勢及特徵將在審閱整個申請案之後變得顯而易見，該申請案包括以下部分：附圖說明、實施方式及申請專利範圍。
100‧‧‧裝置
101‧‧‧電壓源
102‧‧‧第一電力軌
104‧‧‧第二電力軌
106‧‧‧邏輯電路
108‧‧‧第一功率閘控電路
110‧‧‧切換裝置
111‧‧‧控制端
112‧‧‧箝位二極體
113‧‧‧控制端
115‧‧‧輸入端
117‧‧‧輸出端
118‧‧‧第三反相器
120‧‧‧第一反相器
122‧‧‧第二反相器
123‧‧‧端子
124‧‧‧第一電晶體
125‧‧‧閘極端子
126‧‧‧第一電晶體
127‧‧‧端子
128‧‧‧閘極端子
129‧‧‧端子
130‧‧‧第一電晶體
131‧‧‧閘極端子
132‧‧‧第一接地軌
133‧‧‧第二接地軌
134‧‧‧箝位二極體
135‧‧‧第二功率閘控電路
136‧‧‧切換裝置
143‧‧‧閘極端子
144‧‧‧第二電晶體
145‧‧‧端子
146‧‧‧第二電晶體
147‧‧‧閘極端子
148‧‧‧端子
149‧‧‧閘極端子
150‧‧‧第二電晶體
151‧‧‧端子
152‧‧‧第四反相器
154‧‧‧第一電晶體
156‧‧‧第二電晶體
159‧‧‧接地
162‧‧‧閘極端子
163‧‧‧端子
164‧‧‧閘極端子
165‧‧‧端子
200‧‧‧解碼器裝置
201‧‧‧電壓源
202‧‧‧第一電力軌
204‧‧‧第二電力軌
206‧‧‧位址解碼器電路
208‧‧‧第一功率閘控電路
209‧‧‧驅動器電路
210‧‧‧切換裝置
211‧‧‧控制端
212‧‧‧箝位二極體
213‧‧‧控制端
216‧‧‧單元位址解碼器
217‧‧‧輸出端
218‧‧‧第三反相器
220‧‧‧第一反相器
222‧‧‧第二反相器
223‧‧‧端子
224‧‧‧第一電晶體
225‧‧‧閘極端子
226‧‧‧第一電晶體
227‧‧‧端子
228‧‧‧閘極端子
229‧‧‧端子
230‧‧‧第一電晶體
231‧‧‧邏輯閘
232‧‧‧第一接地軌
233‧‧‧第二接地軌
234‧‧‧箝位二極體
235‧‧‧第二功率閘控電路
236‧‧‧切換裝置
237‧‧‧邏輯閘
243‧‧‧閘極端子
244‧‧‧第二電晶體
245‧‧‧端子
246‧‧‧第二電晶體
247‧‧‧閘極端子
248‧‧‧端子
249‧‧‧閘極端子
250‧‧‧第二電晶體
251‧‧‧端子
258‧‧‧閘極端子
259‧‧‧接地
300‧‧‧記憶體裝置
302‧‧‧第一胞元陣列
304‧‧‧第二胞元陣列
306‧‧‧第三胞元陣列
308‧‧‧第四胞元陣列
312‧‧‧電力軌
314‧‧‧接地軌
316‧‧‧電力軌
318‧‧‧接地軌
322‧‧‧功率閘控電路
324‧‧‧功率閘控電路
326‧‧‧單元列解碼器
328‧‧‧單元列解碼器
400‧‧‧方法
500‧‧‧裝置
510‧‧‧處理器
522‧‧‧系統單晶片裝置
526‧‧‧顯示控制器
528‧‧‧顯示器
530‧‧‧輸入裝置
532‧‧‧記憶體
534‧‧‧編碼解碼器
536‧‧‧揚聲器
538‧‧‧麥克風
540‧‧‧無線控制器
542‧‧‧無線天線
544‧‧‧電源供應器
N0‧‧‧NMOS電晶體
N1‧‧‧NMOS電晶體
N5‧‧‧NMOS電晶體
P0‧‧‧PMOS電晶體
P1‧‧‧PMOS電晶體
P5‧‧‧PMOS電晶體
圖1為包括功率閘控電路及在第一電力軌與第二電力軌之間及在第一接地軌與第二接地軌之間交錯的反相器之裝置的特定說明性實施例之方塊圖；圖2為包括單元位址解碼器、功率閘控電路及在第一電力軌與第二電力軌之間及在第一接地軌與第二接地軌之間交錯的反相器之解碼器裝置的特定說明性實施例之方塊圖；圖3為說明包括功率閘控電路的記憶體裝置之方塊圖，其中功率閘控電路中之每一者對多個單元位址解碼器進行功率閘控；圖4為對電路進行功率閘控之方法的一個特定說明性實施例的流程圖；且圖5為包括功率閘控裝置之攜帶型裝置的方塊圖。
參考圖1，揭示裝置之特定說明性實施例且一般將其表示為100。裝置100包括耦接至第一電力軌102、第二電力軌104、第一接地軌132及第二接地軌133之邏輯電路106。邏輯電路106可包括單元位址解碼器，諸如圖2之單元位址解碼器216。
第一電力軌102可對應於或被稱作真實、主要或固定電力軌。第 一電力軌102之電壓(例如「第一電壓」)可對應於耦接至第一電力軌102之電壓源101的電壓。在一些實例中，第一電力軌102直接耦接至電壓源101。如下文更詳細地描述，第二電力軌104之電壓(例如「第二電壓」)可自第一電力軌102之第一電壓獲得。如下文更詳細地描述，在一些操作模式或條件中，第二電壓可對應於第一電壓，而在其他操作模式或條件中，第二電壓可不同於(例如小於)第一電壓。
裝置100包括一第一功率閘控電路108，其包括一連接於(例如電連接於)第一電力軌102與第二電力軌104之間的切換裝置110。在一些實例中，切換裝置110包括p型金屬氧化物半導體(PMOS)電晶體。第一功率閘控電路108進一步包括一與切換裝置110並聯(例如電並聯)連接於(例如電連接於)第一電力軌102與第二電力軌104之間的箝位二極體112。舉例而言，箝位二極體112之輸入端及切換裝置110之源極端子或汲極端子可連接至第一電力軌102，且切換裝置110之源極或汲極端子及箝位二極體112之輸出端可連接至第二電力軌104。在一些實例中，箝位二極體112可對應於或可包括PMOS電晶體(例如「二極體連接之PMOS電晶體」)。在一些實例中，二極體連接之PMOS電晶體可包括耦接至第二電力軌104之汲極端子及閘極端子以及耦接至第一電力軌102之源極端子。
在一些實例中，諸如當邏輯電路106在第一操作模式(例如非功率節省模式)中時，切換裝置110可閉合且來自第一電力軌102之第一電壓可經供應(例如，跨越切換裝置110)至第二電力軌104以使得第二電力軌104之第二電壓對應於(例如實質上等於)第一電力軌102之第一電壓。在其他實例中，諸如當邏輯電路106在第二操作模式(例如功率節省模式)中時，切換裝置110可斷開且僅來自第一電力軌102之第一電壓的一部分被供應至第二電力軌104以使得第二電力軌104之第二電壓對應於不同(例如實質上不同)於(例如小於)第一電力軌102之第一電壓 的電壓。在一些實例中，第二電壓可對應於來自第一電力軌102之第一電壓(例如Vdd)減去箝位二極體112之臨限電壓。
舉例而言，在非功率節省模式中之操作期間，切換裝置110可閉合，藉此將第一電力軌102與第二電力軌104短路(使得來自第一電力軌102之第一電壓跨越切換裝置110施加至第二電力軌104)。因此，第二電力軌104之第二電壓可在非功率節省模式期間對應於(例如可實質上等於)第一電力軌102之第一電壓。在功率節省模式期間，斷開(例如，關斷)切換裝置110之信號可經由控制端111而施加至切換裝置110。斷開切換裝置110可引起洩漏電流而將第二電力軌104處之電壓放電至引起箝位二極體112接通的電壓(例如第二電壓)，藉此將第二電力軌104處之電壓箝位於與第一電壓不同(例如實質上不同)的電壓處。為了說明，第一電壓可對應於1.5V，且箝位二極體112之臨限電壓可對應於0.2V。在此實例中，當切換裝置110斷開(例如關斷)時，第二電力軌104可放電至1.3V，此時箝位二極體112可接通且可將第二電力軌104之第二電壓箝位於1.3V(例如1.5V-0.2V=1.3V)處。
如上文所描述，在一些實例中，切換裝置110可對應於或可包括PMOS電晶體，且箝位二極體112可對應於或可包括二極體連接之PMOS電晶體。在此等實例中，在功率節省模式期間，切換裝置110關斷且在浮動狀態中，該浮動狀態引起第二電力軌104放電(例如使第二電力軌104處之電壓下降並使第一電力軌102與第二電力軌104之間的電位差增加)。在第二電力軌104處之電壓可下降直至第一電力軌102與第二電力軌104之間的電壓差(例如二極體連接之PMOS電晶體之源極至汲極電壓VSD)對應於二極體連接之PMOS電晶體之臨限電壓。當二極體連接之PMOS電晶體之VSD對應於二極體連接之PMOS電晶體之臨限電壓時，二極體連接之PMOS電晶體可接通，從而使第二電力軌104之第二電壓對應於第一電力軌102之第一電壓減去二極體連接之 PMOS電晶體之臨限電壓。
因此，第二電力軌104之第二電壓可自第一電力軌102之第一電壓獲得且可基於第一功率閘控電路108(例如基於切換裝置110是斷開抑或閉合)而變化，第一功率閘控電路108可基於邏輯電路106之操作模式(例如藉由控制端111)而加以控制。
裝置100包括第一接地軌132及第二接地軌133。第一接地軌132可對應於或被稱作真實、主要或固定接地軌。在一些實例中，第一接地軌132之電壓(例如「第三電壓」)可對應於接地。在一些實例中，第一接地軌132直接耦接至接地159。如下文更詳細地描述，第二接地軌133之電壓(例如「第四電壓」)可自第三電壓獲得。如下文更詳細地描述，在一些操作條件中，諸如當邏輯電路106操作在非功率節省模式中時，第四電壓可對應於第三電壓，而在其他操作條件中，第四電壓可不同於(例如大於)第三電壓。
裝置100包括一第二功率閘控電路135，其包括一連接於(例如電連接於)第一接地軌132與第二接地軌133之間的切換裝置136。在一些實例中，切換裝置136包括n型金屬氧化物半導體(NMOS)電晶體。第二功率閘控電路135進一步包括一與切換裝置136並聯(例如電並聯)連接於(例如電連接於)第一接地軌132與第二接地軌133之間的箝位二極體134。舉例而言，箝位二極體134之輸入端及切換裝置136之源極端子或汲極端子可連接至第一接地軌132，且切換裝置136之源極端子或汲極端子及箝位二極體134之輸出端可連接至第二接地軌133。在一些實例中，箝位二極體134可對應於或可包括NMOS電晶體(例如「二極體連接之NMOS電晶體」)。在一些實例中，二極體連接之NMOS電晶體可包括耦接至第二接地軌133之汲極端子及閘極端子以及耦接至第一接地軌132之源極端子。
在一些實例中，諸如當邏輯電路106在第一操作模式(例如非功率 節省模式)中時，切換裝置136可閉合且來自第一接地軌132之第三電壓可經供應(例如，跨越切換裝置136)至第二接地軌133以使得第二接地軌133之第四電壓對應於(例如實質上等於)第一接地軌132之第三電壓。在其他實例中，諸如當邏輯電路106在第二操作模式中時，切換裝置136可斷開且第二接地軌133之第四電壓可對應於不同(例如實質上不同)於(例如大於)第一接地軌132之第三電壓的電壓，如下文更詳細地描述。在一些實例中，第四電壓可對應於來自第一接地軌132之第三電壓(例如VSS)加上箝位二極體134之臨限電壓。
舉例而言，在非功率節省模式中之操作期間，切換裝置136可閉合，藉此將第一接地軌132與第二接地軌133短路(使得來自第一接地軌132之第三電壓跨越切換裝置136施加至第二接地軌133)。因此，第二接地軌133之第四電壓可在非功率節省模式期間對應於(例如可實質上等於)第一接地軌132之第一電壓。在功率節省模式期間，斷開(例如，關斷)切換裝置136之信號可經由控制端113而施加至切換裝置136。斷開切換裝置136可引起洩漏電流而將第二接地軌133處之電壓充電至引起箝位二極體134接通的電壓(例如第四電壓)，藉此將第二接地軌133處之電壓箝位至不同(例如實質上不同)於第三電壓之電壓。為了說明，第三電壓可對應於0V，且箝位二極體134之臨限電壓可對應於0.2V。在此實例中，當切換裝置136斷開(例如關斷)時，第二接地軌133可充電至0.2V，此時箝位二極體134可接通且可將第二接地軌133之第四電壓箝位至0.2V(例如0V+0.2V=0.2V)處。
如上文所描述，在一些實例中，切換裝置136可對應於或可包括NMOS電晶體，且箝位二極體134可對應於或可包括二極體連接之NMOS電晶體。在此等實例中，在功率節省模式期間，切換裝置136關斷且在浮動狀態中，該浮動狀態引起第二接地軌133充電(例如使第二接地軌133處之電壓增加並使第一接地軌132與第二接地軌133之間 的電位差增加)。在第二接地軌133處之電壓可增加直至第一接地軌132與第二接地軌133之間的電壓差(例如二極體連接之NMOS電晶體之汲極至源極電壓VDS)對應於二極體連接之NMOS電晶體之臨限電壓。當二極體連接之NMOS電晶體之VDS對應於二極體連接之NMOS電晶體之臨限電壓時，二極體連接之NMOS電晶體可接通，從而使第二接地軌133之第四電壓對應於第一接地軌132之第三電壓減去二極體連接之NMOS電晶體之臨限電壓。
因此，第二接地軌133之第四電壓可自第一接地軌132之第三電壓獲得且可基於第二功率閘控電路135(例如基於切換裝置136是斷開抑或閉合)而變化，第二功率閘控電路135可基於邏輯電路106之操作模式(例如藉由控制端113)而加以控制。
邏輯電路106可包括輸入端115、第一反相器120、第二反相器122、第三反相器118、第四反相器152及輸出端117。第一反相器120可包括第一電晶體126及第二電晶體146。第二反相器122可包括第一電晶體130及第二電晶體150。第三反相器118可包括第一電晶體124及第二電晶體144。第四反相器152可包括第一電晶體154及第二電晶體156。在一些實例中，第一反相器120之第一電晶體126、第二反相器122之第一電晶體130、第三反相器118之第一電晶體124、第四反相器152之第一電晶體154或其一組合包括PMOS電晶體。另外或替代地，在一些實例中，第一反相器120之第二電晶體146、第二反相器122之第二電晶體150、第三反相器118之第二電晶體144、第四反相器152之第二電晶體156或其一組合包括NMOS電晶體。儘管邏輯電路106經說明為包括偶數個反相器，但邏輯電路106可包括奇數個反相器。
第一反相器120之第一電晶體126的端子127(例如源極端子或汲極端子)可經耦接(例如直接地)至第一電力軌102。另外或替代地，第二反相器122之第一電晶體130的端子129(例如源極端子或汲極端子) 可經耦接(例如直接地)至第二電力軌104。另外或替代地，第三反相器118之第一電晶體124的端子123(例如源極端子或汲極端子)可經耦接(例如直接地)至第二電力軌104。另外或替代地，第四反相器152之第一電晶體154的端子163(例如源極端子或汲極端子)可經耦接(例如直接地)至第一電力軌102。
另外或替代地，第一反相器120之第二電晶體146的端子148(例如源極端子或汲極端子)可經耦接(例如直接地)至第二接地軌133。另外或替代地，第二反相器122之第二電晶體150的端子151(例如源極端子或汲極端子)可經耦接(例如直接地)至第一接地軌132。另外或替代地，第三反相器118之第二電晶體144的端子145(例如源極端子或汲極端子)可經耦接(例如直接地)至第一接地軌132。另外或替代地，第四反相器152之第二電晶體156的端子165(例如源極端子或汲極端子)可經耦接(例如直接地)至第二接地軌133。
在功率節省模式中之操作期間，第三反相器118之第一電晶體124的端子123可接收來自第二電力軌104之第二電壓，且第三反相器118之第二電晶體144的端子145可接收來自第一接地軌132之第三(例如接地)電壓。在功率節省模式中之操作期間，低(例如邏輯低)輸入信號(例如接地)可經提供至輸入端115(例如至第四反相器152之閘極端子162及164)。替代地，如上文所描述，邏輯電路106可包括奇數個反相器且高(例如邏輯高)輸入信號可經提供至輸入端115。
在第一電壓施加至第四反相器152的第一電晶體154之端子163的同時將低輸入信號施加至第四反相器152之輸入端可引起第一電晶體154接通。舉例而言，第四反相器152之第一電晶體154可對應於PMOS電晶體，且在第一電壓施加(例如經由第一電力軌102)至第一電晶體154之端子163的同時將低信號施加至第一電晶體154之閘極端子162可接通第一電晶體154，從而引起來自第一電力軌102之第一電壓 施加至第三反相器118之輸入端。
在第三電壓(例如接地)施加至第三反相器118的第二電晶體144之端子145的同時將第一電壓施加至第三反相器118之輸入端可引起第二電晶體144接通。舉例而言，第三反相器118之第二電晶體144可對應於NMOS電晶體，且在第三電壓經施加(例如經由第一接地軌132)至第二電晶體144之端子145的同時將對應於第一電壓之電壓施加至第二電晶體144之閘極端子143可接通第二電晶體144。
另外或替代地，在切換裝置110關斷且第二電壓(不同於如上文所描述之第一電壓)施加至第三反相器118的第一電晶體124之端子123的同時將對應於第一電壓之電壓施加至第三反相器118之輸入可導致第一電晶體124之非零(例如負)源極至閘極電壓(VSG)，該VSG並不足以接通第一電晶體124(例如第一電晶體124可關斷)。所得非零(例如負)VSG可在第一電晶體124關斷的同時減少(相較於正VSG或0V之VSG)穿過第三反相器118的第一電晶體124之洩漏電流。舉例而言，第三反相器118之第一電晶體124可對應於PMOS電晶體，且在第二電壓(例如1.3V)經施加至第一電晶體124之端子123的同時將第一電壓(例如1.5V)施加至第一電晶體124之閘極端子125可關斷第一電晶體124並可導致第一電晶體124之非零(例如負)VSG，該VSG對應於第二電壓減去第一電壓(例如1.3V-1.5V=-0.2V)。所得非零(例如負)VSG(例如-0.2V之VSG)可在第一電晶體124關斷的同時減少(例如相較於正VSG或0V之VSG)穿過第三反相器118之第一電晶體124的洩漏電流。因此，第一功率閘控電路108可減少穿過第三反相器118之第一電晶體124的待用洩漏電流。
在功率節省模式中之操作期間，第一反相器120的第一電晶體126之端子127可接收來自第一電力軌102之第一電壓，且第一反相器120的第二電晶體146之端子148可接收來自第二接地軌133的第四電壓 (不同於如上文所描述之第三電壓)。如上文所描述關斷第三反相器118之第一電晶體124及接通第三反相器118之第二電晶體144可引起第三反相器118之輸出對應於第三電壓(例如第三反相器118之輸出可對應於接地)。因此，對應於第三電壓(例如接地)之電壓可經施加至第一反相器120之輸入端(例如接地電壓可經施加至閘極端子128及147)。
在來自第一電力軌102之第一電壓施加至第一反相器120之第一電晶體126的端子127的同時將對應於第三電壓(例如接地)之電壓施加至第一反相器120之輸入端可接通第一電晶體126。舉例而言，第一反相器120之第一電晶體126可對應於PMOS電晶體，且在第一電壓(例如1.5V)施加至第一電晶體126之端子127的同時將對應於第三電壓(來自第三反相器118之輸出端)之電壓(例如接地)施加至第一電晶體126之閘極端子128可接通第一電晶體126。
在切換裝置136關斷的同時且在第四電壓(實質上不同於第三電壓)施加至第一反相器120的第二電晶體146之端子148的同時將對應於第三電壓之電壓施加至第一反相器120之輸入端可防止第二電晶體146接通並可導致第二電晶體146之非零(例如負)閘極至源極電壓(VGS)。所得非零(例如負)VSG可在第二電晶體146關斷的同時減少(相較於正VGS或0V之VGS)穿過第一反相器120的第二電晶體146之洩漏電流。舉例而言，第一反相器120之第二電晶體146可對應於NMOS電晶體，且在第四電壓(例如0.2V)實質上不同於第三電壓的同時將對應於第三電壓(來自第三反相器118之輸出端)之電壓(例如接地)施加至第二電晶體146之閘極端子147可防止第二電晶體146接通並可導致第二電晶體146之-0.2V(例如，0V-0.2V=-0.2V)的VGS。第一反相器120的第二電晶體146之非零(例如負)VGS(例如-0.2V之VGS)可在第二電晶體146關斷的同時減少(相較於正VGS或0V之VGS)穿過第二電晶體146之洩漏電流。因此，第二功率閘控電路135可減少穿過第一反相器120之第二電晶體 146的待用洩漏電流。另外，由於第一電晶體126接通且第二電晶體146關斷，因此第一反相器120可輸出(自第一電力軌102通過第一電晶體126傳遞的)第一電壓(至第二反相器122)。
在功率節省模式中之操作期間，第二反相器122的第一電晶體130之端子129可接收來自第二電力軌104之第二電壓(不同於如上文所描述之第一電壓)，且第二反相器122之第二電晶體150的端子151可接收來自第一接地軌132之第三電壓(例如接地)。如上文所描述的接通第一反相器120之第一電晶體126及關斷第一反相器120之第二電晶體146可引起第一反相器120之輸出對應於第一電壓。因此，第一電壓可經施加至第二反相器122之輸入端(例如可經施加至閘極端子131及149)。
在來自第一接地軌132之第三電壓經施加至第二反相器122之第二電晶體150的端子151的同時將第一電壓施加至第二反相器122之輸入端可接通第二電晶體150。舉例而言，第二反相器122之第二電晶體150可對應於NMOS電晶體，且在第三電壓(例如0V)施加至第二電晶體150之端子151的同時將第一電壓施加至第二電晶體150之閘極端子149可接通第二電晶體150。
在第二電壓(不同於如上文所描述之第一電壓)施加至第二反相器122的第一電晶體130之端子129的同時將第一電壓施加至第二反相器122之輸入端可關斷第一電晶體130並可導致第一電晶體130之非零(例如負)VSG。所得非零(例如負)VSG可在第一電晶體130關斷的同時減少(相較於正VSG或0V之VSG)穿過第二反相器122之第一電晶體130的洩漏電流。舉例而言，第二反相器122之第一電晶體130可對應於PMOS電晶體，且在第二電壓(例如1.3V)施加至第一電晶體130之端子129的同時將第一電壓(例如1.5V)施加至第一電晶體130之閘極端子131可關斷第一電晶體130並可導致第一電晶體130之對應於-0.2V(例如，1.3 V-1.5V=-0.2V)的非零(例如負)VSG。所得非零(例如負)VSG(例如-0.2V之VSG)可在第一電晶體130關斷的同時減少(相較於正VSG或0V之VSG)穿過第二反相器122之第一電晶體130的洩漏電流。因此，第一功率閘控電路108可減少穿過第二反相器122之第一電晶體130的待用洩漏電流。另外，與其中在電晶體處之電壓可在待用模式期間浮動的習知功率閘控相對比，邏輯電路106之電晶體的電晶體狀態或條件可已知或可預測(例如在自待用模式至普通模式的轉變處)，從而使得邏輯電路106能夠回應於特定輸入提供特定輸出。
儘管裝置100經說明為包括一包括具有交錯端子(例如端子123、127及129跨越第一電力軌102及第二電力軌104而交錯，且端子145、148及151跨越第一接地軌132及第二接地軌133而交錯)之三個反相器的邏輯電路106，但邏輯電路106之其他實施可包括多於或少於三個具有交錯端子之反相器。此外，儘管裝置100經說明為包括第二電力軌104、第二接地軌133，以及第一功率閘控電路108及第二功率閘控電路135，但在其他實施中，裝置100可不包括第二接地軌133及第二功率閘控電路135或可不包括第二電力軌104及第一功率閘控電路108。舉例而言，在其他實施中，裝置100可不包括第二接地軌133及第二功率閘控電路135。在此等實施中，第二電晶體146之端子148可經耦接(例如直接地)至第一接地軌132。作為另一實例，在其他實施中，裝置100可不包括第二電力軌104及第一功率閘控電路108。在此等實施中，第三反相器118的第一電晶體124之端子123及第二反相器122的第一電晶體130之端子129可經耦接(例如直接地)至第一電力軌102。
參看圖2，揭示解碼器裝置之特定說明性實施例且一般將其表示為200。解碼器裝置200包括第一電力軌202及第二電力軌204。第一電力軌202及第二電力軌204可分別對應於圖1之第一電力軌102及第二電力軌104或可如上文參考圖1之第一電力軌102及第二電力軌104所描述 而組態。
解碼器裝置200包括一包括連接於(例如電連接於)單元位址解碼器216與電壓源201之間的切換裝置210的第一功率閘控電路208。第一功率閘控電路208進一步包括一與切換裝置210並聯連接於(例如電連接於)單元位址解碼器216與電壓源201之間的箝位二極體212。在一些實例中，切換裝置210可與箝位二極體212並聯連接於(例如電連接於)第一電力軌202與第二電力軌204之間。在一些實例中，切換裝置210包括p型金屬氧化物半導體(PMOS)電晶體。第一功率閘控電路208進一步包括一與切換裝置210並聯(例如電並聯)連接於(例如電連接於)第一電力軌202與第二電力軌204之間的箝位二極體。舉例而言，箝位二極體212之輸入端及切換裝置210之源極端子或汲極端子可連接至第一電力軌202，且切換裝置210之源極端子或汲極端子及箝位二極體212之輸出端可連接至第二電力軌204。在一些實例中，箝位二極體212可對應於或可包括PMOS電晶體(例如「二極體連接之PMOS電晶體」)。在一些實例中，二極體連接之PMOS電晶體可包括耦接至第二電力軌204之汲極端子及閘極端子以及耦接至第一電力軌202之源極端子。
在一些實例中，諸如當單元位址解碼器216在第一操作模式(例如非功率節省模式)中時，切換裝置210可閉合且來自第一電力軌202之電壓(例如「第一電壓」)可經供應(例如跨越切換裝置210)至第二電力軌204，以使得第二電力軌204之電壓(例如「第二電壓」)對應於(例如實質上等於)第一電力軌202之第一電壓。在其他實例中，諸如當單元位址解碼器216在第二操作模式(例如功率節省模式)中時，切換裝置210可斷開且僅來自第一電力軌202之第一電壓的一部分被供應至第二電力軌204以使得第二電力軌204之第二電壓對應於不同(例如實質上不同)於(例如小於)第一電力軌202之第一電壓的電壓。在一些實例中，第二電壓可對應於來自第一電力軌202之第一電壓(例如Vdd)減去 箝位二極體212之臨限電壓。
舉例而言，在非功率節省模式中之操作期間，切換裝置210可閉合，藉此將第一電力軌202與第二電力軌204短路(使得來自第一電力軌202之第一電壓跨越切換裝置210施加至第二電力軌204)。因此，第二電力軌204之第二電壓可在非功率節省模式期間對應於(例如可實質上等於)第一電力軌202之第一電壓。在功率節省模式期間，斷開(例如，關斷)切換裝置210之信號可經由控制端211而施加至切換裝置210。斷開切換裝置210可引起洩漏電流而將在第二電力軌204處之電壓放電至引起箝位二極體212接通的電壓(例如第二電壓)，藉此將第二電力軌204處之電壓箝位於與第一電壓不同(例如實質上不同)的電壓處。為了說明，第一電壓可對應於1.5V，且箝位二極體212之臨限電壓可對應於0.2V。在此實例中，當切換裝置210斷開(例如關斷)時，第二電力軌204可放電至1.3V，此時箝位二極體212可接通且可將第二電力軌204之第二電壓箝位至1.3V(例如1.5V-0.2V=1.3V)。
如上文所描述，在一些實例中，切換裝置210可對應於或可包括PMOS電晶體，且箝位二極體212可對應於或可包括二極體連接之PMOS電晶體。在此等實例中，在功率節省模式期間，切換裝置210關斷且在浮動狀態中，該浮動狀態引起第二電力軌204放電(例如使第二電力軌204處之電壓下降並使第一電力軌202與第二電力軌204之間的電位差增加)。在第二電力軌204處之電壓可下降直至第一電力軌202與第二電力軌204之間的電壓差(例如二極體連接之PMOS電晶體之源極至汲極電壓VSD)對應於二極體連接之PMOS電晶體之臨限電壓。當二極體連接之PMOS電晶體之VSD對應於二極體連接之PMOS電晶體之臨限電壓時，二極體連接之PMOS電晶體可接通，從而使第二電力軌204之第二電壓對應於第一電力軌202之第一電壓減去二極體連接之PMOS電晶體之臨限電壓。
因此，第二電力軌204之第二電壓可自第一電力軌202之第一電壓獲得且可基於第一功率閘控電路208(例如基於切換裝置210是斷開抑或閉合)而變化，第一功率閘控電路208可基於單元位址解碼器216之操作模式(例如藉由控制端211)而加以控制。
解碼器裝置200包括第一接地軌232及第二接地軌233。第一接地軌232及第二接地軌233可分別對應於圖1之第一接地軌132及第二接地軌133，或如上文參考圖1之第一接地軌132及第二接地軌133所描述而組態。在一些實例中，第一接地軌232可耦接(例如直接耦接)至接地259且第一接地軌232之電壓(例如「第三電壓」)可對應於接地。
解碼器裝置200包括一包括一連接於(例如電連接於)第一接地軌232與第二接地軌233之間的切換裝置236的第二功率閘控電路235。在一些實例中，切換裝置236包括n型金屬氧化物半導體(NMOS)電晶體。第二功率閘控電路235進一步包括一與切換裝置236並聯(例如電並聯)連接於(例如電連接於)第一接地軌232與第二接地軌233之間的箝位二極體234。舉例而言，箝位二極體234之輸入端及切換裝置236之源極端子或汲極端子可連接至第一接地軌232，且切換裝置236之源極端子或汲極端子及箝位二極體234之輸出端可連接至第二接地軌233。在一些實例中，箝位二極體234可對應於或可包括NMOS電晶體(例如「二極體連接之NMOS電晶體」)。在一些實例中，二極體連接之NMOS電晶體可包括耦接至第二接地軌233之汲極端子及閘極端子及耦接至第一接地軌232之源極端子。
在一些實例中，諸如當單元位址解碼器216在第一操作模式(例如非功率節省模式)中時，切換裝置236可閉合且來自第一接地軌232之電壓(例如「第三電壓」)可經供應(例如跨越切換裝置236)至第二接地軌233，以使得第二接地軌233之電壓(例如「第四電壓」)對應於(例如實質上等於)第一接地軌232之第三電壓。在其他實例中，諸如當單元 位址解碼器216在第二操作模式中時，切換裝置236可斷開且第二接地軌233之第四電壓可對應於不同(例如實質上不同)於(例如大於)第一接地軌232之第三電壓的電壓，如下文更詳細地描述。在一些實例中，第四電壓可對應於來自第一接地軌232之第三電壓(例如VSS)加上箝位二極體234之臨限電壓。
舉例而言，在非功率節省模式中之操作期間，切換裝置236可閉合，藉此將第一接地軌232與第二接地軌233短路(使得來自第一接地軌232之第三電壓跨越切換裝置236施加至第二接地軌233)。因此，第二接地軌233之第四電壓可在非功率節省模式期間對應於(例如可實質上等於)第一接地軌232之第三電壓。在功率節省模式期間，斷開(例如，關斷)切換裝置236之信號可經由控制端213而施加至切換裝置236。斷開切換裝置236可引起洩漏電流而將第二接地軌233處之電壓充電至引起箝位二極體234接通的電壓(例如至第四電壓)，藉此將第二接地軌233處之電壓箝位至與第三電壓不同(例如實質上不同)的電壓。為了說明，第三電壓可對應於0V，且箝位二極體234之臨限電壓可對應於0.2V。在此實例中，當切換裝置236斷開(例如關斷)時，第二接地軌233可充電至0.2V，此時箝位二極體234可接通且可將第二接地軌233之第四電壓箝位至0.2V(例如0V+0.2V=0.2V)。
如上文所描述，在一些實例中，切換裝置236可對應於或可包括NMOS電晶體，且箝位二極體234可對應於或可包括二極體連接之NMOS電晶體。在此等實例中，在功率節省模式期間，切換裝置236關斷且在浮動狀態中，該浮動狀態引起第二接地軌233充電(例如使第二接地軌233處之電壓增加並使第一接地軌232與第二接地軌233之間的電位差增加)。在第二接地軌233處之電壓可增加直至第一接地軌232與第二接地軌233之間的電壓差(例如二極體連接之NMOS電晶體之汲極至源極電壓VDS)對應於二極體連接之NMOS電晶體之臨限電 壓。當二極體連接之NMOS電晶體之VDS對應於二極體連接之NMOS電晶體之臨限電壓時，二極體連接之NMOS電晶體可接通，從而使第二接地軌233之第四電壓對應於第一接地軌232之第三電壓減去二極體連接之NMOS電晶體之臨限電壓。
因此，第二接地軌233之第四電壓可自第一接地軌232之第三電壓獲得且可基於第二功率閘控電路235(例如基於切換裝置236是斷開抑或閉合)而變化，第二功率閘控電路235可基於單元位址解碼器216之操作模式(例如藉由控制端213)而加以控制。
解碼器裝置200包括單元位址解碼器216。單元位址解碼器216可對應於單元列解碼器或單元行解碼器。舉例而言，單元位址解碼器216可對應於共同地用以存取包括多個列的胞元(例如記憶體胞元)陣列(諸如圖3的胞元(例如記憶體胞元)陣列302、304、306或308中之一或多者)之列的一群單元列解碼器中之一單元列解碼器。該群單元列解碼器中之每一單元列解碼器可經組態以存取多個列之特定(例如，相關聯)列。作為實例，胞元陣列可包括256個列，該群單元列解碼器可包括256個單元列解碼器，且集體解碼器集合之256個單元列解碼器中之每一者可與胞元陣列的256個列中之特定列相關聯。在此實例中，上游預解碼器可接收包括對應於胞元陣列之特定列位址之位元的位址。舉例而言，預解碼器可接收對應於胞元陣列之特定列位址的八位元記憶體位址。預解碼器可經組態以輸出對應於與由八位元記憶體位址指示的列相關聯的特定單元列解碼器之信號(例如RAi及RAj信號)。
為了說明，單元位址解碼器216可與胞元陣列之第98列相關聯且可在預解碼器輸出RAi=2信號及RAj=6信號(例如與胞元陣列之第98列相關聯的RAi及RAj信號)時啟動。在此實例中，預解碼器可接收對應於胞元陣列之第98列的列位址(例如01100010對應於二進位形式的98) 且預解碼器可判定前四個位元0010(對應於二進位形式的2)對應於第二RAi線或輸出信號(例如RAi=2)且後四個位元0110(對應於二進位形式的6)對應於第六RAj線或輸出信號(例如RAj=6)。預解碼器可輸出RAi=2及RAj=6信號，藉此啟動單元位址解碼器216(具有輸入線RAi=2及RAj=6及與胞元陣列之第98列相關聯)。
單元位址解碼器216包括位址解碼器電路206。位址解碼器電路206可包括耦接至對應輸入線RAi及RAj並耦接至第一電力軌202的邏輯閘231。位址解碼器電路206亦可包括耦接至對應輸入線RAi及RAj並耦接至第二接地軌233的邏輯閘237。在一些實例中，邏輯閘231可包括具有耦接至RAj之閘極端子的PMOS電晶體P0且可包括具有耦接至RAi的閘極端子之PMOS電晶體P1。PMOS電晶體P0及P1可各自包括耦接至第一電力軌202之源極端子或汲極端子。作為另一實例，邏輯閘237可包括具有耦接至RAi之閘極端子的NMOS電晶體N0及具有耦接至RAj之閘極端子的NMOS電晶體N1。NMOS電晶體N0可具有耦接至NMOS電晶體N1的源極端子或汲極端子之源極端子或汲極端子，且NMOS電晶體N1可具有耦接至第二接地軌233之源極端子或汲極端子。
位址解碼器電路206可包括具有耦接至邏輯閘231及邏輯閘237之輸出端的輸入端的第三反相器218。第三反相器218可包括具有經耦接(例如直接地)至第二電力軌204之端子223(例如源極端子或汲極端子)的第一電晶體224，且可包括具有經耦接(例如直接地)至第一接地軌232的端子245(例如源極端子或汲極端子)的第二電晶體244。在一些實例中，第三反相器218之第一電晶體224可對應於PMOS電晶體且第三反相器218之第二電晶體244可對應於NMOS電晶體。
單元位址解碼器216亦包括一包括第一反相器220及第二反相器222之驅動器電路209。第一反相器220可包括第一電晶體226及第二電 晶體246。第二反相器222可包括第一電晶體230及第二電晶體250。在一些實例中，第一反相器220之第一電晶體226、第二反相器222之第一電晶體230或兩者包括PMOS電晶體。另外或替代地，在一些實例中，第一反相器220之第二電晶體246、第二反相器222之第二電晶體250或兩者包括NMOS電晶體。
第一反相器220之第一電晶體226的端子227(例如，源極端子或汲極端子)可經耦接(例如直接地)至第一電力軌202。另外或替代地，第二反相器222的第一電晶體230之端子229(例如源極端子或汲極端子)可經耦接(例如直接地)至第二電力軌204。第一反相器220之第二電晶體246的端子248(例如源極端子或汲極端子)可經耦接(例如直接地)至第二接地軌233。另外或替代地，第二反相器222的第二電晶體250之端子251(例如源極端子或汲極端子)可經耦接(例如直接地)至第一接地軌232。
在功率節省模式中之操作期間，信號RAi及RAj可對應於0V，且邏輯閘231之源極端子或汲極端子可接收第一電壓。在邏輯閘231之汲極端子或源極端子耦接至第一電力軌202的同時(例如在第一電壓施加至邏輯閘231之汲極端子或源極端子的同時)將0V施加至邏輯閘231之閘極端子可接通邏輯閘231。舉例而言，邏輯閘231可對應於PMOS電晶體P0及P1且在RAi及RAj對應於0V的同時將第一電壓施加至邏輯閘231之汲極端子或源極端子可接通PMOS電晶體P0及P1。另外，將0V施加至邏輯閘237之閘極端子可關斷邏輯閘237。舉例而言，邏輯閘237可對應於NMOS電晶體N0及N1且將0V施加至NMOS電晶體N0及N1之端子可關斷NMOS電晶體N0及N1。因此，在邏輯閘237在功率節省模式中之操作期間關斷時，來自電力軌202之第一電壓被傳遞通過邏輯閘231中之一或多者並輸出至第三反相器218。
在功率節省模式中之操作期間，第三反相器218的第一電晶體 224之端子223可接收來自第二電力軌204之第二電壓(不同於如上文所描述之第一電壓)，且第三反相器218之第二電晶體244的端子245可接收來自第一接地軌232之第三電壓(例如接地電壓)。在第三電壓施加至第三反相器218的第二電晶體244之端子245的同時將第一電壓(自第一電力軌202傳遞通過邏輯閘231中之一或多者)施加至第三反相器218之輸入端可引起第二電晶體244接通。舉例而言，第三反相器218之第二電晶體244可對應於NMOS電晶體，且在第三電壓(例如接地)施加至第二電晶體244之端子245的同時將第一電壓(例如1.5V)施加至第二電晶體244之閘極端子243可接通第二電晶體244。
另外或替代地，在切換裝置210關斷且第二電壓(不同於如上文所描述之第一電壓)施加至第三反相器218的第一電晶體224之端子223的同時將第一電壓(自第一電力軌202傳遞通過邏輯閘231中之一或多者)施加至第三反相器218之輸入端可導致第一電晶體224的並不足以接通第三反相器218之第一電晶體224(例如第一電晶體224可關斷)的非零(例如負)源極至閘極電壓(VSG)。所得非零(例如負)VSG可在第一電晶體224關斷的同時減少(相較於正VSG或0V之VSG)穿過第三反相器218之第一電晶體224的洩漏電流。舉例而言，第三反相器218之第一電晶體224可對應於PMOS電晶體，且在第二電壓(例如1.3V)經施加至第一電晶體224之端子223的同時將第一電壓(例如1.5V)施加至第一電晶體224之閘極端子225可關斷第一電晶體224並可導致第一電晶體224之非零(例如負)VSG，該VSG對應於第二電壓減去第一電壓(例如1.3V-1.5V=-0.2V)。所得非零(例如負)VSG(例如-0.2V之VSG)可在第一電晶體224關斷的同時減少(相較於正VSG或0V之VSG)穿過第三反相器218之第一電晶體224的洩漏電流。因此，第一功率閘控電路208可減少穿過第三反相器218之第一電晶體224的待用洩漏電流。
在功率節省模式中之操作期間，第一反相器220之第一電晶體 226的端子227可接收來自第一電力軌202之第一電壓，且第一反相器220之第二電晶體246的端子248可接收來自第二接地軌233之第四電壓。如上文所描述關斷第三反相器218之第一電晶體224及接通第三反相器218之第二電晶體244可引起第三反相器218之輸出對應於第三電壓(例如接地電壓)。因此，對應於接地之電壓可經施加至第一反相器220之輸入端。
在來自第一電力軌202之第一電壓經施加至第一反相器220的第一電晶體226之端子227的同時將接地電壓施加至第一反相器220之輸入端可接通第一電晶體226。舉例而言，第一反相器220之第一電晶體226可對應於PMOS電晶體，且在第一電壓(例如1.5V)經施加至第一電晶體226之端子227的同時將接地電壓施加至第一電晶體226之閘極端子228可接通第一電晶體226。
將接地電壓施加至第一反相器220之輸入端可防止第一反相器220之第二電晶體246接通並可導致第二電晶體246之非零(例如負)VGS。所得非零(例如負)VGS可在第二電晶體246關斷的同時減少(相較於正VGS或0V之VGS)穿過第一反相器220的第二電晶體246之洩漏電流。舉例而言，第一反相器220之第二電晶體246可對應於NMOS電晶體，且在來自第二接地軌233之第三電壓(例如0.2V)經施加至第二電晶體246之端子248的同時將接地電壓施加至第二電晶體246之閘極端子247可防止第二電晶體246接通並可導致第二電晶體246之-0.2V(例如0V-0.2V=-0.2V)的VGS。第一反相器220的第二電晶體246之非零(例如負)VGS(例如(-0.2V之VGS))可在第二電晶體246關斷的同時減少(相較於正VGS或0V之VGS)穿過第二電晶體246的洩漏電流。因此，第二功率閘控電路235可減少穿過第一反相器220之第二電晶體246的待用洩漏電流。另外，由於第一電晶體226接通且第二電晶體246關斷，因此第一反相器220可輸出(自第一電力軌202傳遞通過第一電晶體226 的)第一電壓(至第二反相器222)。
在功率節省模式中之操作期間，第二反相器222的第一電晶體230之端子229可接收來自第二電力軌204之第二電壓(不同於如上文所描述之第一電壓)，且第二反相器222之第二電晶體250的端子251可接收來自第一接地軌232之第三電壓。如上文所描述的接通第一反相器220之第一電晶體226及關斷第一反相器220之第二電晶體246可引起第一反相器220之輸出對應於第一電壓。因此，第一電壓可經施加至第二反相器222之輸入端。
在來自第一接地軌232之第三電壓經施加至第二反相器222之第二電晶體250的端子251的同時將第一電壓施加至第二反相器222之輸入端可接通第二電晶體250。舉例而言，第二反相器222之第二電晶體250可對應於NMOS電晶體，且在第三電壓(例如0V)施加至第二電晶體250之端子251的同時將第一電壓施加至第二電晶體250之閘極端子249可接通第二電晶體250。
在切換裝置210關斷且第二電壓(不同於如上文所描述之第一電壓)施加至第二反相器222的第一電晶體230之端子229的同時將第一電壓施加至第二反相器222可關斷第一電晶體230並可導致第一電晶體230之非零(例如負)VSG。所得非零(例如負)VSG可在第一電晶體230關斷的同時減少(相較於正VSG或0V之VSG)穿過第二反相器222之第一電晶體230的洩漏電流。舉例而言，第二反相器222之第一電晶體230可對應於PMOS電晶體，且在第二電壓(例如1.3V)施加至第一電晶體230之端子229的同時將第一電壓(例如1.5V)施加至第一電晶體230之閘極端子258可關斷第一電晶體230並可導致第一電晶體230之對應於-0.2V(例如，1.3V-1.5V=-0.2V)的非零(例如負)VSG。所得非零(例如負)VSG(例如-0.2V之VSG)可在第一電晶體230關斷的同時減少(相較於正VSG或0V之VSG)穿過第二反相器222之第一電晶體230的洩漏電流。 因此，第一功率閘控電路208可減少穿過第二反相器222之第一電晶體230的待用洩漏電流。另外，與其中電晶體處之電壓可在待用模式期間浮動的習知功率閘控相對比，驅動器電路209的電晶體之電晶體狀態或條件可已知或可預測(例如在自待用模式至普通模式的轉變處)，從而使得單元位址解碼器216能夠回應於特定輸入在輸出端217處提供特定輸出(例如0V預充電條件)。
參看圖3，包括共用共同功率閘控電路之單元列解碼器的記憶體裝置之特定說明性實施例一般描繪為300。記憶體裝置300可包括電力軌312(其包括第一電力軌及第二電力軌)，及電力軌316(其包括第三電力軌及第四電力軌)。第一電力軌及第三電力軌可對應於直接耦接至電力/電壓源之電力軌。舉例而言，第一電力軌及第三電力軌可如上文參考圖1之第一電力軌102或圖2之第一電力軌202所描述而組態。第一電力軌及第三電力軌可經組態以如上文參考圖1之第一電力軌102或圖2之第一電力軌202所描述而供應一電壓(例如第一電壓)。第二電力軌及第四電力軌可分別對應於自第一電力軌及第三電力軌獲得電壓(例如第二電壓)之電力軌。舉例而言，第二電力軌及第四電力軌可如上文參考圖1之第二電力軌104或圖2之第二電力軌204所描述而組態以獲得對應於第一電壓之第二電壓或獲得不同於(例如小於)第一電壓之第二電壓。
記憶體裝置300可包括接地軌314(其包括第一接地軌及第二接地軌)，且可包括接地軌318(其包括第三接地軌及第四接地軌)。第一接地軌及第三接地軌可對應於直接耦接至接地之接地軌。舉例而言，第一接地軌及第三接地軌可如上文參考圖1之第一接地軌132或圖2之第一接地軌232所描述而組態。第一電力軌及第三電力軌可如上文參考圖1之第一接地軌132或圖2之第一接地軌232所描述而組態以供應一電壓(例如第三電壓)。第二接地軌及第四接地軌可分別對應於自第一接 地軌及第三接地軌獲得電壓(例如第四電壓)的接地軌。舉例而言，第二接地軌及第四接地軌可如上文參考圖1之第二接地軌133或圖2之第二接地軌233所描述而組態以獲得對應於第三電壓之第四電壓或獲得不同於(例如大於)第三電壓之第四電壓。
記憶體裝置300可包括與第一胞元陣列302之列及/或第三胞元陣列306之列相關聯的單元列解碼器326。單元列解碼器326中之每一單元列解碼器可與第一胞元陣列302及/或第三胞元陣列306之特定列相關聯。單元列解碼器326中之每一單元列解碼器可具有對應於與單元列解碼器相關聯的第一胞元陣列302及/或第三胞元陣列306之特定列的特定輸入(例如，如上文參看圖2所描述的RAi及RAj輸入)。舉例而言，單元列解碼器326中之第一單元列解碼器可包括如上文參考圖2之單元位址解碼器216所描述而組態的組件且可具有特定輸入RAi=w及RAj=x，其可對應於第一胞元陣列302之多個列的第P列。作為另一實例，單元列解碼器326中之第二單元列解碼器可包括如上文參考圖2之單元位址解碼器216所描述而組態的組件且可具有特定輸入RAi=y及RAj=z，其可對應於第三胞元陣列306之多個列的第Q列。
單元列解碼器326中之第一單元列解碼器可如上文參考圖2之單元位址解碼器216以及第一電力軌202及第二電力軌204所描述耦接至電力軌312的第一電力軌及第二電力軌。為了說明，圖3的單元列解碼器326中之第一單元列解碼器可包括對應於圖2之第一反相器220的第一反相器，該第一反相器包括一經耦接(例如直接地)至圖3的電力軌312之第一電力軌的對應於第一電晶體226的第一電晶體。單元列解碼器326中之第一單元列解碼器亦可包括對應於圖2之第二反相器222的第二反相器，該第二反相器包括耦接至圖3的電力軌312之第二電力軌的對應於第一電晶體230的第一電晶體。因此，單元列解碼器326中之第一單元列解碼器可包括在電力軌312之第一電力軌與第二電力軌之 間交錯的反相器。
作為另一實例，單元列解碼器326之第一單元列解碼器可如上文參考圖2之單元位址解碼器216以及第一接地軌232及第二接地軌233所描述耦接至圖3的接地軌314之第一接地軌及第二接地軌。為了說明，第一單元列解碼器之第一反相器可包括經耦接(例如直接地)至圖3的接地軌314之第二接地軌的對應於第二電晶體246之第二電晶體。對應於第一單元列解碼器之第二反相器亦可包括耦接至圖3的接地軌314之第一接地軌的對應於第二電晶體250之第二電晶體。因此，單元列解碼器326中之第一單元列解碼器可包括在接地軌314之第一接地軌與第二接地軌之間交錯的反相器。
單元列解碼器326中之第二單元列解碼器可如上文參考圖2之單元位址解碼器216以及第一電力軌202及第二電力軌204所描述耦接至電力軌312的第一電力軌及第二電力軌。為了說明，圖3的單元列解碼器326之第二單元列解碼器可包括對應於圖2之第一反相器220的第一反相器，該第一反相器包括一經耦接(例如直接地)至圖3的電力軌312之第一電力軌之對應於第一電晶體226的第一電晶體。單元列解碼器326中之第二單元列解碼器亦可包括對應於圖2之第二反相器222的第二反相器，該第二反相器包括耦接至圖3的電力軌312之第二電力軌之對應於第一電晶體230的第一電晶體。因此，單元列解碼器326中之第二單元列解碼器可包括在電力軌312之第一電力軌與第二電力軌之間交錯的反相器。
作為另一實例，單元列解碼器326中之第二單元列解碼器可如上文參考圖2之單元位址解碼器216以及第一接地軌232及第二接地軌233所描述耦接至圖3的接地軌314之第一接地軌及第二接地軌。為了說明，圖3的單元列解碼器326之第二單元列解碼器之第一反相器可包括經耦接(例如直接地)至圖3的接地軌314之第二接地軌之對應於圖2的 第二電晶體246之第二電晶體。單元列解碼器326中之第二單元列解碼器之第二反相器亦可包括耦接至圖3的接地軌314之第一接地軌的對應於圖2之第二電晶體250的第二電晶體。因此，單元列解碼器326中之第二單元列解碼器可包括在接地軌314之第一接地軌與第二接地軌之間交錯的反相器。
因此，單元列解碼器326中之多個單元列解碼器可包括在電力軌312之第一電力軌與第二電力軌之間交錯的反相器。另外，單元列解碼器326中之多個列解碼器可包括在接地軌314之第一接地軌與第二接地軌之間交錯的反相器。
記憶體裝置300可包括功率閘控電路322。功率閘控電路322可包括第一功率閘控電路及第二功率閘控電路。功率閘控電路322之第一功率閘控電路可對應於圖1之第一功率閘控電路108或圖2之第一功率閘控電路208，或可如上文參考圖1之第一功率閘控電路108或圖2之第一功率閘控電路208所描述而經組態及/或可如上文參考圖1之第一功率閘控電路108或圖2之第一功率閘控電路208所描述而起作用。舉例而言，功率閘控電路322之第一功率閘控電路可包括對應於圖2之切換裝置210的第一切換裝置(例如單一電晶體)。圖3的功率閘控電路322之第一功率閘控電路亦可包括對應於圖2之箝位二極體212的與第一切換裝置並聯連接於圖3的電力軌312之第一電力軌與第二電力軌之間的第一箝位二極體。舉例而言，當功率閘控電路322的第一功率閘控電路之第一切換裝置斷開時，功率閘控電路之第一箝位二極體可將電力軌312之第二電力軌箝位至不同於(例如小於)第一電壓的第二電壓。當功率閘控電路322的第一功率閘控電路之第一切換裝置閉合時，來自電力軌312之第一電力軌的第一電壓可跨越第一切換裝置施加至電力軌312之第二電力軌(例如第二電力軌之第二電壓可對應於第一電壓)。如上文所描述，單元列解碼器326中之多個列解碼器可包括在電 力軌312之第一電力軌與第二電力軌之間交錯的反相器。因此，功率閘控電路322中之第一功率閘控電路可充當單元列解碼器326中之多個單元列解碼器的共同功率閘控電路。
功率閘控電路322中之第二功率閘控電路可對應於圖1之第二功率閘控電路135或圖2之第二功率閘控電路235，或可如上文參考圖1之第二功率閘控電路135或圖2之第二功率閘控電路235所描述而組態及/或可如上文參考圖1之第二功率閘控電路135或圖2之第二功率閘控電路235所描述而起作用。舉例而言，功率閘控電路322之第二功率閘控電路可包括對應於圖2之切換裝置236的第二切換裝置(例如單一電晶體)。圖3的功率閘控電路322中之第二功率閘控電路亦可包括對應於圖2之箝位二極體234的與第二切換裝置並聯連接於圖3的接地軌314之第一接地軌與第二接地軌之間的第二箝位二極體。舉例而言，當功率閘控電路322中之第二功率閘控電路的第二切換裝置斷開時，第二功率閘控電路之第二箝位二極體可將接地軌314中之第二接地軌箝位至不同於(例如大於)第三電壓的第四電壓。當功率閘控電路322中的第二功率閘控電路之第二切換裝置閉合時，來自接地軌314中之第一接地軌的第三電壓可跨越第二切換裝置施加至接地軌314之第二接地軌(例如第二接地軌之第四電壓可對應於第三電壓)。如上文所描述，單元列解碼器326中之多個列解碼器可包括在接地軌314之第一接地軌與第二接地軌之間交錯的反相器。因此，功率閘控電路322中之第二功率閘控電路可充當單元列解碼器326之多個單元列解碼器的共同功率閘控電路。
因此，多個單元列解碼器326可使用第一共同功率閘控電路(例如使用單一功率閘控切換電晶體)進行功率閘控，藉此相對於使用非共同功率閘控切換器的架構(例如，對於每一單元列解碼器使用一功率閘控切換器的架構)減少晶片區域。另外或替代地，多個單元列解碼 器326可使用第二共同功率閘控電路(例如使用單一功率閘控切換電晶體)進行接地閘控，藉此相對於使用非共同功率閘控切換器的架構(例如，對於每一單元列解碼器使用一功率閘控切換器的架構)減少晶片區域。
記憶體裝置300可包括與第二胞元陣列304之列及/或第四胞元陣列308之列相關聯的單元列解碼器328。單元列解碼器328中之每一單元列解碼器可與第二胞元陣列304及/或第四胞元陣列308之特定列相關聯。單元列解碼器328中之每一單元列解碼器可包括在如上文參考電力軌312之第一電力軌及第二電力軌所描述的電力軌316之第三電力軌與第四電力軌之間交錯的反相器。另外或替代地，如上文參考接地軌314之第一接地軌及第二接地軌所描述，單元列解碼器328中之每一單元列解碼器可包括在接地軌318之第三接地軌與第四接地軌之間交錯的反相器。
記憶體裝置300可包括功率閘控電路324。如上文參考功率閘控電路322之第一功率閘控電路及電力軌312之第二電力軌所描述，功率閘控電路324可包括經組態以控制施加至電力軌316之第四電力軌的電壓之第一功率閘控電路。如上文參考功率閘控電路322之第二功率閘控電路及接地軌314之第二接地軌所描述，功率閘控電路324可包括經組態以控制施加至接地軌318的第四接地軌之電壓的第二功率閘控電路。
因此，多個單元列解碼器328可使用第一共同功率閘控電路(例如使用單一功率閘控切換電晶體)進行功率閘控以對電源供應器進行功率閘控，藉此相對於使用非共同功率閘控切換器的架構(例如，對於每一單元列解碼器使用一功率閘控切換器)減少晶片區域。另外或替代地，多個單元列解碼器328可使用第二共同功率閘控電路(例如使用單一功率閘控切換電晶體)進行接地閘控以對接地供應器進行接地閘 控，藉此相對於使用非共同功率閘控切換器的架構(例如，對於每一單元列解碼器使用一功率閘控切換器)減少晶片區域。
參看圖4，描繪對電路進行功率閘控的方法400之說明性實例的流程圖。可使用圖1之裝置100或圖2之解碼器裝置200執行方法400。
在402處，方法400包括經由直接耦接至第一反相器的第一電晶體之源極/汲極端子的第一電力軌將第一電壓施加至第一反相器的第一電晶體之源極/汲極端子。第一反相器可對應於圖1之第一反相器120或圖2之第一反相器220，第一電晶體可對應於圖1之第一電晶體126或圖2之第一電晶體226，第一電力軌可對應於圖1之第一電力軌102或圖2之第一電力軌202，且源極/汲極端子可對應於圖1之端子127或圖2之端子227。
方法400進一步包括藉由使用並聯連接於第一電力軌與第二電力軌之間的箝位二極體將第二電力軌處之電壓箝位至第二電壓而經由直接耦接至第二反相器之第一電晶體之源極/汲極端子的第二電力軌將第二電壓施加至第二反相器的第一電晶體之源極/汲極端子。第二反相器可對應於圖1之第二反相器122或圖2之第二反相器222，第一電晶體可對應於第一電晶體130或230，第二電力軌可對應於第二電力軌104或204，源極/汲極端子可對應於端子129或229，且箝位二極體可對應於箝位二極體112或212。第二電壓可如上文所描述自施加至第一電力軌之第一電壓獲得。在一些實例中，第二電壓可如上文所描述對應於第一電壓減去箝位二極體之臨限電壓。因此，方法400包括在第一電力軌與自第一電力軌導出電壓的第二電力軌之間交錯反相器。
在一些實例中，方法400可進一步包括在第一功率模式期間藉由施加第一電壓至第二反相器之第一電晶體的閘極端子同時施加第二電壓至第二反相器的第一電晶體之源極/汲極端子而關斷第二反相器之第一電晶體。閘極端子可對應於圖1之閘極端子131或圖2之閘極端子 258，且第一功率模式可對應於如上文所描述之功率節省模式。在一些實例中，如上文所描述，施加第一電壓至第二反相器的第一電晶體之閘極端子及施加第二電壓至第二反相器的第一電晶體之源極/汲極端子可導致非零(例如負)VSG，該非零VSG如上文所描述減少(例如相較於正VSG或0V之VSG)穿過第二反相器之第一電晶體的亞臨限洩漏。因此，方法400可在電路在功率節省模式中時減少電路的一些電晶體之亞臨限洩漏電流。
在一些實例中，方法400可進一步包括在第一功率模式期間藉由施加第三電壓至第一反相器的第一電晶體之閘極端子同時施加第一電壓至第一反相器的第一電晶體之源極/汲極端子而接通第一反相器之第一電晶體。第一反相器之第一電晶體之閘極端子可對應於圖1之閘極端子128或圖2之閘極端子228。在一些實例中，第三電壓可為大致零(0)伏特。
參看圖5，描繪無線通信裝置的特定說明性實施例之方塊圖，且將其大體上表示為500。裝置500包括耦接至記憶體532之處理器510，諸如數位信號處理器(DSP)。在說明性實施例中，處理器510可包括圖1之裝置100及/或記憶體532可包括圖2之解碼器裝置200或圖3之記憶體裝置300。在說明性實施例中，圖1之裝置100或圖2之解碼器裝置200可根據圖4之方法操作。在一些實例中，處理器510可發送記憶體位址(例如經由預解碼器)至裝置100，且裝置100可如上文參考圖1之裝置100或圖2之解碼器裝置200所描述使用功率閘控反相器解碼記憶體位址。
圖5亦展示耦接至處理器510及顯示器528的顯示控制器526。編碼器/解碼器(CODEC)534亦可耦接至處理器510。揚聲器536及麥克風538可耦接至編碼解碼器534。
圖5亦指示無線控制器540可耦接至處理器510及無線天線542。 在特定實施例中，處理器510、顯示控制器526、記憶體532、編碼解碼器534及無線控制器540包括於系統級封裝或系統單晶片裝置522中。在特定實施例中，輸入裝置530及電源供應器544耦接至系統單晶片裝置522。此外，在特定實施例中，如圖5中所說明，顯示器528、輸入裝置530、揚聲器536、麥克風538、無線天線542及電源供應器544係在系統單晶片裝置522的外部。然而，顯示器528、輸入裝置530、揚聲器536、麥克風538、無線天線542及電源供應器544中之每一者可耦接至諸如介面或控制器之系統單晶片裝置522的組件。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施例所描述的各種說明性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、由處理器執行的電腦軟體，或兩者之組合。上文大體在功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。此功能性係實施為硬體抑或處理器可執行指令取決於特定應用及強加於整個系統的設計約束。對於每一特定應用而言，熟習此項技術者可以變化之方式實施所描述之功能性，但不應將此等實施決策解釋為導致脫離本發明之範疇。
結合本文中所揭示之實施例而描述之方法或演算法的步驟可直接體現於硬體中、由處理器執行之軟體模組中，或兩者之組合中。軟體模組可駐存在隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、抹除式可程式化唯讀記憶體(EPROM)、電子抹除式可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式磁碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知的任何其他形式的非暫時性儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊且將資訊寫入至儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算裝置或使用者終端機 中。在替代例中，處理器及儲存媒體可作為離散組件駐留於計算裝置或使用者終端機中。
提供所揭示之實施例的前述描述以使熟習此項技術者能夠製作或使用所揭示之實施例。對於熟習此項技術者而言，此等實施例之各種修改將易於顯而易見，且本文中所界定之原理可在不脫離本發明之範疇的情況下應用於其他實施例。因此，本發明並非意欲限於本文中所展示之實施例，而應符合可能與如以下申請專利範圍所定義之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧裝置
101‧‧‧電壓源
102‧‧‧第一電力軌
104‧‧‧第二電力軌
106‧‧‧邏輯電路
108‧‧‧第一功率閘控電路
110‧‧‧切換裝置
111‧‧‧控制端
112‧‧‧箝位二極體
113‧‧‧控制端
115‧‧‧輸入端
117‧‧‧輸出端
118‧‧‧第三反相器
120‧‧‧第一反相器
122‧‧‧第二反相器
123‧‧‧端子
124‧‧‧第一電晶體
125‧‧‧閘極端子
126‧‧‧第一電晶體
127‧‧‧端子
128‧‧‧閘極端子
129‧‧‧端子
130‧‧‧第一電晶體
131‧‧‧閘極端子
132‧‧‧第一接地軌
133‧‧‧第二接地軌
134‧‧‧箝位二極體
135‧‧‧第二功率閘控電路
136‧‧‧切換裝置
143‧‧‧閘極端子
144‧‧‧第二電晶體
145‧‧‧端子
146‧‧‧第二電晶體
147‧‧‧閘極端子
148‧‧‧端子
149‧‧‧閘極端子
150‧‧‧第二電晶體
151‧‧‧端子
152‧‧‧第四反相器
154‧‧‧第一電晶體
156‧‧‧第二電晶體
159‧‧‧接地
162‧‧‧閘極端子
163‧‧‧端子
164‧‧‧閘極端子
165‧‧‧端子
N1‧‧‧NMOS電晶體
P5‧‧‧PMOS電晶體

Claims (30)

  1. 一種裝置，其包含：一第一電力軌；一第二電力軌，其中該第二電力軌之一第二電壓係自該第一電力軌之一第一電壓獲得；一功率閘控電路，其包含一連接於該第一電力軌與該第二電力軌之間的切換裝置，該功率閘控電路進一步包含一與該切換裝置並聯連接於該第一電力軌與該第二電力軌之間的箝位二極體；及一邏輯電路，其包括一第一反相器及一第二反相器，該第一反相器包括該第一反相器之一第一電晶體且該第二反相器包括該第二反相器之一第一電晶體，其中該第一反相器的該第一電晶體之一源極/汲極端子直接耦接至該第一電力軌，且其中該第二反相器的該第一電晶體之一源極/汲極端子直接耦接至該第二電力軌。
  2. 如請求項1之裝置，其進一步包含：該第一反相器之一第二電晶體；該第二反相器之一第二電晶體；一第一接地軌；及一第二接地軌，其中該第二接地軌之一第四電壓係自該第一接地軌之一第三電壓獲得，其中該第一反相器的該第二電晶體之一源極/汲極端子直接耦接至該第二接地軌，且其中該第二反相器的該第二電晶體之一源極/汲極端子直接耦接至該第一接地軌。
  3. 如請求項2之裝置，其進一步包含一包含一連接於該第一接地軌與該第二接地軌之間的第二切換裝置的第二功率閘控電路，該第二功率閘控電路進一步包含一與該第二切換裝置並聯連接於該第一接地軌與該第二接地軌之間的第二箝位二極體。
  4. 如請求項3之裝置，其中該第二切換裝置包括一n型金屬氧化物半導體(NMOS)電晶體。
  5. 如請求項2之裝置，其中該第三電壓對應於接地，且該第四電壓大於該第三電壓。
  6. 如請求項1之裝置，其中該邏輯電路包括一單元位址解碼器。
  7. 如請求項6之裝置，其中該單元位址解碼器包括一單元列解碼器、一單元行解碼器或兩者。
  8. 如請求項1之裝置，其中當該切換裝置斷開時，該箝位二極體經組態以將在該第二電力軌處之一電壓箝位至該第二電壓，其中該第二電壓對應於該第一電壓減去該箝位二極體之一臨限電壓。
  9. 如請求項8之裝置，其中當該切換裝置閉合時，該第二電壓對應於該第一電壓。
  10. 如請求項1之裝置，其中該第二反相器之該第一電晶體為一p型金屬氧化物半導體(PMOS)電晶體，該第一反相器之該第一電晶體為一n型金屬氧化物半導體(NMOS)電晶體，或兩種情況兼具。
  11. 如請求項1之裝置，其中該切換裝置包括一p型金屬氧化物半導體(PMOS)電晶體。
  12. 一種解碼器裝置，其包含：一單元位址解碼器；及一功率閘控電路，其包含一連接於該單元位址解碼器與一電壓源之間的切換裝置，該功率閘控電路進一步包含一與該切換 裝置並聯連接於該單元位址解碼器與該電壓源之間的箝位二極體。
  13. 如請求項12之解碼器裝置，其中該單元位址解碼器包括一單元列解碼器、一單元行解碼器或兩者。
  14. 如請求項12之解碼器裝置，其中該單元位址解碼器包括一位址解碼器電路及一驅動器電路，且其中該功率閘控電路耦接至該位址解碼器電路及該驅動器電路。
  15. 如請求項14之解碼器裝置，其進一步包含：一第一電力軌；及一第二電力軌，其中該第二電力軌之一第二電壓係自該第一電力軌之一第一電壓獲得，其中該切換裝置係連接於該第一電力軌與該第二電力軌之間，其中該箝位二極體與該切換裝置並聯連接於該第一電力軌與該第二電力軌之間，且其中該驅動器電路包含一第一反相器之一第一電晶體及一第二反相器之一第一電晶體，其中該第一反相器的該第一電晶體之一源極/汲極端子直接耦接至該第一電力軌且該第二反相器的該第一電晶體之一源極/汲極端子直接耦接至該第二電力軌。
  16. 如請求項15之解碼器裝置，其中該第二反相器之該第一電晶體為一p型金屬氧化物半導體(PMOS)電晶體，該第一反相器之該第一電晶體為一n型金屬氧化物半導體(NMOS)電晶體，或兩種情況兼具。
  17. 如請求項15之解碼器裝置，其進一步包含：一第一接地軌，其耦接至接地；及一第二接地軌，其中該第二接地軌之一第四電壓係自該第一 接地軌之一第三電壓獲得，其中該驅動器電路進一步包含該第一反相器之一第二電晶體及該第二反相器之一第二電晶體，且其中該第一反相器的該第二電晶體之一源極/汲極端子直接耦接至該第二接地軌且該第二反相器的該第二電晶體之一源極/汲極端子直接耦接至該第一接地軌。
  18. 如請求項17之解碼器裝置，其中該第三電壓對應於接地，且該第四電壓大於該第三電壓。
  19. 如請求項15之解碼器裝置，其中當該切換裝置斷開時，該箝位二極體經組態以將在該第二電力軌處之一電壓箝位至該第二電壓，其中該第二電壓對應於該第一電壓減去該箝位二極體之一臨限電壓。
  20. 如請求項19之解碼器裝置，其中當該切換裝置閉合時，該第二電壓對應於該第一電壓。
  21. 一種對一電路進行功率閘控之方法，該方法包含：經由一直接耦接至一第一反相器的一第一電晶體之一源極/汲極端子的第一電力軌施加一第一電壓至該第一反相器的該第一電晶體之該源極/汲極端子；及藉由使用一並聯連接於該第一電力軌與一直接耦接至一第二反相器的一第一電晶體之一源極/汲極端子的第二電力軌之間的箝位二極體將在該第二電力軌處之一電壓箝位至一第二電壓而經由該第二電力軌施加該第二電壓至該第二反相器的該第一電晶體之該源極/汲極端子，該第二電壓係自施加至該第一電力軌之一第一電壓獲得。
  22. 如請求項21之方法，其中該第二電壓對應於該第一電壓減去該箝位二極體之一臨限電壓。
  23. 如請求項21之方法，其進一步包含在一第一功率模式期間藉由施加該第一電壓至該第二反相器的該第一電晶體之一閘極端子同時施加該第二電壓至該第二反相器之該第一電晶體的該源極/汲極端子而關斷該第二反相器之該第一電晶體。
  24. 如請求項23之方法，其進一步包含在該第一功率模式期間藉由施加一第三電壓至該第一反相器的該第一電晶體之一閘極端子同時施加該第一電壓至該第一反相器之該第一電晶體的該源極/汲極端子而接通該第一反相器之該第一電晶體。
  25. 如請求項24之方法，其中該第三電壓為大致零(0)伏特。
  26. 一種裝置，其包含：一第一接地軌；一第二接地軌，其中該第二接地軌之一第二電壓係自該第一接地軌之一第一電壓獲得；一功率閘控電路，其包含一連接於該第一接地軌與該第二接地軌之間的切換裝置，該功率閘控電路進一步包含一與該切換裝置並聯連接於該第一接地軌與該第二接地軌之間的箝位二極體；及一邏輯電路，其包括一第一反相器及一第二反相器，該第一反相器包括一電晶體且該第二反相器包括一電晶體，其中該第一反相器的該電晶體之一源極/汲極端子直接耦接至該第二接地軌，且其中該第二反相器的該電晶體之一源極/汲極端子直接耦接至該第一接地軌。
  27. 如請求項26之裝置，其中該邏輯電路包括一單元位址解碼器。
  28. 如請求項27之裝置，其中該單元位址解碼器包括一單元列解碼器、一單元行解碼器或兩者。
  29. 如請求項26之裝置，其中當該切換裝置斷開時，該箝位二極體 經組態以將在該第二接地軌處之一電壓箝位至該第二電壓，其中該第二電壓對應於該第一電壓加該箝位二極體之一臨限電壓。
  30. 如請求項26之裝置，其中當該切換裝置閉合時，該第二電壓對應於該第一電壓。
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