KR20180051592A

KR20180051592A - 전력 게이팅 디바이스들 및 방법들

Info

Publication number: KR20180051592A
Application number: KR1020187009917A
Authority: KR
Inventors: 정 필 김; 성률 김; 태현 김
Original assignee: 퀄컴 인코포레이티드
Priority date: 2015-09-08
Filing date: 2016-08-12
Publication date: 2018-05-16
Also published as: BR112018004461A2; WO2017044249A1; JP2018534806A; CN108028652A; AU2016320677A1; US20170070225A1; EP3347989A1; TW201729539A

Abstract

디바이스는 제1 전력 레일 및 제2 전력 레일을 포함한다. 제2 전력 레일의 제2 전압은 제1 전력 레일의 제1 전압으로부터 유도된다. 디바이스는 제1 전력 레일과 제2 전력 레일 사이에 연결된 스위칭 디바이스를 포함하는 전력 게이팅 회로를 포함한다. 전력 게이팅 회로는 제1 전력 레일과 제2 전력 레일 사이의 스위칭 디바이스에 병렬로 연결된 클램핑(clamping) 다이오드를 더 포함한다. 디바이스는 제1 인버터 및 제2 인버터를 포함하는 로직 회로를 더 포함한다. 제1 인버터는 제1 트랜지스터를 포함하고 제2 인버터는 제1 트랜지스터를 포함한다. 제1 인버터의 제1 트랜지스터의 소스/드레인 단자는 제1 전력 레일에 직접 커플링되고, 제2 인버터의 제1 트랜지스터의 소스/드레인 단자는 제2 전력 레일에 직접 커플링된다.

Description

전력 게이팅 디바이스들 및 방법들

[0001] 본 출원은 2015년 9월 8일에 출원되고 공동으로 소유된 미국 정식 특허 출원 번호 14/847,387호를 우선권 주장하고, 이 출원의 내용들은 그 전체가 인용에 의해 명시적으로 본원에 통합된다.

[0002] 본 개시내용은 일반적으로 전력 게이팅(gating) 디바이스들 및 방법들에 관한 것이다.

[0003] 기술의 진보들에 따라 더 작고 더 강력한 컴퓨팅 디바이스들이 발생하였다. 예컨대, 작고, 가볍고, 그리고 쉽게 사용자들에 의해 휴대되는 무선 전화들, 이를테면 모바일 및 스마트 폰들, 태블릿들 및 랩톱 컴퓨터들을 포함하는 다양한 휴대용 퍼스널 컴퓨팅 디바이스들이 현재 존재한다. 이들 디바이스들은 무선 네트워크들을 통하여 음성 및 데이터 패킷들을 통신할 수 있다. 게다가, 디지털 스틸(still) 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어 같은 많은 그런 디바이스들은 부가적인 기능성을 포함한다. 또한, 그런 디바이스들은 인터넷에 액세스하기 위하여 사용될 수 있는 소프트웨어 애플리케이션들, 이를테면 웹 브라우저 애플리케이션을 포함하는 실행가능 명령들을 프로세싱할 수 있다. 이와 같이, 이들 디바이스들은 중요한 컴퓨팅 능력들을 포함할 수 있다.

[0004] 이들 디바이스들의 칩들(예컨대, 메모리 칩들)의 로직(예컨대, 디코더들)은 많은 트랜지스터들을 포함할 수 있고 칩 영역의 대부분들을 차지할 수 있다. 트랜지스터들은 전력 절약 모드(예컨대, 대기 모드)에서 동작 동안 누설(예컨대, 서브임계(subthreshold) 누설)을 경험할 수 있다. 전력 절약 모드 동안 자신의 전력 공급 또는 접지 레일들로부터 로직을 전력 게이팅(gating)하는 것은 누설을 감소시킬 수 있다. 그러나, 종래의 전력 게이팅 방식들을 사용하여 로직을 전력 게이팅하는 것은 전압이 로직을 플로팅(float)하게 하고, 이는 알려지지 않은 트랜지스터 상태들 또는 초기 조건들(예컨대, 정상 모드로의 전이)을 초래한다.

[0005] 특정 실시예에서, 디바이스가 개시된다. 디바이스는 제1 전력 레일 및 제2 전력 레일을 포함한다. 제2 전력 레일의 제2 전압은 제1 전력 레일의 제1 전압으로부터 유도된다. 디바이스는 전력 게이팅 회로를 포함한다. 전력 게이팅 회로는 제1 전력 레일과 제2 전력 레일 사이에 연결된 스위칭 디바이스를 포함한다. 전력 게이팅 회로는 제1 전력 레일과 제2 전력 레일 사이의 스위칭 디바이스에 병렬로 연결된 클램핑(clamping) 다이오드를 더 포함한다. 디바이스는 제1 인버터 및 제2 인버터를 포함하는 로직 회로를 더 포함한다. 제1 인버터는 제1 인버터의 제1 트랜지스터를 포함하고, 제2 인버터는 제2 인버터의 제1 트랜지스터를 포함한다. 제1 인버터의 제1 트랜지스터의 소스/드레인 단자는 제1 전력 레일에 직접 커플링되고, 제2 인버터의 제1 트랜지스터의 소스/드레인 단자는 제2 전력 레일에 직접 커플링된다.

[0006] 특정 실시예에서, 유닛 어드레스 디코더를 포함하는 디코더 디바이스가 개시된다. 디코더 디바이스는 또한 전력 게이팅 회로를 포함한다. 전력 게이팅 회로는 유닛 어드레스 디코더와 전압 소스 사이에 연결된 스위칭 디바이스를 포함한다. 전력 게이팅 회로는 유닛 어드레스 디코더와 전압 소스 사이의 스위칭 디바이스에 병렬로 연결된 클램핑 다이오드를 더 포함한다.

[0007] 특정 실시예에서, 회로를 전력 게이팅하는 방법은 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 직접 커플링된 제1 전력 레일을 통해 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 제1 전압을 인가하는 단계를 포함한다. 방법은, 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 직접 커플링된 제2 전력 레일을 통해, 제1 전력 레일과 제2 전력 레일 사이에 병렬로 연결된 클램핑 다이오드를 사용하여 제2 전력 레일의 전압을 제2 전압으로 클램핑함으로써 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 제2 전압을 인가하는 단계를 더 포함한다. 제2 전압은 제1 전력 레일에 인가된 제1 전압으로부터 유도된다.

[0008] 특정 실시예에서, 제1 접지 레일과 제2 접지 레일을 포함하는 디바이스가 개시된다. 제2 접지 레일의 제2 전압은 제1 접지 레일의 제1 전압으로부터 유도된다. 디바이스는 전력 게이팅 회로를 포함한다. 전력 게이팅 회로는 제1 접지 레일과 제2 접지 레일 사이에 연결된 스위칭 디바이스를 포함한다. 전력 게이팅 회로는 제1 접지 레일과 제2 접지 레일 사이의 스위칭 디바이스에 병렬로 연결된 클램핑 다이오드를 더 포함한다. 디바이스는 트랜지스터를 포함하는 제1 인버터 및 트랜지스터를 포함하는 제2 인버터를 포함하는 로직 회로를 더 포함한다. 제1 인버터의 트랜지스터의 소스/드레인 단자는 제2 접지 레일에 직접 커플링되고, 제2 인버터의 트랜지스터의 소스/드레인 단자는 제1 접지 레일에 직접 커플링된다.

[0009] 개시된 실시예들 중 적어도 하나에 의해 제공된 하나의 특정 장점은, 제2 전압을 드레인/소스 단자에 인가함으로부터 적어도 부분적으로 초래되는 게이트 대 소스 전압이 서브-임계 누설 전류를 감소시킬 수 있다. 본 개시내용의 다른 양상들, 장점들 및 특징들은 다음 섹션들: 도면들의 간단한 설명, 상세한 설명 및 청구항들을 포함하는 전체 출원의 검토 후 자명하게 될 것이다.

[0010] 도 1은 제1 전력 레일과 제2 전력 레일 사이 및 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된(interleaved) 전력 게이팅 회로들 및 인버터들을 포함하는 디바이스의 특정 예시적 실시예의 블록 다이어그램이다.
[0011] 도 2는 제1 전력 레일과 제2 전력 레일 사이 및 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된 유닛 어드레스 디코더, 전력 게이팅 회로들 및 인버터들을 포함하는 디코더 디바이스의 특정 예시적 실시예의 블록 다이어그램이다.
[0012] 도 3은 전력 게이팅 회로들을 포함하는 메모리 디바이스를 예시하는 블록 다이어그램이고, 전력 게이팅 회로들의 각각은 다수의 유닛 어드레스 디코더들을 전력 게이팅한다.
[0013] 도 4는 회로를 전력 게이팅하는 방법의 특정 예시적 실시예의 흐름도이다.
[0014] 도 5는 전력 게이팅 디바이스를 포함하는 휴대용 디바이스의 블록 다이어그램이다.

[0015] 도 1을 참조하면, 디바이스의 특정 예시적 실시예가 개시되고 일반적으로 100으로 표기된다. 디바이스(100)는 제1 전력 레일(102), 제2 전력 레일(104), 제1 접지 레일(132) 및 제2 접지 레일(133)에 커플링된 로직 회로(106)를 포함한다. 로직 회로(106)는 유닛 어드레스 디코더, 이를테면 도 2의 유닛 어드레스 디코더(216)를 포함할 수 있다.

[0016] 제1 전력 레일(102)은 실제, 메인 또는 고정 전력 레일에 대응할 수 있거나 이들로 지칭될 수 있다. 제1 전력 레일(102)의 전압(예컨대, "제1 전압")은 제1 전력 레일(102)에 커플링된 전압 소스(101)의 전압에 대응할 수 있다. 일부 예들에서, 제1 전력 레일(102)은 전압 소스(101)에 직접 커플링된다. 제2 전력 레일(104)의 전압(예컨대, "제2 전압")은 아래에서 더 상세히 설명되는 바와 같이 제1 전력 레일(102)의 제1 전압으로부터 유도될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 일부 동작 모드들 또는 조건들에서, 제2 전압은 제1 전압에 대응할 수 있지만, 다른 동작 모드들 또는 조건들에서, 제2 전압은 제1 전압과 상이(예컨대, 미만)할 수 있다.

[0017] 디바이스(100)는 제1 전력 레일(102)과 제2 전력 레일(104) 사이에(예컨대, 전기적으로 사이에) 연결된 스위칭 디바이스(110)를 포함하는 제1 전력 게이팅 회로(108)를 포함한다. 일부 예들에서, 스위칭 디바이스(110)는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함한다. 제1 전력 게이팅 회로(108)는 제1 전력 레일(102)과 제2 전력 레일(104) 사이의(예컨대, 전기적으로 사이의) 스위칭 디바이스(110)에 병렬로(예컨대, 전기적 병렬로) 연결된 클램핑 다이오드(112)를 더 포함한다. 예컨대, 클램핑 다이오드(112)의 입력 및 스위칭 디바이스(110)의 소스 단자 또는 드레인 단자는 제1 전력 레일(102)에 연결될 수 있고, 그리고 스위칭 디바이스(110)의 소스 또는 드레인 단자 및 클램핑 다이오드(112)의 출력은 제2 전력 레일(104)에 연결될 수 있다. 일부 예들에서, 클램핑 다이오드(112)는 PMOS 트랜지스터(예컨대, "다이오드-연결 PMOS 트랜지스터")에 대응하거나 이를 포함할 수 있다. 일부 예들에서, 다이오드-연결 PMOS 트랜지스터는 제2 전력 레일(104)에 커플링된 드레인 단자 및 게이트 단자, 및 제1 전력 레일(102)에 커플링된 소스 단자를 포함할 수 있다.

[0018] 일부 예들에서, 이를테면 로직 회로(106)가 제1 동작 모드(예컨대, 비-전력 절약 모드)에 있을 때, 스위칭 디바이스(110)는 폐쇄될 수 있고 제1 전력 레일(102)로부터의 제1 전압은 (예컨대, 스위칭 디바이스(110)를 통해) 제2 전력 레일(104)에 공급될 수 있어서, 제2 전력 레일(104)의 제2 전압은 제1 전력 레일(102)의 제1 전압에 대응한다(예컨대, 실질적으로 동일함). 다른 예들에서, 이를테면 로직 회로(106)가 제2 동작 모드(예컨대, 전력 절약 모드)에 있을 때, 스위칭 디바이스(110)는 개방되고 제1 전력 레일(102)로부터의 제1 전압의 일부만이 제2 전력 레일(104)에 공급될 수 있어서, 제2 전력 레일(104)의 제2 전압은 제1 전력 레일(102)의 제1 전압과 상이한(예컨대, 실질적으로 상이한)(예컨대, 미만) 전압에 대응한다. 일부 예들에서, 제2 전압은 제1 전력 레일(102)로부터의 제1 전압(예컨대, Vdd) 마이너스 클램핑 다이오드(112)의 임계 전압에 대응할 수 있다.

[0019] 예컨대, 비-전력 절약 모드에서 동작 동안, 스위칭 디바이스(110)는 폐쇄될 수 있고, 이에 의해 제1 전력 레일(102)이 제2 전력 레일(104)에 단락된다(제1 전력 레일(102)로부터의 제1 전압이 스위칭 디바이스(110)를 통해 제2 전력 레일(104)에 인가되게 함). 따라서, 제2 전력 레일(104)의 제2 전압은 비-전력 절약 모드 동안 제1 전력 레일(102)의 제1 전압에 대응할 수 있다(예컨대, 실질적으로 동일할 수 있음). 전력 절약 모드 동안, 스위칭 디바이스(110)를 개방(예컨대, 턴 오프)하는 신호는 제어부(111)를 통해 스위칭 디바이스(110)에 인가될 수 있다. 스위칭 디바이스(110)를 개방하는 것은 누설 전류로 하여금 제2 전력 레일(104)의 전압을 클램핑 다이오드(112)를 턴 온하게 하는 전압(예컨대, 제2 전압)으로 방전하게 할 수 있고, 이에 의해 제2 전력 레일(104)의 전압이 제1 전압과 상이한(예컨대, 실질적으로 상이한) 전압으로 클램핑된다. 예시하자면, 제1 전압은 1.5V에 대응할 수 있고, 클램핑 다이오드(112)의 임계 전압은 0.2V에 대응할 수 있다. 이 예에서, 스위칭 디바이스(110)가 개방(예컨대, 오프)될 때, 제2 전력 레일(104)은 1.3V로 방전될 수 있고, 이 포인트에서 클램핑 다이오드(112)는 턴 온될 수 있고 제2 전력 레일(104)의 제2 전압을 1.3V(예컨대, 1.5V-0.2V=1.3V)로 클램핑할 수 있다.

[0020] 위에서 설명된 바와 같이, 일부 예들에서, 스위칭 디바이스(110)는 PMOS 트랜지스터에 대응하거나 이를 포함할 수 있고, 클램핑 다이오드(112)는 다이오드-연결 PMOS 트랜지스터에 대응할 수 있거나 이를 포함할 수 있다. 이들 예들에서, 전력 절약 모드 동안, 스위칭 디바이스(110)는 오프이고 플로팅 상태에 있으며, 이는 제2 전력 레일(104)이 방전되게 한다(예컨대, 제2 전력 레일(104)의 전압이 강하하게 하고 제1 전력 레일(102)과 제2 전력 레일(104) 사이의 전위 차가 증가하게 함). 제2 전력 레일(104)의 전압은, 제1 전력 레일(102)과 제2 전력 레일(104) 사이의 전압 차(예컨대, 다이오드-연결 PMOS 트랜지스터의 소스-드레인 전압(VSD))가 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응할 때까지 강하할 수 있다. 다이오드-연결 PMOS 트랜지스터의 VSD가 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응할 때, 다이오드-연결 PMOS 트랜지스터는 턴 온될 수 있고, 이는 제2 전력 레일(104)의 제2 전압이 제1 전력 레일(102)의 제1 전압 마이너스 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응하게 한다.

[0021] 따라서, 제2 전력 레일(104)의 제2 전압은 제1 전력 레일(102)의 제1 전압으로부터 유도될 수 있고 제1 전력 게이팅 회로(108)에 기반하여(예컨대, 스위칭 디바이스(110)가 개방되는지 폐쇄되는지에 기반하여) 변화할 수 있고, 이는 로직 회로(106)의 동작 모드에 기반하여 (예컨대, 제어부(111)에 의해) 제어될 수 있다.

[0022] 디바이스(100)는 제1 접지 레일(132) 및 제2 접지 레일(133)을 포함한다. 제1 접지 레일(132)은 실제, 메인 또는 고정 접지 레일에 대응할 수 있거나 이들로 지칭될 수 있다. 일부 예들에서, 제1 접지 레일(132)의 전압(예컨대, "제3 전압")은 접지에 대응할 수 있다. 일부 예들에서, 제1 접지 레일(132)은 접지(159)에 직접 커플링된다. 제2 접지 레일(133)의 전압(예컨대, "제4 전압")은 아래에서 더 상세히 설명되는 바와 같이 제3 전압으로부터 유도될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 일부 동작 조건들에서, 이를테면 로직 회로(106)가 비-전력 절약 모드에서 동작할 때, 제4 전압은 제3 전압에 대응할 수 있는 반면, 다른 동작 조건들에서, 제4 전압은 제3 전압과 상이할 수 있다(예컨대, 더 큼).

[0023] 디바이스(100)는 제1 접지 레일(132)과 제2 접지 레일(133) 사이에(예컨대, 전기적으로 사이에) 연결된 스위칭 디바이스(136)를 포함하는 제2 전력 게이팅 회로(135)를 포함한다. 일부 예들에서, 스위칭 디바이스(136)는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함한다. 제2 전력 게이팅 회로(135)는 제1 접지 레일(132)과 제2 접지 레일(133) 사이의(예컨대, 전기적으로 사이의) 스위칭 디바이스(136)에 병렬로(예컨대, 전기적 병렬로) 연결된 클램핑 다이오드(134)를 더 포함한다. 예컨대, 클램핑 다이오드(134)의 입력 및 스위칭 디바이스(136)의 소스 단자 또는 드레인 단자는 제1 접지 레일(132)에 연결될 수 있고, 그리고 스위칭 디바이스(136)의 소스 또는 드레인 단자 및 클램핑 다이오드(134)의 출력은 제2 접지 레일(133)에 연결될 수 있다. 일부 예들에서, 클램핑 다이오드(134)는 NMOS 트랜지스터(예컨대, "다이오드-연결 NMOS 트랜지스터")에 대응하거나 이를 포함할 수 있다. 일부 예들에서, 다이오드-연결 NMOS 트랜지스터는 제2 접지 레일(133)에 커플링된 드레인 단자 및 게이트 단자, 및 제1 접지 레일(132)에 커플링된 소스 단자를 포함할 수 있다.

[0024] 일부 예들에서, 이를테면 로직 회로(106)가 제1 동작 모드(예컨대, 비-전력 절약 모드)에 있을 때, 스위칭 디바이스(136)는 폐쇄될 수 있고 제1 접지 레일(132)로부터의 제3 전압은 (예컨대, 스위칭 디바이스(136)를 통해) 제2 접지 레일(133)에 공급될 수 있어서, 제2 접지 레일(133)의 제4 전압은 제1 접지 레일(132)의 제3 전압에 대응한다(예컨대, 실질적으로 동일함). 다른 예들에서, 이를테면 로직 회로(106)가 제2 동작 모드에 있을 때, 스위칭 디바이스(136)는 개방될 수 있고 제2 접지 레일(133)의 제4 전압은 아래에서 더 상세히 설명되는 바와 같이, 제1 접지 레일(132)의 제3 전압과 상이한(예컨대, 실질적으로 상이한)(예컨대, 더 큰) 전압에 대응할 수 있다. 일부 예들에서, 제4 전압은 제1 접지 레일(132)로부터의 제3 전압(예컨대, Vss) 플러스 클램핑 다이오드(134)의 임계 전압에 대응할 수 있다.

[0025] 예컨대, 비-전력 절약 모드에서 동작 동안, 스위칭 디바이스(136)는 폐쇄될 수 있고, 이에 의해 제1 접지 레일(132)이 제2 접지 레일(133)에 단락된다(제1 접지 레일(132)로부터의 제3 전압이 스위칭 디바이스(136)를 통해 제2 접지 레일(133)에 인가되게 함). 따라서, 제2 접지 레일(133)의 제4 전압은 비-전력 절약 모드 동안 제1 접지 레일(132)의 제1 전압에 대응할 수 있다(예컨대, 실질적으로 동일할 수 있음). 전력 절약 모드 동안, 스위칭 디바이스(136)를 개방(예컨대, 턴 오프)하는 신호는 제어부(113)를 통해 스위칭 디바이스(136)에 인가될 수 있다. 스위칭 디바이스(136)를 개방하는 것은 누설 전류로 하여금 제2 접지 레일(133)의 전압을 클램핑 다이오드(134)를 턴 온하게 하는 전압(예컨대, 제4 전압)으로 충전하게 할 수 있고, 이에 의해 제2 접지 레일(133)의 전압이 제3 전압과 상이한(예컨대, 실질적으로 상이한) 전압으로 클램핑된다. 예시하자면, 제3 전압은 0V에 대응할 수 있고, 클램핑 다이오드(134)의 임계 전압은 0.2V에 대응할 수 있다. 이 예에서, 스위칭 디바이스(136)가 개방(예컨대, 오프)될 때, 제2 접지 레일(133)은 0.2V로 충전될 수 있고, 이 포인트에서 클램핑 다이오드(134)는 턴 온될 수 있고 제2 접지 레일(133)의 제4 전압을 0.2V(예컨대, 0V+0.2V=0.2V)로 클램핑할 수 있다.

[0026] 위에서 설명된 바와 같이, 일부 예들에서, 스위칭 디바이스(136)는 NMOS 트랜지스터에 대응하거나 이를 포함할 수 있고, 클램핑 다이오드(134)는 다이오드-연결 NMOS 트랜지스터에 대응할 수 있거나 이를 포함할 수 있다. 이들 예들에서, 전력 절약 모드 동안, 스위칭 디바이스(136)는 오프이고 플로팅 상태에 있으며, 이는 제2 접지 레일(133)이 충전되게 한다(예컨대, 제2 접지 레일(133)의 전압이 증가하게 하고 제1 접지 레일(132)과 제2 접지 레일(133) 사이의 전위 차가 증가하게 함). 제2 접지 레일(133)의 전압은, 제1 접지 레일(132)과 제2 접지 레일(133) 사이의 전압 차(예컨대, 다이오드-연결 NMOS 트랜지스터의 드레인-소스 전압(VDS))가 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응할 때까지 증가할 수 있다. 다이오드-연결 NMOS 트랜지스터의 VDS가 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응할 때, 다이오드-연결 MMOS 트랜지스터는 턴 온될 수 있고, 이는 제2 접지 레일(133)의 제4 전압이 제1 접지 레일(132)의 제3 전압 마이너스 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응하게 한다.

[0027] 따라서, 제2 접지 레일(133)의 제4 전압은 제1 접지 레일(132)의 제3 전압으로부터 유도될 수 있고 제2 전력 게이팅 회로(135)에 기반하여(예컨대, 스위칭 디바이스(136)가 개방되는지 폐쇄되는지에 기반하여) 변화할 수 있고, 이는 로직 회로(106)의 동작 모드에 기반하여 (예컨대, 제어부(113)에 의해) 제어될 수 있다.

[0028] 로직 회로(106)는 입력(115), 제1 인버터(120), 제2 인버터(122), 제3 인버터(118), 제4 인버터(152) 및 출력(117)을 포함할 수 있다. 제1 인버터(120)는 제1 트랜지스터(126) 및 제2 트랜지스터(146)를 포함할 수 있다. 제2 인버터(122)는 제1 트랜지스터(130) 및 제2 트랜지스터(150)를 포함할 수 있다. 제3 인버터(118)는 제1 트랜지스터(124) 및 제2 트랜지스터(144)를 포함할 수 있다. 제4 인버터(152)는 제1 트랜지스터(154) 및 제2 트랜지스터(156)를 포함할 수 있다. 일부 예들에서, 제1 인버터(120)의 제1 트랜지스터(126), 제2 인버터(122)의 제1 트랜지스터(130), 제3 인버터(118)의 제1 트랜지스터(124), 제4 인버터(152)의 제1 트랜지스터(154) 또는 이들의 조합은 PMOS 트랜지스터를 포함한다. 부가적으로 또는 대안적으로, 일부 예들에서, 제1 인버터(120)의 제2 트랜지스터(146), 제2 인버터(122)의 제2 트랜지스터(150), 제3 인버터(118)의 제2 트랜지스터(144), 제4 인버터(152)의 제2 트랜지스터(156) 또는 이들의 조합은 NMOS 트랜지스터를 포함한다. 로직 회로(106)가 짝수의 인버터들을 포함하는 것으로 예시되지만, 로직 회로(106)는 홀수의 인버터들을 포함할 수 있다.

[0029] 제1 인버터(120)의 제1 트랜지스터(126)의 단자(127)(예컨대, 소스 단자 또는 드레인 단자)는 제1 전력 레일(102)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제2 인버터(122)의 제1 트랜지스터(130)의 단자(129)(예컨대, 소스 단자 또는 드레인 단자)는 제2 전력 레일(104)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제3 인버터(118)의 제1 트랜지스터(124)의 단자(123)(예컨대, 소스 단자 또는 드레인 단자)는 제2 전력 레일(104)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제4 인버터(152)의 제1 트랜지스터(154)의 단자(163)(예컨대, 소스 단자 또는 드레인 단자)는 제1 전력 레일(102)에 (예컨대, 직접) 커플링될 수 있다.

[0030] 부가적으로 또는 대안적으로, 제1 인버터(120)의 제2 트랜지스터(146)의 단자(148)(예컨대, 소스 단자 또는 드레인 단자)는 제2 접지 레일(133)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제2 인버터(122)의 제2 트랜지스터(150)의 단자(151)(예컨대, 소스 단자 또는 드레인 단자)는 제1 접지 레일(132)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제3 인버터(118)의 제2 트랜지스터(144)의 단자(145)(예컨대, 소스 단자 또는 드레인 단자)는 제1 접지 레일(132)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제4 인버터(152)의 제2 트랜지스터(156)의 단자(165)(예컨대, 소스 단자 또는 드레인 단자)는 제2 접지 레일(133)에 (예컨대, 직접) 커플링될 수 있다.

[0031] 전력 절약 모드에서 동작 동안, 제3 인버터(118)의 제1 트랜지스터(124)의 단자(123)는 제2 전력 레일(104)로부터 제2 전압을 수신할 수 있고 제3 인버터(118)의 제2 트랜지스터(144)의 단자(145)는 제1 접지 레일(132)로부터 제3(예컨대, 접지) 전압을 수신할 수 있다. 전력 절약 모드에서 동작 동안, 로우(low)(예컨대, 로직 로우) 입력 신호(예컨대, 접지)는 입력(115)(예컨대, 제4 인버터(152)의 게이트 단자들(162 및 164))에 제공될 수 있다. 대안적으로, 위에서 설명된 바와 같이, 로직 회로(106)는 홀수의 인버터들을 포함할 수 있고 하이(high)(예컨대, 로직 하이) 입력 신호는 입력(115)에 제공될 수 있다.

[0032] 제1 전압이 제4 인버터(152)의 제1 트랜지스터(154)의 단자(163)에 인가되는 동안 제4 인버터(152)의 입력에 저 입력 신호의 적용은 제1 트랜지스터(154)가 턴 온되게 할 수 있다. 예컨대, 제4 인버터(152)의 제1 트랜지스터(154)는 PMOS 트랜지스터에 대응할 수 있고, 그리고 제1 전압이 (예컨대, 제1 전력 레일(102)을 통해) 제1 트랜지스터(154)의 단자(163)에 인가되는 동안 제1 트랜지스터(154)의 게이트 단자(162)에 로우 신호의 적용은 제1 트랜지스터(154)를 턴 온 시킬 수 있고, 이는 제1 전력 레일(102)로부터의 제1 전압이 제3 인버터(118)의 입력에 인가되게 한다.

[0033] 제3 전압(예컨대, 접지)이 제3 인버터(118)의 제2 트랜지스터(144)의 단자(145)에 인가되는 동안 제3 인버터(118)의 입력에 제1 전압의 적용은 제2 트랜지스터(144)가 턴 온되게 할 수 있다. 예컨대, 제3 인버터(118)의 제2 트랜지스터(144)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제3 전압이 (예컨대, 제1 접지 레일(132)을 통해) 제2 트랜지스터(144)의 단자(145)에 인가되는 동안 제2 트랜지스터(144)의 게이트 단자(143)에 제1 전압에 대응하는 전압의 적용은 제2 트랜지스터(144)를 턴 온 시킬 수 있다.

[0034] 부가적으로 또는 대안적으로, 스위칭 디바이스(110)가 오프이고 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압이 제3 인버터(118)의 제1 트랜지스터(124)의 단자(123)에 인가되는 동안 제3 인버터(118)의 입력에 제1 전압에 대응하는 전압의 적용은 제1 트랜지스터(124)를 턴 온하기에 충분하지 않은 제1 트랜지스터(124)에 대한 비-제로(예컨대, 네거티브) 소스 대 게이트 전압(VSG)을 초래할 수 있다(예컨대, 제1 트랜지스터(124)는 오프일 수 있음). 결과적인 비-제로(예컨대, 네거티브) VSG는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(124)가 오프인 동안 제3 인버터(118)의 제1 트랜지스터(124)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제3 인버터(118)의 제1 트랜지스터(124)는 PMOS 트랜지스터에 대응할 수 있고, 제2 전압(예컨대, 1.3V)이 제1 트랜지스터(124)의 단자(123)에 인가되는 동안 제1 트랜지스터(124)의 게이트 단자(125)에 제1 전압(예컨대, 1.5V)의 적용은 제1 트랜지스터(124)를 턴 오프 시킬 수 있고 제2 전압 마이너스 제1 전압(예컨대, 1.3V-1.5V = -0.2V)에 대응하는 제1 트랜지스터(124)에 대한 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG(예컨대, -0.2V의 VSG)는 (예컨대, 포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(124)가 오프인 동안 제3 인버터(118)의 제1 트랜지스터(124)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제1 전력 게이팅 회로(108)는 제3 인버터(118)의 제1 트랜지스터(124)를 통한 대기 누설 전류를 감소시킬 수 있다.

[0035] 전력 절약 모드에서 동작 동안, 제1 인버터(120)의 제1 트랜지스터(126)의 단자(127)는 제1 전력 레일(102)로부터 제1 전압을 수신할 수 있고, 그리고 제1 인버터(120)의 제2 트랜지스터(146)의 단자(148)는 제2 접지 레일(133)로부터 (위에서 설명된 바와 같은 제3 전압과 상이한) 제4 전압을 수신할 수 있다. 위에서 설명된 바와 같이 제3 인버터(118)의 제1 트랜지스터(124)를 턴 오프하고 제3 인버터(118)의 제2 트랜지스터(144)를 턴 온하는 것은 제3 인버터(118)의 출력이 제3 전압에 대응하게 할 수 있다(예컨대, 제3 인버터(118)의 출력은 접지에 대응할 수 있음). 따라서, 제3 전압(예컨대, 접지)에 대응하는 전압은 제1 인버터(120)의 입력에 인가될 수 있다(예컨대, 접지 전압은 게이트 단자들(128 및 147)에 인가될 수 있음).

[0036] 제1 전력 레일(102)로부터의 제1 전압이 제1 인버터(120)의 제1 트랜지스터(126)의 단자(127)에 인가되는 동안 제1 인버터(120)의 입력에 제3 전압(예컨대, 접지)에 대응하는 전압의 적용은 제1 트랜지스터(126)를 턴 온 시킬 수 있다. 예컨대, 제1 인버터(120)의 제1 트랜지스터(126)는 PMOS 트랜지스터에 대응할 수 있고, 제1 전압(예컨대, 1.5V)이 제1 트랜지스터(126)의 단자(127)에 인가되는 동안 제1 트랜지스터(126)의 게이트 단자(128)에 (제3 인버터(118)의 출력으로부터의) 제3 전압에 대응하는 전압(예컨대, 접지)의 적용은 제1 트랜지스터(126)를 턴 온 시킬 수 있다.

[0037] 스위칭 디바이스(136)가 오프이고 (제3 전압과 실질적으로 상이한) 제4 전압이 제1 인버터(120)의 제2 트랜지스터(146)의 단자(148)에 인가되는 동안 제1 인버터(120)의 입력에 제3 전압에 대응하는 전압의 적용은 제2 트랜지스터(146)가 턴 온하는 것을 방지할 수 있고 제2 트랜지스터(146)에 대한 비-제로(예컨대, 네거티브) 게이트 대 소스 전압(VGS)을 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VGS는 (포지티브 VGS 또는 0V의 VGS와 비교할 때) 제2 트랜지스터(146)가 오프인 동안 제1 인버터(120)의 제2 트랜지스터(146)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제1 인버터(120)의 제2 트랜지스터(146)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제3 전압과 실질적으로 상이한 제4 전압(예컨대, 0.2V)이 제2 트랜지스터(146)의 단자(148)에 인가되는 동안 제2 트랜지스터(146)의 게이트 단자(147)에 (제3 인버터(118)의 출력으로부터의) 제3 전압에 대응하는 전압(예컨대, 접지)의 적용은 제2 트랜지스터(146)가 턴 온하는 것을 방지할 수 있고 제2 트랜지스터(146)에 대핸 -0.2V(예컨대, 0V - 0.2V = -0.2V)의 VGS를 초래할 수 있다. 제1 인버터(120)의 제2 트랜지스터(146)의 비-제로(예컨대, 네거티브) VGS(예컨대, -0.2V의 VGS)는 (포지티브 VGS 또는 0V의 VGS와 비교할 때) 제2 트랜지스터(146)가 오프인 동안 제2 트랜지스터(146)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제2 전력 게이팅 회로(135)는 제1 인버터(120)의 제2 트랜지스터(146)를 통한 대기 누설 전류를 감소시킬 수 있다. 부가적으로, 제1 트랜지스터(126)가 턴 온되고 제2 트랜지스터(146)가 턴 오프되기 때문에, 제1 인버터(120)는 (제1 전력 레일(102)로부터 제1 트랜지스터(126)를 통과한) 제1 전압을 (제2 인버터(122))에 출력할 수 있다.

[0038] 전력 절약 모드에서 동작 동안, 제2 인버터(122)의 제1 트랜지스터(130)의 단자(129)는 제2 전력 레일(104)로부터 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압을 수신할 수 있고, 제2 인버터(122)의 제2 트랜지스터(150)의 단자(151)는 제1 접지 레일(132)로부터 제3 전압(예컨대, 접지)을 수신할 수 있다. 위에서 설명된 바와 같이 제1 인버터(120)의 제1 트랜지스터(126)를 턴 온하고 제1 인버터(120)의 제2 트랜지스터(146)를 턴 오프하는 것은 제1 인버터(120)의 출력이 제1 전압에 대응하게 할 수 있다. 따라서, 제1 전압은 제2 인버터(122)의 입력에 인가될 수 있다(예컨대, 게이트 단자들(131 및 149)에 인가될 수 있음).

[0039] 제1 접지 레일(132)로부터의 제3 전압이 제2 인버터(122)의 제2 트랜지스터(150)의 단자(151)에 인가되는 동안 제2 인버터(122)의 입력에 제1 전압의 적용은 제2 트랜지스터(150)를 턴 온 시킬 수 있다. 예컨대, 제2 인버터(122)의 제2 트랜지스터(150)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제3 전압(예컨대, 0V)이 제2 트랜지스터(150)의 단자(151)에 인가되는 동안 제2 트랜지스터(150)의 게이트 단자(149)에 제1 전압의 적용은 제2 트랜지스터(150)를 턴 온 시킬 수 있다.

[0040] (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압이 제2 인버터(122)의 제1 트랜지스터(130)의 단자(129)에 인가되는 동안 제2 인버터(122)의 입력에 제1 전압의 적용은 제1 트랜지스터(130)를 턴 오프 시킬 수 있고 제1 트랜지스터(130)에 대해 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(130)가 오프인 동안 제2 인버터(122)의 제1 트랜지스터(130)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제2 인버터(122)의 제1 트랜지스터(130)는 PMOS 트랜지스터에 대응할 수 있고, 제2 전압(예컨대, 1.3V)이 제1 트랜지스터(130)의 단자(129)에 인가되는 동안 제1 트랜지스터(130)의 게이트 단자(131)에 제1 전압(예컨대, 1.5V)의 적용은 제1 트랜지스터(130)를 턴 오프 시킬 수 있고 -0.2V(예컨대, 1.3V-1.5V = -0.2V)에 대응하는 제1 트랜지스터(130)에 대한 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG(예컨대, -0.2V의 VSG)는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(130)가 오프인 동안 제2 인버터(122)의 제1 트랜지스터(130)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제1 전력 게이팅 회로(108)는 제2 인버터(122)의 제1 트랜지스터(130)를 통한 대기 누설 전류를 감소시킬 수 있다. 부가적으로, 트랜지스터들의 전압이 대기 모드 동안 플로팅할 수 있는 종래의 전력 게이팅과 대조하여, 로직 회로(106)의 트랜지스터 상태들 또는 트랜지스터들의 조건들은 (예컨대, 대기 모드로부터 정상 모드로의 전이시) 알려질 수 있거나 예측가능할 수 있고, 이는 로직 회로(106)가 특정 입력에 대한 응답으로 특정 출력을 제공할 수 있게 한다.

[0041] 디바이스(100)가 인터리빙된 단자들(예컨대, 단자들(123, 127 및 129)은 제1 전력 레일(102) 및 제2 전력 레일(104)을 통해 인터리빙되고 그리고 단자들(145, 148 및 151)은 제1 접지 레일(132) 및 제2 접지 레일(133)을 통해 인터리빙됨)을 가진 3개의 인버터들을 포함하는 로직 회로(106)를 포함하는 것으로 예시되지만, 로직 회로(106)의 다른 구현들은 인터리빙된 단자들을 가진 3개 초과 또는 3개 미만의 인버터들을 포함할 수 있다. 게다가, 디바이스(100)가 제2 전력 레일(104), 제2 접지 레일(133), 및 제1 및 제2 전력 게이팅 회로들(108 및 135)을 포함하는 것으로 예시되지만, 다른 구현들에서, 디바이스(100)는 제2 접지 레일(133) 및 제2 전력 게이팅 회로(135)를 포함하지 않을 수 있거나 제2 전력 레일(104) 및 제1 전력 게이팅 회로(108)를 포함하지 않을 수 있다. 예컨대, 다른 구현들에서, 디바이스(100)는 제2 접지 레일(133) 및 제2 전력 게이팅 회로(135)를 포함하지 않을 수 있다. 이들 구현들에서, 제2 트랜지스터(146)의 단자(148)는 제1 접지 레일(132)에 (예컨대, 직접) 커플링될 수 있다. 다른 예로서, 다른 구현들에서, 디바이스(100)는 제2 전력 레일(104) 및 제1 전력 게이팅 회로(108)를 포함하지 않을 수 있다. 이들 구현들에서, 제3 인버터(118)의 제1 트랜지스터(124)의 단자(123) 및 제2 인버터(122)의 제1 트랜지스터(130)의 단자(129)는 제1 전력 레일(102)에 (예컨대, 직접) 커플링될 수 있다.

[0042] 도 2를 참조하면, 디코더 디바이스의 특정 예시적 실시예가 개시되고 일반적으로 200으로 표기된다. 디코더 디바이스(200)는 제1 전력 레일(202) 및 제2 전력 레일(204)을 포함한다. 제1 전력 레일(202) 및 제2 전력 레일(204)은 각각 도 1의 제1 전력 레일(102) 및 제2 전력 레일(104)에 대응하거나 또는 이들을 참조하여 위에서 설명된 바와 같이 구성될 수 있다.

[0043] 디코더 디바이스(200)는 유닛 어드레스 디코더(216)와 전압 소스(201) 사이에(예컨대, 전기적으로 사이에( 연결된 스위칭 디바이스(210)를 포함하는 제1 전력 게이팅 회로(208)를 포함한다. 제1 전력 게이팅 회로(208)는 유닛 어드레스 디코더(216)와 전압 소스(201) 사이의(예컨대, 전기적으로 사이의 스위칭 디바이스(210)에 병렬로 연결된 클램핑 다이오드(212)를 더 포함한다. 일부 예들에서, 스위칭 디바이스(210)는 제1 전력 레일(202)과 제2 전력 레일(204) 사이의(예컨대, 전기적으로 사이의) 클램핑 다이오드(212)에 병렬로 연결될 수 있다. 일부 예들에서, 스위칭 디바이스(210)는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함한다. 제1 전력 게이팅 회로(208)는 제1 전력 레일(202)과 제2 전력 레일(204) 사이의(예컨대, 전기적으로 사이의) 스위칭 디바이스(210)에 병렬로(예컨대, 전기적 병렬로) 연결된 클램핑 다이오드를 더 포함한다. 예컨대, 클램핑 다이오드(212)의 입력 및 스위칭 디바이스(210)의 소스 단자 또는 드레인 단자는 제1 전력 레일(202)에 연결될 수 있고, 그리고 스위칭 디바이스(210)의 소스 또는 드레인 단자 및 클램핑 다이오드(212)의 출력은 제2 전력 레일(204)에 연결될 수 있다. 일부 예들에서, 클램핑 다이오드(212)는 PMOS 트랜지스터(예컨대, "다이오드-연결 PMOS 트랜지스터")에 대응하거나 이를 포함할 수 있다. 일부 예들에서, 다이오드-연결 PMOS 트랜지스터는 제2 전력 레일(204)에 커플링된 드레인 단자 및 게이트 단자, 및 제1 전력 레일(202)에 커플링된 소스 단자를 포함할 수 있다.

[0044] 일부 예들에서, 이를테면 유닛 어드레스 디코더(216)가 제1 동작 모드(예컨대, 비-전력 절약 모드)에 있을 때, 스위칭 디바이스(210)는 폐쇄될 수 있고 제1 전력 레일(202)로부터의 전압(예컨대, "제1 전압")은 (예컨대, 스위칭 디바이스(210)를 통해) 제2 전력 레일(204)에 공급될 수 있어서, 제2 전력 레일(204)의 전압(예컨대, "제2 전압")은 제1 전력 레일(202)의 제1 전압에 대응한다(예컨대, 실질적으로 동일함). 다른 예들에서, 이를테면 유닛 어드레스 디코더(216)가 제2 동작 모드(예컨대, 전력 절약 모드)에 있을 때, 스위칭 디바이스(210)는 개방되고 제1 전력 레일(202)로부터의 제1 전압의 일부만이 제2 전력 레일(204)에 공급되어, 제2 전력 레일(204)의 제2 전압은 제1 전력 레일(202)의 제1 전압과 상이한(예컨대, 실질적으로 상이한)(예컨대, 미만) 전압에 대응한다. 일부 예들에서, 제2 전압은 제1 전력 레일(202)로부터의 제1 전압(예컨대, Vdd) 마이너스 클램핑 다이오드(212)의 임계 전압에 대응할 수 있다.

[0045] 예컨대, 비-전력 절약 모드에서 동작 동안, 스위칭 디바이스(210)는 폐쇄될 수 있고, 이에 의해 제1 전력 레일(202)이 제2 전력 레일(204)에 단락된다(제1 전력 레일(202)로부터의 제1 전압이 스위칭 디바이스(210)를 통해 제2 전력 레일(204)에 인가되게 함). 따라서, 제2 전력 레일(204)의 제2 전압은 비-전력 절약 모드 동안 제1 전력 레일(202)의 제1 전압에 대응할 수 있다(예컨대, 실질적으로 동일할 수 있음). 전력 절약 모드 동안, 스위칭 디바이스(210)를 개방(예컨대, 턴 오프)하는 신호는 제어부(211)를 통해 스위칭 디바이스(210)에 인가될 수 있다. 스위칭 디바이스(210)를 개방하는 것은 누설 전류로 하여금 제2 전력 레일(204)의 전압을 클램핑 다이오드(212)를 턴 온하게 하는 전압(예컨대, 제2 전압)으로 방전하게 할 수 있고, 이에 의해 제2 전력 레일(204)의 전압이 제1 전압과 상이한(예컨대, 실질적으로 상이한) 전압으로 클램핑된다. 예시하자면, 제1 전압은 1.5V에 대응할 수 있고, 클램핑 다이오드(212)의 임계 전압은 0.2V에 대응할 수 있다. 이 예에서, 스위칭 디바이스(210)가 개방(예컨대, 오프)될 때, 제2 전력 레일(204)은 1.3V로 방전될 수 있고, 이 포인트에서 클램핑 다이오드(212)는 턴 온될 수 있고 제2 전력 레일(204)의 제2 전압을 1.3V(예컨대, 1.5V-0.2V=1.3V)로 클램핑할 수 있다.

[0046] 위에서 설명된 바와 같이, 일부 예들에서, 스위칭 디바이스(210)는 PMOS 트랜지스터에 대응하거나 이를 포함할 수 있고, 클램핑 다이오드(212)는 다이오드-연결 PMOS 트랜지스터에 대응할 수 있거나 이를 포함할 수 있다. 이들 예들에서, 전력 절약 모드 동안, 스위칭 디바이스(210)는 오프이고 플로팅 상태에 있으며, 이는 제2 전력 레일(204)이 방전되게 한다(예컨대, 제2 전력 레일(204)의 전압이 강하하게 하고 제1 전력 레일(202)과 제2 전력 레일(204) 사이의 전위 차가 증가하게 함). 제2 전력 레일(204)의 전압은, 제1 전력 레일(202)과 제2 전력 레일(204) 사이의 전압 차(예컨대, 다이오드-연결 PMOS 트랜지스터의 소스-드레인 전압(VSD))가 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응할 때까지 강하할 수 있다. 다이오드-연결 PMOS 트랜지스터의 VSD가 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응할 때, 다이오드-연결 PMOS 트랜지스터는 턴 온될 수 있고, 이는 제2 전력 레일(204)의 제2 전압이 제1 전력 레일(202)의 제1 전압 마이너스 다이오드-연결 PMOS 트랜지스터의 임계 전압에 대응하게 한다.

[0047] 따라서, 제2 전력 레일(204)의 제2 전압은 제1 전력 레일(202)의 제1 전압으로부터 유도될 수 있고 제1 전력 게이팅 회로(208)에 기반하여(예컨대, 스위칭 디바이스(210)가 개방되는지 폐쇄되는지에 기반하여) 변화할 수 있고, 이는 유닛 어드레스 디코더(216)의 동작 모드에 기반하여 (예컨대, 제어부(211)에 의해) 제어될 수 있다.

[0048] 디코더 디바이스(200)는 제1 접지 레일(232) 및 제2 접지 레일(233)을 포함한다. 제1 접지 레일(232) 및 제2 접지 레일(233)은 각각 도 1의 제1 접지 레일(132) 및 제2 접지 레일(133)에 대응하거나 또는 이들을 참조하여 위에서 설명된 바와 같이 구성될 수 있다. 일부 예들에서, 제1 접지 레일(232)은 접지(259)에 커플링될 수 있고(예컨대, 직접 커플링됨) 제1 접지 레일(232)의 전압(예컨대, "제3 전압")은 접지에 대응할 수 있다.

[0049] 디코더 디바이스(200)는 제1 접지 레일(232)과 제2 접지 레일(233) 사이에(예컨대, 전기적으로 사이에) 연결된 스위칭 디바이스(236)를 포함하는 제2 전력 게이팅 회로(235)를 포함한다. 일부 예들에서, 스위칭 디바이스(236)는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함한다. 제2 전력 게이팅 회로(235)는 제1 접지 레일(232)과 제2 접지 레일(233) 사이의(예컨대, 전기적으로 사이의) 스위칭 디바이스(236)에 병렬로(예컨대, 전기적 병렬로) 연결된 클램핑 다이오드(234)를 더 포함한다. 예컨대, 클램핑 다이오드(234)의 입력 및 스위칭 디바이스(236)의 소스 단자 또는 드레인 단자는 제1 접지 레일(232)에 연결될 수 있고, 그리고 스위칭 디바이스(236)의 소스 또는 드레인 단자 및 클램핑 다이오드(234)의 출력은 제2 접지 레일(233)에 연결될 수 있다. 일부 예들에서, 클램핑 다이오드(234)는 NMOS 트랜지스터(예컨대, "다이오드-연결 NMOS 트랜지스터")에 대응하거나 이를 포함할 수 있다. 일부 예들에서, 다이오드-연결 NMOS 트랜지스터는 제2 접지 레일(233)에 커플링된 드레인 단자 및 게이트 단자, 및 제1 접지 레일(232)에 커플링된 소스 단자를 포함할 수 있다.

[0050] 일부 예들에서, 이를테면 유닛 어드레스 디코더(216)가 제1 동작 모드(예컨대, 비-전력 절약 모드)에 있을 때, 스위칭 디바이스(236)는 폐쇄될 수 있고 제1 접지 레일(232)로부터의 전압(예컨대, "제3 전압")은 (예컨대, 스위칭 디바이스(236)를 통해) 제2 접지 레일(233)에 공급될 수 있어서, 제2 접지 레일(233)의 전압(예컨대, "제4 전압")은 제1 접지 레일(232)의 제3 전압에 대응한다(예컨대, 실질적으로 동일함). 다른 예들에서, 이를테면 유닛 어드레스 디코더(216)가 제2 동작 모드에 있을 때, 스위칭 디바이스(236)는 개방될 수 있고 제2 접지 레일(233)의 제4 전압은 아래에서 더 상세히 설명되는 바와 같이, 제1 접지 레일(232)의 제3 전압과 상이한(예컨대, 실질적으로 상이한)(예컨대, 더 큰) 전압에 대응할 수 있다. 일부 예들에서, 제4 전압은 제1 접지 레일(232)로부터의 제3 전압(예컨대, Vss) 플러스 클램핑 다이오드(234)의 임계 전압에 대응할 수 있다.

[0051] 예컨대, 비-전력 절약 모드에서 동작 동안, 스위칭 디바이스(236)는 폐쇄될 수 있고, 이에 의해 제1 접지 레일(232)이 제2 접지 레일(233)에 단락된다(제1 접지 레일(232)로부터의 제3 전압이 스위칭 디바이스(236)를 통해 제2 접지 레일(233)에 인가되게 함). 따라서, 제2 접지 레일(233)의 제4 전압은 비-전력 절약 모드 동안 제1 접지 레일(232)의 제3 전압에 대응할 수 있다(예컨대, 실질적으로 동일할 수 있음). 전력 절약 모드 동안, 스위칭 디바이스(236)를 개방(예컨대, 턴 오프)하는 신호는 제어부(213)를 통해 스위칭 디바이스(236)에 인가될 수 있다. 스위칭 디바이스(236)를 개방하는 것은 누설 전류로 하여금 제2 접지 레일(233)의 전압을 클램핑 다이오드(234)를 턴 온하게 하는 전압(예컨대, 제4 전압)으로 충전하게 할 수 있고, 이에 의해 제2 접지 레일(233)의 전압이 제3 전압과 상이한(예컨대, 실질적으로 상이한) 전압으로 클램핑된다. 예시하자면, 제3 전압은 0V에 대응할 수 있고, 클램핑 다이오드(234)의 임계 전압은 0.2V에 대응할 수 있다. 이 예에서, 스위칭 디바이스(236)가 개방(예컨대, 오프)될 때, 제2 접지 레일(233)은 0.2V로 충전될 수 있고, 이 포인트에서 클램핑 다이오드(234)는 턴 온될 수 있고 제2 접지 레일(233)의 제4 전압을 0.2V(예컨대, 0V+0.2V=0.2V)로 클램핑할 수 있다.

[0052] 위에서 설명된 바와 같이, 일부 예들에서, 스위칭 디바이스(236)는 NMOS 트랜지스터에 대응하거나 이를 포함할 수 있고, 클램핑 다이오드(234)는 다이오드-연결 NMOS 트랜지스터에 대응할 수 있거나 이를 포함할 수 있다. 이들 예들에서, 전력 절약 모드 동안, 스위칭 디바이스(236)는 오프이고 플로팅 상태에 있으며, 이는 제2 접지 레일(233)이 충전되게 한다(예컨대, 제2 접지 레일(233)의 전압이 증가하게 하고 제1 접지 레일(232)과 제2 접지 레일(233) 사이의 전위 차가 증가하게 함). 제2 접지 레일(233)의 전압은, 제1 접지 레일(232)과 제2 접지 레일(233) 사이의 전압 차(예컨대, 다이오드-연결 NMOS 트랜지스터의 드레인-소스 전압(VDS))가 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응할 때까지 증가할 수 있다. 다이오드-연결 NMOS 트랜지스터의 VDS가 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응할 때, 다이오드-연결 MMOS 트랜지스터는 턴 온될 수 있고, 이는 제2 접지 레일(233)의 제4 전압이 제1 접지 레일(232)의 제3 전압 마이너스 다이오드-연결 NMOS 트랜지스터의 임계 전압에 대응하게 한다.

[0053] 따라서, 제2 접지 레일(233)의 제4 전압은 제1 접지 레일(232)의 제3 전압으로부터 유도될 수 있고 제2 전력 게이팅 회로(235)에 기반하여(예컨대, 스위칭 디바이스(236)가 개방되는지 폐쇄되는지에 기반하여) 변화할 수 있고, 이는 유닛 어드레스 디코더(216)의 동작 모드에 기반하여 (예컨대, 제어부(213)에 의해) 제어될 수 있다.

[0054] 디코더 디바이스(200)는 유닛 어드레스 디코더(216)를 포함한다. 유닛 어드레스 디코더(216)는 유닛 행 디코더 또는 유닛 열 디코더에 대응할 수 있다. 예컨대, 유닛 어드레스 디코더(216)는 다수의 행들을 포함하는 셀(예컨대, 메모리 셀) 어레이(이를테면 도 3의 셀(예컨대, 메모리 셀) 어레이들(302, 304, 306, 또는 308) 중 하나 또는 그 초과)의 행들에 액세스하는데 집합적으로 사용되는 유닛 행 디코더들의 그룹 중 하나의 유닛 행 디코더에 대응할 수 있다. 유닛 행 디코더들의 그룹의 각각의 유닛 행 디코더는 다수의 행들의 특정(예컨대, 연관된) 행에 액세스하도록 구성될 수 있다. 예로서, 셀 어레이는 256개의 행들을 포함할 수 있고, 유닛 행 디코더들의 그룹은 256개의 유닛 행 디코더들을 포함할 수 있고, 그리고 집합적 디코더 세트의 256개의 유닛 행 디코더들 각각은 셀 어레이의 256개의 행들 중 특정 행과 연관될 수 있다. 이 예에서, 업스트림 사전-디코더(pre-decoder)는 셀 어레이의 특정 행 어드레스에 대응하는 비트들을 포함하는 어드레스를 수신할 수 있다. 예컨대, 사전-디코더는 셀 어레이의 특정 행 어드레스에 대응하는 8 비트 메모리 어드레스를 수신할 수 있다. 사전-디코더는 8 비트 메모리 어드레스에 의해 표시된 행과 연관된 특정 유닛 행 디코더에 대응하는 신호들(예컨대, RAi 및 RAj 신호들)을 출력하도록 구성될 수 있다.

[0055] 예시하자면, 유닛 어드레스 디코더(216)는 셀 어레이의 98번째 행과 연관될 수 있고 그리고 사전-디코더가 RAi=2 신호 및 RAj=6 신호(예컨대, RAi 및 RAj 신호들은 셀 어레이의 98번째 행과 연관됨)를 출력할 때 활성화될 수 있다. 이 예에서, 사전-디코더는 셀 어레이의 98번째 행에 대응하는 행 어드레스(예컨대, 01100010는 이진법으로 98에 대응함)를 수신할 수 있고 사전-디코더는, 제1 4개의 비트들 0010(이진법으로 2에 대응함)이 제2 RAi 라인 또는 출력 신호(예컨대, RAi=2)에 대응하고 제2 4개의 비트들 0110(이진법으로 6에 대응함)이 제6 RAj 라인 또는 출력 신호(예컨대, RAj=6)에 대응하는 것을 결정할 수 있다. 사전-디코더는 RAi=2 및 RAj=6 신호들을 출력할 수 있고, 이에 의해 유닛 어드레스 디코더(216)(입력 라인들(RAi=2 및 RAj=6)을 가지며 셀 어레이의 98번째 행과 연관됨)가 활성화된다.

[0056] 유닛 어드레스 디코더(216)는 어드레스 디코더 회로(206)를 포함한다. 어드레스 디코더 회로(206)는 대응하는 입력 라인들(RAi 및 RAj)에 커플링되고 그리고 제1 전력 레일(202)에 커플링된 로직 게이트들(231)을 포함할 수 있다. 어드레스 디코더 회로(206)는 또한 대응하는 입력 라인들(RAi 및 RAj)에 커플링되고 그리고 제2 접지 레일(233)에 커플링된 로직 게이트들(237)을 포함할 수 있다. 일부 예들에서, 로직 게이트들(231)은 RAj에 커플링된 게이트 단자를 가진 PMOS 트랜지스터(P0)를 포함할 수 있고 RAi에 커플링된 게이트 단자를 가진 PMOS 트랜지스터(P1)를 포함할 수 있다. PMOS 트랜지스터들(P0 및 P1)은 각각 제1 전력 레일(202)에 커플링된 소스 단자 또는 드레인 단자를 포함할 수 있다. 다른 예로서, 로직 게이트들(237)은 RAi에 커플링된 게이트 단자를 가진 NMOS 트랜지스터(N0) 및 RAj에 커플링된 게이트 단자를 가진 NMOS 트랜지스터(N1)를 포함할 수 있다. NMOS 트랜지스터(N0)는 NMOS 트랜지스터(N1)의 소스 단자 또는 드레인 단자에 커플링된 소스 단자 또는 드레인 단자를 가질 수 있고, 그리고 NMOS 트랜지스터(N1)는 제2 접지 레일(233)에 커플링된 소스 단자 또는 드레인 단자를 가질 수 있다.

[0057] 어드레스 디코더 회로(206)는 로직 게이트들(231) 및 로직 게이트들(237)의 출력에 커플링된 입력을 가진 제3 인버터(218)를 포함할 수 있다. 제3 인버터(218)는 제2 전력 레일(204)에 (예컨대, 직접) 커플링된 단자(223)(예컨대, 소스 단자 또는 드레인 단자)를 가진 제1 트랜지스터(224)를 포함할 수 있고 제1 접지 레일(232)에 (예컨대, 직접) 커플링된 단자(245)(예컨대, 소스 단자 또는 드레인 단자)를 가진 제2 트랜지스터(244)를 포함할 수 있다. 일부 예들에서, 제3 인버터(218)의 제1 트랜지스터(224)는 PMOS 트랜지스터에 대응할 수 있고 제3 인버터(218)의 제2 트랜지스터(244)는 NMOS 트랜지스터에 대응할 수 있다.

[0058] 유닛 어드레스 디코더(216)는 또한 제1 인버터(220) 및 제2 인버터(222)를 포함하는 드라이버 회로(209)를 포함한다. 제1 인버터(220)는 제1 트랜지스터(226) 및 제2 트랜지스터(246)를 포함할 수 있다. 제2 인버터(222)는 제1 트랜지스터(230) 및 제2 트랜지스터(250)를 포함할 수 있다. 일부 예들에서, 제1 인버터(220)의 제1 트랜지스터(226), 제2 인버터(222)의 제1 트랜지스터(230) 또는 둘 모두는 PMOS 트랜지스터를 포함한다. 부가적으로 또는 선택적으로, 일부 예들에서, 제1 인버터(220)의 제2 트랜지스터(246), 제2 인버터(222)의 제2 트랜지스터(250) 또는 둘 모두는 NMOS 트랜지스터를 포함한다.

[0059] 제1 인버터(220)의 제1 트랜지스터(226)의 단자(227)(예컨대, 소스 단자 또는 드레인 단자)는 제1 전력 레일(202)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제2 인버터(222)의 제1 트랜지스터(230)의 단자(229)(예컨대, 소스 단자 또는 드레인 단자)는 제2 전력 레일(204)에 (예컨대, 직접) 커플링될 수 있다. 제1 인버터(220)의 제2 트랜지스터(246)의 단자(248)(예컨대, 소스 단자 또는 드레인 단자)는 제2 접지 레일(233)에 (예컨대, 직접) 커플링될 수 있다. 부가적으로 또는 대안적으로, 제2 인버터(222)의 제2 트랜지스터(250)의 단자(251)(예컨대, 소스 단자 또는 드레인 단자)는 제1 접지 레일(232)에 (예컨대, 직접) 커플링될 수 있다.

[0060] 전력 절약 모드에서 동작 동안, 신호들(RAi 및 RAj)은 0V에 대응할 수 있고, 그리고 로직 게이트들(231)의 소스 단자들 또는 드레인 단자들은 제1 전압을 수신할 수 있다. 로직 게이트들(231)의 드레인 단자들 또는 소스 단자들이 제1 전력 레일(202)에 커플링되는 동안(예컨대, 제1 전압이 로직 게이트들(231)의 드레인 단자들 또는 소스 단자들에 인가되는 동안) 로직 게이트들(231)의 게이트 단자들에 0V의 적용은 로직 게이트들(231)을 턴 온 시킬 수 있다. 예컨대, 로직 게이트들(231)은 PMOS 트랜지스터들(P0 및 P1)에 대응하고 RAi 및 RAj가 0V에 대응하는 동안 로직 게이트들(231)의 드레인 단자들 또는 소스 단자들에 제1 전압의 적용은 PMOS 트랜지스터들(P0 및 P1)을 턴 온 시킬 수 있다. 부가적으로, 로직 게이트들(237)의 게이트 단자들에 0V의 적용은 로직 게이트들(237)을 턴 오프 시킬 수 있다. 예컨대, 로직 게이트들(237)은 NMOS 트랜지스터들(N0 및 N1)에 대응할 수 있고 NMOS 트랜지스터들(N0 및 N1)의 단자들에 0V의 적용은 NMOS 트랜지스터들(N0 및 N1)을 턴 오프 시킬 수 있다. 따라서, 로직 게이트들(237)이 전력 절약 모드에서 동작 동안 오프임에 따라, 제1 전력 레일(202)로부터의 제1 전압은 로직 게이트들(231) 중 하나 또는 그 초과를 통과하고 제3 인버터(218)에 출력된다.

[0061] 전력 절약 모드에서 동작 동안, 제3 인버터(218)의 제1 트랜지스터(224)의 단자(223)는 제2 전력 레일(204)로부터 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압을 수신할 수 있고, 제3 인버터(218)의 제2 트랜지스터(244)의 단자(245)는 제1 접지 레일(232)로부터 제3 전압(예컨대, 접지 전압)을 수신할 수 있다. 제3 전압이 제3 인버터(218)의 제2 트랜지스터(244)의 단자(245)에 인가되는 동안 제3 인버터(218)의 입력에 (제1 전력 레일(202)로부터 로직 게이트들(231) 중 하나 또는 그 초과를 통해 전달되는) 제1 전압의 적용은 제2 트랜지스터(244)가 턴 온 되게 할 수 있다. 예컨대, 제3 인버터(218)의 제2 트랜지스터(244)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제3 전압(예컨대, 접지)이 제2 트랜지스터(244)의 단자(245)에 인가되는 동안 제2 트랜지스터(244)의 게이트 단자(243)에 제1 전압(예컨대, 1.5V)의 적용은 제2 트랜지스터(244)를 턴 온 시킬 수 있다.

[0062] 부가적으로 또는 대안적으로, 스위칭 디바이스(210)가 오프이고 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압이 제3 인버터(218)의 제1 트랜지스터(224)의 단자(223)에 인가되는 동안 제3 인버터(218)의 입력에 (제1 전력 레일(202)로부터 로직 게이트들(231) 중 하나 또는 그 초과를 통해 전달되는) 제1 전압의 적용은 제3 인버터(218)의 제1 트랜지스터(224)를 턴 온하기에 충분하지 않은 제1 트랜지스터(224)에 대한 비-제로(예컨대, 네거티브) 소스 대 게이트 전압(VSG)을 초래할 수 있다(예컨대, 제1 트랜지스터(224)는 오프일 수 있음). 결과적인 비-제로(예컨대, 네거티브) VSG는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(224)가 오프인 동안 제3 인버터(218)의 제1 트랜지스터(224)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제3 인버터(218)의 제1 트랜지스터(224)는 PMOS 트랜지스터에 대응할 수 있고, 제2 전압(예컨대, 1.3V)이 제1 트랜지스터(224)의 단자(223)에 인가되는 동안 제1 트랜지스터(224)의 게이트 단자(225)에 제1 전압(예컨대, 1.5V)의 적용은 제1 트랜지스터(224)를 턴 오프 시킬 수 있고 제2 전압 마이너스 제1 전압(예컨대, 1.3V-1.5V = -0.2V)에 대응하는 제1 트랜지스터(224)에 대한 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG(예컨대, -0.2V의 VSG)는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(224)가 오프인 동안 제3 인버터(218)의 제1 트랜지스터(224)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제1 전력 게이팅 회로(208)는 제3 인버터(218)의 제1 트랜지스터(224)를 통한 대기 누설 전류를 감소시킬 수 있다.

[0063] 전력 절약 모드에서 동작 동안, 제1 인버터(220)의 제1 트랜지스터(226)의 단자(227)는 제1 전력 레일(202)로부터의 제1 전압을 수신할 수 있고, 그리고 제1 인버터(220)의 제2 트랜지스터(246)의 단자(248)는 제2 접지 레일(233)로부터의 제4 전압을 수신할 수 있다. 위에서 설명된 바와 같이 제3 인버터(218)의 제1 트랜지스터(224)를 턴 오프하고 제3 인버터(218)의 제2 트랜지스터(244)를 턴 온하는 것은 제3 인버터(218)의 출력이 제3 전압(예컨대, 접지 전압)에 대응하게 할 수 있다. 따라서, 접지에 대응하는 전압은 제1 인버터(220)의 입력에 인가될 수 있다.

[0064] 제1 전력 레일(202)로부터의 제1 전압이 제1 인버터(220)의 제1 트랜지스터(226)의 단자(227)에 인가되는 동안 제1 인버터(220)의 입력에 접지 전압의 적용은 제1 트랜지스터(226)를 턴 온 시킬 수 있다. 예컨대, 제1 인버터(220)의 제1 트랜지스터(226)는 PMOS 트랜지스터에 대응할 수 있고, 그리고 제1 전압(예컨대, 1.5V)이 제1 트랜지스터(226)의 단자(227)에 인가되는 동안 제1 트랜지스터(226)의 게이트 단자(228)에 접지의 적용은 제1 트랜지스터(226)를 턴 온 시킬 수 있다.

[0065] 제1 인버터(220)의 입력에 접지 전압의 적용은 제1 인버터(220)의 제2 트랜지스터(246)가 턴 온 되는 것을 방지할 수 있고 제2 트랜지스터(246)에 대한 비-제로(예컨대, 네거티브) VGS를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VGS는 (포지티브 VGS 또는 0V의 VGS와 비교할 때) 제2 트랜지스터(246)가 오프인 동안 제1 인버터(220)의 제2 트랜지스터(246)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제1 인버터(220)의 제2 트랜지스터(246)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제2 접지 레일(233)로부터의 제3 전압(예컨대, 0.2V)이 제2 트랜지스터(246)의 단자(248)에 인가되는 동안 제2 트랜지스터(246)의 게이트 단자(247)에 접지 전압의 적용은 제2 트랜지스터(246)가 턴 온하는 것을 방지할 수 있고 제2 트랜지스터(246)에 대한 -0.2V(예컨대, 0V-0.2V=-0.2V)의 VGS를 초래할 수 있다. 제1 인버터(220)의 제2 트랜지스터(246)의 비-제로(예컨대, 네거티브) VGS(예컨대, -0.2V의 VGS)는 (포지티브 VGS 또는 0V의 VGS와 비교할 때) 제2 트랜지스터(246)가 오프인 동안 제2 트랜지스터(246)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제2 전력 게이팅 회로(235)는 제1 인버터(220)의 제2 트랜지스터(246)를 통한 대기 누설 전류를 감소시킬 수 있다. 부가적으로, 제1 트랜지스터(226)가 턴 온되고 제2 트랜지스터(246)가 턴 오프되기 때문에, 제1 인버터(220)는 (제1 전력 레일(202)로부터 제1 트랜지스터(226)를 통과한) 제1 전압을 (제2 인버터(222))에 출력할 수 있다.

[0066] 전력 절약 모드에서 동작 동안, 제2 인버터(222)의 제1 트랜지스터(230)의 단자(229)는 제2 전력 레일(204)로부터 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압을 수신할 수 있고, 제2 인버터(222)의 제2 트랜지스터(250)의 단자(251)는 제1 접지 레일(232)로부터 제3 전압을 수신할 수 있다. 위에서 설명된 바와 같이 제1 인버터(220)의 제1 트랜지스터(226)를 턴 온하고 제1 인버터(220)의 제2 트랜지스터(246)를 턴 오프하는 것은 제1 인버터(220)의 출력이 제1 전압에 대응하게 할 수 있다. 따라서, 제1 전압은 제2 인버터(222)의 입력에 인가될 수 있다.

[0067] 제1 접지 레일(232)로부터의 제3 전압이 제2 인버터(222)의 제2 트랜지스터(250)의 단자(251)에 인가되는 동안 제2 인버터(222)의 입력에 제1 전압의 적용은 제2 트랜지스터(250)를 턴 온 시킬 수 있다. 예컨대, 제2 인버터(222)의 제2 트랜지스터(250)는 NMOS 트랜지스터에 대응할 수 있고, 그리고 제3 전압(예컨대, 0V)이 제2 트랜지스터(250)의 단자(251)에 인가되는 동안 제2 트랜지스터(250)의 게이트 단자(249)에 제1 전압의 적용은 제2 트랜지스터(250)를 턴 온 시킬 수 있다.

[0068] 스위칭 디바이스(210)가 오프이고 (위에서 설명된 바와 같이 제1 전압과 상이한) 제2 전압이 제2 인버터(222)의 제1 트랜지스터(230)의 단자(229)에 인가되는 동안 제2 인버터(222)에 제1 전압의 적용은 제1 트랜지스터(230)를 턴 오프 시킬 수 있고 제1 트랜지스터(230)에 대해 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(230)가 오프인 동안 제2 인버터(222)의 제1 트랜지스터(230)를 통한 누설 전류를 감소시킬 수 있다. 예컨대, 제2 인버터(222)의 제1 트랜지스터(230)는 PMOS 트랜지스터에 대응할 수 있고, 제2 전압(예컨대, 1.3V)이 제1 트랜지스터(230)의 단자(229)에 인가되는 동안 제1 트랜지스터(230)의 게이트 단자(258)에 제1 전압(예컨대, 1.5V)의 적용은 제1 트랜지스터(230)를 턴 오프 시킬 수 있고 -0.2V(예컨대, 1.3V-1.5V = -0.2V)에 대응하는 제1 트랜지스터(230)에 대한 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 결과적인 비-제로(예컨대, 네거티브) VSG(예컨대, -0.2V의 VSG)는 (포지티브 VSG 또는 0V의 VSG와 비교할 때) 제1 트랜지스터(230)가 오프인 동안 제2 인버터(222)의 제1 트랜지스터(230)를 통한 누설 전류를 감소시킬 수 있다. 따라서, 제1 전력 게이팅 회로(208)는 제2 인버터(222)의 제1 트랜지스터(230)를 통한 대기 누설 전류를 감소시킬 수 있다. 부가적으로, 트랜지스터들의 전압이 대기 모드 동안 플로팅될 수 있는 종래의 전력 게이팅과 대조하여, 드라이버 회로(209)의 트랜지스터 상태들 또는 트랜지스터들의 조건들은 (예컨대, 대기 모드로부터 정상 모드로의 전이시) 알려질 수 있거나 예측가능할 수 있고, 이는 유닛 어드레스 디코더(216)가 특정 입력에 대한 응답으로 출력(217)(예컨대, 0V 사전충전 조건)에 특정 출력을 제공할 수 있게 한다.

[0069] 도 3을 참조하면, 공통 전력 게이팅 회로들을 공유하는 유닛 행 디코더들을 포함하는 메모리 디바이스의 특정 예시적 실시예가 일반적으로 300으로 도시된다. 메모리 디바이스(300)는 제1 전력 레일 및 제2 전력 레일을 포함하는 전력 레일들(312), 및 제3 전력 레일 및 제4 전력 레일을 포함하는 전력 레일들(316)을 포함할 수 있다. 제1 및 제3 전력 레일들은 전력/전압 소스들에 직접 커플링되는 전력 레일들에 대응할 수 있다. 예컨대, 제1 및 제3 전력 레일들은 도 1의 제1 전력 레일(102) 또는 도 2의 제1 전력 레일(202)을 참조하여 위에서 설명된 바와 같이 구성될 수 있다. 제1 및 제3 전력 레일들은 도 1의 제1 전력 레일(102) 또는 도 2의 제1 전력 레일(202)을 참조하여 위에서 설명된 바와 같이 전압(예컨대, 제1 전압)을 공급하도록 구성될 수 있다. 제2 및 제4 전력 레일들은 각각 제1 및 제3 전력 레일들로부터 전압(예컨대, 제2 전압)을 유도하는 전력 레일들에 대응할 수 있다. 예컨대, 제2 및 제4 전력 레일들은 도 1의 제2 전력 레일(104) 또는 도 2의 제2 전력 레일(204)을 참조하여 위에서 설명된 바와 같이 구성되어 제1 전압에 대응하는 제2 전압을 유도하거나 제1 전압과 상이한(예컨대, 미만인) 제2 전압을 유도할 수 있다.

[0070] 메모리 디바이스(300)는 제1 접지 레일 및 제2 접지 레일을 포함하는 접지 레일들(314)을 포함할 수 있고, 그리고 제3 접지 레일 및 제4 접지 레일을 포함하는 접지 레일들(318)을 포함할 수 있다. 제1 및 제3 접지 레일들은 접지에 직접 커플링되는 접지 레일들에 대응할 수 있다. 예컨대, 제1 및 제3 접지 레일들은 도 1의 제1 접지 레일(132) 또는 도 2의 제1 접지 레일(232)을 참조하여 위에서 설명된 바와 같이 구성될 수 있다. 제1 및 제3 전력 레일들은 도 1의 제1 접지 레일(132) 또는 도 2의 제1 접지 레일(232)을 참조하여 위에서 설명된 바와 같이 전압(예컨대, 제3 전압)을 공급하도록 구성될 수 있다. 제2 및 제4 접지 레일들은 각각 제1 및 제3 접지 레일들로부터 전압(예컨대, 제4 전압)을 유도하는 접지 레일들에 대응할 수 있다. 예컨대, 제2 및 제4 접지 레일들은 도 1의 제2 접지 레일(133) 또는 도 2의 제2 접지 레일(233)을 참조하여 위에서 설명된 바와 같이 구성되어 제3 전압에 대응하는 제4 전압을 유도하거나 제3 전압과 상이한(예컨대, 초과인) 제4 전압을 유도할 수 있다.

[0071] 메모리 디바이스(300)는 제1 셀 어레이(302)의 행들 및/또는 제3 셀 어레이(306)의 행들과 연관된 유닛 행 디코더들(326)을 포함할 수 있다. 유닛 행 디코더들(326)의 각각의 유닛 행 디코더는 제1 셀 어레이(302) 및/또는 제3 셀 어레이(306)의 특정 행과 연관될 수 있다. 유닛 행 디코더들(326)의 각각의 유닛 행 디코더는, 유닛 행 디코더가 연관되는 제1 셀 어레이(302) 및/또는 제3 셀 어레이(306)의 특정 행에 대응하는 특정 입력들(예컨대, 도 2를 참조하여 위에서 설명된 바와 같은 RAi 및 RAj 입력들)을 가질 수 있다. 예컨대, 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216)를 참조하여 위에서 설명된 바와 같이 구성된 컴포넌트들을 포함할 수 있고 제1 셀 어레이(302)의 다수의 행들 중 P번째 행에 대응할 수 있는 특정 입력들(RAi=w 및 RAj=x)을 가질 수 있다. 다른 예로서, 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216)를 참조하여 위에서 설명된 바와 같이 구성된 컴포넌트들을 포함할 수 있고 제3 셀 어레이(306)의 다수의 행들 중 Q번째 행에 대응할 수 있는 특정 입력들(RAi=y 및 RAj=z)을 가질 수 있다.

[0072] 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216) 및 제1 전력 레일(202) 및 제2 전력 레일(204)을 참조하여 위에서 설명된 바와 같이 전력 레일들(312) 중 제1 전력 레일 및 제2 전력 레일에 커플링될 수 있다. 예시하자면, 도 3의 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 도 3의 전력 레일들(312) 중 제1 전력 레일에 (예컨대, 직접) 커플링된 제1 트랜지스터(226)에 대응하는 제1 트랜지스터를 포함하는 도 2의 제1 인버터(220)에 대응하는 제1 인버터를 포함할 수 있다. 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 또한 도 3의 전력 레일들(312) 중 제2 전력 레일에 커플링된 제1 트랜지스터(230)에 대응하는 제1 트랜지스터를 포함하는 도 2의 제2 인버터(222)에 대응하는 제2 인버터를 포함할 수 있다. 따라서, 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 전력 레일들(312) 중 제1 전력 레일과 제2 전력 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0073] 다른 예로서, 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216) 및 제1 접지 레일(232) 및 제2 접지 레일(233)을 참조하여 위에서 설명된 바와 같이 도 3의 접지 레일들(314) 중 제1 접지 레일 및 제2 접지 레일에 커플링될 수 있다. 예시하자면, 제1 유닛 행 디코더의 제1 인버터는 도 3의 접지 레일들(314) 중 제2 접지 레일에 (예컨대, 직접) 커플링된 제2 트랜지스터(246)에 대응하는 제2 트랜지스터를 포함할 수 있다. 제1 유닛 행 디코더의 대응하는 제2 인버터는 또한 도 3의 접지 레일들(314) 중 제1 접지 레일에 커플링된 제2 트랜지스터(250)에 대응하는 제2 트랜지스터를 포함할 수 있다. 따라서, 유닛 행 디코더들(326) 중 제1 유닛 행 디코더는 접지 레일들(314) 중 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0074] 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216) 및 제1 전력 레일(202) 및 제2 전력 레일(204)을 참조하여 위에서 설명된 바와 같이 전력 레일들(312) 중 제1 전력 레일 및 제2 전력 레일에 커플링될 수 있다. 예시하자면, 도 3의 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 도 3의 전력 레일들(312) 중 제1 전력 레일에 (예컨대, 직접) 커플링된 제1 트랜지스터(226)에 대응하는 제1 트랜지스터를 포함하는 도 2의 제1 인버터(220)에 대응하는 제1 인버터를 포함할 수 있다. 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 또한 도 3의 전력 레일들(312) 중 제2 전력 레일에 커플링된 제1 트랜지스터(230)에 대응하는 제1 트랜지스터를 포함하는 도 2의 제2 인버터(222)에 대응하는 제2 인버터를 포함할 수 있다. 따라서, 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 전력 레일들(312) 중 제1 전력 레일과 제2 전력 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0075] 다른 예로서, 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 도 2의 유닛 어드레스 디코더(216) 및 제1 접지 레일(232) 및 제2 접지 레일(233)을 참조하여 위에서 설명된 바와 같이 도 3의 접지 레일들(314) 중 제1 접지 레일 및 제2 접지 레일에 커플링될 수 있다. 예시하자면, 도 3의 유닛 행 디코더들(326) 중 제2 유닛 행 디코더의 제1 인버터는 도 3의 접지 레일들(314) 중 제2 접지 레일에 (예컨대, 직접) 커플링된 도 2의 제2 트랜지스터(246)에 대응하는 제2 트랜지스터를 포함할 수 있다. 유닛 행 디코더들(326) 중 제2 유닛 행 디코더의 제2 인버터는 또한 도 3의 접지 레일들(314) 중 제1 접지 레일에 커플링된 도 2의 제2 트랜지스터(250)에 대응하는 제2 트랜지스터를 포함할 수 있다. 따라서, 유닛 행 디코더들(326) 중 제2 유닛 행 디코더는 접지 레일들(314) 중 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0076] 따라서, 유닛 행 디코더들(326) 중 다수의 유닛 행 디코더들은 전력 레일들(312) 중 제1 전력 레일과 제2 전력 레일 사이에 인터리빙된 인버터들을 포함할 수 있다. 부가적으로, 유닛 행 디코더들(326) 중 다수의 유닛 행 디코더들은 접지 레일들(314) 중 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0077] 메모리 디바이스(300)는 전력 게이팅 회로들(322)을 포함할 수 있다. 전력 게이팅 회로들(322)은 제1 전력 게이팅 회로 및 제2 전력 게이팅 회로를 포함할 수 있다. 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로는 도 1의 제1 전력 게이팅 회로(108) 또는 도 2의 제1 전력 게이팅 회로(208)에 대응할 수 있거나, 또는 이들을 참조하여 위에서 설명된 바와 같이 구성되고 그리고/또는 기능할 수 있다. 예컨대, 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로는 도 2의 스위칭 디바이스(210)에 대응하는 제1 스위칭 디바이스(예컨대, 단일 트랜지스터)를 포함할 수 있다. 도 3의 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로는 또한 도 3의 전력 레일들(312) 중 제1 전력 레일과 제2 전력 레일 사이의 제1 스위칭 디바이스에 병렬로 연결된 도 2의 클램핑 다이오드(212)에 대응하는 제1 클램핑 다이오드를 포함할 수 있다. 예컨대, 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로의 제1 스위칭 디바이스가 개방될 때, 전력 게이팅 회로들의 제1 클램핑 다이오드는 전력 레일들(312) 중 제2 전력 레일을 제1 전압과 상이한(예컨대, 미만인) 제2 전압으로 클램핑할 수 있다. 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로의 제1 스위칭 디바이스가 폐쇄될 때, 전력 레일들(312) 중 제1 전력 레일로부터의 제1 전압은 제1 스위칭 디바이스를 통해 전력 레일들(312) 중 제2 전력 레일에 인가될 수 있다(예컨대, 제2 전력 레일의 제2 전압은 제1 전압에 대응할 수 있음). 위에서 설명된 바와 같이, 유닛 행 디코더들(326) 중 다수의 행 디코더들은 전력 레일들(312) 중 제1 전력 레일과 제2 전력 레일 사이에 인터리빙된 인버터들을 포함할 수 있다. 따라서, 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로는 유닛 행 디코더들(326) 중 다수의 유닛 행 디코더들에 대한 공통 전력 게이팅 회로로서 기능할 수 있다.

[0078] 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로는 도 1의 제2 전력 게이팅 회로(135) 또는 도 2의 제2 전력 게이팅 회로(235)에 대응할 수 있거나, 또는 이들을 참조하여 위에서 설명된 바와 같이 구성되고 그리고/또는 기능할 수 있다. 예컨대, 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로는 도 2의 스위칭 디바이스(236)에 대응하는 제2 스위칭 디바이스(예컨대, 단일 트랜지스터)를 포함할 수 있다. 도 3의 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로는 또한 도 3의 접지 레일들(314) 중 제1 접지 레일과 제2 접지 레일 사이의 제2 스위칭 디바이스에 병렬로 연결된 도 2의 클램핑 다이오드(234)에 대응하는 제2 클램핑 다이오드를 포함할 수 있다. 예컨대, 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로의 제2 스위칭 디바이스가 개방될 때, 제2 전력 게이팅 회로의 제2 클램핑 다이오드는 접지 레일들(314) 중 제2 접지 레일을 제3 전압과 상이한(예컨대, 더 큰) 제4 전압으로 클램핑할 수 있다. 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로의 제2 스위칭 디바이스가 폐쇄될 때, 접지 레일들(314) 중 제1 접지 레일로부터의 제3 전압은 제2 스위칭 디바이스를 통해 접지 레일들(314) 중 제2 접지 레일에 인가될 수 있다(예컨대, 제2 접지 레일의 제4 전압은 제3 전압에 대응할 수 있음). 위에서 설명된 바와 같이, 유닛 행 디코더들(326) 중 다수의 행 디코더들은 접지 레일들(314) 중 제1 접지 레일과 제2 접지 레일 사이에 인터리빙된 인버터들을 포함할 수 있다. 따라서, 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로는 유닛 행 디코더들(326) 중 다수의 유닛 행 디코더들에 대한 공통 전력 게이팅 회로로서 기능할 수 있다.

[0079] 따라서, 다수의 유닛 행 디코더들(326)은 제1 공통 전력 게이팅 회로를 사용하여(예컨대, 단일 전력 게이팅 스위치 트랜지스터를 사용하여) 전력 게이팅될 수 있고, 이에 의해 비-공통 전력 게이팅 스위치들을 이용하는 아키텍처들(예컨대, 각각의 유닛 행 디코더에 대해 전력 게이팅 스위치를 이용하는 아키텍처들)에 비해 칩 영역이 감소된다. 부가적으로 또는 대안적으로, 다수의 유닛 행 디코더들(326)은 제2 공통 전력 게이팅 회로를 사용하여(예컨대, 단일 전력 게이팅 스위치 트랜지스터를 사용하여) 접지 게이팅될 수 있고, 이에 의해 비-공통 전력 게이팅 스위치들을 이용하는 아키텍처들(예컨대, 각각의 유닛 행 디코더에 대해 전력 게이팅 스위치를 이용하는 아키텍처들)에 비해 칩 영역이 감소된다.

[0080] 메모리 디바이스(300)는 제2 셀 어레이(304)의 행들 및/또는 제4 셀 어레이(308)의 행들과 연관된 유닛 행 디코더들(328)을 포함할 수 있다. 유닛 행 디코더들(328)의 각각의 유닛 행 디코더는 제2 셀 어레이(304) 및/또는 제4 셀 어레이(308)의 특정 행과 연관될 수 있다. 유닛 행 디코더들(328)의 각각의 유닛 행 디코더는 전력 레일들(312) 중 제1 전력 레일 및 제2 전력 레일을 참조하여 위에서 설명된 바와 같이 전력 레일들(316) 중 제3 전력 레일과 제4 전력 레일 사이에 인터리빙된 인버터들을 포함할 수 있다. 부가적으로 또는 대안적으로, 유닛 행 디코더들(328)의 각각의 유닛 행 디코더는 접지 레일들(314) 중 제1 접지 레일 및 제2 접지 레일을 참조하여 위에서 설명된 바와 같이 접지 레일들(318) 중 제3 접지 레일과 제4 접지 레일 사이에 인터리빙된 인버터들을 포함할 수 있다.

[0081] 메모리 디바이스(300)는 전력 게이팅 회로들(324)을 포함할 수 있다. 전력 게이팅 회로들(324)은 전력 게이팅 회로들(322) 중 제1 전력 게이팅 회로 및 전력 레일들(312) 중 제2 전력 레일을 참조하여 위에서 설명된 바와 같이 전력 레일들(316) 중 제4 전력 레일에 인가된 전압을 제어하도록 구성된 제1 전력 게이팅 회로를 포함할 수 있다. 전력 게이팅 회로들(324)은 전력 게이팅 회로들(322) 중 제2 전력 게이팅 회로 및 접지 레일들(314) 중 제2 접지 레일을 참조하여 위에서 설명된 바와 같이 접지 레일들(318) 중 제4 접지 레일에 인가된 전압을 제어하도록 구성된 제2 전력 게이팅 회로를 포함할 수 있다.

[0082] 따라서, 다수의 유닛 행 디코더들(328)은 전원을 전력 게이팅하기 위해 제1 공통 전력 게이팅 회로를 사용하여(예컨대, 단일 전력 게이팅 스위치 트랜지스터를 사용하여) 전력 게이팅될 수 있고, 이에 의해 비-공통 전력 게이팅 스위치들을 이용하는(예컨대, 각각의 유닛 행 디코더에 대해 전력 게이팅 스위치를 이용하는) 아키텍처들에 비해 칩 영역이 감소된다. 부가적으로 또는 대안적으로, 다수의 유닛 행 디코더들(328)은 접지 공급부를 접지 게이팅하기 위해 제2 공통 전력 게이팅 회로를 사용하여(예컨대, 단일 전력 게이팅 스위치 트랜지스터를 사용하여) 접지 게이팅될 수 있고, 이에 의해 비-공통 전력 게이팅 스위치들을 이용하는(예컨대, 각각의 유닛 행 디코더에 대해 전력 게이팅 스위치를 이용하는) 아키텍처들에 비해 칩 영역이 감소된다.

[0083] 도 4를 참조하여, 회로를 전력 게이팅하는 방법(400)의 예시적 예의 흐름도가 도시된다. 방법(400)은 도 1의 디바이스(100) 또는 도 2의 디코더 디바이스(200)를 사용하여 수행될 수 있다.

[0084] 방법(400)은, 402에서, 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 직접 커플링된 제1 전력 레일을 통해 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 제1 전압을 인가하는 단계를 포함한다. 제1 인버터는 도 1 또는 도 2의 제1 인버터(120 또는 220)에 대응할 수 있고, 제1 트랜지스터는 도 1 또는 도 2의 제1 트랜지스터(126 또는 226)에 대응할 수 있고, 제1 전력 레일은 도 1 또는 도 2의 제1 전력 레일(102 또는 202)에 대응할 수 있고, 그리고 소스/드레인 단자는 도 1 또는 도 2의 단자(127 또는 227)에 대응할 수 있다.

[0085] 방법(400)은, 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 직접 커플링된 제2 전력 레일을 통해, 제1 전력 레일과 제2 전력 레일 사이에 병렬로 연결된 클램핑 다이오드를 사용하여 제2 전력 레일의 전압을 제2 전압으로 클램핑함으로써 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 제2 전압을 인가하는 단계를 더 포함한다. 제2 인버터는 도 1 또는 도 2의 제2 인버터(122 또는 222)에 대응할 수 있고, 제1 트랜지스터는 제1 트랜지스터(130 또는 230)에 대응할 수 있고, 제2 전력 레일은 제2 전력 레일(104 또는 204)에 대응할 수 있고, 소스/드레인 단자는 단자(129 또는 229)에 대응할 수 있고, 그리고 클램핑 다이오드는 클램핑 다이오드(112 또는 212)에 대응할 수 있다. 제2 전압은 위에서 설명된 바와 같이 제1 전력 레일에 인가된 제1 전압으로부터 유도될 수 있다. 일부 예들에서, 제2 전압은 위에서 설명된 바와 같이 제1 전압 마이너스 클램핑 다이오드의 임계 전압에 대응할 수 있다. 따라서, 방법(400)은 제1 전력 레일로부터의 전압을 유도하는 제1 전력 레일과 제2 전력 레일 사이에 인버터들을 인터리빙하는 단계를 포함한다.

[0086] 일부 예들에서, 방법(400)은 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 제2 전압을 인가하는 동안 제2 인버터의 제1 트랜지스터의 게이트 단자에 제1 전압을 인가함으로써 제1 전력 모드 동안 제2 인버터의 제1 트랜지스터를 턴 오프하는 단계를 더 포함할 수 있다. 게이트 단자는 도 1 또는 도 2의 게이트 단자(131 또는 258)에 대응할 수 있고 제1 전력 모드는 위에서 설명된 바와 같이 전력 절약 모드에 대응할 수 있다. 일부 예들에서, 위에서 설명된 바와 같이, 제2 인버터의 제1 트랜지스터의 게이트 단자에 제1 전압을 인가하고 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 제2 전압을 인가하는 것은 위에서 설명된 바와 같이 제2 인버터의 제1 트랜지스터를 통한 서브-임계 누설을 (예컨대, 포지티브 VSG 또는 0V의 VSG와 비교할 때) 감소시키는 비-제로(예컨대, 네거티브) VSG를 초래할 수 있다. 따라서, 방법(400)은, 회로가 전력 절약 모드에 있을 때, 회로의 일부 트랜지스터들의 서브-임계 누설 전류를 감소시킬 수 있다.

[0087] 일부 예들에서, 방법(400)은 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 제1 전압을 인가하는 동안 제1 인버터의 제1 트랜지스터의 게이트 단자에 제3 전압을 인가함으로써 제1 전력 모드 동안 제1 인버터의 제1 트랜지스터를 턴 온 하는 단계를 더 포함할 수 있다. 제1 인버터의 제1 트랜지스터의 게이트 단자는 도 1 또는 도 2의 게이트 단자(128 또는 228)에 대응할 수 있다. 일부 예들에서, 제3 전압은 거의 제로(0) 볼트일 수 있다.

[0088] 도 5를 참조하면, 무선 통신 디바이스의 특정 예시적 실시예의 블록 다이어그램이 도시되고 일반적으로 500으로 표기된다. 디바이스(500)는 메모리(532)에 커플링된 프로세서(510), 이를테면 DSP(digital signal processor)를 포함한다. 예시적 실시예에서, 프로세서(510)는 도 1의 디바이스(100)를 포함할 수 있고 그리고/또는 메모리(532)는 도 2의 디코더 디바이스(200) 또는 도 3의 메모리 디바이스(300)를 포함할 수 있다. 예시적 실시예에서, 도 1의 디바이스(100) 또는 도 2의 디코더 디바이스(200)는 도 4의 방법에 따라 동작할 수 있다. 일부 예들에서, 프로세서(510)는 디바이스(100)에 (예컨대, 사전-디코더를 통해) 메모리 어드레스를 전송할 수 있고, 그리고 디바이스(100)는 도 1의 디바이스(100) 또는 도 2의 디코더 디바이스(200)를 참조하여 위에서 설명된 바와 같이 전력 게이팅 인버터들을 사용하여 메모리 어드레스를 디코딩할 수 있다.

[0089] 도 5는 또한 프로세서(510) 및 디스플레이(528)에 커플링된 디스플레이 제어기(526)를 도시한다. 코더/디코더(CODEC)(534)는 또한 프로세서(510)에 커플링될 수 있다. 스피커(536) 및 마이크로폰(538)은 CODEC(534)에 커플링될 수 있다.

[0090] 도 5는 또한, 무선 제어기(540)가 프로세서(510) 및 무선 안테나(542)에 커플링될 수 있는 것을 표시한다. 특정 실시예에서, 프로세서(510), 디스플레이 제어기(526), 메모리(532), CODEC(534) 및 무선 제어기(540)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(522)에 포함된다. 특정 실시예에서, 입력 디바이스(530) 및 전원(544)은 시스템-온-칩 디바이스(522)에 커플링된다. 게다가, 특정 실시예에서, 도 5에 예시된 바와 같이, 디스플레이(528), 입력 디바이스(530), 스피커(536), 마이크로폰(538), 무선 안테나(542) 및 전원(544)은 시스템-온-칩 디바이스(522) 외부에 있다. 그러나, 디스플레이(528), 입력 디바이스(530), 스피커(536), 마이크로폰(538), 무선 안테나(542) 및 전원(544)의 각각은 시스템-온-칩 디바이스(522)의 컴포넌트, 이를테면 인터페이스 또는 제어기에 커플링될 수 있다.

[0091] 당업자들은, 본원에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인지할 것이다. 다양한 예시적 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 그런 기능성이 하드웨어로서 구현되는지 프로세서 실행가능 명령들로서 구현되는지는 특정 애플리케이션 및 전체 시스템상에 부과되는 설계 제약들에 따른다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수 있지만, 그런 구현 결정들은 본 개시내용의 범위로부터 벗어남을 유발하는 것으로서 해석되지 않아야 한다.

[0092] 본원에 개시된 실시예들과 관련하여 설명된 방법 단계들 또는 알고리즘은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 2개의 조합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터(register)들, 하드 디스크, 제거가능 디스크, CD-ROM(compact disc read-only memory), 또는 기술 분야에서 알려진 임의의 다른 형태의 비-일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서와 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.

[0093] 개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 실시하거나 사용하게 할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자들에게 쉽게 자명할 것이고, 그리고 본원에 정의된 원리들은 본 개시내용의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 도시된 실시예들로 제한되는 것으로 의도되는 것이 아니라 다음 청구항들에 의해 정의되는 바와 같은 원리들 및 신규 특징들과 가능한 일치하는 가장 넓은 범위에 부합될 것이다.

Claims

디바이스로서,
제1 전력 레일;
제2 전력 레일 ― 상기 제2 전력 레일의 제2 전압은 상기 제1 전력 레일의 제1 전압으로부터 유도됨 ―;
상기 제1 전력 레일과 상기 제2 전력 레일 사이에 연결된 스위칭 디바이스를 포함하는 전력 게이팅 회로 ― 상기 전력 게이팅 회로는 상기 제1 전력 레일과 상기 제2 전력 레일 사이의 상기 스위칭 디바이스에 병렬로 연결된 클램핑(clamping) 다이오드를 더 포함함 ―;
제1 인버터 및 제2 인버터를 포함하는 드라이버 회로 ― 상기 제1 인버터는 제1 트랜지스터를 포함하고 상기 제2 인버터는 제1 트랜지스터를 포함하고, 상기 제1 인버터의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 제1 전력 레일에 직접 커플링되고, 그리고 상기 제2 인버터의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 제2 전력 레일에 직접 커플링됨 ―; 및
상기 드라이버 회로의 입력에 커플링된 어드레스 디코더 회로
를 포함하고,
상기 어드레스 디코더 회로는 상기 제1 전력 레일에 커플링된 복수의 트랜지스터들을 포함하는,
디바이스.
제1 항에 있어서,
상기 어드레스 디코더 회로는 다중-입력 어드레스 디코더 회로를 포함하고, 상기 제1 전력 레일은 고정된 전압 전력 레일이고, 그리고 상기 복수의 트랜지스터들 각각의 소스/드레인 단자는 상기 제1 전력 레일에 커플링되고, 그리고:
상기 제1 인버터의 제2 트랜지스터;
상기 제2 인버터의 제2 트랜지스터;
제1 접지 레일; 및
제2 접지 레일
을 더 포함하고,
상기 제2 접지 레일의 제4 전압은 상기 제1 접지 레일의 제3 전압으로부터 유도되고,
상기 제1 인버터의 상기 제2 트랜지스터의 소스/드레인 단자는 상기 제2 접지 레일에 직접 커플링되고, 그리고
상기 제2 인버터의 상기 제2 트랜지스터의 소스/드레인 단자는 상기 제1 접지 레일에 직접 커플링되는,
디바이스.
제2 항에 있어서,
상기 제1 접지 레일과 상기 제2 접지 레일 사이에 연결된 제2 스위칭 디바이스를 포함하는 제2 전력 게이팅 회로를 더 포함하고, 상기 제2 전력 게이팅 회로는 상기 제1 접지 레일과 상기 제2 접지 레일 사이의 상기 제2 스위칭 디바이스에 병렬로 연결된 제2 클램핑 다이오드를 더 포함하는,
디바이스.
제3 항에 있어서,
상기 제2 스위칭 디바이스는 NMOS(n-type metal oxide semiconductor) 트랜지스터를 포함하는,
디바이스.
제2 항에 있어서,
상기 제3 전압은 접지에 대응하고, 상기 제4 전압은 상기 제3 전압보다 더 큰,
디바이스.
제1 항에 있어서,
상기 어드레스 디코더 회로는 복수의 트랜지스터들을 포함하는 NAND 게이트를 포함하고 상기 복수의 트랜지스터들에 커플링된 제3 인버터를 더 포함하고, 상기 제3 인버터는 상기 제2 전력 레일에 커플링된 트랜지스터를 포함하는,
디바이스.
제6 항에 있어서,
상기 어드레스 디코더 회로 및 상기 드라이버 회로는 유닛 행 디코더를 포함하고, 그리고 제2 유닛 행 디코더를 더 포함하고, 상기 제2 유닛 행 디코더는 제3 인버터 및 제4 인버터를 포함하고, 상기 제3 인버터는 상기 제1 전력 레일에 커플링된 트랜지스터를 포함하고 그리고 상기 제4 인버터는 상기 제2 전력 레일에 커플링된 트랜지스터를 포함하고, 상기 제1 유닛 행 디코더 및 상기 제2 유닛 행 디코더는 상기 스위칭 디바이스를 사용하여 전력-게이팅되도록 구성되는,
디바이스.
제1 항에 있어서,
상기 스위칭 디바이스가 개방된 것에 기반하여, 상기 클램핑 다이오드는 상기 제2 전력 레일의 전압을 상기 제2 전압으로 클램핑하도록 구성되고, 상기 제2 전압은 상기 제1 전압 마이너스 상기 클램핑 다이오드의 임계 전압에 대응하는,
디바이스.
제8 항에 있어서,
상기 스위칭 디바이스가 폐쇄된 것에 기반하여, 상기 제2 전압은 상기 제1 전압에 대응하는,
디바이스.
제1 항에 있어서,
상기 제2 인버터의 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터인,
디바이스.
제1 항에 있어서,
상기 스위칭 디바이스는 PMOS(p-type metal oxide semiconductor) 트랜지스터를 포함하는,
디바이스.
디코더 디바이스로서,
전압 소스에 커플링된 제1 전력 레일;
상기 제1 전력 레일로부터 전압을 유도하도록 구성된 제2 전력 레일;
어드레스 디코더 회로 및 상기 어드레스 디코더 회로의 출력에 커플링된 드라이버 회로를 포함하는 유닛 어드레스 디코더 ― 상기 어드레스 디코더 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함함 ―; 및
상기 유닛 어드레스 디코더와 전압 소스 사이에 연결된 스위칭 디바이스를 포함하는 전력 게이팅 회로
를 포함하고,
상기 스위칭 디바이스는 상기 제1 전력 레일 및 상기 제2 전력 레일에 커플링되고, 상기 전력 게이팅 회로는 상기 제1 전력 레일에 연결된 제1 단자 및 상기 제2 전력 레일에 연결된 제2 단자를 포함하는 클램핑 다이오드를 더 포함하고, 상기 어드레스 디코더 회로의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제1 전력 레일 및 상기 클램핑 다이오드의 상기 제1 단자에 커플링되는,
디코더 디바이스.
제12 항에 있어서,
상기 유닛 어드레스 디코더는 유닛 행 디코더, 유닛 열 디코더, 또는 둘 모두를 포함하고, 상기 어드레스 디코더 회로는 상기 제2 전력 레일에 커플링된 제3 트랜지스터를 포함하는,
디코더 디바이스.
제12 항에 있어서,
상기 어드레스 디코더 회로는 제3 트랜지스터를 포함하는 인버터를 포함하고, 상기 인버터는 상기 제1 트랜지스터와 상기 드라이버 회로 사이에 커플링되는,
디코더 디바이스.
제12 항에 있어서,
상기 드라이버 회로는 제1 인버터의 제1 트랜지스터 및 제2 인버터의 제1 트랜지스터를 포함하고, 상기 제1 인버터의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 제1 전력 레일에 직접 커플링되고, 그리고 상기 제2 인버터의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 제2 전력 레일에 직접 커플링되는,
디코더 디바이스.
제15 항에 있어서,
상기 제2 인버터의 상기 제1 트랜지스터는 PMOS(p-type metal oxide semiconductor) 트랜지스터이거나, 상기 제1 인버터의 상기 제1 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터이거나, 또는 둘 모두인,
디코더 디바이스.
제15 항에 있어서,
접지에 커플링된 제1 접지 레일; 및
제2 접지 레일
을 더 포함하고,
상기 제2 접지 레일의 제4 전압은 상기 제1 접지 레일의 제3 전압으로부터 유도되고,
상기 드라이버 회로는 상기 제1 인버터의 제2 트랜지스터 및 상기 제2 인버터의 제2 트랜지스터를 더 포함하고, 상기 제1 인버터의 상기 제2 트랜지스터의 소스/드레인 단자는 상기 제2 접지 레일에 직접 커플링되고, 그리고 상기 제2 인버터의 상기 제2 트랜지스터의 소스/드레인 단자는 상기 제1 접지 레일에 직접 커플링되는,
디코더 디바이스.
제17 항에 있어서,
상기 제3 전압은 접지에 대응하고, 상기 제4 전압은 상기 제3 전압보다 더 큰,
디코더 디바이스.
제15 항에 있어서,
상기 스위칭 디바이스가 개방된 것에 기반하여, 상기 클램핑 다이오드는 상기 제2 전력 레일의 전압을 상기 제2 전압으로 클램핑하도록 구성되고, 상기 제2 전압은 상기 제1 전압 마이너스 상기 클램핑 다이오드의 임계 전압에 대응하는,
디코더 디바이스.
제19 항에 있어서,
상기 스위칭 디바이스가 폐쇄된 것에 기반하여, 상기 제2 전압은 상기 제1 전압에 대응하는,
디코더 디바이스.
회로를 전력 게이팅하는 방법으로서,
어드레스 디코더 회로에서, 사전-디코더로부터의 신호들을 수신하는 단계 ― 상기 어드레스 디코더 회로는 제1 전력 레일에 커플링된 복수의 트랜지스터들을 포함함 ―;
상기 제1 전력 레일을 통해 드라이버 회로의 제1 인버터의 제1 트랜지스터의 소스/드레인 단자에 제1 전압을 인가하는 단계 ― 상기 제1 전력 레일은 상기 제1 인버터의 상기 제1 트랜지스터의 상기 소스/드레인 단자에 직접 커플링되고, 상기 드라이버 회로는 상기 어드레스 디코더 회로에 커플링됨 ―; 및
상기 드라이버 회로의 제2 인버터의 제1 트랜지스터의 소스/드레인 단자에 직접 커플링된 제2 전력 레일을 통해, 상기 제1 전력 레일과 상기 제2 전력 레일 사이에 병렬로 연결된 클램핑 다이오드를 사용하여 상기 제2 전력 레일의 전압을 제2 전압으로 클램핑함으로써 상기 제2 인버터의 상기 제1 트랜지스터의 상기 소스/드레인 단자에 상기 제2 전압을 인가하는 단계
를 포함하고,
상기 제2 전압은 상기 제1 전력 레일에 인가된 제1 전압으로부터 유도되는,
회로를 전력 게이팅하는 방법.
제21 항에 있어서,
상기 제2 전압은 상기 제1 전압 마이너스 상기 클램핑 다이오드의 임계 전압에 대응하는,
회로를 전력 게이팅하는 방법.
제21 항에 있어서,
상기 제2 인버터의 상기 제1 트랜지스터의 상기 소스/드레인 단자에 상기 제2 전압을 인가하는 동안 상기 제2 인버터의 상기 제1 트랜지스터의 게이트 단자에 상기 제1 전압을 인가함으로써 제1 전력 모드 동안 상기 제2 인버터의 상기 제1 트랜지스터를 턴 오프 시키는 단계를 더 포함하는,
회로를 전력 게이팅하는 방법.
제23 항에 있어서,
상기 제1 인버터의 상기 제1 트랜지스터의 상기 소스/드레인 단자에 상기 제1 전압을 인가하는 동안 상기 제1 인버터의 상기 제1 트랜지스터의 게이트 단자에 제3 전압을 인가함으로써 상기 제1 전력 모드 동안 상기 제1 인버터의 상기 제1 트랜지스터를 턴 온 시키는 단계를 더 포함하는,
회로를 전력 게이팅하는 방법.
제24 항에 있어서,
상기 제3 전압은 거의 제로(0) 볼트인,
회로를 전력 게이팅하는 방법.
디바이스로서,
제1 접지 레일;
제2 접지 레일 ― 상기 제2 접지 레일의 제2 전압은 상기 제1 접지 레일의 제1 전압으로부터 유도됨 ―;
제1 전력 레일;
제2 전력 레일 ― 상기 제2 전력 레일의 제2 전압은 상기 제1 전력 레일의 제1 전압으로부터 유도됨 ―;
상기 제1 접지 레일과 상기 제2 접지 레일 사이에 연결된 스위칭 디바이스를 포함하는 전력 게이팅 회로 ― 상기 전력 게이팅 회로는 상기 제1 접지 레일과 상기 제2 접지 레일 사이의 상기 스위칭 디바이스에 병렬로 연결된 클램핑 다이오드를 더 포함함 ―;
제1 인버터 및 제2 인버터를 포함하는 드라이버 회로 ― 상기 제1 인버터는 트랜지스터를 포함하고 상기 제2 인버터는 트랜지스터를 포함하고, 상기 제1 인버터의 상기 트랜지스터의 소스/드레인 단자는 상기 제2 접지 레일에 직접 커플링되고, 그리고 상기 제2 인버터의 상기 트랜지스터의 소스/드레인 단자는 상기 제1 접지 레일에 직접 커플링됨 ―; 및
상기 드라이버 회로의 입력에 커플링된 어드레스 디코더 회로
를 포함하고,
상기 어드레스 디코더 회로는 상기 제1 전력 레일에 커플링된 복수의 트랜지스터들을 포함하는,
디바이스.
제26 항에 있어서,
상기 어드레스 디코더 회로는 상기 제1 접지 레일에 커플링된 트랜지스터 및 상기 제2 접지 레일에 커플링된 트랜지스터를 더 포함하는,
디바이스.
제27 항에 있어서,
상기 유닛 어드레스 디코더는 유닛 행 디코더, 유닛 열 디코더, 또는 둘 모두를 포함하는,
디바이스.
제26 항에 있어서,
상기 스위칭 디바이스가 개방된 것에 기반하여, 상기 클램핑 다이오드는 상기 제2 접지 레일의 전압을 상기 제2 전압으로 클램핑하도록 구성되고, 상기 제2 전압은 상기 제1 전압 플러스 상기 클램핑 다이오드의 임계 전압에 대응하는,
디바이스.
제26 항에 있어서,
상기 스위칭 디바이스가 폐쇄된 것에 기반하여, 상기 제2 전압은 상기 제1 전압에 대응하는,
디바이스.