JP2009505588A - 漏れ電流を減少した集積回路 - Google Patents

Abstract

【課題】漏れ電流を減少させるための改良した手段を備える集積回路を提供する。
【解決手段】コモンソースノードに接続したソースを備えるＮＭＯＳトランジスタでは、コモンソースノードが接地されたとき、ＮＭＯＳトランジスタに漏れ電流が流れる。この漏れ電流を減少させるため、コモンソースノードの電圧の電位を上昇させる。同様に、コモンソースノードに接続したソースを備えるＰＭＯＳトランジスタでは、コモンソースノードが電源電圧ＶＤＤにされたとき、ＰＭＯＳトランジスタに漏れ電流が流れる。この漏れ電流を減少させるため、コモンソースノードの電圧の電位を低下させる。
【選択図】図１

Description

本発明は、集積回路に関するものであり、より詳しくは、漏れ電流を減少した集積回路に関するものである。

＜関連出願＞
本出願は、２００５年８月１６日付出願の米国特許仮出願第６０／７０８，７２９の利益を主張するものである。

回路の面積が小型化し続けているため、漏れ電流に起因する電力損失が、これまで以上に大きな問題になってきている。携帯電話などの携帯型機器において、漏れ電流による電力損失が発生するとバッテリの持続時間が短くなり、それによってユーザには、より頻繁にバッテリの再充電をしなければならないという不便さが生じる。デジタル集積回路のトランジスタは、伝導状態（オン状態）又は非伝導状態（オフ状態）のどちらかの状態でスイッチのように機能するのが理想的である。しかしながら、オフ状態のトランジスタには、常に若干の漏れ電流が流れている。プロセス技術が、９０ナノメートル（ｎｍ）又は６５ｎｍの大きさ、そしてさらに小さな大きさに発展しているため、トランジスタのソース及びドレイン間のチャネルを閉じるための能力が弱くなってきており、トランジスタが確実にオフ状態のときでさえ、ソース及びドレイン間に、「サブスレショルド」漏れ電流が流れ続けている。

サブスレショルド漏れ電流を減少させるための複数の方法には、チャネルを長くするというものが含まれている。しかしながら、その方法は達成可能な部品密度を下げ、それによって、最新のプロセス技術の主要な利点の１つを実施するというものである。その他の方法では、チャネルを長くするのではなく、複数のゲートを使用しているが、それらはプロセスがより複雑になり、やはり部品の密度を下げている。従って、当該技術分野において、漏れ電流を減少させるための改良した方法を備える集積回路が求められている。

この節では、本発明のいくつかの特徴を説明している。その他の特徴については、後続の節において説明する。

本発明に係る一態様では、複数の回路からなるアレイの漏れ電流を減少させる方法が提供され、個々の回路が、アクティブモード及び非アクティブモードを有し、かつ少なくとも１つのＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、個々の回路において、当該回路が前記非アクティブモードであれば、前記ＮＭＯＳトランジスタのゲートの電圧をグランド電圧ＶＳＳとし、当該回路が前記非アクティブモードで、そのソースの電圧を前記ＶＳＳとし、かつそのドレインの電圧を電源電圧ＶＤＤとしたとき、第１の漏れ電流が流れるように前記第１のトランジスタのサイズが定められている。前記方法は、前記アレイ内の前記回路の全てが非アクティブモードであれば、前記コモンソースノード及びグランド端子間に接続された第１のトランジスタをオンにする動作を含み、前記コモンソースノードの電圧が、前記ＶＳＳよりも高い電位でフロートするように前記第１のトランジスタのサイズが定められている。

本発明に係る別の態様では、複数の回路からなるアレイの漏れ電流を減少させる方法が提供され、個々の回路が、アクティブモード及び非アクティブモードを有し、かつ少なくとも１つのＰＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、個々の回路において、当該回路が前記非アクティブモードであれば、前記ＰＭＯＳトランジスタのゲートの電圧を電源電圧ＶＤＤとし、当該回路が前記非アクティブモードで、そのソースの電圧を前記電源電圧ＶＤＤとし、かつそのドレインの電圧をグランド電圧としたとき、第１の漏れ電流が流れるように前記ＰＭＯＳトランジスタのサイズが定められている。前記方法は、前記アレイ内の前記回路の全てが前記非アクティブモードであれば、前記コモンソースノード及び電源端子間に接続された第１のトランジスタをオンにする動作を含み、前記コモンソースノードの電圧が、前記ＶＤＤよりも低い電位でフロートするように前記第１のトランジスタのサイズが定められている。

本発明の別の態様では、複数のＮＭＯＳトランジスタのための漏れ電流を減少させるように構成された漏れ減少回路が提供され、前記ＮＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、前記回路が非アクティブモードであれば、前記ＮＭＯＳトランジスタのゲートの電圧をグランド電圧ＶＳＳとし、前記回路が前記非アクティブモードで、そのソースの電圧を前記ＶＳＳとし、かつそのドレインの電圧を電源電圧ＶＤＤとしたとき、第１の漏れ電流が流れるように前記ＮＯＭＳトランジスタのサイズが定められ、前記回路が、前記コモンソースノード及び局部グランド間に接続された第１のトランジスタを備え、前記第１のトランジスタは、前記回路が前記非アクティブモードであれば、伝導するように構成され、前記回路が前記非アクティブモードであれば、前記コモンソースノードの電圧が、前記ＶＳＳよりも高い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＮＭＯＳトランジスタを駆動するように前記第１のトランジスタのサイズが定められている。

本発明の別の態様では、複数のＰＭＯＳトランジスタのための漏れ電流を減少させるように構成された漏れ減少回路が提供され、前記ＰＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、前記回路が非アクティブモードであれば、前記ＰＭＯＳトランジスタのゲートの電圧を電源電圧ＶＤＤとし、前記回路が前記非アクティブモードで、そのソースの電圧を前記電源電圧ＶＤＤとし、かつそのドレインの電圧をグランド電圧としたとき、第１の漏れ電流が流れるように前記ＰＭＯＳトランジスタのサイズが定められ、前記回路が、前記コモンソースノード及び電源端子間に接続された第１のトランジスタを備え、前記第１のトランジスタは、該回路が前記非アクティブモードであれば、伝導するように構成され、前記回路が前記非アクティブモードであれば、前記コモンソースノードの電圧が、前記ＶＤＤよりも低い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＰＭＯＳトランジスタを駆動するように前記第１の導体のサイズが定められている。

本発明は、上述した実施形態及び効果に限定されるものではない。その他の特徴については後述する。本発明は、特許請求の範囲によって定義されるものである。

本発明の１つ或いは複数の実施形態の詳細について、以下に説明する。本明細書では、それらの実施形態について説明を行うが、本発明はそれら特定の実施形態に限定されるものではないことを理解されたい。一方、本発明は、様々な変形、代替物、及び均等物を含むものであり、それらは全て特許請求の範囲に記載の精神及び範囲の範囲内に含まれるものである。さらに、以下の説明において、本発明を十分に理解するための様々な詳細説明を行っている。本発明は、これら詳細説明の一部又は全部がなくとも実施することができるものである。いくつかの例では、本発明が不明瞭になるのを避けるため、公知の構造及び動作の原理についての説明を省略している。

従来の集積回路は通常、所与の時間において、一部の（通常は１つの）回路のみがアクティブ状態にある、回路のアレイを備えている。例えば、メモリは、ロウ（row）デコーダやワード線デコーダなどのアドレスデコーダを必要とし、復号されたアドレスに従って、１つのデコーダのみをアクティブ状態にする。一般に、そのような回路は、局部グランド（ＶＳＳ）に接続したコモンソースノード、及びＶＤＤに接続したコモンドレインノードを共有する一連のＮＭＯＳトランジスタを含んでいる。その一連のＮＭＯＳトランジスタのゲート電圧（Ｖｇ）は、対応する回路が非アクティブ状態であれば、ＶＳＳになる。しかしながら、回路がアクティブ状態であれば、Ｖｇは、ＶＤＤに保持される、又は周期的にＶＤＤに切り替えられる。同様に、そのような回路は、ＶＤＤに接続したコモンソースノード、及びＶＳＳに接続したコモンドレインノードを共有する一連のＰＭＯＳトランジスタを含むこともある。非アクティブ状態の回路の一連のＰＭＯＳトランジスタのゲート電圧（Ｖｇ）はＶＤＤになる。しかしながら、回路がアクティブ状態であれば、Ｖｇは、ＶＳＳに保持される、又は周期的にＶＳＳに切り替えられる。

そのような回路のアレイ構造を考慮すると、大きな漏れ電流を発生する可能性があることは明らかである。全回路が非アクティブ状態であれば、それら回路の一連のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはオフにされるが、ＶＤＤに等しいドレイン−ソース電圧（Ｖｄｓ）が存在する。従って、これら一連のトランジスタにサブスレショルド漏れ電流が流れる。この漏れ電流の流れを防ぐため、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの一方或いは両方を変更して、サブスレショルド漏れ電流及び後述のその他の種類の漏れ電流を有意に減少させるようにすることもできる。例えば、ここで図１を参照して、上述したように動作する一連のＮＭＯＳトランジスタ１０５を含む回路のアレイ１００を検討する。例えば、回路１００は、ロウデコーダ、ワード線デコーダ、又は所与の時間において、１つの回路（或いは１つの回路のサブセット）がアクティブ状態にあるような、アレイに構成された様々な種類の回路である。ＮＭＯＳトランジスタ１０５のソースは、仮想グランド１１０に接続されている。仮想グランド１１０は、ＮＭＯＳトランジスタＭ１及びＭ２を介して局部グランドに接続している。

ＮＭＯＳトランジスタＭ１及びＭ２はそれぞれ、モード信号Ｖ_{ｅｎａｂｌｅ}及びＶ_{ｓｔａｎｄｂｙ}によって制御される。これらのモード信号は、ノーマルモード、スタンバイモード、及びディープスリープモードの各動作が実行されるように、適切にアサートされる。その動作のうちのノーマルモードは、回路１００の通常動作に対応する（即ち、１つ或いは複数の回路がアクティブ状態のとき）。ノーマルモードでは、Ｖ_{ｅｎａｂｌｅ}は、Ｍ１が伝導するようにアサートされる。Ｍ１は、通常動作の間、必要な電流を容易に供給できるようなサイズに定められている。例えば、Ｍ１のサイズは、トランジスタ１０５より３倍大きいサイズであることがある。しかしながら、回路１００の全てが非アクティブ状態で、かつＭ１がまだ伝導しているとすれば、かなりの漏れ電流損失があり得る。そのような損失を防ぐため、回路１００が非アクティブ状態のとき、Ｖ_{ｅｎａｂｌｅ}がデアサートされるようにすることができる。しかしながら、仮想グランド１１０の電圧が、高すぎる電位でフロートしないようにするため（ノーマルモードの動作を再開するように、Ｍ１が仮想グランド１１０の過剰電荷を排出させる前に望ましくないディレイを生じさせるような電位）、回路１００の全てが非アクティブ状態であれば、スタンバイモードの動作になるように、Ｖ_{ｓｔａｎｄｂｙ}がアサートされるようにすることができる。Ｍ２は、スタンバイ動作の間、トランジスタ１０５を流れる漏れ電流に対する「チョークポイント」として機能する。この方法では、Ｍ２は、比較的弱くなるようなサイズに定められている必要がある。例えば、一実施形態において、トランジスタ１０５の幅と長さの比（Ｗ／Ｌ）が、１０／．１３μｍであれば、Ｍ２のＷ／Ｌの比は、．３／２μｍになることがある。スタンバイモードの間、トランジスタ１０５からの漏れ電流は、仮想グランド１１０の電圧を上昇させる。なぜなら、漏れ電流の流れが、Ｍ２によって妨げられているからである。ディレイが関係しないのであれば、より効率的な設計では、漏れ電流を減少させるのに、Ｍ２を外し、Ｍ１だけを使用し得ることを理解されたい。

スタンバイモードでは、仮想グランド１１０上の電圧の上昇が、Ｍ２を流れる電流を増加させる。Ｍ２などのオン状態にされたトランジスタでは、電流の増加は、仮想グランド１１０の電圧の上昇と線形に比例し得る。しかしながら、トランジスタ１０５のゲート−ソース電圧（Ｖｇｓ）は、仮想グランド１１０の電圧が上昇するので、負の電圧になる。なぜなら、トランジスタ１０５のゲート電圧Ｖｇは、仮想グランド１１０ではなく、局部グランドに接続しているからである。また、漏れ電流がさらに減少される。なぜなら、仮想グランド１１０の電圧の電位の上昇によるボディ効果により、トランジスタ１０５のスレショルド電圧Ｖｔが大きくなるからである。ＮＭＯＳトランジスタを流れるサブスレショルド漏れ電流が、負のＶｇｓに対して指数関数的に減少することが示されることもある。したがって、スタンバイモードでは、トランジスタ１０５を流れる漏れ電流は、その大きさが指数関数的に減少し得る。Ｍ２のオン電流が小さいほど、仮想グランド１１０の電圧の上昇が大きくなり、したがって、漏れ電流がより多く減少するようになる。しかしながら、ノーマルモードの動作が要求されたとき、仮想グランド１１０の電圧の上昇が大きいほど、仮想グランド１１０から過剰電荷を排出させるのにかかる時間が増加し得る。通常動作の間、仮想グランド１１０が実質的に接地されていなければ、回路１００は通常、適切に機能することができない。したがって、漏れ電流の減少とノーマルモードの動作に回復するための時間とのトレードオフは、Ｍ２のサイズ（及び、それによるオン電流の大きさ）の選択により決定される。

仮想グランドの電圧がフロートするようにＶ_{ｅｎａｂｌｅ}及びＶ_{ｓｔａｎｄｂｙ}の両者がデアサートされたとき、ディープスリープモードになる。この状態では、漏れ電流の減少が最大化される。しかしながら、ディープスリープモードから通常動作が再開されるようにする前に、仮想グランド１１０から過剰電荷を排出するのに必要なディレイは、スタンバイモードから移行するときと比較して、より大きくなる。

ノーマルモードの動作では、アクティブ状態の回路１００の数が増加したとき、トランジスタＭ１及びＭ２によってもたらされる漏れ電流の減少の効果が小さくなることが観察されることがある。例えば、ノーマルモードにおいて、回路１００の全てがアクティブ状態であると仮定する。その場合、トランジスタＭ１は、スイッチングトランジスタに必要な電流を供給するために、かなり大きなサイズを有していなければならない。Ｍ１に割当てられるべきダイエリアのスペースを用いて、同等の漏れ電流の減少をもたらすために、トランジスタ１０５が単に、その漏れ電流を減少させるべく調整されたＷ／Ｌ比を有するようにすることも考えられる。しかしながら、ノーマルモードの動作において、アクティブ状態の回路が常に１つ或いは数個のみであるならば、Ｍ２はそれほど大きなサイズである必要はない。

図２に図示するように、ＮＭＯＳトランジスタ１０５に関して説明した漏れ電流の減少は、一連のＰＭＯＳトランジスタ２０５にも拡張される。回路のアレイ２００は、ノーマルモードの動作では、所与の時間において、１つの回路２００のサブセット（例えば、１つの回路２００）だけがアクティブ状態であるという点で、図１の回路１００に関して説明したように機能する。各回路２００は、仮想ＶＤＤノード２１０に接続したコモンソースノードを有する、１つ或いは複数のＰＭＯＳトランジスタ２０５を含む。回路２００がアクティブ状態であれば、その対応するＰＭＯＳトランジスタ２０５のゲート電圧Ｖｇは、ロー（low）に保持される、又は周期的にローに切り替えられる。しかしながら、回路２００が非アクティブ状態であれば、そのゲート電圧はＶＤＤになる。仮想ＶＤＤ２１０は、ＰＭＯＳトランジスタＰ１及びＰ２を介して実際のＶＤＤに接続する。Ｐ１は、アクティブ回路２００のＰＭＯＳトランジスタ２０５に対して必要な電流を伝導するのに十分なサイズに定められているという点において、Ｍ１（図１）に類似するものである。なぜなら、Ｐ１はＰＭＯＳトランジスタであり、そのゲート電圧

は、ＮＭＯＳトランジスタ１０５を駆動するのに用いられた電圧Ｖ_{ｅｎａｂｌｅ}を補完するものだからである（回路２００はそのようなトランジスタを含むものであるが、図を明瞭にするため、それらは図示していない）。スタンバイモードの動作では、回路２００の全てが非アクティブ状態であり、

はハイ（high）にされる。しかしながら、非アクティブモードでは、トランジスタＰ２のゲート電圧

はローにされる。ここで、

は、ＮＭＯＳトランジスタ１０５（回路２００に含まれるのであれば）を駆動するのに用いられた電圧Ｖ_{ｓｔａｎｄｂｙ}を補完するものである。Ｐ２は、漏れ電流に対するチョークポイントを提供するための比較的弱いトランジスタであり、Ｎ２に関して説明したのと同様のサイズに定められている。これがなければ、漏れ電流がトランジスタ２０５を流れるであろう。Ｐ２を流れる電流の流れのため、非アクティブモードの動作では、仮想ＶＤＤの電圧は、ＶＤＤの電圧の電位よりも僅かに低くなることがある。なぜなら、ＰＭＯＳトランジスタ２０５に印加されるゲート電圧Ｖｇは、（仮想ＶＤＤではなくむしろ）真のＶＤＤであるため、ＰＭＯＳトランジスタ２０５のゲート−ソース電圧（Ｖｇｓ）は、正の電圧である。ＰＭＯＳトランジスタ２０５の正のＶｇｓ電圧は、ＮＭＯＳトランジスタ１０５の負のＶｇｓ電圧がもたらすような、指数関数的な漏れ電流の減少という同じ効果をもたらす。この方法では、スタンバイモードにおいて、ＰＭＯＳトランジスタ２０５を流れる全体の漏れ電流が、実質的に減少される。図１に関して説明したのと同様に、ディープスリープモードの動作において、Ｐ１及びＰ２の両方が伝導していなければ、さらなる漏れ電流の減少を得られる。

トランジスタＮ２及びＰ２の所望のサイズにより決定するトレードオフは、予測できない又は不確実なパラメータの影響を受けることがあり得る。例えば、漏れ電流は、半導体プロセスの変動（高速の又は低速のプロセスコーナー）、温度、及び事前に予測できないその他の変化の影響を受けることがある。言い換えれば、この予測が不可能であるということは、漏れ電流の減少とノーマルモードの動作を開始するのに必要な回復時間との所望のトレードオフを達成するのに、トランジスタＭ２及びＰ２をどれぐらいの大きさにすべきかという設計上の選択を複雑なものにする。この設計上の選択を容易にするため、図３に図示するように、Ｎ２の代わりに、一連の選択可能なトランジスタＮ２´〜Ｎ２^Ｎが使用されるようにすることができる、及び／又はＰ２の代わりに、一連の選択可能なトランジスタＰ２´〜Ｐ２^Ｎが使用されるようにすることができる。そのとき、スタンバイモードでは、これらトランジスタの適切なサブセットが伝導するように、スタンバイ制御信号が符号化される。制御装置（図示なし）は、選択的にトランジスタを作動させ、スタンバイモードにおける、仮想ＶＤＤ２１０の電圧の電位及び仮想ＶＳＳ１１０の電圧の電位が、漏れ電流の減少と回復時間との所望のトレードオフに関して適切なものであるかどうかを判定することによって、適切なサブセットを決定する。

漏れ電流が流れる回路のアレイを、サブアレイの群にまとめることによって、さらなる漏れ電流の減少が得られるようにすることもできる。例えば、回路１００が、１２８個のＸデコーダのアレイからなるものであると仮定する。所与のＸデコーダがアクティブ状態で、アレイが図１及び図２に関して説明したように構成されているとしたとき、残りの全てのＸデコーダは使用されていないにも関わらず、漏れ電流が流れることがある。しかしながら、Ｘデコーダがサブアレイをなすように構成されているならば（例えば、各々が３２個のＸデコーダからなる４つのサブアレイ）、所与のサブアレイがノーマルモードの動作をするようにし、その間、残りのアレイの群がスタンドバイモード又はディープスリープモードであるようにし、それによって、ノーマルモードの動作における漏れ電流を減少させる。さらに、各サブアレイが、個々に仮想グランド及び仮想ＶＤＤノードを有することもある。例えば、ここで図４を参照すると、３つのサブアレイ４００−１〜４００−３はそれぞれ、漏れ電流を減少させるのに必要なＮＭＯＳトランジスタ（図示なし）のソースに接続している仮想グランド（それぞれ、要素１１０−１〜１１０−３）を有している。各仮想グランド１１０−１〜１１０−３の電圧は、ノーマルモードの動作では、それぞれ対応するＮＭＯＳトランジスタＭ１−１〜Ｍ３−１によって、ローにされるようにすることができる。同様に、各仮想グランド１１０−１〜１１０−３はそれぞれ、ＮＭＯＳトランジスタＭ２−１〜Ｍ２−３を介して、電圧Ｖ_{ｓｔａｎｄｂｙ}によって制御されるＮＭＯＳトランジスタＭ３に接続する。したがって、Ｍ３は図１のＭ２と同様の機能を果たす。トランジスタＭ２−１〜Ｍ２−３は、図示のようにＶＤＤに接続されるようにすることができる、又は対応するＶ_{ｅｎａｂｌｅ}信号のインバース信号に接続されるようにすることができる。

一般に、トランジスタ１０５の幅が、所与の長さと比較して大きくなるほど、その漏れ電流も大きくなる。したがって、全漏れ電流の大部分を発生するＮＭＯＳトランジスタのサブセットがあり得る。それに関連して、本明細書に開示される漏れ減少回路及び技術を、そのようなトランジスタのサブセットだけに適用することもでき、漏れ電流全体の減少と実質的に同一の漏れ電流の減少を達成することができる。例えば、ここで図５を検討すると、回路１００がＸデコーダ５００からなるものであるとすれば、各Ｘデコーダ５００が、その出力段に、ＣＭＯＳインバータ５１０からなる（他のトランジスタに対して）比較的大きなトランジスタを有するようにすることは、従来から行われていることである。例えば、第１のＸデコーダ５００−１は、その出力段５１０を駆動し、対応するワード線Ｘ１がハイ又はローのどちらかになるようにする。同様に、ｎ番目のＸデコーダ５００−ｎは、その出力段５１０を駆動し、ワード線ＸＮがハイ又はローのどちらかになるようにする。全てのワード線が非アクティブ状態であれば、ＣＭＯＳインバータ５１０の状態が分かる。各出力段５１０は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのどちらかを有している。それらトランジスタは、オフ状態にされるが、漏れ電流が流れている。例えば、第１の段５１０−１は、その対応するＸデコーダによって、ハイ（論理「１」に対応する）にされた入力を有している。したがって、第１の段５１０−１のそれぞれのＰＭＯＳトランジスタ５１５には、そのＸデコーダが非アクティブ状態であれば、漏れ電流が流れ得る。この漏れ電流を防ぐため、各ＰＭＯＳトランジスタ５１５は、例えば、図２に関して説明したように制御される仮想ＶＤＤに接続したソースを有している。同様に、第２の段５１０−２のそれぞれは、対応する第１の段によってロー（論理「０」に対応する）にされた入力を有している。したがって、ＮＭＯＳトランジスタ５２０には、そのＸデコーダが非アクティブ状態であれば、漏れ電流が流れ得る。この漏れ電流を防ぐため、各ＮＭＯＳトランジスタ５２０は、例えば、図２に関して説明したように制御される仮想グランドに接続したソースを有している。最後に、第３の段５１０−３のそれぞれは、出力段５１０−１に関して説明したように制御されるＰＭＯＳトランジスタ５３０を有している。

本明細書で説明する漏れ電流を減少させる技術は、メモリ回路の二次元アレイ（例えば、ＳＲＡＭのセル）に適用することもできる。そのようなアレイにおいて、常に１つのロウのみがアクティブ状態になるようにすることは、従来から行われていることである。したがって、そのようなアレイの各カラムは、常に１つのメモリセルのみがアクティブ状態になるという特性を有する。そのため、そのようなアレイの各カラムは、本明細書に開示される技術に従って、その漏れ電流が減少することが考えられる。例えば、ＳＲＡＭのセルにおいて、仮想ＶＤＤの電圧及び仮想グランドノードの電圧が、それぞれＶＤＤ及びＶＳＳから大きく離れた電位でフロートすることができなければ、スタンバイモードでは、そのＳＲＡＭのセルのメモリのコンテンツが保存される。しかしながら、メモリのコンテンツは、ディープスリープモードのとき、最終的に失われる。

図３に関連して説明したように、プロセスの変動及びその他の影響を受けることにより、Ｍ２又はＰ２として機能するのに最も適した特定のサイズのトランジスタを、事前に予測することが難しくなることがある。例えば、Ｍ２に関しては、漏れ電流を流れさせないようにするほど弱く、しかし仮想グランドの電圧の電位が高くなりすぎるまで上昇するほど弱くないものであることが好ましい。そのサイズに関係なく、トランジスタＭ２は、そのスレショルド電圧Ｖｔを越える電圧が印加されるまで伝導することができないものである。Ｍ２などの非ネイティブトランジスタが伝導すると、そのトランジスタを伝導する電流とＶｄｓの関係は実質的に線形になる。一般に、非ネイティブトランジスタのＶｔは約０．３Ｖである。これは、仮想グランドの電圧が、Ｍ２が伝導する前に、この値までフロートしなければならないということを意味する。しかしながら、Ｍ２を通して流れる全漏れ電流が、予想の２倍の大きさになるようなプロセスの変動があるとすれば、電流と電圧の線形の関係を考慮すると、仮想グランドの電圧が、約０．６Ｖにフロートすることが考えられる。ここで図６を検討すると、トランジスタＭ２を、ダイオード接続されたネイティブトランジスタＭ２´を用いて形成することにより、設計上の選択が緩和されることがわかる。ネイティブトランジスタは、非ネイティブトランジスタ用にスレショルド電圧を調整する埋め込みステップの間、ブロック又はマスクされるチャネルを有する。埋め込みチャネルを備えるトランジスタと対照的に、ネイティブＮＭＯＳトランジスタは、約０Ｖに等しいスレショルド電圧を有する。さらに、電流は、ネイティブＮＭＯＳトランジスタのＶｇｓ電圧の二乗に比例する。従って、プロセスの変動により、予期せぬ大きな漏れ電流がＭ２´を流れたとしても、仮想グランドの電圧の変化は、非ネイティブトランジスタの実施形態と比較して、それほど劇的なものではないであろう。なぜなら、Ｍ２´はダイオード接続されているため、直列接続を介してトランジスタ６００に切り替える必要があるからである。トランジスタ６００のゲート電圧は、図２に関して説明したように、Ｖ_{ｓｔａｎｄｂｙ}によって制御される。したがって、Ｖ_{ｓｔａｎｄｂｙ}がアサートされると、スタンバイモードの動作が実行される。図３に関して説明したトランジスタＰ２の代わりに、類似のダイオード接続されたネイティブＰＭＯＳトランジスタを使用することもできる。

上述した本発明の実施形態は、単に説明を目的としたものであり、本発明を制限しようとするものではない。このため、広範囲にわたる本発明の範囲から逸脱することなく、本発明に様々な変形及び変更を加えることができることは、当業者には明らかであろう。したがって、本発明の真の精神及び範囲の範囲内に含まれるそのような全ての変形及び変更は、特許請求の範囲に含まれるものとする。

漏れ電流を減少させるために制御されるソースが仮想グランドノードに接続した、本発明の実施形態に係るＮＭＯＳトランジスタのアレイの回路図である。 漏れ電流を減少させるために制御されるソースが仮想ＶＤＤノードに接続した、本発明の実施形態に係るＰＭＯＳトランジスタのアレイの回路図である。 漏れ電流を減少させるために設定可能に制御される、本発明の実施形態に係る仮想ＶＤＤノード及び仮想グランドノードの回路図である。 漏れ電流を減少させるために各々が制御される仮想グランドを備える、本発明の実施形態に係るサブアレイからなるアレイの回路図である。 選択的に仮想ＶＤＤノード及び仮想グランドノードに接続された、漏れ電流を減少させるために制御される出力段を備える、本発明の実施形態に係るＸデコーダのアレイの回路図である。 トランジスタＭ２がダイオード接続されたネイティブＮＭＯＳトランジスタを用いて実装された、本発明の実施形態に係る漏れ減少回路を示す図である。

Claims (20)

1. 複数の回路からなるアレイの漏れ電流を減少させる方法であって、
   個々の回路が、アクティブモード及び非アクティブモードを有し、かつ少なくとも１つのＮＭＯＳトランジスタを含み、
   前記ＮＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、
   前記個々の回路について、
   当該回路が前記非アクティブモードであれば、前記ＮＭＯＳトランジスタのゲートの電圧をグランド電圧ＶＳＳとし、
   当該回路が前記非アクティブモードで、そのソースの電圧を前記ＶＳＳとし、かつそのドレインの電圧を電源電圧ＶＤＤとしたとき、第１の漏れ電流が流れるように前記ＮＭＯＳトランジスタのサイズが定められ、
   該方法が、
   前記アレイ内の前記回路の全てが非アクティブモードであれば、前記コモンソースノード及びグランド端子間に接続された第１のトランジスタをオンにし、
   前記コモンソースノードの電圧が、前記ＶＳＳよりも高い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＮＭＯＳトランジスタを駆動するように前記第１のトランジスタのサイズが定められていることを特徴とする方法。
2. 第２のトランジスタが前記コモンソースノード及び前記グランド端子間に接続され、
   １つ或いは複数の前記回路が、前記アクティブモードにされた場合、前記第２のトランジスタをオンにし、
   前記コモンソースノードの前記電圧を前記ＶＳＳとするように前記第２のトランジスタのサイズが定められていることを特徴とする請求項１に記載の方法。
3. 前記第１のトランジスタ及び前記第２のトランジスタの両者をオフにし、
   それによって、前記コモンソースノードの前記電圧が、前記ＶＤＤの電位にフロートするようにすることを特徴とする請求項２に記載の方法。
4. 複数の回路からなるアレイの漏れ電流を減少させる方法であって、
   個々の回路が、アクティブモード及び非アクティブモードを有し、かつ少なくとも１つのＰＭＯＳトランジスタを含み、
   前記ＰＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、
   前記個々の回路について、
   当該回路が前記非アクティブモードであれば、前記ＰＭＯＳトランジスタのゲートの電圧を電源電圧ＶＤＤとし、
   当該回路が前記非アクティブモードで、そのソースの電圧を前記電源電圧ＶＤＤとし、かつそのドレインの電圧をグランド電圧ＶＳＳとしたとき、第１の漏れ電流が流れるように前記ＰＭＯＳトランジスタのサイズが定められ、
   該方法が、
   前記アレイ内の前記回路の全てが前記非アクティブモードであれば、前記コモンソースノード及び電源端子間に接続された第１のトランジスタをオンにし、
   前記コモンソースノードの電圧が、前記ＶＤＤよりも低い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＰＭＯＳトランジスタを駆動するように前記第１のトランジスタのサイズが定められていることを特徴とする方法。
5. 第２のトランジスタが前記コモンソースノード及び前記電源端子間に接続され、
   １つ或いは複数の前記回路が、前記アクティブモードにされた場合、前記第２のトランジスタをオンにし、
   前記コモンソースノードの前記電圧を前記ＶＤＤとするように前記第２のトランジスタのサイズが定められていることを特徴とする請求項４に記載の方法。
6. 前記第１のトランジスタ及び前記第２のトランジスタの両者をオフにし、
   それによって、前記コモンソースノードの前記電圧が、前記ＶＳＳの電位にフロートするようにすることを特徴とする請求項５に記載の方法。
7. 複数のＮＭＯＳトランジスタのための漏れ電流を減少させるように構成された漏れ減少回路であって、
   前記ＮＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、
   前記回路が非アクティブモードであれば、前記ＮＭＯＳトランジスタのゲートの電圧をグランド電圧ＶＳＳとし、
   前記回路が前記非アクティブモードで、そのソースの電圧を前記ＶＳＳとし、かつそのドレインの電圧を電源電圧ＶＤＤとしたとき、第１の漏れ電流が流れるように前記ＮＭＯＳトランジスタのサイズが定められ、
   前記回路が、
   前記コモンソースノード及び局部グランド間に接続された第１のトランジスタを備え、
   前記第１のトランジスタは、前記回路が前記非アクティブモードであれば、伝導するように構成され、
   前記回路が前記非アクティブモードであれば、前記コモンソースノードの電圧が、前記ＶＳＳよりも高い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＮＭＯＳトランジスタを駆動するように前記第１のトランジスタのサイズが定められていることを特徴とする漏れ減少回路。
8. 前記コモンソースノード及び前記局部グランド間に接続された第２のトランジスタをさらに含み、
   前記第２のトランジスタは、前記回路がアクティブモードであれば、伝導するように構成され、かつ前記第１のトランジスタよりも大きなチャネルを有していることを特徴とする請求項７に記載の漏れ減少回路。
9. 前記第１のトランジスタ及び前記第２のトランジスタの両者が、ＮＭＯＳトランジスタであることを特徴とする請求項８に記載の漏れ減少回路。
10. 前記第１のＮＭＯＳトランジスタが、ダイオード接続されたネイティブＮＭＯＳトランジスタであることを特徴とする請求項８に記載の漏れ減少回路。
11. 前記複数のＮＭＯＳトランジスタが、複数のアドレスデコーダ内にあることを特徴とする請求項８に記載の漏れ減少回路。
12. 前記複数のＮＭＯＳトランジスタが、複数のメモリセル内にあることを特徴とする請求項８に記載の漏れ減少回路。
13. 前記複数のメモリセルが、ＳＲＡＭのセルであることを特徴とする請求項１２に記載の漏れ減少回路。
14. 複数のＰＭＯＳトランジスタのための漏れ電流を減少させるように構成された漏れ減少回路であって、
    前記ＰＭＯＳトランジスタが、コモンソースノードに接続したソースを備え、
    前記回路が非アクティブモードであれば、前記ＰＭＯＳトランジスタのゲートの電圧を電源電圧ＶＤＤとし、
    前記回路が前記非アクティブモードで、そのソースの電圧を前記電源電圧ＶＤＤとし、かつそのドレインの電圧をグランド電圧としたとき、第１の漏れ電流が流れるように前記ＰＭＯＳトランジスタのサイズが定められ、
    前記回路が、
    前記コモンソースノード及び電源端子間に接続された第１のトランジスタを備え、
    前記第１のトランジスタは、前記回路が前記非アクティブモードであれば、伝導するように構成され、
    前記回路が前記非アクティブモードであれば、前記コモンソースノードの電圧が、前記ＶＤＤよりも低い電位でフロートし、それによって、前記第１の漏れ電流よりも小さな第２の漏れ電流が流れるよう、前記ＰＭＯＳトランジスタを駆動するように第１の導体のサイズが定められていることを特徴とする漏れ減少回路。
15. 前記コモンソースノード及び前記電源端子間に接続された第２のトランジスタをさらに含み、
    前記第２のトランジスタは、前記回路がアクティブモードであれば、伝導するように構成され、
    前記回路が前記アクティブモードであれば、前記コモンソースノードの前記電圧を前記ＶＤＤとするように前記第２のトランジスタのサイズが定められていることを特徴とする請求項１４に記載の漏れ減少回路。
16. 前記第１のトランジスタ及び前記第２のトランジスタの両者が、ＰＭＯＳトランジスタであることを特徴とする請求項１５に記載の漏れ減少回路。
17. 前記第１のＰＭＯＳトランジスタが、ダイオード接続されたネイティブＰＭＯＳトランジスタであることを特徴とする請求項１６に記載の漏れ減少回路
18. 前記複数のＰＭＯＳトランジスタが、複数のアドレスデコーダ内にあることを特徴とする請求項１５に記載の漏れ現象回路。
19. 前記複数のＰＭＯＳトランジスタが、複数のメモリセル内にあることを特徴とする請求項１５に記載の漏れ減少回路。
20. 前記複数のメモリセルが、ＳＲＡＭのセルであることを特徴とする請求項１５に記載の漏れ減少回路。

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