JP3466593B2 - 電圧トランスレータ回路 - Google Patents
電圧トランスレータ回路Info
- Publication number
- JP3466593B2 JP3466593B2 JP2001286903A JP2001286903A JP3466593B2 JP 3466593 B2 JP3466593 B2 JP 3466593B2 JP 2001286903 A JP2001286903 A JP 2001286903A JP 2001286903 A JP2001286903 A JP 2001286903A JP 3466593 B2 JP3466593 B2 JP 3466593B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- voltage
- gate
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、電圧トランスレ
ータ回路に関する。この発明に係る電圧トランスレータ
回路は、例えば、フラッシュＥＥＰＲＯＭ(Electricall
y Erasable Programmable Read Only Memory) 等の半導
体メモリの、駆動回路に適用される。
ータ回路に関する。この発明に係る電圧トランスレータ
回路は、例えば、フラッシュＥＥＰＲＯＭ(Electricall
y Erasable Programmable Read Only Memory) 等の半導
体メモリの、駆動回路に適用される。
【０００２】
【従来の技術】一部の種類の半導体メモリでは、ワード
線に、複数種類の電圧を供給する必要がある。例えば、
フラッシュＥＥＰＲＯＭでは、消去動作および書込動作
ではワード線に高電位（例えば１２ボルト）が印加され
るが、読出動作ではワード線に低電位（例えば３．３ボ
ルト）が印加される。したがって、これらの半導体メモ
リでは、動作モードに適合する電位をワード線に印加す
ることができるように、駆動回路を構成する必要があ
る。
線に、複数種類の電圧を供給する必要がある。例えば、
フラッシュＥＥＰＲＯＭでは、消去動作および書込動作
ではワード線に高電位（例えば１２ボルト）が印加され
るが、読出動作ではワード線に低電位（例えば３．３ボ
ルト）が印加される。したがって、これらの半導体メモ
リでは、動作モードに適合する電位をワード線に印加す
ることができるように、駆動回路を構成する必要があ
る。
【０００３】ワード線への印加電圧を変換する技術とし
ては、例えば、特開平10-149693 号公報で開示された技
術が知られている。この技術では、ローデコーダとワー
ド線との間に、電圧トランスレータ回路が、設けられ
る。
ては、例えば、特開平10-149693 号公報で開示された技
術が知られている。この技術では、ローデコーダとワー
ド線との間に、電圧トランスレータ回路が、設けられ
る。
【０００４】図８は、上記公報の図１に示された電圧ト
ランスレータ回路と同一の回路を示している。
ランスレータ回路と同一の回路を示している。
【０００５】図８において、バッファ８１１およびＮＡ
ＮＤゲート８１２は、ローデコーダの最終段を構成す
る。ＮＡＮＤゲート８１２からは、通常の電圧振幅（ハ
イレベル＝ＶＤＤ、ローレベル＝ＧＮＤ）の信号が出力
される。電圧トランスレータ回路８２０は、この信号を
大きい電圧振幅（ハイレベル＝ＶＸ、ローレベル＝ＶＸ
ＧＮＤ）に変換して、ワード線ＷＬに供給する。
ＮＤゲート８１２は、ローデコーダの最終段を構成す
る。ＮＡＮＤゲート８１２からは、通常の電圧振幅（ハ
イレベル＝ＶＤＤ、ローレベル＝ＧＮＤ）の信号が出力
される。電圧トランスレータ回路８２０は、この信号を
大きい電圧振幅（ハイレベル＝ＶＸ、ローレベル＝ＶＸ
ＧＮＤ）に変換して、ワード線ＷＬに供給する。
【０００６】電圧トランスレータ回路８２０は、ワード
線ＷＬを電位ＶＸＧＮＤにプルダウンするためのｎＭＯ
Ｓトランジスタ８２１と、ワード線ＷＬを電位ＶＸにプ
ルアップするためのｐＭＯＳトランジスタ８２２とを備
えている。ＮＡＮＤゲート８１２からハイレベル電圧
（ＶＤＤ）が出力されたとき、ｎＭＯＳトランジスタ８
２１はオンし且つｐＭＯＳトランジスタ８２２はオフす
るので、ワード線ＷＬはＶＸＧＮＤにプルダウンされ
る。また、ＮＡＮＤゲート８１２からローレベル電圧
（ＧＮＤ）が出力されたとき、ｎＭＯＳトランジスタ８
２１はオフし且つｐＭＯＳトランジスタ８２２がオンす
るので、ワード線ＷＬはＶＸにプルアップされる。電圧
トランスレータ回路８２０は、さらに、ワード線ＷＬの
電位がローレベル（ＶＸＧＮＤ）のときにｐＭＯＳトラ
ンジスタ８２２を完全にオフさせるための、ｐＭＯＳト
ランジスタ８２３を備えている。このｐＭＯＳトランジ
スタ８２３は、ｎＭＯＳトランジスタ８２１のオンに伴
ってオンし、ｐＭＯＳトランジスタ８２２のゲート電位
をＶＸまでプルアップする。電圧トランスレータ回路
は、加えて、ｐＭＯＳトランジスタ８２３のドレイン電
位ＶＸがローデコーダに悪影響を及ぼすことを防止する
ための、ｎＭＯＳトランジスタ８２４を備えている。
線ＷＬを電位ＶＸＧＮＤにプルダウンするためのｎＭＯ
Ｓトランジスタ８２１と、ワード線ＷＬを電位ＶＸにプ
ルアップするためのｐＭＯＳトランジスタ８２２とを備
えている。ＮＡＮＤゲート８１２からハイレベル電圧
（ＶＤＤ）が出力されたとき、ｎＭＯＳトランジスタ８
２１はオンし且つｐＭＯＳトランジスタ８２２はオフす
るので、ワード線ＷＬはＶＸＧＮＤにプルダウンされ
る。また、ＮＡＮＤゲート８１２からローレベル電圧
（ＧＮＤ）が出力されたとき、ｎＭＯＳトランジスタ８
２１はオフし且つｐＭＯＳトランジスタ８２２がオンす
るので、ワード線ＷＬはＶＸにプルアップされる。電圧
トランスレータ回路８２０は、さらに、ワード線ＷＬの
電位がローレベル（ＶＸＧＮＤ）のときにｐＭＯＳトラ
ンジスタ８２２を完全にオフさせるための、ｐＭＯＳト
ランジスタ８２３を備えている。このｐＭＯＳトランジ
スタ８２３は、ｎＭＯＳトランジスタ８２１のオンに伴
ってオンし、ｐＭＯＳトランジスタ８２２のゲート電位
をＶＸまでプルアップする。電圧トランスレータ回路
は、加えて、ｐＭＯＳトランジスタ８２３のドレイン電
位ＶＸがローデコーダに悪影響を及ぼすことを防止する
ための、ｎＭＯＳトランジスタ８２４を備えている。
【０００７】図９は、上記公報の図３に示された電圧ト
ランスレータ回路と同一の回路を示している。図９の電
圧トランスレータ回路は、図８の電圧トランスレータ回
路の動作速度を高速化したものである。
ランスレータ回路と同一の回路を示している。図９の電
圧トランスレータ回路は、図８の電圧トランスレータ回
路の動作速度を高速化したものである。
【０００８】図９において、ＮＯＲゲート９１１および
バッファ９１２は、ローデコーダの最終段を構成する。
電圧トランスレータ回路９２０は、上記電圧トランスレ
ータ回路８２０と同じトランジスタ８２１〜８２４を備
え、さらに、ｎＭＯＳトランジスタ９２１を備えてい
る。
バッファ９１２は、ローデコーダの最終段を構成する。
電圧トランスレータ回路９２０は、上記電圧トランスレ
ータ回路８２０と同じトランジスタ８２１〜８２４を備
え、さらに、ｎＭＯＳトランジスタ９２１を備えてい
る。
【０００９】ｎＭＯＳトランジスタ９２１は、ＮＯＲゲ
ート９１１がローレベル（ＧＮＤ）からハイレベル（Ｖ
ＤＤ）に変化したときにオンし、プルアップトランジス
タ８２２のゲート電位をローレベル（ＧＮＤ）にプルダ
ウンする。これにより、プルアップトランジスタ８２２
を高速でオンさせることができ、したがって、ワード線
ＷＬを高速でハイレベル（ＶＸ）にプルアップすること
ができる。
ート９１１がローレベル（ＧＮＤ）からハイレベル（Ｖ
ＤＤ）に変化したときにオンし、プルアップトランジス
タ８２２のゲート電位をローレベル（ＧＮＤ）にプルダ
ウンする。これにより、プルアップトランジスタ８２２
を高速でオンさせることができ、したがって、ワード線
ＷＬを高速でハイレベル（ＶＸ）にプルアップすること
ができる。
【００１０】また、この電圧トランスレータ回路９２０
では、ｎＭＯＳトランジスタ８２４のゲートが、ワード
線ＷＬに接続されている。これにより、ｐＭＯＳトラン
ジスタ８２３がオンしたとき、プルアップトランジスタ
８２２のゲート電位は、バッファ９１２の出力電位より
もわずかに高い電位に設定される。このため、バッファ
９１２の出力電位がローレベル（ＧＮＤ）からハイレベ
ル（ＶＤＤ）に変化するときに、プルアップトランジス
タ８２２のゲート電位の上昇が高速化され、したがっ
て、プルアップトランジスタ８２２のターンオフが高速
化される。これにより、ワード線ＷＬのプルダウンも、
高速化される。
では、ｎＭＯＳトランジスタ８２４のゲートが、ワード
線ＷＬに接続されている。これにより、ｐＭＯＳトラン
ジスタ８２３がオンしたとき、プルアップトランジスタ
８２２のゲート電位は、バッファ９１２の出力電位より
もわずかに高い電位に設定される。このため、バッファ
９１２の出力電位がローレベル（ＧＮＤ）からハイレベ
ル（ＶＤＤ）に変化するときに、プルアップトランジス
タ８２２のゲート電位の上昇が高速化され、したがっ
て、プルアップトランジスタ８２２のターンオフが高速
化される。これにより、ワード線ＷＬのプルダウンも、
高速化される。
【００１１】
【発明が解決しようとする課題】上述したように、図９
の電圧トランスレータ回路９２０では、ｎＭＯＳトラン
ジスタ９２１を設けることにより、プルアップトランジ
スタ８２２のゲート電位を高速でプルダウンすることが
できる。しかし、このｎＭＯＳトランジスタ９２１のソ
ース・ドレイン間には、ｐＭＯＳトランジスタ８２３が
オンしているときに、高電圧ＶＸが印加される。このた
め、ｎＭＯＳトランジスタ９２１は、高電圧に耐え得る
ように構成する必要がある。すなわち、ｎＭＯＳトラン
ジスタ９２１は、ゲート長を長くし、且つ、ゲート酸化
膜を厚くする必要がある。さらに、ｎＭＯＳトランジス
タ９２１は、高速で動作させる必要があるので、大きい
ディメンジョンが必要である。このため、このｎＭＯＳ
トランジスタ９２１の占有面積は、非常に大きくなって
しまう。
の電圧トランスレータ回路９２０では、ｎＭＯＳトラン
ジスタ９２１を設けることにより、プルアップトランジ
スタ８２２のゲート電位を高速でプルダウンすることが
できる。しかし、このｎＭＯＳトランジスタ９２１のソ
ース・ドレイン間には、ｐＭＯＳトランジスタ８２３が
オンしているときに、高電圧ＶＸが印加される。このた
め、ｎＭＯＳトランジスタ９２１は、高電圧に耐え得る
ように構成する必要がある。すなわち、ｎＭＯＳトラン
ジスタ９２１は、ゲート長を長くし、且つ、ゲート酸化
膜を厚くする必要がある。さらに、ｎＭＯＳトランジス
タ９２１は、高速で動作させる必要があるので、大きい
ディメンジョンが必要である。このため、このｎＭＯＳ
トランジスタ９２１の占有面積は、非常に大きくなって
しまう。
【００１２】加えて、大面積のｎＭＯＳトランジスタ９
２１を設けたことにより、電圧トランスレータ回路９２
０には、消費電力が大きくなるという欠点がある。上述
したように、フラッシュＥＥＰＲＯＭでは、消去動作お
よび書込動作ではワード線に高電位が印加されるが、読
出動作ではワード線にＶＤＤ程度の低電位が印加され
る。ＶＸが非常に高い電位である場合、プルアップトラ
ンジスタ８２２は高速で動作する。しかし、ＶＸがＶＤ
Ｄ程度の低電位の場合、プルアップトランジスタ８２２
のゲート電位がローレベルからハイレベルに遷移する際
の所要時間が長くなってしまい、このため、プルアップ
トランジスタ８２２のターンオフ速度が遅くなってしま
う。したがって、ＶＸが低電位の場合には、トランジス
タ８２１，８２２がともにオンしている時間が長くな
り、このため、トランジスタ８２１，８２２を貫通する
電流が増加してしまう。
２１を設けたことにより、電圧トランスレータ回路９２
０には、消費電力が大きくなるという欠点がある。上述
したように、フラッシュＥＥＰＲＯＭでは、消去動作お
よび書込動作ではワード線に高電位が印加されるが、読
出動作ではワード線にＶＤＤ程度の低電位が印加され
る。ＶＸが非常に高い電位である場合、プルアップトラ
ンジスタ８２２は高速で動作する。しかし、ＶＸがＶＤ
Ｄ程度の低電位の場合、プルアップトランジスタ８２２
のゲート電位がローレベルからハイレベルに遷移する際
の所要時間が長くなってしまい、このため、プルアップ
トランジスタ８２２のターンオフ速度が遅くなってしま
う。したがって、ＶＸが低電位の場合には、トランジス
タ８２１，８２２がともにオンしている時間が長くな
り、このため、トランジスタ８２１，８２２を貫通する
電流が増加してしまう。
【００１３】このような理由から、高速で動作し、回路
面積が小さく、且つ、消費電力が小さい電圧トランスレ
ータ回路が嘱望されていた。
面積が小さく、且つ、消費電力が小さい電圧トランスレ
ータ回路が嘱望されていた。
【００１４】
【課題を解決するための手段】この発明に係る電圧トラ
ンスレータ回路は、第１電源ラインから供給される第１
電位または第２電源ラインから供給される第１電位より
も高い第２電位に基づく論理信号を論理出力ノードから
出力する論理回路部と、第３電源ラインから供給される
第１電位と等しい第３電位または第４電源ラインから供
給される第２電位以上の第４電位に基づくワード線電位
を電圧出力ノードから出力し、第１、第２、第３、第４
および第５トランジスタを具備する電圧出力部とを有す
る電圧トランスレータ回路に関する。
ンスレータ回路は、第１電源ラインから供給される第１
電位または第２電源ラインから供給される第１電位より
も高い第２電位に基づく論理信号を論理出力ノードから
出力する論理回路部と、第３電源ラインから供給される
第１電位と等しい第３電位または第４電源ラインから供
給される第２電位以上の第４電位に基づくワード線電位
を電圧出力ノードから出力し、第１、第２、第３、第４
および第５トランジスタを具備する電圧出力部とを有す
る電圧トランスレータ回路に関する。
【００１５】そして、第１トランジスタがソースが第３
電源ラインに接続されドレインが電圧出力ノードに接続
され且つゲートが論理出力ノードに接続された第１導電
型のトランジスタであり、第２トランジスタがソースが
第４電源ラインに接続され且つドレインが電圧出力ノー
ドに接続された第２導電型のトランジスタであり、第３
トランジスタがソースが第４電源ラインに接続されドレ
インが第２トランジスタのゲートに接続され且つゲート
が電圧出力ノードに接続された第２導電型のトランジス
タであり、第４トランジスタがソースが第２トランジス
タのゲートに接続され且つドレインが論理出力ノードに
接続された第１導電型のトランジスタであり、第５トラ
ンジスタがソースが第２電源ラインに接続されドレイン
が第４トランジスタのゲートに接続され且つゲートが論
理出力ノードに接続された第２導電型のトランジスタで
あることを特徴とする。
電源ラインに接続されドレインが電圧出力ノードに接続
され且つゲートが論理出力ノードに接続された第１導電
型のトランジスタであり、第２トランジスタがソースが
第４電源ラインに接続され且つドレインが電圧出力ノー
ドに接続された第２導電型のトランジスタであり、第３
トランジスタがソースが第４電源ラインに接続されドレ
インが第２トランジスタのゲートに接続され且つゲート
が電圧出力ノードに接続された第２導電型のトランジス
タであり、第４トランジスタがソースが第２トランジス
タのゲートに接続され且つドレインが論理出力ノードに
接続された第１導電型のトランジスタであり、第５トラ
ンジスタがソースが第２電源ラインに接続されドレイン
が第４トランジスタのゲートに接続され且つゲートが論
理出力ノードに接続された第２導電型のトランジスタで
あることを特徴とする。
【００１６】この発明によれば、第４トランジスタの制
御端子と第２電源ラインとの間に第５トランジスタを設
けたので、セルフブースト効果により、第２トランジス
タを高速でオフさせることができる。したがって、電圧
トランスレータ回路は高速で動作し、且つ、出力電圧レ
ベルが切り換わる際の貫通電流も小さい。加えて、第５
トランジスタとしては低耐圧トランジスタを使用するこ
とができるので、必要面積が小さい。
御端子と第２電源ラインとの間に第５トランジスタを設
けたので、セルフブースト効果により、第２トランジス
タを高速でオフさせることができる。したがって、電圧
トランスレータ回路は高速で動作し、且つ、出力電圧レ
ベルが切り換わる際の貫通電流も小さい。加えて、第５
トランジスタとしては低耐圧トランジスタを使用するこ
とができるので、必要面積が小さい。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
【００１８】第１の実施の形態
以下、この発明の第１の実施の形態に係る電圧トランス
レータ回路について、フラッシュＥＥＰＲＯＭに使用さ
れる場合を例に採って説明する。
レータ回路について、フラッシュＥＥＰＲＯＭに使用さ
れる場合を例に採って説明する。
【００１９】図１は、この実施の形態に係るフラッシュ
ＥＥＰＲＯＭの要部構成を示す回路図である。
ＥＥＰＲＯＭの要部構成を示す回路図である。
【００２０】図１のフラッシュＥＥＰＲＯＭは、ローデ
コーダ１１０と、電圧出力部１２０と、ワード線ＷＬと
を備えている。
コーダ１１０と、電圧出力部１２０と、ワード線ＷＬと
を備えている。
【００２１】ローデコーダ１１０は、ＮＯＲゲート１１
１と、バッファ１１２とを備えている。ＮＯＲゲート１
１１は、信号nADR(m) ，nADR(m+1) と活性化信号nEN と
を入力する。信号nADR(m) ，nADR(m+1) は、ｍビット目
およびｍ＋１ビット目のアドレス信号の反転値である。
また、活性化信号nEN は、負論理であり、したがって、
活性化状態のときローレベルになり且つ非活性化状態の
ときハイレベルになる。バッファ１１２は、ＮＯＲゲー
ト１１１の出力値を反転して出力する。バッファ１１２
の電源端子は、グランドラインＧＮＤ（この発明の第１
電源ライン）および電源ラインＶＤＤ（この発明の第２
電源ライン）に接続される。すなわち、バッファ１１２
は、グランドラインＧＮＤから供給された電位をローレ
ベル信号として出力し、且つ、電源ラインＶＤＤから供
給された電位をハイレベル信号として出力する。
１と、バッファ１１２とを備えている。ＮＯＲゲート１
１１は、信号nADR(m) ，nADR(m+1) と活性化信号nEN と
を入力する。信号nADR(m) ，nADR(m+1) は、ｍビット目
およびｍ＋１ビット目のアドレス信号の反転値である。
また、活性化信号nEN は、負論理であり、したがって、
活性化状態のときローレベルになり且つ非活性化状態の
ときハイレベルになる。バッファ１１２は、ＮＯＲゲー
ト１１１の出力値を反転して出力する。バッファ１１２
の電源端子は、グランドラインＧＮＤ（この発明の第１
電源ライン）および電源ラインＶＤＤ（この発明の第２
電源ライン）に接続される。すなわち、バッファ１１２
は、グランドラインＧＮＤから供給された電位をローレ
ベル信号として出力し、且つ、電源ラインＶＤＤから供
給された電位をハイレベル信号として出力する。
【００２２】電圧出力部１２０は、第１〜第５のＭＯＳ
トランジスタ１２１〜１２５を備えている。ｎＭＯＳト
ランジスタ１２１（この発明の第１トランジスタ）は、
ソースおよびウェルが電源ラインＶＸＧＮＤ（この発明
の第３の電源ライン）に接続され、ドレインがワード線
ＷＬに接続され、且つ、ゲートがローデコーダ１１０の
出力端（すなわち、バッファ１１２の出力端）に接続さ
れている。ｐＭＯＳトランジスタ１２２（この発明の第
２トランジスタ）は、ソースおよびウェルが電源ライン
ＶＸ（この発明の第４の電源ライン）に接続され、且
つ、ドレインがワード線に接続されている。ｐＭＯＳト
ランジスタ１２３（この発明の第３トランジスタ）は、
ソースおよびウェルが電源ラインＶＸに接続され、ドレ
インがｐＭＯＳトランジスタ１２２のゲートに接続さ
れ、且つ、ゲートがワード線ＷＬに接続されている。ｎ
ＭＯＳトランジスタ１２４（この発明の第４トランジス
タ）は、ソースがｐＭＯＳトランジスタ１２２のゲート
に接続され、且つ、ドレインがローデコーダ１１０の出
力端に接続されている。ｐＭＯＳトランジスタ１２５
（この発明の第５トランジスタ）は、ソースおよびウェ
ルが電源ラインＶＤＤに接続され、ドレインがｎＭＯＳ
トランジスタ１２４のゲートに接続され、且つ、ゲート
がローデコーダ１１０の出力端に接続されている。
トランジスタ１２１〜１２５を備えている。ｎＭＯＳト
ランジスタ１２１（この発明の第１トランジスタ）は、
ソースおよびウェルが電源ラインＶＸＧＮＤ（この発明
の第３の電源ライン）に接続され、ドレインがワード線
ＷＬに接続され、且つ、ゲートがローデコーダ１１０の
出力端（すなわち、バッファ１１２の出力端）に接続さ
れている。ｐＭＯＳトランジスタ１２２（この発明の第
２トランジスタ）は、ソースおよびウェルが電源ライン
ＶＸ（この発明の第４の電源ライン）に接続され、且
つ、ドレインがワード線に接続されている。ｐＭＯＳト
ランジスタ１２３（この発明の第３トランジスタ）は、
ソースおよびウェルが電源ラインＶＸに接続され、ドレ
インがｐＭＯＳトランジスタ１２２のゲートに接続さ
れ、且つ、ゲートがワード線ＷＬに接続されている。ｎ
ＭＯＳトランジスタ１２４（この発明の第４トランジス
タ）は、ソースがｐＭＯＳトランジスタ１２２のゲート
に接続され、且つ、ドレインがローデコーダ１１０の出
力端に接続されている。ｐＭＯＳトランジスタ１２５
（この発明の第５トランジスタ）は、ソースおよびウェ
ルが電源ラインＶＤＤに接続され、ドレインがｎＭＯＳ
トランジスタ１２４のゲートに接続され、且つ、ゲート
がローデコーダ１１０の出力端に接続されている。
【００２３】ワード線ＷＬは、フラッシュＥＥＰＲＯＭ
の行毎に設けられ、多数個のメモリセル（図示せず）が
接続される。図１には示されていないが、実際には、フ
ラッシュＥＥＰＲＯＭのメモリセルアレイには、多数本
のワード線が設けられ、ワード線毎に図１と同様のロー
デコーダ１１０および電圧出力部１２０が設けられる。
の行毎に設けられ、多数個のメモリセル（図示せず）が
接続される。図１には示されていないが、実際には、フ
ラッシュＥＥＰＲＯＭのメモリセルアレイには、多数本
のワード線が設けられ、ワード線毎に図１と同様のロー
デコーダ１１０および電圧出力部１２０が設けられる。
【００２４】なお、電源ラインＶＤＤの供給電位は、フ
ラッシュＥＥＰＲＯＭを構成する集積回路の駆動電位が
使用される。また、グランドラインＧＮＤの電位は、接
地電位である。一方、電源ＶＸ、ＶＸＧＮＤの供給電位
は、フラッシュＥＥＰＲＯＭの動作モード（書き込みモ
ード、消去モード、読み出しモード等）に応じて変化す
る。
ラッシュＥＥＰＲＯＭを構成する集積回路の駆動電位が
使用される。また、グランドラインＧＮＤの電位は、接
地電位である。一方、電源ＶＸ、ＶＸＧＮＤの供給電位
は、フラッシュＥＥＰＲＯＭの動作モード（書き込みモ
ード、消去モード、読み出しモード等）に応じて変化す
る。
【００２５】次に、図１に示した電圧出力部１２０の動
作について、図２（Ｃ）のグラフを用いて説明する。図
２（Ｃ）は、ＶＤＤ＝２．７ボルト、ＶＸ＝５．５ボル
トのときの、図１に示された電圧出力部１２０の動作シ
ミュレーションの結果である。
作について、図２（Ｃ）のグラフを用いて説明する。図
２（Ｃ）は、ＶＤＤ＝２．７ボルト、ＶＸ＝５．５ボル
トのときの、図１に示された電圧出力部１２０の動作シ
ミュレーションの結果である。
【００２６】初期状態で、信号nADR(m) ，nADR(m+1) ，
nEN が、すべてローレベル（ＧＮＤ）であるとする。こ
のとき、ＮＯＲゲート１１１の出力はハイレベル（ＶＤ
Ｄ）であり、したがって、バッファ１１２の出力電位
（すなわちノードＮ１の電位）はローレベル（ＧＮＤ）
である。このため、ｐＭＯＳトランジスタ１２５はオン
しており、したがって、ｎＭＯＳトランジスタ１２４の
ゲート電位はハイレベル（ＶＤＤ）である。これによ
り、ｎＭＯＳトランジスタ１２４は、オンしている。し
たがって、ノードＮ２の電位は、ローレベル（ＧＮＤ）
である。ノードＮ２の電位がＧＮＤのとき、ｐＭＯＳト
ランジスタ１２２はオンしている。また、ノードＮ１が
ＧＮＤのとき、ｎＭＯＳトランジスタ１２１はオフして
いる。したがって、ワード線ＷＬの電位は、ハイレベル
（ＶＸ）である。このため、ｐＭＯＳトランジスタ１２
３はオフしている。
nEN が、すべてローレベル（ＧＮＤ）であるとする。こ
のとき、ＮＯＲゲート１１１の出力はハイレベル（ＶＤ
Ｄ）であり、したがって、バッファ１１２の出力電位
（すなわちノードＮ１の電位）はローレベル（ＧＮＤ）
である。このため、ｐＭＯＳトランジスタ１２５はオン
しており、したがって、ｎＭＯＳトランジスタ１２４の
ゲート電位はハイレベル（ＶＤＤ）である。これによ
り、ｎＭＯＳトランジスタ１２４は、オンしている。し
たがって、ノードＮ２の電位は、ローレベル（ＧＮＤ）
である。ノードＮ２の電位がＧＮＤのとき、ｐＭＯＳト
ランジスタ１２２はオンしている。また、ノードＮ１が
ＧＮＤのとき、ｎＭＯＳトランジスタ１２１はオフして
いる。したがって、ワード線ＷＬの電位は、ハイレベル
（ＶＸ）である。このため、ｐＭＯＳトランジスタ１２
３はオフしている。
【００２７】次に、信号nADR(m) ，nADR(m+1) ，nEN の
いずれか一つ以上がハイレベル（ＶＤＤ）に変化する
と、ＮＯＲゲート１１１の出力はローレベル（ＧＮＤ）
になり、したがって、バッファ１１２の出力電位（すな
わちノードＮ１の電位）は上昇する。このため、ｎＭＯ
Ｓトランジスタ１２１はターンオンする。加えて、ノー
ドＮ１の電位が上昇すると、ｐＭＯＳトランジスタ１２
５がターンオフし、したがって、ｎＭＯＳトランジスタ
１２４のゲートはハイインピーダンスになる。このと
き、このｎＭＯＳトランジスタ１２４は、オン状態を維
持する。したがって、ノードＮ１の電位がハイレベル
（ＶＤＤ）に達したとき、ノードＮ２の電位はＶＤＤ−
Ｖｔとなる（ＶｔはｎＭＯＳトランジスタ１２４のしき
い値電圧）。これにより、ｎＭＯＳトランジスタ１２４
のゲートで、セルフブースト効果が発生する。すなわ
ち、ｎＭＯＳトランジスタ１２４のソース電位が、この
トランジスタ１２４のゲート電位を、上昇させる。ｎＭ
ＯＳトランジスタ１２４の最終的なゲート電位は、この
ゲートに接続された拡散領域（すなわち、ｐＭＯＳトラ
ンジスタ１２５のドレイン拡散領域）のビルトイン電位
によって決定される。このビルトイン電位をＶｆとする
と、ｎＭＯＳトランジスタ１２４のゲート電位は、セル
フブースト効果によって、ＶＤＤ＋Ｖｆまで上昇する。
さらに、このゲート電位の上昇に伴って、ｎＭＯＳトラ
ンジスタ１２４のソース電位（すなわちノードＮ２の電
位）も、Ｖｆだけ上昇する。すなわち、ノードＮ２の電
位は、ＶＤＤ＋Ｖｆ−Ｖｔまで上昇する。ｐＭＯＳトラ
ンジスタ１２２のドレイン電流は、ノードＮ２の電位上
昇に伴って、減少する。上述したようにｎＭＯＳトラン
ジスタ１２１はオンしており、このため、ｐＭＯＳトラ
ンジスタ１２２のドレイン電流の減少に応じて、ワード
線ＷＬの電位が低下する。ワード線ＷＬの電位が所定値
まで低下すると、ｐＭＯＳトランジスタ１２３がターン
オンする。したがって、ｐＭＯＳトランジスタ１２２の
ゲート電位は、ハイレベル（ＶＸ）まで上昇し、そし
て、ｐＭＯＳトランジスタ１２２は完全にオフする。こ
れにより、ワード線ＷＬの電位は、完全にローレベル
（ＶＸＧＮＤ）になる。
いずれか一つ以上がハイレベル（ＶＤＤ）に変化する
と、ＮＯＲゲート１１１の出力はローレベル（ＧＮＤ）
になり、したがって、バッファ１１２の出力電位（すな
わちノードＮ１の電位）は上昇する。このため、ｎＭＯ
Ｓトランジスタ１２１はターンオンする。加えて、ノー
ドＮ１の電位が上昇すると、ｐＭＯＳトランジスタ１２
５がターンオフし、したがって、ｎＭＯＳトランジスタ
１２４のゲートはハイインピーダンスになる。このと
き、このｎＭＯＳトランジスタ１２４は、オン状態を維
持する。したがって、ノードＮ１の電位がハイレベル
（ＶＤＤ）に達したとき、ノードＮ２の電位はＶＤＤ−
Ｖｔとなる（ＶｔはｎＭＯＳトランジスタ１２４のしき
い値電圧）。これにより、ｎＭＯＳトランジスタ１２４
のゲートで、セルフブースト効果が発生する。すなわ
ち、ｎＭＯＳトランジスタ１２４のソース電位が、この
トランジスタ１２４のゲート電位を、上昇させる。ｎＭ
ＯＳトランジスタ１２４の最終的なゲート電位は、この
ゲートに接続された拡散領域（すなわち、ｐＭＯＳトラ
ンジスタ１２５のドレイン拡散領域）のビルトイン電位
によって決定される。このビルトイン電位をＶｆとする
と、ｎＭＯＳトランジスタ１２４のゲート電位は、セル
フブースト効果によって、ＶＤＤ＋Ｖｆまで上昇する。
さらに、このゲート電位の上昇に伴って、ｎＭＯＳトラ
ンジスタ１２４のソース電位（すなわちノードＮ２の電
位）も、Ｖｆだけ上昇する。すなわち、ノードＮ２の電
位は、ＶＤＤ＋Ｖｆ−Ｖｔまで上昇する。ｐＭＯＳトラ
ンジスタ１２２のドレイン電流は、ノードＮ２の電位上
昇に伴って、減少する。上述したようにｎＭＯＳトラン
ジスタ１２１はオンしており、このため、ｐＭＯＳトラ
ンジスタ１２２のドレイン電流の減少に応じて、ワード
線ＷＬの電位が低下する。ワード線ＷＬの電位が所定値
まで低下すると、ｐＭＯＳトランジスタ１２３がターン
オンする。したがって、ｐＭＯＳトランジスタ１２２の
ゲート電位は、ハイレベル（ＶＸ）まで上昇し、そし
て、ｐＭＯＳトランジスタ１２２は完全にオフする。こ
れにより、ワード線ＷＬの電位は、完全にローレベル
（ＶＸＧＮＤ）になる。
【００２８】この実施の形態に係る電圧出力部１２０で
は、Ｖｔ＞Ｖｆとなるように、ｎＭＯＳトランジスタ１
２４のしきい値電圧ＶｔおよびｐＭＯＳトランジスタ１
２５のドレイン側ビルトイン電位が設定される。Ｖｔ＞
Ｖｆの場合、ｎＭＯＳトランジスタ１２４のソース電位
ＶＤＤ＋Ｖｆ−Ｖｔは、このトランジスタ１２４のドレ
イン電位ＶＤＤよりも低くなる。この場合、ｐＭＯＳト
ランジスタ１２３がオンしてノードＮ２の電位が上昇す
ると、ｎＭＯＳトランジスタ１２４はターンオフする。
したがって、ノードＮ２の電位がＶＤＤより高くなって
も、ノードＮ２からノードＮ１に電流が流出することは
なく、したがって、ノードＮ２の電位は完全なハイレベ
ル（ＶＸ）まで上昇する。一方、Ｖｔ≦Ｖｆの場合、ｎ
ＭＯＳトランジスタ１２４のソース電位ＶＤＤ＋Ｖｆ−
Ｖｔは、このトランジスタ１２４のドレイン電位ＶＤＤ
と同電位またはそれ以上になる。この場合、ｐＭＯＳト
ランジスタ１２３がオンしてノードＮ２の電位が上昇し
ても、ｎＭＯＳトランジスタ１２４はターンオフしな
い。このため、ノードＮ２の電位がＶＤＤより高くなる
と、ノードＮ２からノードＮ１に電流が流出し、したが
って、ノードＮ２の電位は完全なハイレベル（ＶＸ）ま
で上昇しない。この場合、ｐＭＯＳトランジスタ１２２
は完全にはオフしないので、ワード線ＷＬの電位は完全
なローレベル（ＶＸＧＮＤ）に達しない。
は、Ｖｔ＞Ｖｆとなるように、ｎＭＯＳトランジスタ１
２４のしきい値電圧ＶｔおよびｐＭＯＳトランジスタ１
２５のドレイン側ビルトイン電位が設定される。Ｖｔ＞
Ｖｆの場合、ｎＭＯＳトランジスタ１２４のソース電位
ＶＤＤ＋Ｖｆ−Ｖｔは、このトランジスタ１２４のドレ
イン電位ＶＤＤよりも低くなる。この場合、ｐＭＯＳト
ランジスタ１２３がオンしてノードＮ２の電位が上昇す
ると、ｎＭＯＳトランジスタ１２４はターンオフする。
したがって、ノードＮ２の電位がＶＤＤより高くなって
も、ノードＮ２からノードＮ１に電流が流出することは
なく、したがって、ノードＮ２の電位は完全なハイレベ
ル（ＶＸ）まで上昇する。一方、Ｖｔ≦Ｖｆの場合、ｎ
ＭＯＳトランジスタ１２４のソース電位ＶＤＤ＋Ｖｆ−
Ｖｔは、このトランジスタ１２４のドレイン電位ＶＤＤ
と同電位またはそれ以上になる。この場合、ｐＭＯＳト
ランジスタ１２３がオンしてノードＮ２の電位が上昇し
ても、ｎＭＯＳトランジスタ１２４はターンオフしな
い。このため、ノードＮ２の電位がＶＤＤより高くなる
と、ノードＮ２からノードＮ１に電流が流出し、したが
って、ノードＮ２の電位は完全なハイレベル（ＶＸ）ま
で上昇しない。この場合、ｐＭＯＳトランジスタ１２２
は完全にはオフしないので、ワード線ＷＬの電位は完全
なローレベル（ＶＸＧＮＤ）に達しない。
【００２９】その後、信号nADR(m) ，nADR(m+1) ，nEN
が、すべてローレベル（ＧＮＤ）の状態に戻ったとす
る。このとき、ＮＯＲゲート１１１の出力はハイレベル
（ＶＤＤ）になり、したがって、バッファ１１２の出力
電位（すなわちノードＮ１の電位）はローレベル（ＧＮ
Ｄ）になる。このため、ｐＭＯＳトランジスタ１２１は
ターンオフする。また、ｐＭＯＳトランジスタ１２５は
ターンオンし、したがって、ｎＭＯＳトランジスタ１２
４はターンオンする。これにより、ノードＮ２の蓄積電
荷が、ｎＭＯＳトランジスタ１２４と、バッファ１１２
のｎＭＯＳトランジスタ（図示せず）を介して、グラン
ドラインＧＮＤに放出される。したがって、ノードＮ２
の電位は減少する。このため、ｎＭＯＳトランジスタ１
２２はターンオンする。これにより、ワード線ＷＬの電
位は、上昇する。ワード線ＷＬの電位が上昇すると、ｐ
ＭＯＳトランジスタ１２３を流れる電流が減少し、した
がって、ノードＮ２の電位はさらに減少する。ｐＭＯＳ
トランジスタ１２３がターンオフすると、ノードＮ２の
電位はローレベル（ＧＮＤ）になり、したがって、ｐＭ
ＯＳトランジスタ１２２は完全にオンする。これによ
り、ワード線ＷＬの電位は、完全なハイレベル（ＶＸ）
になる。
が、すべてローレベル（ＧＮＤ）の状態に戻ったとす
る。このとき、ＮＯＲゲート１１１の出力はハイレベル
（ＶＤＤ）になり、したがって、バッファ１１２の出力
電位（すなわちノードＮ１の電位）はローレベル（ＧＮ
Ｄ）になる。このため、ｐＭＯＳトランジスタ１２１は
ターンオフする。また、ｐＭＯＳトランジスタ１２５は
ターンオンし、したがって、ｎＭＯＳトランジスタ１２
４はターンオンする。これにより、ノードＮ２の蓄積電
荷が、ｎＭＯＳトランジスタ１２４と、バッファ１１２
のｎＭＯＳトランジスタ（図示せず）を介して、グラン
ドラインＧＮＤに放出される。したがって、ノードＮ２
の電位は減少する。このため、ｎＭＯＳトランジスタ１
２２はターンオンする。これにより、ワード線ＷＬの電
位は、上昇する。ワード線ＷＬの電位が上昇すると、ｐ
ＭＯＳトランジスタ１２３を流れる電流が減少し、した
がって、ノードＮ２の電位はさらに減少する。ｐＭＯＳ
トランジスタ１２３がターンオフすると、ノードＮ２の
電位はローレベル（ＧＮＤ）になり、したがって、ｐＭ
ＯＳトランジスタ１２２は完全にオンする。これによ
り、ワード線ＷＬの電位は、完全なハイレベル（ＶＸ）
になる。
【００３０】以上の説明から解るように、ｐＭＯＳトラ
ンジスタ１２５は、ｎＭＯＳトランジスタ１２４のゲー
トのハイレベル／高インピーダンスの切り換えに使用さ
れるだけである。したがって、ｐＭＯＳトランジスタ１
２５としては、高耐圧トランジスタを使用する必要はな
い。すなわち、ｐＭＯＳトランジスタ１２５の専有面積
は、ｎＭＯＳトランジスタ９２１（図９参照）の専有面
積と比較して、非常に小さくてよい。したがって、電圧
出力部１２０の回路規模は、従来の電圧トランスレータ
回路９２０の回路規模と比較して、小さくすることがで
きる。
ンジスタ１２５は、ｎＭＯＳトランジスタ１２４のゲー
トのハイレベル／高インピーダンスの切り換えに使用さ
れるだけである。したがって、ｐＭＯＳトランジスタ１
２５としては、高耐圧トランジスタを使用する必要はな
い。すなわち、ｐＭＯＳトランジスタ１２５の専有面積
は、ｎＭＯＳトランジスタ９２１（図９参照）の専有面
積と比較して、非常に小さくてよい。したがって、電圧
出力部１２０の回路規模は、従来の電圧トランスレータ
回路９２０の回路規模と比較して、小さくすることがで
きる。
【００３１】図２（Ａ）は、従来の電圧トランスレータ
回路８２０（図８参照）の動作例であり、また、図２
（Ｂ）は、従来の電圧トランスレータ回路９２０（図９
参照）の動作例である。図２（Ａ）、（Ｂ）ともに、Ｖ
ＤＤ＝２．７ボルト且つＶＸ＝５．５ボルトのときのシ
ミュレーション結果である。
回路８２０（図８参照）の動作例であり、また、図２
（Ｂ）は、従来の電圧トランスレータ回路９２０（図９
参照）の動作例である。図２（Ａ）、（Ｂ）ともに、Ｖ
ＤＤ＝２．７ボルト且つＶＸ＝５．５ボルトのときのシ
ミュレーション結果である。
【００３２】図２（Ａ）、（Ｃ）の比較から解るよう
に、この実施の形態に係る電圧出力部１２０は、従来の
電圧トランスレータ回路８２０と比較して、ノードＮ２
の電位の立ち上がりが速く、このため、ワード線電位の
立ち下がりが速い（図２の符号矢印α参照）。また、図
２（Ｂ）、（Ｃ）の比較から解るように、この実施の形
態に係る電圧出力部１２０は、従来の電圧トランスレー
タ回路９２０と比較して、ほぼ同等の立ち下がり速度お
よび立ち上がり速度を有している。すなわち、ＶＤＤ＝
２．７ボルト且つＶＸ＝５．５ボルトのとき、電圧出力
部１２０の立ち下がり速度は、電圧トランスレータ回路
８２０より速く、電圧トランスレータ回路９２０と同程
度である。
に、この実施の形態に係る電圧出力部１２０は、従来の
電圧トランスレータ回路８２０と比較して、ノードＮ２
の電位の立ち上がりが速く、このため、ワード線電位の
立ち下がりが速い（図２の符号矢印α参照）。また、図
２（Ｂ）、（Ｃ）の比較から解るように、この実施の形
態に係る電圧出力部１２０は、従来の電圧トランスレー
タ回路９２０と比較して、ほぼ同等の立ち下がり速度お
よび立ち上がり速度を有している。すなわち、ＶＤＤ＝
２．７ボルト且つＶＸ＝５．５ボルトのとき、電圧出力
部１２０の立ち下がり速度は、電圧トランスレータ回路
８２０より速く、電圧トランスレータ回路９２０と同程
度である。
【００３３】図３は、ＶＤＤ＝２．７ボルト且つＶＸ＝
２．７ボルトのときの動作グラフである。図３におい
て、（Ａ）は電圧トランスレータ回路８２０、（Ｂ）は
電圧トランスレータ回路９２０、（Ｃ）は電圧出力部１
２０のシミュレーション結果を示している。
２．７ボルトのときの動作グラフである。図３におい
て、（Ａ）は電圧トランスレータ回路８２０、（Ｂ）は
電圧トランスレータ回路９２０、（Ｃ）は電圧出力部１
２０のシミュレーション結果を示している。
【００３４】図３から解るように、電圧ＶＸが低いと
き、各電圧トランスレータ回路８２０，９２０，１２０
の立ち下がり速度は、ほぼ同程度である。但し、ノード
Ｎ２の立ち上がり速度が、相違する（図３の矢印α参
照）。すなわち、ノードＮ２の立ち上がり速度は、電圧
出力部１２０が非常に速いのに対して、電圧トランスレ
ータ回路８２０は遅く、電圧トランスレータ回路９２０
はさらに遅い。電圧出力部１２０は、ノードＮ２の立ち
上がりが高速であるため、ｎＭＯＳトランジスタ１２１
のターンオンからｐＭＯＳトランジスタ１２２のターン
オフまでの時間が短くなる。したがって、これらのＭＯ
Ｓトランジスタ１２１，１２２に流れる貫通電流は小さ
い。これに対して、電圧トランスレータ回路８２０，９
２０は、ＭＯＳトランジスタ８２１，８２２が両方とも
オンしている時間が長いので、貫通電流が大きい。
き、各電圧トランスレータ回路８２０，９２０，１２０
の立ち下がり速度は、ほぼ同程度である。但し、ノード
Ｎ２の立ち上がり速度が、相違する（図３の矢印α参
照）。すなわち、ノードＮ２の立ち上がり速度は、電圧
出力部１２０が非常に速いのに対して、電圧トランスレ
ータ回路８２０は遅く、電圧トランスレータ回路９２０
はさらに遅い。電圧出力部１２０は、ノードＮ２の立ち
上がりが高速であるため、ｎＭＯＳトランジスタ１２１
のターンオンからｐＭＯＳトランジスタ１２２のターン
オフまでの時間が短くなる。したがって、これらのＭＯ
Ｓトランジスタ１２１，１２２に流れる貫通電流は小さ
い。これに対して、電圧トランスレータ回路８２０，９
２０は、ＭＯＳトランジスタ８２１，８２２が両方とも
オンしている時間が長いので、貫通電流が大きい。
【００３５】電圧トランスレータ回路におけるノードＮ
２の立ち上がりは、電源ラインＶＸの電圧が低くなるほ
ど、遅くなる。図４は、ＶＤＤ＝２．２ボルト且つＶＸ
＝２．２ボルトのときの動作グラフであり、（Ａ）は電
圧トランスレータ回路８２０、（Ｂ）は電圧トランスレ
ータ回路９２０、（Ｃ）は電圧出力部１２０に対応して
いる。
２の立ち上がりは、電源ラインＶＸの電圧が低くなるほ
ど、遅くなる。図４は、ＶＤＤ＝２．２ボルト且つＶＸ
＝２．２ボルトのときの動作グラフであり、（Ａ）は電
圧トランスレータ回路８２０、（Ｂ）は電圧トランスレ
ータ回路９２０、（Ｃ）は電圧出力部１２０に対応して
いる。
【００３６】図３と図４との比較から解るように、電圧
トランスレータ回路８２０，９２０，１２０のワード線
ＷＬの立ち下がり速度は、電圧ＶＸが小さくなっても、
それほど変化しない。これに対して、ノードＮ２の立ち
上がり速度は、電圧トランスレータ回路８２０，９２０
では電圧ＶＸが低くなると、遅くなる。一方、電圧出力
部１２０では、電圧ＶＸが低いときでも、ノードＮ２の
立ち上がりはあまり遅くならない。
トランスレータ回路８２０，９２０，１２０のワード線
ＷＬの立ち下がり速度は、電圧ＶＸが小さくなっても、
それほど変化しない。これに対して、ノードＮ２の立ち
上がり速度は、電圧トランスレータ回路８２０，９２０
では電圧ＶＸが低くなると、遅くなる。一方、電圧出力
部１２０では、電圧ＶＸが低いときでも、ノードＮ２の
立ち上がりはあまり遅くならない。
【００３７】図５および図６は、電圧トランスレータ回
路の貫通電流の大きさの経時変化を示すシミュレーショ
ン結果である。これらの図５、図６において、（Ａ）は
電圧トランスレータ回路８２０、（Ｂ）は電圧トランス
レータ回路９２０、（Ｃ）は電圧出力部１２０に対応し
ている。図５および図６において、矢印αはワード線Ｗ
Ｌの電位の立ち下がり（ノードＮ２の立ち上がり）に対
応し、矢印βはワード線ＷＬの電位の立ち上がり（ノー
ドＮ２の立ち下がり）に対応している。また、図５はＶ
ＤＤ＝３．３ボルト且つＶＸ＝３．３ボルトのときの動
作グラフであり、図６はＶＤＤ＝２．２ボルト且つＶＸ
＝２．２ボルトのときの動作グラフであ図５、図６から
解るように、この実施の形態に係る電圧出力部１２０
は、従来の電圧トランスレータ回路８２０，９２０と比
較して、ワード線ＷＬの電位が立ち下がる際の貫通電流
が非常に小さい。特に、電圧ＶＸが低いほど、この実施
の形態に係る電圧出力部１２０の貫通電流値と、従来の
電圧トランスレータ回路８２０，９２０の貫通電流値と
の差は、大きくなる。
路の貫通電流の大きさの経時変化を示すシミュレーショ
ン結果である。これらの図５、図６において、（Ａ）は
電圧トランスレータ回路８２０、（Ｂ）は電圧トランス
レータ回路９２０、（Ｃ）は電圧出力部１２０に対応し
ている。図５および図６において、矢印αはワード線Ｗ
Ｌの電位の立ち下がり（ノードＮ２の立ち上がり）に対
応し、矢印βはワード線ＷＬの電位の立ち上がり（ノー
ドＮ２の立ち下がり）に対応している。また、図５はＶ
ＤＤ＝３．３ボルト且つＶＸ＝３．３ボルトのときの動
作グラフであり、図６はＶＤＤ＝２．２ボルト且つＶＸ
＝２．２ボルトのときの動作グラフであ図５、図６から
解るように、この実施の形態に係る電圧出力部１２０
は、従来の電圧トランスレータ回路８２０，９２０と比
較して、ワード線ＷＬの電位が立ち下がる際の貫通電流
が非常に小さい。特に、電圧ＶＸが低いほど、この実施
の形態に係る電圧出力部１２０の貫通電流値と、従来の
電圧トランスレータ回路８２０，９２０の貫通電流値と
の差は、大きくなる。
【００３８】以上説明したように、この実施の形態に係
る電圧出力部１２０は、回路規模が小さく、高速動作が
可能であり、且つ、電圧ＶＸが低いときの消費電力が少
ない。
る電圧出力部１２０は、回路規模が小さく、高速動作が
可能であり、且つ、電圧ＶＸが低いときの消費電力が少
ない。
【００３９】第２の実施の形態
次に、この発明の第２の実施の形態に係る電圧トランス
レータ回路について、フラッシュＥＥＰＲＯＭに使用さ
れる場合を例に採って説明する。
レータ回路について、フラッシュＥＥＰＲＯＭに使用さ
れる場合を例に採って説明する。
【００４０】図７は、この実施の形態に係るフラッシュ
ＥＥＰＲＯＭの要部構成を示す回路図である。図７にお
いて、図１と同じ符号を付した構成要素は、それぞれ図
１の場合と同じものである。
ＥＥＰＲＯＭの要部構成を示す回路図である。図７にお
いて、図１と同じ符号を付した構成要素は、それぞれ図
１の場合と同じものである。
【００４１】図７に示したように、この実施の形態に係
る電圧トランスレータ回路７２０は、ｎＭＯＳトランジ
スタ７２１を備えている点で、第１の実施の形態に係る
電圧出力部１２０と異なる。
る電圧トランスレータ回路７２０は、ｎＭＯＳトランジ
スタ７２１を備えている点で、第１の実施の形態に係る
電圧出力部１２０と異なる。
【００４２】ｎＭＯＳトランジスタ７２１において、ソ
ースはグランドラインＧＮＤ（この発明の第１電源ライ
ン）に接続され、ドレインはｐＭＯＳトランジスタ１２
２のゲートに接続され、且つ、ゲートはＮＯＲゲート１
１１の出力端に接続される。このため、ｎＭＯＳトラン
ジスタ７２１のゲートには、ローデコーダ１１０の出力
（すなわちバッファ１１２の出力）の反転値が印加され
る。ｎＭＯＳトランジスタ７２１のドレインには高電圧
ＶＸが印加され、したがって、ｎＭＯＳトランジスタ７
２１としては高耐圧トランジスタが使用される。
ースはグランドラインＧＮＤ（この発明の第１電源ライ
ン）に接続され、ドレインはｐＭＯＳトランジスタ１２
２のゲートに接続され、且つ、ゲートはＮＯＲゲート１
１１の出力端に接続される。このため、ｎＭＯＳトラン
ジスタ７２１のゲートには、ローデコーダ１１０の出力
（すなわちバッファ１１２の出力）の反転値が印加され
る。ｎＭＯＳトランジスタ７２１のドレインには高電圧
ＶＸが印加され、したがって、ｎＭＯＳトランジスタ７
２１としては高耐圧トランジスタが使用される。
【００４３】次に、図７に示した電圧トランスレータ回
路７２０の動作について説明する。電圧トランスレータ
回路７２０における、ノードＮ１、ノードＮ２およびワ
ード線ＷＬの電位変化は、第１の実施の形態に係る電圧
出力部１２０の場合（図２（Ｃ）等参照）とほぼ同じで
ある。
路７２０の動作について説明する。電圧トランスレータ
回路７２０における、ノードＮ１、ノードＮ２およびワ
ード線ＷＬの電位変化は、第１の実施の形態に係る電圧
出力部１２０の場合（図２（Ｃ）等参照）とほぼ同じで
ある。
【００４４】初期状態で、信号nADR(m) ，nADR(m+1) ，
nEN が、すべてローレベル（ＧＮＤ）であるとする。こ
のとき、バッファ１１２の出力はローレベルである。し
たがって、第１の実施の形態と同様、ｎＭＯＳトランジ
スタ１２４はオンしており、ｎＭＯＳトランジスタ１２
１はオフしており、ｐＭＯＳトランジスタ１２２はオン
しており、且つ、ｐＭＯＳトランジスタ１２３はオフし
ている。ワード線ＷＬの電位は、ハイレベル（ＶＸ）で
ある。このとき、ＮＯＲゲート１１１の出力はハイレベ
ルであり、したがって、ｎＭＯＳトランジスタ７２１は
オンしている。しかし、ノードＮ２の電位はローレベル
（ＧＮＤ）であるため、ｎＭＯＳトランジスタ７２１
は、電圧トランスレータ回路７２０全体の動作に影響し
ない。
nEN が、すべてローレベル（ＧＮＤ）であるとする。こ
のとき、バッファ１１２の出力はローレベルである。し
たがって、第１の実施の形態と同様、ｎＭＯＳトランジ
スタ１２４はオンしており、ｎＭＯＳトランジスタ１２
１はオフしており、ｐＭＯＳトランジスタ１２２はオン
しており、且つ、ｐＭＯＳトランジスタ１２３はオフし
ている。ワード線ＷＬの電位は、ハイレベル（ＶＸ）で
ある。このとき、ＮＯＲゲート１１１の出力はハイレベ
ルであり、したがって、ｎＭＯＳトランジスタ７２１は
オンしている。しかし、ノードＮ２の電位はローレベル
（ＧＮＤ）であるため、ｎＭＯＳトランジスタ７２１
は、電圧トランスレータ回路７２０全体の動作に影響し
ない。
【００４５】次に、信号nADR(m) ，nADR(m+1) ，nEN の
いずれか一つ以上がハイレベル（ＶＤＤ）に変化する
と、第１の実施の形態の場合と同様にして、ワード線Ｗ
Ｌの電位がローレベル（ＶＸＧＮＤ）になる。このと
き、ＮＯＲゲート１１１の出力はローレベル（ＧＮＤ）
であり、したがって、ｎＭＯＳトランジスタ７２１はオ
フする。このため、ｎＭＯＳトランジスタ７２１は、電
圧トランスレータ回路７２０全体の動作に影響しない。
いずれか一つ以上がハイレベル（ＶＤＤ）に変化する
と、第１の実施の形態の場合と同様にして、ワード線Ｗ
Ｌの電位がローレベル（ＶＸＧＮＤ）になる。このと
き、ＮＯＲゲート１１１の出力はローレベル（ＧＮＤ）
であり、したがって、ｎＭＯＳトランジスタ７２１はオ
フする。このため、ｎＭＯＳトランジスタ７２１は、電
圧トランスレータ回路７２０全体の動作に影響しない。
【００４６】その後、信号nADR(m) ，nADR(m+1) ，nEN
が、すべてローレベル（ＧＮＤ）の状態に戻ったとす
る。このとき、第１の実施の形態と同様にして、ｎＭＯ
Ｓトランジスタ１２４はターンオンする。また、このと
き、ｎＭＯＳトランジスタ７２１もターンオンする。し
たがって、この実施の形態では、ノードＮ２の蓄積電荷
は、ｎＭＯＳトランジスタ１２４およびバッファ１１２
を介してグランドラインＧＮＤに流出するとともに、ｎ
ＭＯＳトランジスタ７２１を介してグランドラインＧＮ
Ｄに流出する。その後、第１の実施の形態の場合と同様
にして、ワード線ＷＬの電位は、完全なハイレベル（Ｖ
Ｘ）になる。
が、すべてローレベル（ＧＮＤ）の状態に戻ったとす
る。このとき、第１の実施の形態と同様にして、ｎＭＯ
Ｓトランジスタ１２４はターンオンする。また、このと
き、ｎＭＯＳトランジスタ７２１もターンオンする。し
たがって、この実施の形態では、ノードＮ２の蓄積電荷
は、ｎＭＯＳトランジスタ１２４およびバッファ１１２
を介してグランドラインＧＮＤに流出するとともに、ｎ
ＭＯＳトランジスタ７２１を介してグランドラインＧＮ
Ｄに流出する。その後、第１の実施の形態の場合と同様
にして、ワード線ＷＬの電位は、完全なハイレベル（Ｖ
Ｘ）になる。
【００４７】このように、この実施の形態では、高耐圧
のｎＭＯＳトランジスタ７２１が、ノードＮ２からグラ
ンドラインＧＮＤへの電荷の放出を補助する。
のｎＭＯＳトランジスタ７２１が、ノードＮ２からグラ
ンドラインＧＮＤへの電荷の放出を補助する。
【００４８】このため、この実施の形態では、バッファ
１１２内のｎＭＯＳトランジスタ（図示せず）のサイズ
を、小さくすることができる。すなわち、この実施の形
態によれば、低耐圧ＭＯＳトランジスタの回路面積を、
小さくすることができる。
１１２内のｎＭＯＳトランジスタ（図示せず）のサイズ
を、小さくすることができる。すなわち、この実施の形
態によれば、低耐圧ＭＯＳトランジスタの回路面積を、
小さくすることができる。
【００４９】加えて、ｎＭＯＳトランジスタ１２４の占
有面積とｎＭＯＳトランジスタ７２１の占有面積との和
は、第１の実施の形態におけるｎＭＯＳトランジスタ１
２４の占有面積と同程度でよい。
有面積とｎＭＯＳトランジスタ７２１の占有面積との和
は、第１の実施の形態におけるｎＭＯＳトランジスタ１
２４の占有面積と同程度でよい。
【００５０】このように、この実施の形態によれば、上
述の第１の実施の形態と比較して、高耐圧ＭＯＳトラン
ジスタの回路面積を増大させることなく、非高耐圧トラ
ンジスタの回路面積を減少させることができる。すなわ
ち、この実施の形態によれば、電圧トランスレータ回路
の回路規模を、第１の実施の形態の場合よりもさらに小
さくすることができる。
述の第１の実施の形態と比較して、高耐圧ＭＯＳトラン
ジスタの回路面積を増大させることなく、非高耐圧トラ
ンジスタの回路面積を減少させることができる。すなわ
ち、この実施の形態によれば、電圧トランスレータ回路
の回路規模を、第１の実施の形態の場合よりもさらに小
さくすることができる。
【００５１】加えて、この実施の形態に係る電圧トラン
スレータ回路７２０は、第１の実施の形態に係る電圧出
力部１２０と同様の、高速動作と低消費電力とを実現す
ることができる。
スレータ回路７２０は、第１の実施の形態に係る電圧出
力部１２０と同様の、高速動作と低消費電力とを実現す
ることができる。
【００５２】
【発明の効果】以上詳細に説明したように、この発明に
よれば、高速で動作し、回路面積が小さく、且つ、消費
電力が小さい電圧トランスレータ回路を提供することが
できる。
よれば、高速で動作し、回路面積が小さく、且つ、消費
電力が小さい電圧トランスレータ回路を提供することが
できる。
【図１】第１の実施の形態に係る電圧トランスレータ回
路の回路図である。
路の回路図である。
【図２】（Ａ）、（Ｂ）は従来の電圧トランスレータ回
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
【図３】（Ａ）、（Ｂ）は従来の電圧トランスレータ回
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
【図４】（Ａ）、（Ｂ）は従来の電圧トランスレータ回
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
【図５】（Ａ）、（Ｂ）は従来の電圧トランスレータ回
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
【図６】（Ａ）、（Ｂ）は従来の電圧トランスレータ回
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
路の動作説明図、（Ｃ）は第１の実施の形態に係る電圧
トランスレータ回路の回路の動作説明図である。
【図７】第２の実施の形態に係る電圧トランスレータ回
路の回路図である。
路の回路図である。
【図８】従来の電圧トランスレータ回路の回路図であ
る。
る。
【図９】従来の電圧トランスレータ回路の回路図であ
る。
る。
１１０ ローデコーダ
１１１ ＮＯＲゲート
１１２ バッファ
１２０ 電圧出力部
１２１，１２４ ｎＭＯＳトランジスタ
１２２，１２３，１２５ ｐＭＯＳトランジスタ
Claims (3)
- 【請求項１】 第１電源ラインから供給される第１電位
または第２電源ラインから供給される前記第１電位より
も高い第２電位に基づく論理信号を論理出力ノードから
出力する論理回路部と、 第３電源ラインから供給される前記第１電位と等しい第
３電位または第４電源ラインから供給される前記第２電
位以上の第４電位に基づくワード線電位を電圧出力ノー
ドから出力し、第１、第２、第３、第４および第５トラ
ンジスタを具備する電圧出力部と、 を有する電圧トランスレータ回路であって、 前記第１トランジスタが、ソースが前記第３電源ライン
に接続され、ドレインが前記電圧出力ノードに接続さ
れ、且つ、ゲートが前記論理出力ノードに接続された第
１導電型のトランジスタであり、 前記第２トランジスタが、ソースが前記第４電源ライン
に接続され、且つ、ドレインが前記電圧出力ノードに接
続された第２導電型のトランジスタであり、 前記第３トランジスタが、ソースが前記第４電源ライン
に接続され、ドレインが前記第２トランジスタのゲート
に接続され、且つ、ゲートが前記電圧出力ノードに接続
された第２導電型のトランジスタであり、 前記第４トランジスタが、ソースが前記第２トランジス
タのゲートに接続され、且つ、ドレインが前記論理出力
ノードに接続された第１導電型のトランジスタであり、 前記第５トランジスタが、ソースが前記第２電源ライン
に接続され、ドレインが前記第４トランジスタのゲート
に接続され、且つ、ゲートが前記論理出力ノードに接続
された、第２導電型のトランジスタである、 ことを特徴とする電圧トランスレータ回路。 - 【請求項２】 前記電圧出力部が、ソースが前記第１電
源ラインに接続され、ドレインが前記第２トランジスタ
のゲートに接続され、且つ、ゲートが前記論理信号の反
転値を入力する第１導電型の第６トランジスタをさらに
備えることを特徴とする請求項１に記載の電圧トランス
レータ回路。 - 【請求項３】 前記論理回路部が、半導体メモリのロー
デコーダであり、且つ、前記電圧出力ノードが前記半導
体メモリのワード線に接続されていることを特徴とする
請求項１または２に記載の電圧トランスレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286903A JP3466593B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ回路 |
| US10/080,405 US7317334B2 (en) | 2001-09-20 | 2002-02-25 | Voltage translator circuit and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286903A JP3466593B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003101401A JP2003101401A (ja) | 2003-04-04 |
| JP3466593B2 true JP3466593B2 (ja) | 2003-11-10 |
Family
ID=19109798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286903A Expired - Fee Related JP3466593B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7317334B2 (ja) |
| JP (1) | JP3466593B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3862687B2 (ja) * | 2003-09-09 | 2006-12-27 | 沖電気工業株式会社 | レベルシフタ回路 |
| GB2429315B (en) * | 2004-05-12 | 2008-03-19 | Spansion Llc | Semiconductor device and its control method |
| KR100725993B1 (ko) * | 2005-12-28 | 2007-06-08 | 삼성전자주식회사 | 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 |
| CN107481748B (zh) * | 2016-06-07 | 2020-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种字线电压生成电路、半导体器件及电子装置 |
| US10707872B1 (en) * | 2019-03-20 | 2020-07-07 | Semiconductor Components Industries, Llc | Digital buffer circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931670A (en) * | 1988-12-14 | 1990-06-05 | American Telephone And Telegraph Company | TTL and CMOS logic compatible GAAS logic family |
| US5764077A (en) * | 1996-02-05 | 1998-06-09 | Texas Instruments Incorporated | 5 volt tolerant I/O buffer circuit |
| IT1285894B1 (it) * | 1996-09-13 | 1998-06-24 | Texas Instruments Italia Spa | Circuito di pilotaggio di riga per memorie flash eeprom a bassa tensione. |
-
2001
- 2001-09-20 JP JP2001286903A patent/JP3466593B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-25 US US10/080,405 patent/US7317334B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7317334B2 (en) | 2008-01-08 |
| JP2003101401A (ja) | 2003-04-04 |
| US20030071656A1 (en) | 2003-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5073726A (en) | Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit | |
| US7389478B2 (en) | System and method for designing a low leakage monotonic CMOS logic circuit | |
| JP2009505588A (ja) | 漏れ電流を減少した集積回路 | |
| US20070188194A1 (en) | Level shifter circuit and method thereof | |
| EP0945985B1 (en) | Semiconductor device comprising a level shifting circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| JPH0450770B2 (ja) | ||
| KR100464113B1 (ko) | 반도체 회로 | |
| JPH0666674B2 (ja) | 半導体集積回路の出力回路 | |
| US9054700B2 (en) | Apparatus and methods of driving signal for reducing the leakage current | |
| JP7114268B2 (ja) | 半導体装置 | |
| JP3466593B2 (ja) | 電圧トランスレータ回路 | |
| JP3176339B2 (ja) | レベルシフト回路及びこれを備える不揮発性メモリ | |
| US20060044024A1 (en) | Output circuit | |
| JP3567160B2 (ja) | 半導体集積回路 | |
| KR0136894B1 (ko) | 반도체 메모리 장치의 버퍼 회로 | |
| JP3255159B2 (ja) | 半導体集積回路 | |
| US5757713A (en) | Adjustable write voltage circuit for SRAMS | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| KR100210734B1 (ko) | 논리 및 레벨 변환 회로 및 반도체 장치 | |
| JPH09213074A (ja) | 半導体集積回路 | |
| JP2635915B2 (ja) | 出力バッファ回路 | |
| US7372308B2 (en) | High-voltage generation circuits and nonvolatile semiconductor memory device with improved high-voltage efficiency and methods of operating | |
| KR100245095B1 (ko) | 반도체 메모리의 출력버퍼 | |
| JP3841573B2 (ja) | トランジスタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030819 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3466593 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130829 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |