KR100725993B1 - 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 - Google Patents

누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치 Download PDF

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Abstract

누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치의 로우 디코더 회로는, 어드레스 디코딩부 및 선택 신호 발생부를 구비한다. 어드레스 디코딩부는 소정의 어드레스 신호를 디코딩하여, 인에이블 신호를 활성화하고, 선택 신호 발생부는 상기 인에이블 신호가 활성 상태일 때 승압 전압 노드와 출력 노드 사이를 전기적으로 연결하여 블록 선택 신호를 활성화하고, 상기 인에이블 신호가 비활성 상태일 때 상기 승압 전압 노드와 상기 출력 노드 간 경로를 전기적으로 차단하고 상기 승압 전압 노드와 접지 전압 노드 간 경로를 전기적으로 차단한다. 상기 블록 선택 신호 발생부는, 피드백 회로, 스위치 및 직류 경로 차단부를 구비한다. 피드백 회로는, 상기 출력 노드에 전기적으로 연결되어, 상기 블록 선택 신호의 전압 레벨에 따라 가변되는 출력 전압을 발생한다. 상기 스위치는 상기 피드백 회로의 출력 전압을 상기 출력 노드로 전달한다. 상기 직류 경로 차단부는 상기 인에이블 신호가 활성화 상태일 때는 상기 스위치를 턴온하고, 상기 인에이블 신호가 비활성화 상태일 때는 상기 스위치를 턴오프시킨다. 본 발명에 따르면, 반도체 메모리 장치에 공급되는 전원 전압의 레벨이 비교적 낮은 경우에도, 디코더 회로에서의 직류 경로가 차단되어 누설 전류가 발생하지 않는다.

Description

누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는 반도체 메모리 장치{Row decoder for preventing leakage current and semiconductor memory device having the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 구성을 개략적으로 나타내는 블록도이다.

도 2는 도 1에 도시된 하나의 메모리 블록의 구성을 좀 더 상세하게 나타내는 회로도이다.

도 3은 도 1에 도시된 제1 선택 신호 발생부의 일 구현예를 나타내는 회로도이다.

도 4는 도 1에 도시된 제1 내지 제n 선택 신호 발생부의 일 구현예를 나타내는 회로도이다.

도 5는 종래 기술에 따른 로우 디코더의 일 예를 나타내는 회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 낮은 전원 전압에서도 누설 전류를 방지하는 비휘발성 메모리 장치의 로우 디코더 회로에 관한 것이다.

플래시(flash) EEPROM (electrically erasable programmable read only memory)등과 같은 비휘발성 반도체 메모리 장치는, 휴대용 전자 시스템의 데이터 저장 장치로서 널리 사용되고 있다. 다양한 종류의 비휘발성 반도체 메모리 장치들 중에서, 낸드 셀 타입의 메모리 셀을 갖는 낸드 플래시 반도체 메모리 장치와 노아 셀 타입의 메모리 셀을 갖는 노아 플래시 반도체 메모리 장치가 많이 사용된다.

플래시 메모리 장치의 로우 디코더나 고전압용 스위치는 공급되는 전원 전압이 낮을 때 직류 경로(DC path)가 존재하여 전력 소모가 큰 단점이 있다. 플래시 메모리 장치의 경우, 공급되는 전원 전압보다 더 높은 승압 전압을 내부적으로 사용한다. 로우 디코더 회로 역시 승압 전압을 필요로 하는 회로이다. 따라서, 승압 전압 노드로부터 직류 경로가 형성되면, 전력 소모가 커진다.

도 5는 종래 기술에 따른 로우 디코더(500)의 일 예를 나타내는 회로도이다.

이를 참조하면, 인에이블 신호(EN)가 하이레벨('1')로 활성화되면, 고전압 피모스 트랜지스터(541)의 게이트(511)의 전압이 접지 전압 레벨이 되어, 고전압 피모스 트랜지스터(541)는 턴온된다. 그러면, 출력 신호(OUT)를 피드백받는 엔모스 디플리션 트랜지스터(531)에 의해 노드(512)의 전압이 점점 올라가고, 이에 따라 출력 신호(OUT)의 전압은 승압 전압(VPP)레벨까지 올라간다.

반면, 인에이블 신호(EN)가 비활성화되면, 인버터(551)의 출력 노드인 제1 노드(511)의 전압은 전원 전압(VCC) 레벨이 되고, 인버터의(552)의 출력 전압은 접 지 전압 레벨(0V)이 된다. 따라서, 엔모스 트랜지스터(521)과 엔모스 디플리션 트랜지스터(532)가 턴온되어, 출력 노드(513)로부터 인버터(552)의 접지 전압 노드까지 전기적 경로가 형성되어 출력 신호(OUT)의 전압 레벨은 0V까지 낮아진다.

전원 전압(VCC)은 약 1.6 V인 것으로 가정한다. 엔모스 디플리션 트랜지스터(531)의 문턱 전압(threshold voltage)이 약 -2.5V 인 것으로 가정하면, 노드(512)의 전압이 약 2.5가 된다. 따라서, 피모스 트랜지스터(541)의 소오스와 게이트간 전압차가 발생하여, 피모스 트랜지스터(541)가 턴온된다. 피모스 트랜지스터(541)가 턴온되면, 도 5에 도시된 바와 같이, 승압 전압(VPP)노드와 접지 전압 노드 사이에 직류 경로(DC path)가 형성되어, 전력 소모가 증가된다.

상술한 바와 같이, 종래 기술에 다른 디코더 회로에 의하면, 인에이블 신호(EN)가 비활성화된 상태에서도 직류 경로가 형성되어, 전력 소모가 증가하는 단점이 있다.

따라서, 본 발명의 기술적 과제는 종래 기술에 따른 반도체 메모리 장치의 디코더 회로에서 낮은 전원 전압 환경에서 발생할 수 있는 직류 경로를 차단하여, 전력 소모를 줄이는 로우 디코더 회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치의 로우 디코더 회로는, 어드레스 디코딩부 및 선택 신호 발생부를 구비한다. 어드레스 디코딩부는 소정의 어드레스 신호를 디코딩하여, 인에이블 신호를 활성화하고, 선택 신호 발생부는 상기 인에이블 신호가 활성 상태일 때 승압 전압 노드와 출력 노드 사이를 전기적으로 연결하여 블록 선택 신호를 활성화하고, 상기 인에이블 신호가 비활성 상태일 때 상기 승압 전압 노드와 상기 출력 노드 간 경로를 전기적으로 차단하고 상기 승압 전압 노드와 접지 전압 노드 간 경로를 전기적으로 차단한다.

바람직하기로는 상기 블록 선택 신호 발생부는, 피드백 회로, 스위치 및 직류 경로 차단부를 구비한다. 피드백 회로는, 상기 출력 노드에 전기적으로 연결되어, 상기 블록 선택 신호의 전압 레벨에 따라 가변되는 출력 전압을 발생한다. 상기 스위치는 상기 피드백 회로의 출력 전압을 상기 출력 노드로 전달한다. 상기 직류 경로 차단부는 상기 인에이블 신호가 활성화 상태일 때는 상기 스위치를 턴온하고, 상기 인에이블 신호가 비활성화 상태일 때는 상기 스위치를 턴오프시킨다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 반도체 메모리 장치는, 메모리셀 어레이 및 로우 디코더 및 로우라인 전압레벨 선택부를 구비한다. 상기 메모리셀 어레이는 제1 내지 제n(n은 2 이상의 자연수) 메모리 블록들을 포함한다. 상기 로우 디코더는 블록 어드레스 신호를 디코딩하여, 상기 제1 내지 제n 메모리 블록 중 임의의 메모리 블록을 선택하기 위하여, 제1 내지 제n 블록 선택 신호 중 어느 하나의 블록 선택 신호를 활성화한다. 상기 로우라인 전압레벨 선택부는 워드라인 어드레스 신호를 디코딩하여 상기 활성화된 블록 선택 신호에 대응하는 메모리 블록의 각 로우라인에 인가될 전압들을 발생한다.

상기 로우 디코더는, 어드레스 디코딩부 및 제1 내지 제n 선택 신호 발생부를 구비한다. 상기 어드레스 디코딩부는 블록 어드레스 신호를 디코딩하여 제1 내지 제n 인에이블 신호 중 어느 하나의 인에이블 신호를 활성화한다. 상기 제1 내지 제n 블록 선택 신호 발생부 각각은, 상기 제1 내지 제n 인에이블 신호 중 대응하는 인에이블 신호가 활성 상태일 때 승압 전압 노드와 출력 노드 사이를 전기적으로 연결하여 대응하는 블록 선택 신호를 활성화하고, 상기 대응하는 인에이블 신호가 비활성 상태일 때 상기 승압 전압 노드와 상기 출력 노드 간 경로를 전기적으로 차단하고 상기 승압 전압 노드와 접지 전압 노드 간 경로를 전기적으로 차단한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 플래시 메모리 장치(100)의 구성을 개략적으로 나타내는 블록도이다. 도 2는 도 1에 도시된 하나의 메모리 블록의 구성을 좀 더 상세하게 나타내는 회로도이다.

도 1에 도시된 바와 같이, 플래시 메모리 장치(100)는 메모리셀 어레이(110), 로우 디코더(X-decoder, 120), 로우라인 전압레벨 선택부(140), 어드레스 버퍼(150), 페이지 버퍼(160) 및 칼럼 디코더(170)를 구비한다.

메모리 셀 어레이(100)는 도 1에서 보여지는 바와 같이, 복수(n개)의 메모리 블록(111~11n)으로 나뉘어진다. 각 메모리 블록(111~11n)은 도 2에 도시된 바와 같이, 복수의 비트 라인들(BL1,BL2, ..., BLi)과, 각 비트라인들(BL1,BL2, ..., BLi)에 접속되는 메모리 셀 스트링들(MCS)을 포함한다.

어드레스 버퍼(150)는 어드레스 신호(ADD)를 버퍼링하여 출력한다. 로우 디코더(120)는 어드레스 신호(ADD) 중 블록 선택 어드레스(ADDB)를 디코딩하여, 복수의 메모리 블록들(111~11n) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호(OUT1, OUT2, OUT3,...,OUTn)를 발생한다. 로우라인 전압레벨 선택부(140)는 어드레스 신호(ADD) 중 워드 라인 선택 어드레스(ADDW)를 디코딩하고, 다수의 전압들(VPGM, VPASS, VREAD)를 이용하여 메모리 블록 내의 각 로우 라인들(도 2의 SSL, WL32~WL1, GSL)에 인가될 전압 레벨(SS, S32, S31, ..., S1, GS)을 선택하여 출력한다. 메모리 셀 어레이(110)의 데이터는 페이지 버퍼(160)를 통하여 외부로 출력된다. 칼럼 디코더(170)는 데이터가 입출력될 비트라인을 선택하는 역할을 한다.

도 2를 참조하여, 메모리 블록의 구성을 좀 더 상세히 살펴보면 다음과 같다.

각 메모리 셀 스트링(MCS)은 직렬로 연결되는 복수(여기서는, 32개)의 셀 트랜지스터들(M1~M32)을 포함한다. 셀 트랜지스터들(M1~M32)은, 스트링 선택 트랜지스터(SST)의 소오스와 그라운드 선택 트랜지스터(GST)의 드레인 사이에 직렬로 연결된다. 각 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인(BLj, j=1~i)에 연결되고, 그라운드 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(common source line; CSL)에 연결된다.

스트링 선택 트랜지스터들(SST)의 각 게이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들(GST)의 게이트들은 그라운드 선택 라인(GSL)에 공통으로 연결된다. 각 스트링(MCS)의 셀 트랜지스터들(M1~M32)의 컨트롤 게이트들은 워드 라인들(WL1-WL32) 중 대응하는 워드 라인에 공통으로 연결된다.

메모리 블록 내의 로우 라인들, 즉, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL) 및 워드라인들(WL1~WL32)은, 대응하는 블록 선택 신호(OUTj, j=1~n)에 응답하여 턴온/턴오프되는 트랜지스터들(PG0~PG33)을 통하여, 로우라인 전압레벨 선택부(140)에서 출력되는 로우라인 선택 전압들(SS, S32, S31,..., S1, GS)을 수신한다.

로우 디코더(120)는 어드레스 디코딩부(125) 및 블록 선택 신호 발생 회로(130)를 구비한다. 블록 선택 신호 발생 회로(130)는 제1 내지 제n 선택 신호 발생부(131~13n)를 구비한다. 어드레스 디코딩부(125)는 블록 선택 어드레스(ADDB)를 디코딩하여, 복수의 메모리 블록(111~11n) 중 하나의 메모리 블록을 선택하기 위한 인에이블 신호(EN1, EN2, EN3, ..., ENn)를 발생한다. 제1 내지 제n 선택 신호 발생부(131~13n) 각각은, 대응하는 인에이블 신호(EN1, EN2, EN3, ..., ENn)에 응답하여 대응하는 블록 선택 신호(OUT1, OUT2, OUT3, ..., OUTn)를 활성화한다.

블록 선택 신호(OUT1, OUT2, OUT3,..., OUTn)는 도 2에 도시된 바와 같이, 로우라인 선택전압 발생부(140)에서 발생되는 로우라인 선택 전압들(SS, S32, S31,..., S1, GS)이 대응하는 메모리 블록의 각 로우 라인들(SSL, WL32, WL31, ..., WL1, GSL)로 인가될 수 있도록 트랜지스터들(PG0~PG33)을 턴온시키는 역할을 한다.

도 3은 도 1에 도시된 제1 선택 신호 발생부(131)의 일 구현예를 나타내는 회로도이다.

제1 선택 신호 발생부(131)는 피드백 트랜지스터(NDH1), 스위치 트랜지스터(PH1) 및 직류 경로 차단부(320)를 구비한다. 또한, 제1 선택 신호 발생부(131)는 엔모스 트랜지스터(N1), 엔모스 디플리션 트랜지스터(NMOS depletion transistor, NDH2) 및 인버터들(I1, I2)을 구비한다.

피드백 트랜지스터(NDH1)는 고전압용 엔모스 디플리션 트랜지스터인 것이 바람직하다. 피드백 트랜지스터(NDH1)은 출력 노드(315)에 접속되어, 블록 선택 신호(OUT1)를 피드백받고, 블록 선택 신호(OUT1)의 전압 레벨에 따라 노드(312)의 전압을 가변시킨다. 스위치 트랜지스터(PH1)는 고전압용 피모스 트랜지스터(PMOS transistor)인 것이 바람직하다. 스위치 트랜지스터(PH1)는 인에이블 신호(EN1)가 활성 상태(여기서는 하이레벨)일 때 턴온되어, 노드(312)의 전압을 출력 노드(315)로 전달하여, 블록 선택 신호(OUT1)의 전압 레벨이 승압 전압(VPP) 레벨이 되게 한다.

직류 경로 차단부(320)는 인에이블 신호(EN1)가 활성 상태일 때는 스위치 트랜지스터(PH1)를 턴온하고, 인에이블 신호(EN1)가 비활성 상태(여기서는 로우레벨) 일 때는 스위치 트랜지스터(PH1)를 턴오프시킨다. 이와 같이 스위치 트랜지스터(PH1)를 제어하기 위하여, 직류 경로 차단부(320)는 인에이블 신호(EN1)가 활성 상태일 때는 스위치 트랜지스터(PH1)의 게이트(311)의 전압을 접지 전압 레벨이 되게 하고, 인에이블 신호(EN1)가 비활성 상태일 때는 스위치 트랜지스터(PH1)의 게이트(311)의 전압을 그 소오스(312)의 전압보다 같거나 높게 한다.

직류 경로 차단부(320)는 엔모스 디플리션 트랜지스터(NDH3), 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N2)를 구비한다.

엔모스 디플리션 트랜지스터(NDH3)의 게이트는 접지 전압에 연결된다. 엔모스 디플리션 트랜지스터(NDH3)의 문턱 전압(threshold voltage)은 0보다 낮은 값(예컨대, 약 -2.5 V)이므로, 엔모스 디플리션 트랜지스터(NDH3)는 항상 턴온 상태이다. 그러므로, 엔모스 디플리션 트랜지스터(NDH3)의 소오스는 게이트보다 +2.5V 만큼 높다. 즉, 엔모스 디플리션 트랜지스터(NDH3)의 소오스는 약 2.5V이다.

인에이블 신호(EN1)가 활성 상태일 때의 제1 선택 신호 발생부(131)의 동작을 설명하면 다음과 같다.

인버터(I2)의 출력 노드(313)의 전압은 전원 전압(VCC) 레벨이 되고, 이에 따라, 직류 경로 차단부(320)의 엔모스 트랜지스터(N2)가 턴온된다. 이에 따라, 스위치 트랜지스터(PH1)의 게이트 전압(노드 A의 전압)은 로우레벨(약 0V)이 되어, 스위치 트랜지스터(PH1)는 턴온된다.

출력 신호(OUT1)의 초기 상태는 0V이고 피드백 트랜지스터(NDH1)의 문턱 전압은 약 (-2.5V)인 것으로 가정하면, 노드(312)의 전압이 약 2.5가 된다. 노드 (312)의 전압은 턴온된 스위치 트랜지스터(PH1)를 통하여 출력 신호(OUT1)로 출력된다. 따라서, 출력 신호(OUT1)의 전압이 2.5V로 올라간다. 출력 신호(OUT1)의 전압이 2.5V 가 되면, 노드(312)의 전압은 5V가 되고, 따라서 출력 신호(OUT1)의 전압 레벨 역시 5V로 올라간다. 이와 같이, 출력 신호(OUT1)가 피드백 트랜지스터(NDH1)의 게이트로 피드백됨으로써, 노드(312)의 전압과 출력 신호(OUT1)의 전압 레벨이 점점 상승하여 결국 출력 신호(OUT1)는 승압 전압 레벨(VPP)이 된다.

한편, 노드(314)의 전압은 엔모스 디플리션 트랜지스터(NDH2)로 인하여 2.5V 정도가 되고, 이에 따라 직류 경로 차단부(320)의 피모스 트랜지스터(P1)는 턴오프되어, 승압 전압(VPP)와 노드(311)간의 경로는 차단된다. 또한, 엔모스 트랜지스터(N1)가 턴오프되기 때문에, 출력 노드(315)와 접지 전압 노드 간의 전류 경로는 형성되지 않는다.

인에이블 신호(EN1)가 비활성 상태일 때의 제1 선택 신호 발생부(131)의 동작을 설명하면 다음과 같다.

인에이블 신호(EN1)가 비활성화되면, 노드(313)의 전압은 0V가 되고, 이에 따라 직류 경로 차단부(320)의 엔모스 트랜지스터(N2)는 턴오프된다. 대신, 엔모스 트랜지스터(N1)이 턴온되어, 노드(314)의 전압은 0V 가 되며, 이에 따라 직류 경로 차단부(320)의 피모스 트랜지스터(P1)이 턴온되어, 노드(311)의 전압을 2.5V가 되도록 한다. 따라서, 스위치 트랜지스터(PH1)의 소오스(312)와 게이트(311)의 전압레벨이 거의 동일하여, 스위치 트랜지스터(PH1)가 턴온되지 않는다. 따라서, 인에이블 신호(EN1)가 비활성화된 상태에서는 스위치 트랜지스터(PH1)는 턴오프되어 누 설 전류가 발생하지 않는다. 즉, 승압전압(VPP) 노드로부터 접지 전압까지의 직류 경로가 형성되지 않는다.

인에이블 신호(EN1)가 비활성화된 상태에서는, 엔모스 트랜지스터(N1) 및 엔모스 디플리션 트랜지스터(NDH2)가 턴온 상태이므로, 출력 노드(315)의 전압이 방전된다. 즉, 인에이블 신호(EN1)가 비활성화 상태일 때, 엔모스 트랜지스터(N1) 및 엔모스 디플리션 트랜지스터(NDH2)는 출력 노드(315)로부터 인버터(I2)의 접지 전압 노드까지 방전 경로를 형성하여, 블록 선택 신호(OUT1)를 접지 전압 레벨로 떨어뜨린다.

도 4는 도 1에 도시된 제1 내지 제n 선택 신호 발생부(131~13n)의 일 구현예를 나타내는 회로도이다. 여기서, n(메모리 블록 수)은 1024인 것으로 가정한다.

도 4를 참조하면, 제1 선택 신호 발생부(131)는 도 3에 도시된 제1 선택 신호 발생부(131)와 동일한다.

나머지 선택 신호 발생부, 즉 제2 내지 제 1024 선택 신호 발생부(13n) 역시 제1 선택 신호 발생부(131)와 동일하다. 다만, 제2 내지 제 1024 선택 신호 발생부(13n)는 직류 경로 차단부(320)의 디플리션 트랜지스터(NDH3)를 별도로 구비하지 않고, 제1 선택 신호 발생부(131)의 디플리션 트랜지스터(NDH3)를 공유한다.

그리고, 각 선택 신호 발생부(131~13n)의 직류 경로 차단부(320)의 피모스 트랜지스터(P1)의 바디(330)가 하나로 연결되어 공유된다. 이와 같이 각 선택 신호 발생부(131~13n)의 직류 경로 차단부(320)의 피모스 트랜지스터(P1)의 바디를 하나로 형성함으로써, 디코더 회로의 레이아웃 크기를 줄일 수 있다. 이에 따라 반도체 메모리 장치의 전체 크기도 감소될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 의하면, 반도체 메모리 장치에 공급되는 전원 전압의 레벨이 비교적 낮은 경우에도, 디코더 회로에서의 직류 경로가 차단되어 누설 전류가 발생하지 않는다. 따라서, 전력 소모가 줄어드는 효과가 있다.

Claims (13)

  1. 반도체 메모리 장치의 로우 디코더 회로에 있어서,
    소정의 어드레스 신호를 디코딩하여, 인에이블 신호를 활성화하는 어드레스 디코딩부; 및
    상기 인에이블 신호가 활성 상태일 때 승압 전압 노드와 출력 노드 사이를 전기적으로 연결하여 블록 선택 신호를 활성화하고, 상기 인에이블 신호가 비활성 상태일 때 상기 승압 전압 노드와 상기 출력 노드 간 경로를 전기적으로 차단하고 상기 승압 전압 노드와 접지 전압 노드 간 경로를 전기적으로 차단하는 선택 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더 회로.
  2. 제 1 항에 있어서, 상기 선택 신호 발생부는
    상기 출력 노드에 전기적으로 연결되어, 상기 블록 선택 신호의 전압 레벨에 따라 가변되는 출력 전압을 발생하는 피드백 회로;
    상기 피드백 회로의 출력 전압을 상기 출력 노드로 전달하는 스위치; 및
    상기 인에이블 신호가 활성화 상태일 때는 상기 스위치를 턴온하고, 상기 인에이블 신호가 비활성화 상태일 때는 상기 스위치를 턴오프시키는 직류 경로 차단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더 회로.
  3. 제 2 항에 있어서,
    상기 피드백 회로는, 제1 단자가 상기 출력 노드에 연결되고, 제2 단자로 상기 승압 전압을 수신하는 제1 엔모스 디플리션 트랜지스터를 포함하고,
    상기 스위치는 상기 엔모스 디플리션 트랜지스터와 상기 출력 노드 사이에 연결되고, 상기 직류 경로 차단부의 출력 전압에 응답하여 턴온/턴오프되는 제1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더 회로.
  4. 제 3 항에 있어서, 상기 직류 경로 차단부는
    상기 인에이블 신호가 활성 상태일 때는 상기 제1 피모스 트랜지스터의 게이트의 전압을 접지 전압 레벨이 되게 하고,
    상기 인에이블 신호가 비활성화 상태일 때는 상기 제1 피모스 트랜지스터의 게이트의 전압을 그 소오스의 전압보다 같거나 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 디코더 회로.
  5. 제 4 항에 있어서,
    상기 선택 신호 발생부는
    상기 인에이블 신호가 비활성 상태일 때, 상기 출력 노드의 전압을 방전하는 방전 회로를 더 구비하고,
    상기 방전 회로는
    상기 출력 노드와 소정의 노드 사이에 접속되는 제2 엔모스 디플리션 트랜지 스터; 및
    상기 소정의 노드와 상기 인에이블 신호를 수신하는 노드 사이에 접속되는 제1 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더 회로.
  6. 제 5 항에 있어서, 상기 직류 경로 차단부는
    그 일 단자가 상기 승압 전압 노드에 접속되는 제3 엔모스 디플리션 트랜지스터;
    상기 제3 엔모스 디플리션 트랜지스터와 상기 제1 피모스 트랜지스터의 게이트 사이에 접속되는 제2 피모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터의 게이트 단자와 접지 전압 노드 사이에 접속되며, 상기 인에이블 신호에 응답하여 턴온/턴오프되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더 회로.
  7. 반도체 메모리 장치에 있어서,
    제1 내지 제n(n은 2 이상의 자연수) 메모리 블록들을 포함하는 메모리셀 어레이;
    블록 어드레스 신호를 디코딩하여, 상기 제1 내지 제n 메모리 블록 중 임의의 메모리 블록을 선택하기 위하여, 제1 내지 제n 블록 선택 신호 중 어느 하나의 블록 선택 신호를 활성화하는 로우 디코더; 및
    워드라인 어드레스 신호를 디코딩하여 상기 활성화된 블록 선택 신호에 대응하는 메모리 블록의 각 로우라인에 인가될 전압들을 발생하는 로우라인 전압레벨 선택부를 구비하며,
    상기 로우 디코더는
    상기 블록 어드레스 신호를 디코딩하여 제1 내지 제n 인에이블 신호 중 어느 하나의 인에이블 신호를 활성화하는 어드레스 디코딩부; 및
    제1 내지 제n 선택 신호 발생부를 구비하며,
    상기 제1 내지 제n 선택 신호 발생부 각각은
    상기 제1 내지 제n 인에이블 신호 중 대응하는 인에이블 신호가 활성 상태일 때 승압 전압 노드와 출력 노드 사이를 전기적으로 연결하여 대응하는 블록 선택 신호를 활성화하고, 상기 대응하는 인에이블 신호가 비활성 상태일 때 상기 승압 전압 노드와 상기 출력 노드 간 경로를 전기적으로 차단하고 상기 승압 전압 노드와 접지 전압 노드 간 경로를 전기적으로 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 내지 제n 선택 신호 발생부는 각각
    상기 출력 노드에 전기적으로 연결되어, 상기 대응하는 블록 선택 신호의 전압 레벨에 따라 가변되는 출력 전압을 발생하는 피드백 회로;
    상기 피드백 회로의 출력 전압을 상기 출력 노드로 전달하는 스위치; 및
    상기 대응하는 인에이블 신호가 활성화 상태일 때는 상기 스위치를 턴온하 고, 상기 대응하는 인에이블 신호가 비활성화 상태일 때는 상기 스위치를 턴오프시키는 직류 경로 차단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 피드백 회로는, 제1 단자가 상기 출력 노드에 연결되고, 제2 단자로 상기 승압 전압을 수신하는 제1 엔모스 디플리션 트랜지스터를 포함하고,
    상기 스위치는 상기 엔모스 디플리션 트랜지스터와 상기 출력 노드 사이에 연결되고, 상기 직류 경로 차단부의 출력 전압에 응답하여 턴온/턴오프되는 제1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 내지 제n 선택 신호 발생부는 각각 상기 대응하는 인에이블 신호가 비활성 상태일 때, 상기 출력 노드의 전압을 방전하는 방전 회로를 더 구비하고,
    상기 방전 회로는
    상기 출력 노드와 소정의 노드 사이에 접속되는 제2 엔모스 디플리션 트랜지스터; 및
    상기 소정의 노드와 상기 인에이블 신호를 수신하는 노드 사이에 접속되는 제1 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 직류 경로 차단부는
    그 일 단자가 상기 승압 전압 노드에 접속되는 제3 엔모스 디플리션 트랜지스터;
    상기 제3 엔모스 디플리션 트랜지스터와 상기 제1 피모스 트랜지스터의 게이트 사이에 접속되는 제2 피모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터의 게이트 단자와 접지 전압 노드 사이에 접속되며, 상기 인에이블 신호에 응답하여 턴온/턴오프되는 제2 엔모스 트랜지스터를 구비하며,
    상기 제3 엔모스 디플리션 트랜지스터는 제1 내지 제n 선택 신호 발생부에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 내지 제n 선택 신호 발생부의 각 상기 제2 피모스 트랜지스터는 그 바디가 하나로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7 항에 있어서, 상기 반도체 메모리 장치는
    플래시(flash) 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
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DE200610036147 DE102006036147B4 (de) 2005-12-28 2006-07-31 Zeilendecoder und zugehöriges Halbleiterspeicherbauelement
CN200610168832XA CN1992074B (zh) 2005-12-28 2006-12-14 防止泄漏电流的行解码器及包括其的半导体存储器件
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672104B1 (ko) * 2005-10-28 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자
KR100694977B1 (ko) * 2006-03-27 2007-03-07 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
JP2009088387A (ja) * 2007-10-02 2009-04-23 Renesas Technology Corp 半導体装置
US8638618B2 (en) * 2010-12-23 2014-01-28 Macronix International Co., Ltd. Decoder for NAND memory
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4377857A (en) * 1980-11-18 1983-03-22 Fairchild Camera & Instrument Electrically erasable programmable read-only memory
JPH0795400B2 (ja) * 1985-08-21 1995-10-11 株式会社東芝 不揮発性半導体記憶装置
JPH0560200B2 (ko) * 1986-01-29 1993-09-01 Toshiba Kk
JPH0793019B2 (ja) * 1988-09-02 1995-10-09 東芝マイクロエレクトロニクス株式会社 半導体集積回路
KR940008206B1 (ko) * 1991-12-28 1994-09-08 김광호 고전압 스위치 회로
JP3534781B2 (ja) * 1992-03-19 2004-06-07 株式会社ルネサステクノロジ マイクロコンピュータ、及びフラッシュメモリ
JPH0740438B2 (ja) * 1992-09-14 1995-05-01 東芝マイクロエレクトロニクス株式会社 半導体集積回路
KR960011206B1 (ko) * 1993-11-09 1996-08-21 김광호 반도체메모리장치의 워드라인구동회로
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
JP2838993B2 (ja) * 1995-11-29 1998-12-16 日本電気株式会社 不揮発性半導体記憶装置
JPH09204790A (ja) * 1996-01-24 1997-08-05 Hitachi Ltd 半導体記憶装置
KR100204810B1 (ko) * 1996-09-13 1999-06-15 윤종용 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
TW408332B (en) * 1997-07-29 2000-10-11 Toshiba Corp Semiconductor memory and method for controlling programming the same
JP2000049314A (ja) * 1998-07-29 2000-02-18 Sony Corp 不揮発性半導体記憶装置
JP4491846B2 (ja) * 1998-09-21 2010-06-30 ソニー株式会社 不揮発性メモリのロウデコーダ
JP2000132984A (ja) * 1998-10-29 2000-05-12 Sony Corp 不揮発性半導体メモリセル、並びに、不揮発性半導体メモリセルにおけるデータ書き込み・読み出し制御方法
JP2000195284A (ja) 1998-12-24 2000-07-14 Toshiba Corp ラッチ型レベルシフト回路
KR20000044917A (ko) 1998-12-30 2000-07-15 김영환 플래쉬 메모리셀의 로우 디코더 회로
JP3822410B2 (ja) * 1999-01-29 2006-09-20 株式会社東芝 半導体集積回路
KR100305032B1 (ko) 1999-06-22 2001-11-01 윤종용 반도체 메모리 장치
DE10031806B4 (de) * 1999-07-29 2012-08-16 Fujitsu Semiconductor Ltd. Taktsteuerschaltung, Verfahren zum Erzeugen eines internen Taktsignals und synchroner Flash-Speicher
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
KR100381962B1 (ko) * 2000-08-07 2003-05-01 삼성전자주식회사 비휘발성 메모리 장치의 로우 디코더
KR100374640B1 (ko) * 2000-11-18 2003-03-04 삼성전자주식회사 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
KR100432884B1 (ko) * 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
US7184307B2 (en) * 2001-08-28 2007-02-27 Samsung Electronics Co., Ltd. Flash memory device capable of preventing program disturbance according to partial programming
JP3466593B2 (ja) * 2001-09-20 2003-11-10 沖電気工業株式会社 電圧トランスレータ回路
JP2005129092A (ja) * 2003-10-21 2005-05-19 Sanyo Electric Co Ltd ワード線選択回路
KR100541819B1 (ko) * 2003-12-30 2006-01-10 삼성전자주식회사 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성반도체 메모리 장치 및 그에 따른 프로그램 방법
KR100673170B1 (ko) * 2005-03-10 2007-01-22 주식회사 하이닉스반도체 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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