JPH0450770B2 - - Google Patents
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- JPH0450770B2 JPH0450770B2 JP57020101A JP2010182A JPH0450770B2 JP H0450770 B2 JPH0450770 B2 JP H0450770B2 JP 57020101 A JP57020101 A JP 57020101A JP 2010182 A JP2010182 A JP 2010182A JP H0450770 B2 JPH0450770 B2 JP H0450770B2
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- 238000007664 blowing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
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- G—PHYSICS
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体集積回路に係り、特に不揮発性
メモリ素子の記憶データに応じて回路構成あるい
は回路定数を変更できる半導体集積回路に関す
る。
メモリ素子の記憶データに応じて回路構成あるい
は回路定数を変更できる半導体集積回路に関す
る。
［発明の技術的背景］
半導体集積回路においては、その消費電流と応
答時間との間には第１図に示すような関係がある
ことがよく知られている。すなわち、速い応答速
度を得るためには消費電流を多くする必要があ
る。これは、集積回路内の容量の充放電を速く行
なうためには充放電電流を多くする必要があるた
めである。
答時間との間には第１図に示すような関係がある
ことがよく知られている。すなわち、速い応答速
度を得るためには消費電流を多くする必要があ
る。これは、集積回路内の容量の充放電を速く行
なうためには充放電電流を多くする必要があるた
めである。
半導体集積回路を使用する一般のユーザにおい
ては、応答速度が遅くてもよいから消費電流の少
ないものを、あるいは消費電流は多くてもよいか
ら応答速度の速いものをという様に、使用者のシ
ステム構成に応じて種々の要求がある。このた
め、半導体集積回路のメーカは、従来このような
種々の要求に答えるべく、消費電流あるいは応答
速度の違つた種々の集積回路を用意する必要があ
つた。
ては、応答速度が遅くてもよいから消費電流の少
ないものを、あるいは消費電流は多くてもよいか
ら応答速度の速いものをという様に、使用者のシ
ステム構成に応じて種々の要求がある。このた
め、半導体集積回路のメーカは、従来このような
種々の要求に答えるべく、消費電流あるいは応答
速度の違つた種々の集積回路を用意する必要があ
つた。
［背景技術の問題点］
上記のように種々の集積回路を用意すること
は、市場の需要予測を適確に行なう必要があり、
この予測を間違うと作りすぎあるいは供給不足
等、種々の問題が出て来るという不都合があつ
た。
は、市場の需要予測を適確に行なう必要があり、
この予測を間違うと作りすぎあるいは供給不足
等、種々の問題が出て来るという不都合があつ
た。
［発明の目的］
本発明は上記の事情に鑑みてなされたもので、
各種の要求に合つた汎用性のある集積回路として
使用でき、過不足ない適正量の生産を行なう上で
好都合な半導体集積回路を提供することを目的と
する。
各種の要求に合つた汎用性のある集積回路として
使用でき、過不足ない適正量の生産を行なう上で
好都合な半導体集積回路を提供することを目的と
する。
［発明の概要］
本発明は、不揮発性メモリ素子を集積回路内に
設け、このメモリ素子の記憶データに応じて回路
定数を変化させるようにし、例えば消費電流の少
ない回路あるいは応答速度の速い回路というよう
に汎用性のある集積回路を実現できる。
設け、このメモリ素子の記憶データに応じて回路
定数を変化させるようにし、例えば消費電流の少
ない回路あるいは応答速度の速い回路というよう
に汎用性のある集積回路を実現できる。
［発明の実施例］
まず、この発明の実施例の説明の前に、この発
明の途中で考えられた半導体集積回路について説
明する。
明の途中で考えられた半導体集積回路について説
明する。
第２図はデイプレツシヨン型のMOSトランジ
スタ１，２，３それぞれを負荷トランジスタとす
ると共にエンハンスメント型のMOSトランジス
タ４，５，６それぞれを駆動トランジスタとす
る、三段縦続接続されたインバータINV1，
INV2，INV3の構成を示している。上記インバー
タINV1，INV2，INV3内の各MOSトランジスタ
１，２，３と電源電圧VCの印加点との間には、
制御信号SIをゲート入力とするエンハンスメント
型または閾値電圧がほぼ0VのMOSトランジスタ
７，８，９それぞれが挿入される。なお、上記各
MOSトランジスタとしてＮチヤネルのものが使
用されるが、これはＰチヤネルのものであつても
よい。
スタ１，２，３それぞれを負荷トランジスタとす
ると共にエンハンスメント型のMOSトランジス
タ４，５，６それぞれを駆動トランジスタとす
る、三段縦続接続されたインバータINV1，
INV2，INV3の構成を示している。上記インバー
タINV1，INV2，INV3内の各MOSトランジスタ
１，２，３と電源電圧VCの印加点との間には、
制御信号SIをゲート入力とするエンハンスメント
型または閾値電圧がほぼ0VのMOSトランジスタ
７，８，９それぞれが挿入される。なお、上記各
MOSトランジスタとしてＮチヤネルのものが使
用されるが、これはＰチヤネルのものであつても
よい。
上記制御信号SIは後述する制御回路から出力さ
れるものであり、例えば第３図及び第４図に示す
ように、その出力電圧が不揮発性メモリ素子の記
憶データに対応して変化するようにしたものが用
いられる。
れるものであり、例えば第３図及び第４図に示す
ように、その出力電圧が不揮発性メモリ素子の記
憶データに対応して変化するようにしたものが用
いられる。
このような構成において、各インバータINV1，
INV2，INV3における消費電流および応答時間が
MOSトランジスタ７，８，９で決まるように、
それらの寸法等を予め設定しておき、メモリ素子
のデータに対応して各MOSトランジスタ７，８，
９に流れる電流を制御するようにしている。つま
り、各インバータINV1，INV2，INV3内のMOS
トランジスタ１，２，３それぞれの寸法とMOS
トランジスタ４，５，６それぞれの寸法とを、次
段のインバータ等の負荷容量を十分に充放電でき
るように設定しておき、MOSトランジスタ７，
８，９のゲート電圧をメモリ素子のデータに応じ
て変化させて、消費電流及び応答速度を自由に変
えられるようにしたものである。従つて、この回
路における応答時間は、メモリ素子の記憶データ
に従つて任意に変えることができる。第５図は上
記第２図回路の制御信号SIとして、第３図に示す
ような特性をもつものを入力とした場合の記憶デ
ータ・応答時間特性図である。
INV2，INV3における消費電流および応答時間が
MOSトランジスタ７，８，９で決まるように、
それらの寸法等を予め設定しておき、メモリ素子
のデータに対応して各MOSトランジスタ７，８，
９に流れる電流を制御するようにしている。つま
り、各インバータINV1，INV2，INV3内のMOS
トランジスタ１，２，３それぞれの寸法とMOS
トランジスタ４，５，６それぞれの寸法とを、次
段のインバータ等の負荷容量を十分に充放電でき
るように設定しておき、MOSトランジスタ７，
８，９のゲート電圧をメモリ素子のデータに応じ
て変化させて、消費電流及び応答速度を自由に変
えられるようにしたものである。従つて、この回
路における応答時間は、メモリ素子の記憶データ
に従つて任意に変えることができる。第５図は上
記第２図回路の制御信号SIとして、第３図に示す
ような特性をもつものを入力とした場合の記憶デ
ータ・応答時間特性図である。
第６図はこの発明の途中で考えられた他の半導
体集積回路を示しており、第２図回路と同様に三
段縦続接続されたインバータINV1，INV2，
INV3で構成されている。この第６図回路が第２
図回路と異なるところは、制御信号SIをゲート入
力とする前記エンハンスメント型のまたは閾値電
圧がほぼ0VのMOSトランジスタ７，８，９の代
りに、デイプレツシヨン型のMOSトランジスタ
１７，１８，１９それぞれが用いられているとこ
ろにある。
体集積回路を示しており、第２図回路と同様に三
段縦続接続されたインバータINV1，INV2，
INV3で構成されている。この第６図回路が第２
図回路と異なるところは、制御信号SIをゲート入
力とする前記エンハンスメント型のまたは閾値電
圧がほぼ0VのMOSトランジスタ７，８，９の代
りに、デイプレツシヨン型のMOSトランジスタ
１７，１８，１９それぞれが用いられているとこ
ろにある。
第７図ａは上記第２図、第６図回路の考え方を
適用したこの発明の第１の実施例回路の構成を示
すものである。MOS型半導体集積回路において、
容量の大きな回路点を駆動する必要がある場合に
はバツフア回路が用いられ、この実施例ではこの
バツフア回路にこの発明を実施したものである。
バツフア回路BAは、たとえばデイプレツシヨン
型のMOSトランジスタ２１とエンハンスメント
型のMOSトランジスタ２２とからなり、入力信
号INを反転するインバータINVa、デイプレツシ
ヨン型のMOSトランジスタ２３とエンハンスメ
ント型のMOSトランジスタ２４とからなり、上
記インバータINVaの出力信号を反転するインバ
ータINVb、一端が容量の大きな回路点Ｐに接続
され上記インバータINVaの出力信号をゲート入
力とするデイプレツシヨン型のMOSトランジス
タ２５（特許請求の範囲中の第１のトランジス
タ）、一端が上記回路点Ｐに接続され上記インバ
ータINVbの出力信号をゲート入力とするエンハ
ンスメント型のMOSトランジスタ２６（特許請
求の範囲中の第２のトランジスタ）から構成され
ている。このバツフア回路BA（特許請求の範囲
中の反転回路）は入力信号INを反転して回路点
Ｐに出力するインバータとして作用する。
適用したこの発明の第１の実施例回路の構成を示
すものである。MOS型半導体集積回路において、
容量の大きな回路点を駆動する必要がある場合に
はバツフア回路が用いられ、この実施例ではこの
バツフア回路にこの発明を実施したものである。
バツフア回路BAは、たとえばデイプレツシヨン
型のMOSトランジスタ２１とエンハンスメント
型のMOSトランジスタ２２とからなり、入力信
号INを反転するインバータINVa、デイプレツシ
ヨン型のMOSトランジスタ２３とエンハンスメ
ント型のMOSトランジスタ２４とからなり、上
記インバータINVaの出力信号を反転するインバ
ータINVb、一端が容量の大きな回路点Ｐに接続
され上記インバータINVaの出力信号をゲート入
力とするデイプレツシヨン型のMOSトランジス
タ２５（特許請求の範囲中の第１のトランジス
タ）、一端が上記回路点Ｐに接続され上記インバ
ータINVbの出力信号をゲート入力とするエンハ
ンスメント型のMOSトランジスタ２６（特許請
求の範囲中の第２のトランジスタ）から構成され
ている。このバツフア回路BA（特許請求の範囲
中の反転回路）は入力信号INを反転して回路点
Ｐに出力するインバータとして作用する。
また、上記回路点Ｐと電源電圧VCの印加点と
の間には、上記インバータINVaの出力信号をゲ
ート入力とするデイプレツシヨン型のMOSトラ
ンジスタ２７（特許請求の範囲中の第４のトラン
ジスタ）と、前記制御信号SIをゲート入力とする
エンハンスメント型のMOSトランジスタ２８
（特許請求の範囲中の第３のトランジスタ）とが
直列接続される。なお、この場合にも各MOSト
ランジスタはＮチヤネルのものが使用されるが、
これはＰチヤネルのものであつてもよい。また、
MOSトランジスタ２５にＰチヤネルのものを使
用しMOSトランジスタ２６にＮチヤネルのもの
を使用すれば、両MOSトランジスタ２５および
２６を共に同じ入力信号によつてゲート制御する
ことができる。
の間には、上記インバータINVaの出力信号をゲ
ート入力とするデイプレツシヨン型のMOSトラ
ンジスタ２７（特許請求の範囲中の第４のトラン
ジスタ）と、前記制御信号SIをゲート入力とする
エンハンスメント型のMOSトランジスタ２８
（特許請求の範囲中の第３のトランジスタ）とが
直列接続される。なお、この場合にも各MOSト
ランジスタはＮチヤネルのものが使用されるが、
これはＰチヤネルのものであつてもよい。また、
MOSトランジスタ２５にＰチヤネルのものを使
用しMOSトランジスタ２６にＮチヤネルのもの
を使用すれば、両MOSトランジスタ２５および
２６を共に同じ入力信号によつてゲート制御する
ことができる。
集積回路における応答時間、消費電流は、上記
のように容量の大きな回路点Ｐの数の多少によつ
て決まることが多い。そこで、このように容量が
大きい回路点にのみMOSトランジスタ２８を設
けてもその効果は極めて大きい。これは入力信号
INが“０”であり、MOSトランジスタ２５がオ
ンし、回路点ＰがこのMOSトランジスタ２５を
介して充電されているときに、MOSトランジス
タ２８のゲートに前記制御信号SIを与えることに
よつて、このMOSトランジスタ２８もオンし、
これによつて回路点Ｐを充電する際の速度をバツ
フア回路BAのみによる充電の場合よりも速くな
るようにしている。すなわち、入力信号INが
“０”でバツフア回路BAにより回路点Ｐを“１”
に充電するとき、制御信号SIが“１”であればエ
ンハンスメント型のMOSトランジスタ２８がオ
ンし、このMOSトランジスタ２８及びMOSトラ
ンジスタ２７を介してVCから回路点Ｐに電流が
流れ込み、回路点Ｐの充電電流は増加する。
のように容量の大きな回路点Ｐの数の多少によつ
て決まることが多い。そこで、このように容量が
大きい回路点にのみMOSトランジスタ２８を設
けてもその効果は極めて大きい。これは入力信号
INが“０”であり、MOSトランジスタ２５がオ
ンし、回路点ＰがこのMOSトランジスタ２５を
介して充電されているときに、MOSトランジス
タ２８のゲートに前記制御信号SIを与えることに
よつて、このMOSトランジスタ２８もオンし、
これによつて回路点Ｐを充電する際の速度をバツ
フア回路BAのみによる充電の場合よりも速くな
るようにしている。すなわち、入力信号INが
“０”でバツフア回路BAにより回路点Ｐを“１”
に充電するとき、制御信号SIが“１”であればエ
ンハンスメント型のMOSトランジスタ２８がオ
ンし、このMOSトランジスタ２８及びMOSトラ
ンジスタ２７を介してVCから回路点Ｐに電流が
流れ込み、回路点Ｐの充電電流は増加する。
なお、この場合、MOSトランジスタ２７は
MOSトランジスタ２８を介して回路点Ｐを充電
する際の電流値を決定するものであるが、この
MOSトランジスタ２７を電源電圧VC側に配置し
かつMOSトランジスタ２８を回路点Ｐ側に配置
するようにしてもよい。
MOSトランジスタ２８を介して回路点Ｐを充電
する際の電流値を決定するものであるが、この
MOSトランジスタ２７を電源電圧VC側に配置し
かつMOSトランジスタ２８を回路点Ｐ側に配置
するようにしてもよい。
第７図ｂはこの発明の第２の実施例回路の構成
を示すものであり、第７図ａの実施例回路の
MOSトランジスタ２７および２８の直列回路に
対して、並列にデイプレツシヨン型のMOSトラ
ンジスタ２７′およびエンハンスメント型のMOS
トランジスタ２８′の直列回路を付加し、上記
MOSトランジスタ２７′のゲートには前記MOS
トランジスタ２７のゲートと同じ信号を印加し、
MOSトランジスタ２８′のゲートには前記制御信
号SIとは別の制御信号SI′を印加するようにして
いる。
を示すものであり、第７図ａの実施例回路の
MOSトランジスタ２７および２８の直列回路に
対して、並列にデイプレツシヨン型のMOSトラ
ンジスタ２７′およびエンハンスメント型のMOS
トランジスタ２８′の直列回路を付加し、上記
MOSトランジスタ２７′のゲートには前記MOS
トランジスタ２７のゲートと同じ信号を印加し、
MOSトランジスタ２８′のゲートには前記制御信
号SIとは別の制御信号SI′を印加するようにして
いる。
従つて、この実施例回路によれば、制御信号
SI，SI′の論理レベルの組合わせによつて、回路
点Ｐの充電電流を段階的に変化させることができ
る。すなわち、MOSトランジスタ２７，２７′の
各ゲートに“１”レベルが印加される場合におい
て、SI，SI′とも“０”レベルのときはMOSト
ランジスタ２８，２８′は共にオフになり回路点
Ｐの充電電流はバツフア回路BAのみとなり、
SIが“１”、SI′が“０”レベルのときはMOSト
ランジスタ２８がオン、２８′がオフになりMOS
トランジスタ２８による充電電流が付加され、
SIが“０”、SI′が“１”レベルのときにはMOS
トランジスタ２８がオフ、２８′がオンになり
MOSトランジスタ２８′による充電電流が付加さ
れ、SI，SI′が共に“１”のときはMOSトラン
ジスタ２８，２８′が共にオンになりMOSトラン
ジスタ２８，２８′による充電電流が付加される。
なお、MOSトランジスタ２７，２７′の駆動能力
すなわち抵抗値が等しい場合には、上記，の
ときの回路点Ｐの充電電流は等しいが、MOSト
ランジスタ２７，２７′の抵抗値が相異なるとき
には上記，のときの回路点Ｐの充電電流は相
異なる。また、のときが回路点Ｐの充電電流の
値が最も大きくなる。
SI，SI′の論理レベルの組合わせによつて、回路
点Ｐの充電電流を段階的に変化させることができ
る。すなわち、MOSトランジスタ２７，２７′の
各ゲートに“１”レベルが印加される場合におい
て、SI，SI′とも“０”レベルのときはMOSト
ランジスタ２８，２８′は共にオフになり回路点
Ｐの充電電流はバツフア回路BAのみとなり、
SIが“１”、SI′が“０”レベルのときはMOSト
ランジスタ２８がオン、２８′がオフになりMOS
トランジスタ２８による充電電流が付加され、
SIが“０”、SI′が“１”レベルのときにはMOS
トランジスタ２８がオフ、２８′がオンになり
MOSトランジスタ２８′による充電電流が付加さ
れ、SI，SI′が共に“１”のときはMOSトラン
ジスタ２８，２８′が共にオンになりMOSトラン
ジスタ２８，２８′による充電電流が付加される。
なお、MOSトランジスタ２７，２７′の駆動能力
すなわち抵抗値が等しい場合には、上記，の
ときの回路点Ｐの充電電流は等しいが、MOSト
ランジスタ２７，２７′の抵抗値が相異なるとき
には上記，のときの回路点Ｐの充電電流は相
異なる。また、のときが回路点Ｐの充電電流の
値が最も大きくなる。
第８図はこの発明の第３の実施例回路の構成を
示すものであり、上記第１、第２の実施例回路の
場合と同様にこの発明をバツフア回路に実施した
ものである。この実施例回路が第７図ａの第１の
実施例回路と異なるところは、回路点Ｐと電源電
圧VCの印加点との間に前記MOSトランジスタ２
７，２８を直列接続する代りに、回路点Ｐと電源
電圧VCの印加点との間に、前記インバータ
INVaの出力信号をゲート入力とするデイプレツ
シヨン型のMOSトランジスタ３５（特許請求の
範囲中の第４のトランジスタ）と、前記制御信号
SIをゲート入力とするエンハンスメント型の
MOSトランジスタ２８（特許請求の範囲中の第
３のトランジスタ）を直列接続し、また、回路点
Ｐと接地電位点との間には前記インバータINVb
の出力信号をゲート入力とするエンハンスメント
型のMOSトランジスタ３６（特許請求の範囲中
の第６のトランジスタ）を接続したものである。
示すものであり、上記第１、第２の実施例回路の
場合と同様にこの発明をバツフア回路に実施した
ものである。この実施例回路が第７図ａの第１の
実施例回路と異なるところは、回路点Ｐと電源電
圧VCの印加点との間に前記MOSトランジスタ２
７，２８を直列接続する代りに、回路点Ｐと電源
電圧VCの印加点との間に、前記インバータ
INVaの出力信号をゲート入力とするデイプレツ
シヨン型のMOSトランジスタ３５（特許請求の
範囲中の第４のトランジスタ）と、前記制御信号
SIをゲート入力とするエンハンスメント型の
MOSトランジスタ２８（特許請求の範囲中の第
３のトランジスタ）を直列接続し、また、回路点
Ｐと接地電位点との間には前記インバータINVb
の出力信号をゲート入力とするエンハンスメント
型のMOSトランジスタ３６（特許請求の範囲中
の第６のトランジスタ）を接続したものである。
このようにMOSトランジスタ３６をさらに設
けた回路構成にすると、このMOSトランジスタ
３６によつて回路点Ｐの放電速度も高めることが
できる。すなわち、この実施例の場合にはバツフ
ア回路BAによる回路点Ｐの充放電経路に加えて
MOSトランジスタ２８を経由する充電経路もし
くはMOSトランジスタ３６を経由する放電経路
が加わることになる。
けた回路構成にすると、このMOSトランジスタ
３６によつて回路点Ｐの放電速度も高めることが
できる。すなわち、この実施例の場合にはバツフ
ア回路BAによる回路点Ｐの充放電経路に加えて
MOSトランジスタ２８を経由する充電経路もし
くはMOSトランジスタ３６を経由する放電経路
が加わることになる。
また、第８図に示すように、MOSトランジス
タ３６と回路点Ｐとの間に、ゲートに制御信号SI
が入力された前記MOSトランジスタ２８と同様
のエンハンスメント型のMOSトランジスタ２
８″（特許請求の範囲中の第５のトランジスタ）
をさらに設けるようにしてもよい。このMOSト
ランジスタ２８″は、ドレイン回路点Ｐに、ソー
スがMOSトランジスタ３６のドレインに接続さ
れている。すなわち、MOSトランジスタ３６の
ドレインはMOSトランジスタ２８″を介して回路
点Ｐに接続される。このような構成にすると、回
路点Ｐの放電速度も信号SIにより制御することが
できる。
タ３６と回路点Ｐとの間に、ゲートに制御信号SI
が入力された前記MOSトランジスタ２８と同様
のエンハンスメント型のMOSトランジスタ２
８″（特許請求の範囲中の第５のトランジスタ）
をさらに設けるようにしてもよい。このMOSト
ランジスタ２８″は、ドレイン回路点Ｐに、ソー
スがMOSトランジスタ３６のドレインに接続さ
れている。すなわち、MOSトランジスタ３６の
ドレインはMOSトランジスタ２８″を介して回路
点Ｐに接続される。このような構成にすると、回
路点Ｐの放電速度も信号SIにより制御することが
できる。
第９図ａは前述の第４図の特性を有する制御信
号SIを出力する制御回路を示している。MOSト
ランジスタ５２，５５はＮチヤネルでエンハンス
メント型のものであり、MOSトランジスタ５３，
５４はＮチヤネルでデイプレツシヨン型のもので
あり、５１は不揮発性メモリ素子たとえばポリシ
リコンヒユーズ素子であり、PIは書き込み制御
入力信号である。
号SIを出力する制御回路を示している。MOSト
ランジスタ５２，５５はＮチヤネルでエンハンス
メント型のものであり、MOSトランジスタ５３，
５４はＮチヤネルでデイプレツシヨン型のもので
あり、５１は不揮発性メモリ素子たとえばポリシ
リコンヒユーズ素子であり、PIは書き込み制御
入力信号である。
ヒユーズ素子５１が溶断されていない状態（記
憶データ“０”に相当する）のときには、このヒ
ユーズ素子５１を通じてVC電圧がMOSトランジ
スタ５５のゲートに印加され、このMOSトラン
ジスタ５５がオンになるので、ドレイン電圧は
MOSトランジスタ５４，５５のオン抵抗の比に
より設定されたほぼ接地電位になる。これに対し
て、書き込み制御入力信号PIが高電圧になると、
MOSトランジスタ５２がオンし、ヒユーズ素子
５１に過電流が流れて溶断（記憶データ“１”の
書き込みに相当する）される。ヒユーズ素子５１
が溶断された状態ではデイプレツシヨン型の
MOSトランジスタ５３がオンしているので、こ
のMOSトランジスタ５３のドレインが0Vにな
り、MOSトランジスタ５５はオフし、そのドレ
インにはMOSトランジスタ５４を通じてVCの電
圧が出力される。
憶データ“０”に相当する）のときには、このヒ
ユーズ素子５１を通じてVC電圧がMOSトランジ
スタ５５のゲートに印加され、このMOSトラン
ジスタ５５がオンになるので、ドレイン電圧は
MOSトランジスタ５４，５５のオン抵抗の比に
より設定されたほぼ接地電位になる。これに対し
て、書き込み制御入力信号PIが高電圧になると、
MOSトランジスタ５２がオンし、ヒユーズ素子
５１に過電流が流れて溶断（記憶データ“１”の
書き込みに相当する）される。ヒユーズ素子５１
が溶断された状態ではデイプレツシヨン型の
MOSトランジスタ５３がオンしているので、こ
のMOSトランジスタ５３のドレインが0Vにな
り、MOSトランジスタ５５はオフし、そのドレ
インにはMOSトランジスタ５４を通じてVCの電
圧が出力される。
第９図ｂの制御回路においては、第９図ａと同
様のヒユーズ素子５１、MOSトランジスタ５２，
５３を４組設け、第９図ａのMOSトランジスタ
５５に代えてMOSトランジスタ５６〜５９を並
列接続し。これらMOSトランジスタ５６〜５９
の各ゲートに上記各組のヒユーズ素子５１の一端
を接続し、各組のMOSトランジスタ５２のゲー
トに書き込み制御入力PI1〜PI4を印加するように
している。従つて、MOSトランジスタ５６〜５
９のうち、書き込み制御入力PI1〜PI4が与えられ
ず、ヒユーズ素子５１が溶断されていない組に対
応するものだけがオン状態となり、このオン状態
のMOSトランジスタとMOSトランジスタ５４″
との抵抗比により制御信号SIのレベルが定まる。
すなわち、制御入力PI1〜PI4の組み合わせが、
“0000”，“0001”，“0011”，“0111”の順に電圧が
階段状に上昇する制御信号SIが得られる。
様のヒユーズ素子５１、MOSトランジスタ５２，
５３を４組設け、第９図ａのMOSトランジスタ
５５に代えてMOSトランジスタ５６〜５９を並
列接続し。これらMOSトランジスタ５６〜５９
の各ゲートに上記各組のヒユーズ素子５１の一端
を接続し、各組のMOSトランジスタ５２のゲー
トに書き込み制御入力PI1〜PI4を印加するように
している。従つて、MOSトランジスタ５６〜５
９のうち、書き込み制御入力PI1〜PI4が与えられ
ず、ヒユーズ素子５１が溶断されていない組に対
応するものだけがオン状態となり、このオン状態
のMOSトランジスタとMOSトランジスタ５４″
との抵抗比により制御信号SIのレベルが定まる。
すなわち、制御入力PI1〜PI4の組み合わせが、
“0000”，“0001”，“0011”，“0111”の順に電圧が
階段状に上昇する制御信号SIが得られる。
なお、上記ヒユーズ素子の溶断のためにたとえ
ば第９図ａの書き込み制御入力信号PIを集積回
路の外部から供給するためには専用のパツドが必
要である。しかし、この専用のパツドを設けるこ
となく、たとえばアドレスバツフアのアドレス入
力Aiを供給するパツドと共用した例を第１０図
に示す。図において、インバータI1〜I3およびバ
ツフア回路BFは周知のアドレスバツフアを構成
しており、初段のインバータI1はアドレス入力Ai
がたとえば2V以上のときに論理“１”、2V未満
のときに論理“０”として応動する。このインバ
ータI1の入力端と接地端との間には、Ｎチヤネ
ル、エンハンスメント型であつてドレイン・ゲー
ト相互が接続されたたとえば７個のMOSトラン
ジスタT1〜T7およびＮチヤネル、デイプレツシ
ヨン型でゲート・ソース相互が接続された１個の
MOSトランジスタT8が直列に接続されている。
上記MOSトランジスタT8のドレインはインバー
タI4の入力端に接続され、このインバータI4の出
力端はインバータI5の入力端およびデイプレツシ
ヨン型のMOSトランジスタT9のゲートに接続さ
れている。このMOSトランジスタT9のドレイン
は電源電圧VCに接続され、ソースはデイプレツ
シヨン型のMOSトランジスタT10のドレインに接
続されている。また、上記MOSトランジスタT10
のドレインと前記インバータI1の入力端との間に
は、それぞれドレイン・ゲート相互が接続された
２個のエンハンスメント型のMOSトランジスタ
T12，T13が直列に接続されている。そして、ヒ
ユーズ素子５１に直列接続されるエンハンスメン
ト型のMOSトランジスタ５２は、ドレインが前
記MOSトランジスタT13のドレインに接続され、
ゲートが前記インバータI5の出力端に接続されて
いる。また、上記MOSトランジスタ５２のソー
スと電源VCとの間には、ドレイン・ゲート相互
が接続されたエンハンスメント型のMOSトラン
ジスタ５３が接続されている。
ば第９図ａの書き込み制御入力信号PIを集積回
路の外部から供給するためには専用のパツドが必
要である。しかし、この専用のパツドを設けるこ
となく、たとえばアドレスバツフアのアドレス入
力Aiを供給するパツドと共用した例を第１０図
に示す。図において、インバータI1〜I3およびバ
ツフア回路BFは周知のアドレスバツフアを構成
しており、初段のインバータI1はアドレス入力Ai
がたとえば2V以上のときに論理“１”、2V未満
のときに論理“０”として応動する。このインバ
ータI1の入力端と接地端との間には、Ｎチヤネ
ル、エンハンスメント型であつてドレイン・ゲー
ト相互が接続されたたとえば７個のMOSトラン
ジスタT1〜T7およびＮチヤネル、デイプレツシ
ヨン型でゲート・ソース相互が接続された１個の
MOSトランジスタT8が直列に接続されている。
上記MOSトランジスタT8のドレインはインバー
タI4の入力端に接続され、このインバータI4の出
力端はインバータI5の入力端およびデイプレツシ
ヨン型のMOSトランジスタT9のゲートに接続さ
れている。このMOSトランジスタT9のドレイン
は電源電圧VCに接続され、ソースはデイプレツ
シヨン型のMOSトランジスタT10のドレインに接
続されている。また、上記MOSトランジスタT10
のドレインと前記インバータI1の入力端との間に
は、それぞれドレイン・ゲート相互が接続された
２個のエンハンスメント型のMOSトランジスタ
T12，T13が直列に接続されている。そして、ヒ
ユーズ素子５１に直列接続されるエンハンスメン
ト型のMOSトランジスタ５２は、ドレインが前
記MOSトランジスタT13のドレインに接続され、
ゲートが前記インバータI5の出力端に接続されて
いる。また、上記MOSトランジスタ５２のソー
スと電源VCとの間には、ドレイン・ゲート相互
が接続されたエンハンスメント型のMOSトラン
ジスタ５３が接続されている。
しかして、直列接続されたMOSトランジスタ
T1〜T7の各閾値電圧の和が15V以上となるよう
に設定しておけば、MOSトランジスタT8のドレ
インにおける信号の論理状態はアドレス入力Ai
が15V以上（たとえば20V）のときにが“１”に
なり、15V未満のときには“０”になる。この論
理“０”のときには、インバータI4の出力が
“１”となり、MOSトランジスタT9がオンして
MOSトランジスタT10のドレインが電源VCの電
圧となり、MOSトランジスタT13はそのドレイン
がVC＋2VTH（但しVTHはエンハンスメント型
MOSトランジスタの閾値電圧）以下ではオンし
ない。このとき、インバータI5の出力は“０”で
あるので、MOSトランジスタ５２はオフであり、
ヒユーズ素子５１は溶断しない。従つて、このと
きMOSトランジスタ５３のソース電位（制御信
号SI）は例えば接地電位（“０”）である。
T1〜T7の各閾値電圧の和が15V以上となるよう
に設定しておけば、MOSトランジスタT8のドレ
インにおける信号の論理状態はアドレス入力Ai
が15V以上（たとえば20V）のときにが“１”に
なり、15V未満のときには“０”になる。この論
理“０”のときには、インバータI4の出力が
“１”となり、MOSトランジスタT9がオンして
MOSトランジスタT10のドレインが電源VCの電
圧となり、MOSトランジスタT13はそのドレイン
がVC＋2VTH（但しVTHはエンハンスメント型
MOSトランジスタの閾値電圧）以下ではオンし
ない。このとき、インバータI5の出力は“０”で
あるので、MOSトランジスタ５２はオフであり、
ヒユーズ素子５１は溶断しない。従つて、このと
きMOSトランジスタ５３のソース電位（制御信
号SI）は例えば接地電位（“０”）である。
これに対して、アドレス入力Aiが20Vになる
と、MOSトランジスタT8のドレインの信号は
“１”、インバータI4の出力は“０”となり、イン
バータI5内のMOSトランジスタT11はオフする。
このとき、MOSトランジスタT10のドレインの電
位は（20V−2VTH）となり、この電圧がMOS
トランジスタT10を通じてMOSトランジスタ５２
のゲートに書き込み制御入力信号PIとして供給
される。これによつてMOSトランジスタ５２が
オンし、そのソース電位が（20V−3VTH）とな
り、この電圧による過電流が流れることによりヒ
ユーズ素子５１が溶断される。ヒユーズ素子５１
が溶断した後は、MOSトランジスタ５３のソー
ス電位、すなわち制御信号SIは（VC−VTH）
の“１”レベルとなる。
と、MOSトランジスタT8のドレインの信号は
“１”、インバータI4の出力は“０”となり、イン
バータI5内のMOSトランジスタT11はオフする。
このとき、MOSトランジスタT10のドレインの電
位は（20V−2VTH）となり、この電圧がMOS
トランジスタT10を通じてMOSトランジスタ５２
のゲートに書き込み制御入力信号PIとして供給
される。これによつてMOSトランジスタ５２が
オンし、そのソース電位が（20V−3VTH）とな
り、この電圧による過電流が流れることによりヒ
ユーズ素子５１が溶断される。ヒユーズ素子５１
が溶断した後は、MOSトランジスタ５３のソー
ス電位、すなわち制御信号SIは（VC−VTH）
の“１”レベルとなる。
［発明の効果］
以上説明したようにこの発明によれば、集積回
路が出来上がつた後で任意に回路定数を変えるこ
とができ、消費電流あるいは応答速度の選択に柔
軟性が有り、汎用性のある半導体集積回路が提供
でき、生産計画上において好都合である。
路が出来上がつた後で任意に回路定数を変えるこ
とができ、消費電流あるいは応答速度の選択に柔
軟性が有り、汎用性のある半導体集積回路が提供
でき、生産計画上において好都合である。
第１図は半導体集積回路の消費電流と応答時間
の関係を示す図、第２図はこの発明の途中で考え
られた半導体集積回路の回路図、第３図及び第４
図はそれぞれ第２図の回路で使用される制御信号
の一特性例を示すものであり不揮発性メモリ素子
の記憶データと出力電圧の関係を示す特性図、第
５図は第２図の回路に第３図に示される特性を有
する制御信号を印加した場合の記憶データと応答
時間の関係を示す図、第６図はこの発明の途中で
考えられた他の半導体集積回路の回路図、第７図
ａはこの発明の第１の実施例の回路図、第７図ｂ
はこの発明の第２の実施例の回路図、第８図はこ
の発明の第３の実施例の回路図、第９図ａ，ｂは
第２図、第６図および上記実施例回路で用いる制
御信号を発生する制御回路の一例を示す回路図、
第１０図は上記実施例回路で用いる制御信号を発
生する制御回路の一例を示す回路図である。 １〜９，１７〜１９，２１〜２８，３５，３
６，５２〜５９……MOSトランジスタ、５１…
…ポリシリコンヒユーズ素子（不揮発性メモリ素
子）、INV1〜INV3，INVa，INVb，I1〜I5……
インバータ、SI，SI′……制御信号、BA……バツ
フア回路、PI，PI1〜PI4……書き込み制御入力信
号。
の関係を示す図、第２図はこの発明の途中で考え
られた半導体集積回路の回路図、第３図及び第４
図はそれぞれ第２図の回路で使用される制御信号
の一特性例を示すものであり不揮発性メモリ素子
の記憶データと出力電圧の関係を示す特性図、第
５図は第２図の回路に第３図に示される特性を有
する制御信号を印加した場合の記憶データと応答
時間の関係を示す図、第６図はこの発明の途中で
考えられた他の半導体集積回路の回路図、第７図
ａはこの発明の第１の実施例の回路図、第７図ｂ
はこの発明の第２の実施例の回路図、第８図はこ
の発明の第３の実施例の回路図、第９図ａ，ｂは
第２図、第６図および上記実施例回路で用いる制
御信号を発生する制御回路の一例を示す回路図、
第１０図は上記実施例回路で用いる制御信号を発
生する制御回路の一例を示す回路図である。 １〜９，１７〜１９，２１〜２８，３５，３
６，５２〜５９……MOSトランジスタ、５１…
…ポリシリコンヒユーズ素子（不揮発性メモリ素
子）、INV1〜INV3，INVa，INVb，I1〜I5……
インバータ、SI，SI′……制御信号、BA……バツ
フア回路、PI，PI1〜PI4……書き込み制御入力信
号。
Claims (1)
- 【特許請求の範囲】 １ 不揮発性メモリ素子と、 入力信号が供給され、電源電圧と出力端との間
に挿入され上記入力信号に応答して出力端を充電
するための第１のトランジスタ及び出力端と接地
電圧との間に挿入され上記入力信号に応答して出
力端を放電するための第２のトランジスタとを有
し、入力信号の論理レベルを反転して出力する反
転回路と、 上記反転回路の出力端と電源電圧との間に挿入
され、上記不揮発性メモリ素子の記憶データに応
じた信号に応答してオン・オフするようにスイツ
チング制御されるエンハンスメント型の第３のト
ランジスタと、 上記第３のトランジスタと直列接続され、上記
第３のトランジスタがオンのときに上記入力信号
に応答して上記出力端を充電するための第４のト
ランジスタとを具備し、 上記第３のトランジスタがオンのときは上記出
力端を上記第１のトランジスタを介して充電する
とともに上記第３及び第４のトランジスタを直列
に介して充電し、 上記第３のトランジスタがオフのときは上記出
力端を上記第１のトランジスタを介して充電する
ようにし、 上記出力端の充電速度を上記不揮発性メモリ素
子の記憶データに応じて変えるように構成したこ
とを特徴とする半導体集積回路。 ２ 前記不揮発性メモリ素子がポリシリコンヒユ
ーズである特許請求の範囲第１項に記載の半導体
集積回路。 ３ 不揮発性メモリ素子と、 入力信号が供給され、電源電圧と出力端との間
に挿入され上記入力信号に応答して出力端を充電
するための第１のトランジスタ及び出力端と接地
電圧との間に挿入され上記入力信号に応答して出
力端を放電するための第２のトランジスタとを有
し、入力信号の論理レベルを反転して出力する反
転回路と、 上記反転回路の出力端と電源電圧との間に挿入
され、上記不揮発性メモリ素子の記憶データに応
じた信号に応答してオン・オフするようにスイツ
チング制御されるエンハンスメント型の第３のト
ランジスタと、 上記第３のトランジスタと直列接続され、上記
第３のトランジスタがオンのときに上記入力信号
に応答して上記出力端を充電するための第４のト
ランジスタと、 上記反転回路の出力端と接地電圧との間に挿入
され、上記不揮発性メモリ素子の記憶データに応
じた信号に応答してオン・オフするようにスイツ
チング制御されるエンハンスメント型の第５のト
ランジスタと、 上記第５のトランジスタと直列接続され、上記
第５のトランジスタがオンのときに上記入力信号
に応答して上記出力端を放電するための第６のト
ランジスタとを具備し、 上記第３のトランジスタがオンのときは上記出
力端を上記第１のトランジスタを介して充電する
とともに上記第３及び第４のトランジスタを直列
に介して充電し、 上記第３のトランジスタがオフのときは上記出
力端を上記第１のトランジスタを介して充電し、 上記第５のトランジスタがオンのときは上記出
力端を上記第２のトランジスタを介して放電する
とともに上記第５及び第６のトランジスタを直列
に介して放電し、 上記第５のトランジスタがオフのときは上記出
力端を上記第２のトランジスタを介して放電する
ようにし、 上記出力端の充電速度及び放電速度を上記不揮
発性メモリ素子の記憶データに応じて変えるよう
に構成したことを特徴とする半導体集積回路。 ４ 前記不揮発性メモリ素子がポリシリコンヒユ
ーズである特許請求の範囲第３項に記載の半導体
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020101A JPS58137327A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路 |
| US06/465,034 US4593203A (en) | 1982-02-10 | 1983-02-08 | Semiconductor integrated circuit which allows adjustment of circuit characteristics in accordance with storage data of nonvolatile memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020101A JPS58137327A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137327A JPS58137327A (ja) | 1983-08-15 |
| JPH0450770B2 true JPH0450770B2 (ja) | 1992-08-17 |
Family
ID=12017716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020101A Granted JPS58137327A (ja) | 1982-02-10 | 1982-02-10 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4593203A (ja) |
| JP (1) | JPS58137327A (ja) |
Families Citing this family (21)
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| US4638191A (en) * | 1984-07-05 | 1987-01-20 | Hewlett-Packard Company | Amplitude insensitive delay line |
| JPS6139721A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 信号遅延回路 |
| US4686384A (en) * | 1985-08-09 | 1987-08-11 | Harris Corporation | Fuse programmable DC level generator |
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
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-
1982
- 1982-02-10 JP JP57020101A patent/JPS58137327A/ja active Granted
-
1983
- 1983-02-08 US US06/465,034 patent/US4593203A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5215504A (en) * | 1974-07-15 | 1977-02-05 | Mobil Oil | Additive mixture for lubricant and lubricating composition containing it |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4593203A (en) | 1986-06-03 |
| JPS58137327A (ja) | 1983-08-15 |
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