JPS6139721A - 信号遅延回路 - Google Patents
信号遅延回路Info
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- H03K2005/00195—Layout of the delay element using FET's
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、遅延時間を容易に制御可能な信号遅延回路
に関する。
に関する。
電気回路の遅延回路は従来より様々なものが考えられて
おり１例えば物理的遅延線１分布定数回路からＲＯＤ（
電荷転送素子）、ｏｏｎ（電荷結合素子）やディジタル
系ではシフトレジスタあるいはＲＡＭを用いたプログラ
ム制御まで幅広く普及してい石。
おり１例えば物理的遅延線１分布定数回路からＲＯＤ（
電荷転送素子）、ｏｏｎ（電荷結合素子）やディジタル
系ではシフトレジスタあるいはＲＡＭを用いたプログラ
ム制御まで幅広く普及してい石。
ところで、遅延回路においては遅延時間を任意に変化さ
せたい技術的要求が様々な応用分野にあるが、遅延線や
分布定数回路などでは難しく、転送に電気的なりロツク
ノぐルスを使用するＢＢＤや００Ｄあるいはシフトレジ
スタ等を用いてそのり四ツクの周波数を制御する方法が
一般的である。□ところが、ＲＯＤ、ＯＯＤ、シフトレ
ジスタ等を用いて遅延する方法はクロックツ臂ルスを使
用して信号を転送するものでおるがゆえに、信号がりｐ
ツクでサンプリングされるため１時間軸の分解能がグロ
ック周期により規定され１例えば１時間軸にアナログ情
報を有するノＲルス周波数変調信号のような信号を遅延
させた場合、その遅延出力には。
せたい技術的要求が様々な応用分野にあるが、遅延線や
分布定数回路などでは難しく、転送に電気的なりロツク
ノぐルスを使用するＢＢＤや００Ｄあるいはシフトレジ
スタ等を用いてそのり四ツクの周波数を制御する方法が
一般的である。□ところが、ＲＯＤ、ＯＯＤ、シフトレ
ジスタ等を用いて遅延する方法はクロックツ臂ルスを使
用して信号を転送するものでおるがゆえに、信号がりｐ
ツクでサンプリングされるため１時間軸の分解能がグロ
ック周期により規定され１例えば１時間軸にアナログ情
報を有するノＲルス周波数変調信号のような信号を遅延
させた場合、その遅延出力には。
位相誤差が生じる欠点があった。これを解消するには、
理論上はクロックを極めて速くして分解能高めてやれば
よいが、そうすると、目的とする遅延時間を得るために
はＢ８Ｄ、ＯＯＤ、シフトレジスタ等の素子の段数を増
やきなければならず、技術的にも難しくなる欠点があっ
た。
理論上はクロックを極めて速くして分解能高めてやれば
よいが、そうすると、目的とする遅延時間を得るために
はＢ８Ｄ、ＯＯＤ、シフトレジスタ等の素子の段数を増
やきなければならず、技術的にも難しくなる欠点があっ
た。
この発明は、前記従来の技術における欠点を解決して、
遅延時間の制御が容易でかつ位相誤差を生じるととｉく
信号遅延が可能な信号遅延時間を提供しようとするもの
である。
遅延時間の制御が容易でかつ位相誤差を生じるととｉく
信号遅延が可能な信号遅延時間を提供しようとするもの
である。
この発明は、二値化信号を入力とするＯ Ｍ ＯＳゲー
ト回路の電源路にこのゲート回路に印々口される電圧を
制御する電圧制御手段を設け、この電圧制御手段によっ
て前記ゲート回路の入出力間における信号遅延時間を制
御するようにしたものである。
ト回路の電源路にこのゲート回路に印々口される電圧を
制御する電圧制御手段を設け、この電圧制御手段によっ
て前記ゲート回路の入出力間における信号遅延時間を制
御するようにしたものである。
この発明の前記解決手段によれば、０Ｍ０Ｓゲートが入
出力間に遅延時間を有し、かつ、その遅延時間が印加電
圧によって変化することを利用して、印加電圧により容
易に遅ＩＡ時間が制御できる。また、従来のＢＲｒ）、
ＯＯＤ、シフトレジスタ等による遅延回路のように、原
信号をクロックです゛ンプリングして転送するものでな
く、原信号をそのままの形で連続的に遅延するので５例
えば時間軸にアナログ情報を有するパルス周波数変調信
号のような信号に対しても位相誤差を生じることなく遅
延することができる。
出力間に遅延時間を有し、かつ、その遅延時間が印加電
圧によって変化することを利用して、印加電圧により容
易に遅ＩＡ時間が制御できる。また、従来のＢＲｒ）、
ＯＯＤ、シフトレジスタ等による遅延回路のように、原
信号をクロックです゛ンプリングして転送するものでな
く、原信号をそのままの形で連続的に遅延するので５例
えば時間軸にアナログ情報を有するパルス周波数変調信
号のような信号に対しても位相誤差を生じることなく遅
延することができる。
ＯＭＯＳゲート回路の一例を第２図に示す。これは、ｎ
チャネルＭＯＳ−ＦＥＴ１２とｎチャネルＭＯＳ−ＦＥ
Ｔ１４をゲートどうし、ドレインどうし互いにそれぞれ
接続し、ソースに電源電圧ＶＤＤ、 ｖｓｓをそれぞれ
印、加し、入力端子１３を介してゲートに信号を入力し
、ドレインから出力端子１５に入力信号の反転信号を出
力するようにしたものである。
チャネルＭＯＳ−ＦＥＴ１２とｎチャネルＭＯＳ−ＦＥ
Ｔ１４をゲートどうし、ドレインどうし互いにそれぞれ
接続し、ソースに電源電圧ＶＤＤ、 ｖｓｓをそれぞれ
印、加し、入力端子１３を介してゲートに信号を入力し
、ドレインから出力端子１５に入力信号の反転信号を出
力するようにしたものである。
このＣＭＯＳインバータ１０においては、入力と出力間
に遅延時間が生じる。この遅延時間は。
に遅延時間が生じる。この遅延時間は。
第３図に示すように、電源電圧ＶＤＤ−Ｖ８８に依存し
、電源電圧’ＶＤＤ’ｌ’Ｓ８が小さいほど遅延時間は
大きく、その変化率も大きい。これは、電源電圧ＶＤＤ
−ＶＳ８によって素子のコンダクタンスが変化するため
である。したがって、この性質を利用して電源電圧ＶＤ
Ｄ−ＶＳ８の大きさによシ、遅延時間を制御子れば任意
の遅延時間に設定することができる。
、電源電圧’ＶＤＤ’ｌ’Ｓ８が小さいほど遅延時間は
大きく、その変化率も大きい。これは、電源電圧ＶＤＤ
−ＶＳ８によって素子のコンダクタンスが変化するため
である。したがって、この性質を利用して電源電圧ＶＤ
Ｄ−ＶＳ８の大きさによシ、遅延時間を制御子れば任意
の遅延時間に設定することができる。
捷７ｃ、このＯＭ （１８インバータ１０を第４図に示
すように多段接続すれば、より長い遅延時間を設定する
ことができる。例えば電源電圧ＶＤＤ−ＶＳ８ が５ｖ
のときに１段あたり約３．５ ｎａの遅延が得られると
すれば、５ｏｏｏ段直列に接続すれば。
すように多段接続すれば、より長い遅延時間を設定する
ことができる。例えば電源電圧ＶＤＤ−ＶＳ８ が５ｖ
のときに１段あたり約３．５ ｎａの遅延が得られると
すれば、５ｏｏｏ段直列に接続すれば。
８０００Ｘ３．５ｒ＋ａ” ２８μｓ
の遅延時間を得ることができる。ま７ｃ、８０段直列接
続した場合の電源電圧ＶＤＤ−ｖｓｓ対遅延時間特性を
第５図に示す。 ・ なお、０Ｍ０Ｓインバ一タ回路１０の遅延時間は、第３
図、第５図に示すように温度にも依存し。
続した場合の電源電圧ＶＤＤ−ｖｓｓ対遅延時間特性を
第５図に示す。 ・ なお、０Ｍ０Ｓインバ一タ回路１０の遅延時間は、第３
図、第５図に示すように温度にも依存し。
温度が高くなるほど遅延時間は大きくなる。
この発明の一実施例を第１図に示す。これは。
０Ｍ０Ｓゲートとその電源間に遅延時間制御用素子を挿
入したものである。
入したものである。
第１図において、ｎチャネルＭＯＳ−ＦＥＴ１２とｎチ
ャネル、ＭＯＳ −Ｆト：Ｔ １４とはゲートどうし、
ドレインどうしが互いにそれぞれ接続され。
ャネル、ＭＯＳ −Ｆト：Ｔ １４とはゲートどうし、
ドレインどうしが互いにそれぞれ接続され。
ゲートから信号が入力され、ドレインから信号が出力さ
れる。ｎチャネルＭＯＳ−ＦＦｉＴ１２のソースと電源
ＶＤＤとの間、ｎチャネルＭＯＳ−ＦＥＴ１４のソース
と電源ＶＳ８との間には、遅延時間制御用素子として、
ｎチャネルＭＯＳ−ＰＥＴ１６゜ｎチャネルＭＯＳ−Ｆ
ＥＴ１８がそれぞれ挿入されている。ｎチャネルＭＯＳ
−ＦＥＴ１６．ｎチャネルＭＯＳ−ＰＥＴ１８（７）ゲ
ートには端子２０゜２２から制御電圧ｖｌ、ｖ２がそれ
ぞれ入力される。これら制御電圧ｖｌ、ｖ２は基準電位
ＶＤＤ−Ｎ’８８に対して対称の電圧（いいかえると、
ＶＤＤ−Ｖｌ＝ ｖ２− Ｖ８Ｂ）に設定される。そ
して、制御電圧ｖｌ、ｖ２の値を制御することにより、
０Ｍ０Ｓインバータを構・成するｎチャネルＭＯＳ−Ｐ
ＥＴ１２、ｎチャネルＭＯＳ−ＦＥ’ｌ’１４に印加さ
れ電、圧が変化し、これによって遅延時間が変化する。
れる。ｎチャネルＭＯＳ−ＦＦｉＴ１２のソースと電源
ＶＤＤとの間、ｎチャネルＭＯＳ−ＦＥＴ１４のソース
と電源ＶＳ８との間には、遅延時間制御用素子として、
ｎチャネルＭＯＳ−ＰＥＴ１６゜ｎチャネルＭＯＳ−Ｆ
ＥＴ１８がそれぞれ挿入されている。ｎチャネルＭＯＳ
−ＦＥＴ１６．ｎチャネルＭＯＳ−ＰＥＴ１８（７）ゲ
ートには端子２０゜２２から制御電圧ｖｌ、ｖ２がそれ
ぞれ入力される。これら制御電圧ｖｌ、ｖ２は基準電位
ＶＤＤ−Ｎ’８８に対して対称の電圧（いいかえると、
ＶＤＤ−Ｖｌ＝ ｖ２− Ｖ８Ｂ）に設定される。そ
して、制御電圧ｖｌ、ｖ２の値を制御することにより、
０Ｍ０Ｓインバータを構・成するｎチャネルＭＯＳ−Ｐ
ＥＴ１２、ｎチャネルＭＯＳ−ＦＥ’ｌ’１４に印加さ
れ電、圧が変化し、これによって遅延時間が変化する。
第１図の回路のＩＯノぐターンの一例を第６図に示す。
このＩＯＡターンによれば、多段接続も容易となる。
第７図の実施例は、遅延時間制御用素子を２系統設けた
ものである。すなわち、前記第１図の回路におけるｐチ
ャネ＃ＭＯ８−ＦＥＴ１６．ｎチャネルＭＯ８−ＦＦｔ
Ｔ１８にｐチャネルＭＯ８−ＦＥＴ２４．ｎチャネルＭ
Ｏ８−ＦＥＴ２６をそれぞれ並列に接続したものである
。ｐチャネルＭＯ８−ＦｌｉｉＴ２．４．ｎチャネルＭ
Ｏ８−ＦＥＴ２６のゲートには、端子２８７３０から制
御重圧ｖ３ ＊ ｖ４がそれぞれ入力される。端子２０
、２２に入力する電圧ｖｌ、ｖ２と端子２８．３０に
入力する電圧ｖ３．ｖ４により、２系統で遅延時間を制
御することができる。これは１例えば端子２０．２２に
粗い制御信号を入力し、端子２８゜３０に密な制御信号
を入力して遅延時間を制御する場合に利用することがで
きる。
ものである。すなわち、前記第１図の回路におけるｐチ
ャネ＃ＭＯ８−ＦＥＴ１６．ｎチャネルＭＯ８−ＦＦｔ
Ｔ１８にｐチャネルＭＯ８−ＦＥＴ２４．ｎチャネルＭ
Ｏ８−ＦＥＴ２６をそれぞれ並列に接続したものである
。ｐチャネルＭＯ８−ＦｌｉｉＴ２．４．ｎチャネルＭ
Ｏ８−ＦＥＴ２６のゲートには、端子２８７３０から制
御重圧ｖ３ ＊ ｖ４がそれぞれ入力される。端子２０
、２２に入力する電圧ｖｌ、ｖ２と端子２８．３０に
入力する電圧ｖ３．ｖ４により、２系統で遅延時間を制
御することができる。これは１例えば端子２０．２２に
粗い制御信号を入力し、端子２８゜３０に密な制御信号
を入力して遅延時間を制御する場合に利用することがで
きる。
第８図の実施例は、ｐチャネルＭＯ８−ＦＥＴ１６とｐ
チャネルＭＯ８−ＦＥＴ２４およびｎチャネルＭＯ８−
ＦＥＴ１８とｎチャネルＭＯ８−ＦＥＴ２６をそれぞれ
直列に接続したものである。
チャネルＭＯ８−ＦＥＴ２４およびｎチャネルＭＯ８−
ＦＥＴ１８とｎチャネルＭＯ８−ＦＥＴ２６をそれぞれ
直列に接続したものである。
この場合も第７図の実施例と同様に、端子２０゜２２に
入力する電圧ｖｌ、ｖ２と端子２８、．３０に入力する
電圧ｖ３．ｖ４により、２系統で遅延時間を制御するこ
とができる。
入力する電圧ｖｌ、ｖ２と端子２８、．３０に入力する
電圧ｖ３．ｖ４により、２系統で遅延時間を制御するこ
とができる。
第９図の実施例は、複数段の０ＭＯ８インノ々−タ１０
−１乃至１０−ｎにこの発明を適用したものである。そ
れぞれ前段のドレイン出力が次段のゲートに入力されて
いる。電源電圧ｖＤｎ 、ｖｓｓは、ｐチャネルＭＯ８
−Ｆ’ＥＴ１６．ｎチャネルＭＯ８−ＦＥＴ１８を介し
て０Ｍ０Ｓイ／バータ１０−１乃至１０−ｎを構成する
各ｐチャネルＭ０８−Ｆ１１Ｔ１２．’ｎチャネルＭＯ
８−ＦＦｉＴ１４にそれぞれ供給されている。このよう
な構成によれば、共通の遅延時間制御用ＭＯ８−ＦＢＴ
１６．１８を用いて遅延時間の制御が可能である。
−１乃至１０−ｎにこの発明を適用したものである。そ
れぞれ前段のドレイン出力が次段のゲートに入力されて
いる。電源電圧ｖＤｎ 、ｖｓｓは、ｐチャネルＭＯ８
−Ｆ’ＥＴ１６．ｎチャネルＭＯ８−ＦＥＴ１８を介し
て０Ｍ０Ｓイ／バータ１０−１乃至１０−ｎを構成する
各ｐチャネルＭ０８−Ｆ１１Ｔ１２．’ｎチャネルＭＯ
８−ＦＦｉＴ１４にそれぞれ供給されている。このよう
な構成によれば、共通の遅延時間制御用ＭＯ８−ＦＢＴ
１６．１８を用いて遅延時間の制御が可能である。
Ｍ２Ｏ図の実施例は、複数段の０Ｍ０Ｓインノ々−タ１
０−１乃至１０−ｎがｌ０３１内に構成されている場合
にこの発明を適用したもので、■０３１の外部に遅延時
間制御用素子を接続したものでちる。すなわち、０ＭＯ
８インバータ１０−１乃至１０−ｎの各ソースに接続さ
れる電源端子３２．３４にｐｆヤネルＭＯ８−ＦＥＴ１
６．ｎチャネルＭＯ８−ＦＢＴｌ ８をそれぞれ接続し
。
０−１乃至１０−ｎがｌ０３１内に構成されている場合
にこの発明を適用したもので、■０３１の外部に遅延時
間制御用素子を接続したものでちる。すなわち、０ＭＯ
８インバータ１０−１乃至１０−ｎの各ソースに接続さ
れる電源端子３２．３４にｐｆヤネルＭＯ８−ＦＥＴ１
６．ｎチャネルＭＯ８−ＦＢＴｌ ８をそれぞれ接続し
。
これら各ＭＯ８−ＦＥＴ１６．１８を介して電源ＶＤＤ
、Ｖ８Ｓ ′ｔ−０ＭＯｓインバータ１０−１乃至１０
−ｎに印加している。
、Ｖ８Ｓ ′ｔ−０ＭＯｓインバータ１０−１乃至１０
−ｎに印加している。
前記各実施例においては、電源の両側に制御素子を設け
た例を示したが、これは片側でも同様の効果が期待でき
る。８１１図の実施例はそのように構成した一例を示す
ものである。これは、第４図の実施例におけるｐチャネ
ルＭＯ８−ＦＥＴ１６を削除したものに和尚し、遅延時
間制御は、ｎチャネルＭＯ８−ＦＥＴ１８のみで行なっ
ている。
た例を示したが、これは片側でも同様の効果が期待でき
る。８１１図の実施例はそのように構成した一例を示す
ものである。これは、第４図の実施例におけるｐチャネ
ルＭＯ８−ＦＥＴ１６を削除したものに和尚し、遅延時
間制御は、ｎチャネルＭＯ８−ＦＥＴ１８のみで行なっ
ている。
また、同様に、第１図の実施例におけるｎチャネルＭＯ
８−ＦＥＴ１８’ｌｋ削除することも可能である。
８−ＦＥＴ１８’ｌｋ削除することも可能である。
前記実施例においては、制御素子を０Ｍ０Ｓインバータ
の外側に設けるようにじたが、内側に設けることもでき
る。第１２図はその一例で、ｐチャネルＭＯ８−Ｆ’ｇ
Ｔ１２とｎチャネルＭＯ８・−ＦＢＴｌ４で０Ｍ０Ｓイ
ンノ々−夕を構成し、その内側に遅延時間制御用のｐチ
ャネルＭＯ８−ＦｍＴ１６とｎチャネルＭＯ８−ＦＢＴ
ｌ８を設置し・ている。
の外側に設けるようにじたが、内側に設けることもでき
る。第１２図はその一例で、ｐチャネルＭＯ８−Ｆ’ｇ
Ｔ１２とｎチャネルＭＯ８・−ＦＢＴｌ４で０Ｍ０Ｓイ
ンノ々−夕を構成し、その内側に遅延時間制御用のｐチ
ャネルＭＯ８−ＦｍＴ１６とｎチャネルＭＯ８−ＦＢＴ
ｌ８を設置し・ている。
第１３図の実施例は、第１２図の回路を複数段接続し、
ｙに外側に遅延時間制御用ｐチャネルＭＯ８−ＰＢＴ３
６．ｎチャネルＭＯ８−Ｆ’ｌ’３Ｔ３８を接続したも
のでちる。この回路では、ＭＯＳ−Ｆ１ｉ！’ｌ’１６
．１８のゲートに印加される電圧ｖ １ ＠ Ｖ ２と
、ＭＯＳ−Ｆ１ｉ１Ｔ３６．３８のゲートに印加される
電圧ｖ５ ＊ ｖ６の２系統で遅延時間が制御される。
ｙに外側に遅延時間制御用ｐチャネルＭＯ８−ＰＢＴ３
６．ｎチャネルＭＯ８−Ｆ’ｌ’３Ｔ３８を接続したも
のでちる。この回路では、ＭＯＳ−Ｆ１ｉ！’ｌ’１６
．１８のゲートに印加される電圧ｖ １ ＠ Ｖ ２と
、ＭＯＳ−Ｆ１ｉ１Ｔ３６．３８のゲートに印加される
電圧ｖ５ ＊ ｖ６の２系統で遅延時間が制御される。
前記実施例では、０Ｍ０Ｓインバータを構成するＭＯＳ
−ＦＥＴ１Ｔ１２．１４に直列に制御素子を接続したが
、並列に接続することもできる。第１４図はその一例で
、０Ｍ０Ｓインバータを構成するｐチャネルＭＯ８−Ｆ
ＥＴ１２．ｎチャネルＭＯ８−ＦＥＴ１４のソースを抵
抗Ｒ１，ｌ’ｔ２を介して電源ＶＤＤ 、 ｖｓｓにそ
れぞれ接続し、遅延時間制御用ｎチャネルＭＯ８−Ｆ、
ＥＴ１６をｐチャネルＭＯ８−ＦＥＴＩ ２．ｎチャネ
ルＭＯ８−ＦＥＴ１４、抵抗Ｒ２に並列に接続し、遅延
時間制御用ｐチャネルＭＯ８−ＦＥＴ１８を抵抗Ｒ１，
ｐチャネルＭＯ８−ＦＥＴＩ２．ｎチャネルＭＯ８−Ｆ
ＥＴ １４に並列に接続したものである。ｎチャネルＭ
Ｏ８−ＦＥＴ１６．ｐチャネルＭＣ１８−ＦＥＴ １８
の各ゲートに各々入力される電圧ｖ２゜ｖｌにより遅延
時間が制御される。ただし、この場合、制御電圧ｖ１．
ｖ２の増減と遅延時間の増減の関係は第１３図以前のも
のと逆となる。
−ＦＥＴ１Ｔ１２．１４に直列に制御素子を接続したが
、並列に接続することもできる。第１４図はその一例で
、０Ｍ０Ｓインバータを構成するｐチャネルＭＯ８−Ｆ
ＥＴ１２．ｎチャネルＭＯ８−ＦＥＴ１４のソースを抵
抗Ｒ１，ｌ’ｔ２を介して電源ＶＤＤ 、 ｖｓｓにそ
れぞれ接続し、遅延時間制御用ｎチャネルＭＯ８−Ｆ、
ＥＴ１６をｐチャネルＭＯ８−ＦＥＴＩ ２．ｎチャネ
ルＭＯ８−ＦＥＴ１４、抵抗Ｒ２に並列に接続し、遅延
時間制御用ｐチャネルＭＯ８−ＦＥＴ１８を抵抗Ｒ１，
ｐチャネルＭＯ８−ＦＥＴＩ２．ｎチャネルＭＯ８−Ｆ
ＥＴ １４に並列に接続したものである。ｎチャネルＭ
Ｏ８−ＦＥＴ１６．ｐチャネルＭＣ１８−ＦＥＴ １８
の各ゲートに各々入力される電圧ｖ２゜ｖｌにより遅延
時間が制御される。ただし、この場合、制御電圧ｖ１．
ｖ２の増減と遅延時間の増減の関係は第１３図以前のも
のと逆となる。
以上説明したように、この発明によれば、 ０Ｍ０Ｓゲ
ートが入出力間に遅延時・間を有し、かつその遅延時間
が０Ｍ０Ｓゲートの電源電圧により変化することを利用
して、０ＭＯ８ゲートの電源路に電圧制御手段を設け、
この電圧制御手段によって０Ｍ０Ｓゲートの印加電圧を
制御するようにしたので、容易に遅延時間の制御を行な
うことができる。また、従来のＢＢＤ、ＯＯＤ、シフト
レジスタ等による遅延回路のように原信号をクロックで
サンプリングして転送するものでなく、原信号をそのま
まの形で連続的に遅延するので１例えば時間軸にアナロ
グ情報を有するノ々ルス周波数変調信号のような信号に
対しても位相誤差を生じることなく遅延することができ
る。
ートが入出力間に遅延時・間を有し、かつその遅延時間
が０Ｍ０Ｓゲートの電源電圧により変化することを利用
して、０ＭＯ８ゲートの電源路に電圧制御手段を設け、
この電圧制御手段によって０Ｍ０Ｓゲートの印加電圧を
制御するようにしたので、容易に遅延時間の制御を行な
うことができる。また、従来のＢＢＤ、ＯＯＤ、シフト
レジスタ等による遅延回路のように原信号をクロックで
サンプリングして転送するものでなく、原信号をそのま
まの形で連続的に遅延するので１例えば時間軸にアナロ
グ情報を有するノ々ルス周波数変調信号のような信号に
対しても位相誤差を生じることなく遅延することができ
る。
第１図は、この発明の一実施例を示す回路図である。
第２図は、ＯＭＯＳゲート回路を示す回路図である。
第３図は、第２図のＯＭＯＳゲート回路における電源電
圧−遅延時間特性を示す特性図でちる。 第４図は、第２図の（ＩＭＯＳインバータ１０を複数段
縦列接続１−で長い遅延時間を得る状態を示す回路図で
ある。 第５図は、第２図の０Ｍ０Ｓインバータ１０を８０段縦
列接続し′ｆＣ場合の電源電圧−遅延時間特性を示す特
性図である。 第６図は、第１図の回路のＩＯパターンの一例である。 第７図乃至第１４図は、この発明の他の実施例を示す回
路図である。 １２・・・ＯＭ ＯＳゲート回路を構成するｐチャネル
ＭＯ８ｉＥＴ、１３・・・入力端子、１４・・・ＣＭＯ
Ｓゲート回路を構成するｎチャネルＭＯ８−ＦＢＴ、１
５・・・出力端子％ １６．２４．３６・・・遅延時間
制御用ｐチャネルＰＪＯ８−ＦＥＴ、１８ 。 ２６．３８・・・遅延時間制御用ｎチャネルＭ０８−Ｆ
ＥＴ、２０．２２・・・遅延時間制御用電圧入力端子。 （ばか１名） 第７図 第９図 第８図 ■ＳＳ ■ＳＳ ■ＳＳ 第１１図 第１３図 −γ− 特開昭Ｇ１−３９７２１（力 第１２図 第１４図 ＤＤ
圧−遅延時間特性を示す特性図でちる。 第４図は、第２図の（ＩＭＯＳインバータ１０を複数段
縦列接続１−で長い遅延時間を得る状態を示す回路図で
ある。 第５図は、第２図の０Ｍ０Ｓインバータ１０を８０段縦
列接続し′ｆＣ場合の電源電圧−遅延時間特性を示す特
性図である。 第６図は、第１図の回路のＩＯパターンの一例である。 第７図乃至第１４図は、この発明の他の実施例を示す回
路図である。 １２・・・ＯＭ ＯＳゲート回路を構成するｐチャネル
ＭＯ８ｉＥＴ、１３・・・入力端子、１４・・・ＣＭＯ
Ｓゲート回路を構成するｎチャネルＭＯ８−ＦＢＴ、１
５・・・出力端子％ １６．２４．３６・・・遅延時間
制御用ｐチャネルＰＪＯ８−ＦＥＴ、１８ 。 ２６．３８・・・遅延時間制御用ｎチャネルＭ０８−Ｆ
ＥＴ、２０．２２・・・遅延時間制御用電圧入力端子。 （ばか１名） 第７図 第９図 第８図 ■ＳＳ ■ＳＳ ■ＳＳ 第１１図 第１３図 −γ− 特開昭Ｇ１−３９７２１（力 第１２図 第１４図 ＤＤ
Claims (1)
- 二値化信号を入力とするＯＭＯＳゲート回路の電源路に
このゲート回路に印加される電圧を制御する電圧制御手
段を設け、この電圧制御手段によつて前記ゲート回路の
入出力間における信号遅延時間を制御するようにしたこ
とを特徴とする信号遅延回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078484A JPS6139721A (ja) | 1984-07-31 | 1984-07-31 | 信号遅延回路 |
| EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
| EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
| EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
| US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
| US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
| US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16078484A JPS6139721A (ja) | 1984-07-31 | 1984-07-31 | 信号遅延回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247221A Division JPH0645892A (ja) | 1992-08-24 | 1992-08-24 | 信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139721A true JPS6139721A (ja) | 1986-02-25 |
Family
ID=15722371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078484A Pending JPS6139721A (ja) | 1984-07-31 | 1984-07-31 | 信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139721A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01212020A (ja) * | 1988-02-18 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
| JPH01503191A (ja) * | 1987-04-29 | 1989-10-26 | ヒュンダイ エレクトロニクス アメリカ | デイジタル制御遅延回路 |
| US5831465A (en) * | 1996-01-22 | 1998-11-03 | Nec Corporation | Variable delay circuit |
| US6404256B2 (en) | 1998-08-14 | 2002-06-11 | Nec Corporation | Synchronous delay circuit |
| JP2007124582A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | 遅延検波回路、同期検波回路、無線受信装置および無線送信装置 |
| JP2009239627A (ja) * | 2008-03-27 | 2009-10-15 | Futaba Corp | 相関器及び超広帯域無線受信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
| JPS58137327A (ja) * | 1982-02-10 | 1983-08-15 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-07-31 JP JP16078484A patent/JPS6139721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
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| JP2007124582A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Corp | 遅延検波回路、同期検波回路、無線受信装置および無線送信装置 |
| JP2009239627A (ja) * | 2008-03-27 | 2009-10-15 | Futaba Corp | 相関器及び超広帯域無線受信装置 |
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