JPS5963821A - トランジシヨンデイテクタ回路 - Google Patents
トランジシヨンデイテクタ回路Info
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- JPS5963821A JPS5963821A JP57174150A JP17415082A JPS5963821A JP S5963821 A JPS5963821 A JP S5963821A JP 57174150 A JP57174150 A JP 57174150A JP 17415082 A JP17415082 A JP 17415082A JP S5963821 A JPS5963821 A JP S5963821A
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- output
- signal
- pulse
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基盤上に設けられたＭＯ８集積回路に係
り、特にＭＯ８回路の入力信づ・の変化を検知し、それ
によってパルスを発生するトランジションディテクタ（
変化検知）回路に関する。
り、特にＭＯ８回路の入力信づ・の変化を検知し、それ
によってパルスを発生するトランジションディテクタ（
変化検知）回路に関する。
従来のＩＶ１０Ｓ集積回路におけるトランジションディ
テクタを第１図乃至第３図を参照して、３２明する。
テクタを第１図乃至第３図を参照して、３２明する。
第１図は従来装ｂｔの一構成例で、トランジションディ
テクタの出力信号１を入力１ｇ号２の入力１１ｊｌＪ
１＋ｉｎに１史用し、この帰還によって出力流１子３に
パルス１吉号を発生する方式を採っている。このように
第１図に示す構成例は帰還方式を採っているため回路の
設計が複雑になり、また、パルス以外の出ノＪ伯号４．
５は、パルス后号１により！ｉｉ制御されたトランスフ
ァーゲートを通して出力されるため時間遅れが大きくな
るという欠点がある。
テクタの出力信号１を入力１ｇ号２の入力１１ｊｌＪ
１＋ｉｎに１史用し、この帰還によって出力流１子３に
パルス１吉号を発生する方式を採っている。このように
第１図に示す構成例は帰還方式を採っているため回路の
設計が複雑になり、また、パルス以外の出ノＪ伯号４．
５は、パルス后号１により！ｉｉ制御されたトランスフ
ァーゲートを通して出力されるため時間遅れが大きくな
るという欠点がある。
紀２図は従来装置の他の構成例で、第１図の如く帰還方
式を採用せず、時間幅の変更はインバータ列の段数の増
減によって行なっている。−＋ｆ３号入力端子６と同相
出力端子７０間には偶数のインバータＩ、 、 Ｉ、
からなるインバータ列を設け、信号入力端子６と逆相
出力端子８の間には奇数のインバータＴ、、Ｉ、、Ｉ、
からなるインバータ列を設ける。才た、基準ｋＭ
Ａ ＶＳ８にはぞれぞれ直列接続した電界効果トランジ
スタ（以下「トランジスタ」という） Ｔｏ＋ 、 Ｔ
ｅ２およびＴｅ３ ＊ Ｔａ２を設け、インバータ■６
を介してパルス出力端子９に接続する。
式を採用せず、時間幅の変更はインバータ列の段数の増
減によって行なっている。−＋ｆ３号入力端子６と同相
出力端子７０間には偶数のインバータＩ、 、 Ｉ、
からなるインバータ列を設け、信号入力端子６と逆相
出力端子８の間には奇数のインバータＴ、、Ｉ、、Ｉ、
からなるインバータ列を設ける。才た、基準ｋＭ
Ａ ＶＳ８にはぞれぞれ直列接続した電界効果トランジ
スタ（以下「トランジスタ」という） Ｔｏ＋ 、 Ｔ
ｅ２およびＴｅ３ ＊ Ｔａ２を設け、インバータ■６
を介してパルス出力端子９に接続する。
インバータ■、の入力側には負荷１０を介して基準電源
■）１）を接続する。また、信号入力端子にはインバー
タＩＴ ＋ ’Ｉａ ＋ ｒ、 ｌ ＩＩＯからなるイ
ンバータ列を設け、インバータＩ、、Ｉ、、ｉ、。の出
力をそれぞれトランジスタＴ。２ 、 ＴＯＩＩ 、
Ｔａ２のゲートＱＷ子に与える。トランジスタＴ。Ｉの
ゲート端子には信号入力４１１子からの・１６号を与え
る。
■）１）を接続する。また、信号入力端子にはインバー
タＩＴ ＋ ’Ｉａ ＋ ｒ、 ｌ ＩＩＯからなるイ
ンバータ列を設け、インバータＩ、、Ｉ、、ｉ、。の出
力をそれぞれトランジスタＴ。２ 、 ＴＯＩＩ 、
Ｔａ２のゲートＱＷ子に与える。トランジスタＴ。Ｉの
ゲート端子には信号入力４１１子からの・１６号を与え
る。
このように、第２図の構成例では、信ぢ入力Ａの変化に
対してインバータＩ７．Ｉ８，１． あるいけインバ
ータＩ８，１．，１．。の３段のインバータ列の信号遅
れによってパルス出力Ｃの時間幅を決めているため、時
間幅の変更はインバータ列の段数増減によりなすことか
でき、回路設計が容易である。
対してインバータＩ７．Ｉ８，１． あるいけインバ
ータＩ８，１．，１．。の３段のインバータ列の信号遅
れによってパルス出力Ｃの時間幅を決めているため、時
間幅の変更はインバータ列の段数増減によりなすことか
でき、回路設計が容易である。
また、同相出力Ｂと逆相出力Ｂは、Ｎｉ＋ ／レス出力
Ｃと別系統になるため動作を高速化できる。
Ｃと別系統になるため動作を高速化できる。
しかし、第２図の構成ｆｌＪでは同相出力Ｂおよび辿相
出力百とパルス出力Ｃが別系統の回路１こなっているた
め、ｍ号人力Ａに対する同相出力Ｂ、逆相出力Ｂおよび
パルス出力Ｃの時間曲間１参ζこつＧ）で、次の開法が
散水されるときにはうまく動作しない。その本積を第３
図を診ｌ損してｈ発明する。
出力百とパルス出力Ｃが別系統の回路１こなっているた
め、ｍ号人力Ａに対する同相出力Ｂ、逆相出力Ｂおよび
パルス出力Ｃの時間曲間１参ζこつＧ）で、次の開法が
散水されるときにはうまく動作しない。その本積を第３
図を診ｌ損してｈ発明する。
第３図の如く、信号人力Ａか′Ｈ″から′″Ｌ″に変化
してからパルス出力Ｃが立ち上るまでの時間をｊｌｓ
Ｊ！Ｚｉ相出力百かＬ″に変るまでの時間をｔ２、同相
出力Ｂが’Ｈ″に変るまでの時間をｊ３、ノＲ）レス出
力Ｃが立ち下るまでの時間をｔ４ とする。また、信
号−人力Ａが′Ｌ＃からＪｆ″に変化してから／″ｅル
ス出力出力文ち上るまでの時間をｔｌｌ同相出力腕′″
Ｌ″に変るまでの時間をｔｏ、逆イ目出力Ｂが１１ Ｗ
′、に変るまでΔ時間をｔｌ、パルス出力Ｃが立し下る
までの時１川をｊａ、とする。そして、イン′ノ〜−り
１．。
してからパルス出力Ｃが立ち上るまでの時間をｊｌｓ
Ｊ！Ｚｉ相出力百かＬ″に変るまでの時間をｔ２、同相
出力Ｂが’Ｈ″に変るまでの時間をｊ３、ノＲ）レス出
力Ｃが立ち下るまでの時間をｔ４ とする。また、信
号−人力Ａが′Ｌ＃からＪｆ″に変化してから／″ｅル
ス出力出力文ち上るまでの時間をｔｌｌ同相出力腕′″
Ｌ″に変るまでの時間をｔｏ、逆イ目出力Ｂが１１ Ｗ
′、に変るまでΔ時間をｔｌ、パルス出力Ｃが立し下る
までの時１川をｊａ、とする。そして、イン′ノ〜−り
１．。
Ｉ、 、Ｉ、およびトランジスタＴＯＩのしきい値電圧
をそれぞれｖ、 、 ｖ、 、 ｖ、 、 ｖｏ、とす
る。このようにすると、ｔｓ＜ ｈ＜ ｔａ＜ ｔ４
から■。ｔ＜ｖｔ＜ｖ丁が必袂条件トナリ、ｔｓ＜
ｔａ＜ ｔｙ＜ ｔａ カらＶ３＜Ｖ？ オヨび（Ｉ
ｓ〜■、の遅延）＜ （’ Ｉ？〜■１゜の遅延）が必
要条件となる。
をそれぞれｖ、 、 ｖ、 、 ｖ、 、 ｖｏ、とす
る。このようにすると、ｔｓ＜ ｈ＜ ｔａ＜ ｔ４
から■。ｔ＜ｖｔ＜ｖ丁が必袂条件トナリ、ｔｓ＜
ｔａ＜ ｔｙ＜ ｔａ カらＶ３＜Ｖ？ オヨび（Ｉ
ｓ〜■、の遅延）＜ （’ Ｉ？〜■１゜の遅延）が必
要条件となる。
ここで、信号人力Ａが′Ｈ＃から’Ｌ″にゆるやかに変
化した場合を考えるき、まずインバータＩフの出力が変
比し、次いでインバータＩ、の出力が変化するので、ｔ
ｓ ＜ ｊａ の関係は満足する。ところか、インバ
ータＩフ の出力変化の情報がインバータ列、。に伝
゛達され、パルス出力Ｃが立下った後にインバータ■３
の出力が変化することもあり、このときにはｔｙ＜
ｔ、 を満足しなくなる。
化した場合を考えるき、まずインバータＩフの出力が変
比し、次いでインバータＩ、の出力が変化するので、ｔ
ｓ ＜ ｊａ の関係は満足する。ところか、インバ
ータＩフ の出力変化の情報がインバータ列、。に伝
゛達され、パルス出力Ｃが立下った後にインバータ■３
の出力が変化することもあり、このときにはｔｙ＜
ｔ、 を満足しなくなる。
本発明は−に連のような従来技術の欠点に：艦みてなさ
れたもので、１−単を回路構成で動作の高速化を図るこ
とができ、かつ入力信号と出力信号の間に時間的な制約
がある場合にも正常な動作をするトランジションディテ
クタ回路を得ることを目的とする。
れたもので、１−単を回路構成で動作の高速化を図るこ
とができ、かつ入力信号と出力信号の間に時間的な制約
がある場合にも正常な動作をするトランジションディテ
クタ回路を得ることを目的とする。
上記の目的を実現するため本発明は、帰還方式を用いず
に複数のインバータ列を設けるという簡単かつ高速で動
作する回路構成をとることによって必要なＩ隅の出力パ
ルスを得、かつ出力、ｓｏ ７レスのパルス１陽を現匍
ｊするインバータの一部を同（目出力および逆相出力を
形成するインバータ列と共有し、それらのしきい瞳に所
定の関係を持たせることによって、入力信号と出力信号
の間に時間的制約があるときにも正常に動作するトラン
ジションテイテクタ回路を提供するものである。
に複数のインバータ列を設けるという簡単かつ高速で動
作する回路構成をとることによって必要なＩ隅の出力パ
ルスを得、かつ出力、ｓｏ ７レスのパルス１陽を現匍
ｊするインバータの一部を同（目出力および逆相出力を
形成するインバータ列と共有し、それらのしきい瞳に所
定の関係を持たせることによって、入力信号と出力信号
の間に時間的制約があるときにも正常に動作するトラン
ジションテイテクタ回路を提供するものである。
第４図乃至第７図を参照して本発明の実施け１］を説明
する。第４図は一実施例の回路図で、相、２図と同一の
要素は同一の符号で示す。インバータ■２かうの同相出
力はインバー月、を介してｎチャンネルトランジスタＴ
Ｉ２のゲートに与λ、イン／イータｌ、からの逆相出力
はインバータＩ、を介してｎチャンネルトランジスタＴ
１４のゲート（こ与える。また、信号人力Ａはｎチャン
ネルトランジスタＴ、□のゲート、およびインバータ■
７ を介してｎチャンネルトランジスタ’１”１３の
ゲートに与える。
する。第４図は一実施例の回路図で、相、２図と同一の
要素は同一の符号で示す。インバータ■２かうの同相出
力はインバー月、を介してｎチャンネルトランジスタＴ
Ｉ２のゲートに与λ、イン／イータｌ、からの逆相出力
はインバータＩ、を介してｎチャンネルトランジスタＴ
１４のゲート（こ与える。また、信号人力Ａはｎチャン
ネルトランジスタＴ、□のゲート、およびインバータ■
７ を介してｎチャンネルトランジスタ’１”１３の
ゲートに与える。
なお、インバータＩ、、１． およびＩ７ のしき
い値−＜ 圧Ｖ１． ｖ、 、 ｖ７ と、ｌ・ラン
ジスタ’ｒｔｔのしきいｆ！ｔｈｔ＋、圧Ｖｏ ）間ニ
は、Ｖ７ ） ＶＢ ＞ Ｖｓ ＞ Ｖｌｌ ０ｉｂｌ
係が成立するように各インバータのドライバおよび負荷
の大きさが定めであるものとする。
い値−＜ 圧Ｖ１． ｖ、 、 ｖ７ と、ｌ・ラン
ジスタ’ｒｔｔのしきいｆ！ｔｈｔ＋、圧Ｖｏ ）間ニ
は、Ｖ７ ） ＶＢ ＞ Ｖｓ ＞ Ｖｌｌ ０ｉｂｌ
係が成立するように各インバータのドライバおよび負荷
の大きさが定めであるものとする。
第４図の回路において信号入力Ａが１Ｌ″から１Ｈ″に
変化したのち、再びＨ″に変化したときの動作を第５１
図を参照して説明する。
変化したのち、再びＨ″に変化したときの動作を第５１
図を参照して説明する。
信号人力ＡがｉＪ、″のときはインバータＩ７＋■８＋
１、の出力は１）」、１Ｈ“、１Ｌ″であるので、トラ
ンジスタ’Ｉ”ｌｌ ＋ Ｔｔ２ ＋ ’Ｉ’＋ｓ ｌ
Ｔ１４はそれぞれＯＴｉ’Ｆ 、ＯＮ 。
１、の出力は１）」、１Ｈ“、１Ｌ″であるので、トラ
ンジスタ’Ｉ”ｌｌ ＋ Ｔｔ２ ＋ ’Ｉ’＋ｓ ｌ
Ｔ１４はそれぞれＯＴｉ’Ｆ 、ＯＮ 。
ＯＮ 、 ＯＦ’Ｆである。従って、パルス出力ＣはＬ
″である。
″である。
旧号人力Ａが１Ｈ″になるとトランジスタ’Ｉ’ｌｌは
ＯＮするので、パルス出力Ｃはゝ■７″からＨ″になる
。そして、インバータＩ、 、 Ｉ、、 １． で定
まる遅延時間Ｔ１ が経過するとインバータエ８の出
力はＨ″から１Ｌ″になり、トランジスタＴＩ。
ＯＮするので、パルス出力Ｃはゝ■７″からＨ″になる
。そして、インバータＩ、 、 Ｉ、、 １． で定
まる遅延時間Ｔ１ が経過するとインバータエ８の出
力はＨ″から１Ｌ″になり、トランジスタＴＩ。
カＯＦＦスルノでパルス出力Ｃは１Ｈ′から１Ｌ″に戻
る。このようにしてインバータＬ、Ｉ２．Ｉａ で示
談る時間（Ｔ１）幅のパルスが端子９より出力される０ １ｇ−号入力ＡがＨ″から１Ｌ″になると、インバータ
エ、の出力はＴ７ 自身の遅延時間の後に１Ｌ″から
″Ｈ″になってトランジスタＴ、コがＯＮする。その結
果、パルス出力Ｃは″Ｈ″から′Ｆ■″になる。そして
、インバータＩ３．１．、 Ｉ、、 Ｉ。で定まる遅延
時間が経過するとインバータｌ９９１１１力は″Ｈ″か
ら′Ｌ＃になり、トランジスタＴＩ４か０Ｆｆｉ”する
。その結果、パルス出力ＣはゝＨＮから’ Ｌ″ｉこな
り、インバータＩ？、 Ｉｓ、 Ｉ４． Ｉ５． Ｉｌ
ｌ の遅延時間で定まる時間（Ｔｔ） 幅のパルスが
端子９より出力される。
る。このようにしてインバータＬ、Ｉ２．Ｉａ で示
談る時間（Ｔ１）幅のパルスが端子９より出力される０ １ｇ−号入力ＡがＨ″から１Ｌ″になると、インバータ
エ、の出力はＴ７ 自身の遅延時間の後に１Ｌ″から
″Ｈ″になってトランジスタＴ、コがＯＮする。その結
果、パルス出力Ｃは″Ｈ″から′Ｆ■″になる。そして
、インバータＩ３．１．、 Ｉ、、 Ｉ。で定まる遅延
時間が経過するとインバータｌ９９１１１力は″Ｈ″か
ら′Ｌ＃になり、トランジスタＴＩ４か０Ｆｆｉ”する
。その結果、パルス出力ＣはゝＨＮから’ Ｌ″ｉこな
り、インバータＩ？、 Ｉｓ、 Ｉ４． Ｉ５． Ｉｌ
ｌ の遅延時間で定まる時間（Ｔｔ） 幅のパルスが
端子９より出力される。
上す己のｙ口＜、パルス出力Ｃのパルレス申昌はインバ
ータのび延時間により定まるため、インバータの段数を
増減させたり、あるいはインバータの遅延時間を変化さ
せることによってパルス幅’ｆ’、 、 Ｔ。
ータのび延時間により定まるため、インバータの段数を
増減させたり、あるいはインバータの遅延時間を変化さ
せることによってパルス幅’ｆ’、 、 Ｔ。
を所望の値にすることが可能である。
第４図の回路において、信号入力Ａが′Ｌ″からＨ″へ
ゆっくり変化した後、再び’Ｈ″からＨ″へゆっくり変
化したときの動作を第６図を参照して説明する。なお、
インバータＩｙ、Ｉｔ、Ｉｓ およびトランジスタＴ
□のしきい値′電圧１．．Ｉ、、Ｉ３ およびＩｌｌ
の間には、前述のとおりＩｔ＞ Ｉｔ＞ Ｉｓ＞ Ｉｌ
ｌなる関係が成立している。
ゆっくり変化した後、再び’Ｈ″からＨ″へゆっくり変
化したときの動作を第６図を参照して説明する。なお、
インバータＩｙ、Ｉｔ、Ｉｓ およびトランジスタＴ
□のしきい値′電圧１．．Ｉ、、Ｉ３ およびＩｌｌ
の間には、前述のとおりＩｔ＞ Ｉｔ＞ Ｉｓ＞ Ｉｌ
ｌなる関係が成立している。
信号人力Ａが′Ｌ＃からしだいに’Ｈ″に近づいてＶ■
のレベルに達すると、まずトランジスタＴ１１がＯＮシ
、パルス出力Ｃは″Ｈ″からＨ″になる。
のレベルに達すると、まずトランジスタＴ１１がＯＮシ
、パルス出力Ｃは″Ｈ″からＨ″になる。
信号人力Ａが更に′Ｈ“に近づいてＶ、のレベルに面す
ると、インバータ■３ の出力が１Ｌ″になり、その
ためインバータＩ、、１． で示談る遅延時間の麦に
逆相出力Ｂが″Ｈ″になる。また、インバータ■。の出
力は１Ｈ″になるためトランジスタＴＩ４はＯＮになる
。
ると、インバータ■３ の出力が１Ｌ″になり、その
ためインバータＩ、、１． で示談る遅延時間の麦に
逆相出力Ｂが″Ｈ″になる。また、インバータ■。の出
力は１Ｈ″になるためトランジスタＴＩ４はＯＮになる
。
信号人力Ａが更にゝＨ“に近づいてＶ、のレベルに達す
ると、インバータ■１ の出力がＨ″になり、そのた
めインバータ■変 の遅延時間の後に同相出力Ｂが″
Ｈ″になる。また、インバータエ、の出力は′Ｌ″にな
るのでトランジスタＴ’ｓｔはＯＦＦ’するが、トラン
ジスタＴ１． 、 Ｔ、、がすでにＯＮ Ｌ、ているの
でパルス出力Ｃは１）■“のままである。
ると、インバータ■１ の出力がＨ″になり、そのた
めインバータ■変 の遅延時間の後に同相出力Ｂが″
Ｈ″になる。また、インバータエ、の出力は′Ｌ″にな
るのでトランジスタＴ’ｓｔはＯＦＦ’するが、トラン
ジスタＴ１． 、 Ｔ、、がすでにＯＮ Ｌ、ているの
でパルス出力Ｃは１）■“のままである。
信号人力Ａが史に１Ｈ′に近づいて■７ のレベルに
達すると、インバータＩ、の出力が′Ｌ″になり、その
ためトランジスタＴ、３はＯＦＦする。そのボ古釆、パ
ルス出力ＣはＬ＃になる。このようにして、Ｔ。
達すると、インバータＩ、の出力が′Ｌ″になり、その
ためトランジスタＴ、３はＯＦＦする。そのボ古釆、パ
ルス出力ＣはＬ＃になる。このようにして、Ｔ。
時叩幅のパルスを得ることができる。
次に、一定の時間が経過した後に 、ｌＮ号人力Ａが’
Ｈ“からしだいに’Ｌ“に近づいてＶ７ のレベルに
節すると、まずインバータ■γ の出力が′Ｈ″となり
、そのためトランジスタＴＩ３がＯＮＬ、−（ｒパルス
出力ＣＩ′ｉ’ Ｈ“１こなる。
Ｈ“からしだいに’Ｌ“に近づいてＶ７ のレベルに
節すると、まずインバータ■γ の出力が′Ｈ″となり
、そのためトランジスタＴＩ３がＯＮＬ、−（ｒパルス
出力ＣＩ′ｉ’ Ｈ“１こなる。
信号人力Ａが更にＬ＃に近づいて■１ のレベルに達
すると、インバータ１１ の出力は’Ｈ“になり同相
出力Ｂは１Ｌ″になる。また、インバータ１６の出力は
′Ｈ″になるので、］・ラランジッタＴ１はＯＮする。
すると、インバータ１１ の出力は’Ｈ“になり同相
出力Ｂは１Ｌ″になる。また、インバータ１６の出力は
′Ｈ″になるので、］・ラランジッタＴ１はＯＮする。
旧号人力Ａが史に′Ｌ″に近づいて■、のレベル（こ：
１毛すると、インパークＩ、の出力はゝ）■″になり逆
相出力Ｂは’Ｈ″になる。また、インバータ■。
１毛すると、インパークＩ、の出力はゝ）■″になり逆
相出力Ｂは’Ｈ″になる。また、インバータ■。
の出力は′Ｌ＃になるのでトランジスタＴ１４はＯＦＦ
するが、トランジスタＴｏ ｔ ＴｕはＯＮのままなの
でパルス出力Ｃは％Ｗのままである。
するが、トランジスタＴｏ ｔ ＴｕはＯＮのままなの
でパルス出力Ｃは％Ｗのままである。
信号入力Ａが更に１Ｌ“に近づいてＶｌ、のレベルに達
すると、トランジスタＴｓｓがＯＦＦするのでパルス出
力ＣはＬ″になる。このようにしてＴ１時間幅のパルス
を得ることができる。
すると、トランジスタＴｓｓがＯＦＦするのでパルス出
力ＣはＬ″になる。このようにしてＴ１時間幅のパルス
を得ることができる。
第７図は本発明の他の実施例の回路図で、第４図と同一
要素は同一符号で示しである。ｐチャンネルトランジス
タＴ２１とｐチャンネルトランジスタＴＲ３を並列接続
し、ｐチャンネルトランジスタＴ２２とｐチャンネルト
ランジスタＴ２４ を並列接続し、これら並列接続し
たものを互いに直列Ｊ＆ｉする。なお、トランジスタＴ
□のゲートには信号人力Ａを与え、トランジスタＴ’ｎ
ｌ ’ｒｇｓ ｌ ＴＲ４のゲートにはそれぞれイン
バータＩｙ、Ｌ、Ｉｓ の出力を与えるようにする。
要素は同一符号で示しである。ｐチャンネルトランジス
タＴ２１とｐチャンネルトランジスタＴＲ３を並列接続
し、ｐチャンネルトランジスタＴ２２とｐチャンネルト
ランジスタＴ２４ を並列接続し、これら並列接続し
たものを互いに直列Ｊ＆ｉする。なお、トランジスタＴ
□のゲートには信号人力Ａを与え、トランジスタＴ’ｎ
ｌ ’ｒｇｓ ｌ ＴＲ４のゲートにはそれぞれイン
バータＩｙ、Ｌ、Ｉｓ の出力を与えるようにする。
そして、インバータ１１＊Ｉｌｌ＋Ｉ？ のしきい値■
□、 Ｖ、 、 Ｖ、とトランジスタＴ２１のしきイ値
Ｖｔｔとの間＋Ｃは、Ｖｔ１＜ Ｖｓ ＜ Ｖｌ＜ Ｖ
ｔ （Ｄ関係が成立するようにする。このようにすると
、入力信号と出カイに号について第３図で示すような１
時間的制約がある１易合にも、トランジションディテク
タ回、路として正常に動作する。
□、 Ｖ、 、 Ｖ、とトランジスタＴ２１のしきイ値
Ｖｔｔとの間＋Ｃは、Ｖｔ１＜ Ｖｓ ＜ Ｖｌ＜ Ｖ
ｔ （Ｄ関係が成立するようにする。このようにすると
、入力信号と出カイに号について第３図で示すような１
時間的制約がある１易合にも、トランジションディテク
タ回、路として正常に動作する。
上述のごとく本発明によれば、従来装置の如き帰還方式
を床用せずにインバータ列によってノ々ルス幅を規ｔｔ
ｉｉｌする１！′！ｌ開であるため、回路設計が容易で
かつ高速（こ動作するトランジションディテクタが侮ら
れる゛。また出力される）ｉｔレスの時間１商をインバ
ータのＭ’ｉＡ時間により定めているので、ｔ’Ｒ）レ
ス１１１昌の設日１゛の自由塵が大きくノ句しス幅も安
定させることができる。さらに、パルス幅を規制するイ
ンバータの一部を同相出力および逆相出力を得るための
イン／１−夕と共有にし、かつそれらイン／く一部のし
きい値とスイッチ回路を構成するスイ゛ノチング系子（
例えばトランジスタ）のしきＧ）ｉ＋Ｍとの間に所定の
関係を持たせ、これによって、入力イｇ号と出力１−号
の間に第３図に示すような時間的制約／１りある場合に
も、満足正動作するトランジションディテクタ回路を得
ることができる。
を床用せずにインバータ列によってノ々ルス幅を規ｔｔ
ｉｉｌする１！′！ｌ開であるため、回路設計が容易で
かつ高速（こ動作するトランジションディテクタが侮ら
れる゛。また出力される）ｉｔレスの時間１商をインバ
ータのＭ’ｉＡ時間により定めているので、ｔ’Ｒ）レ
ス１１１昌の設日１゛の自由塵が大きくノ句しス幅も安
定させることができる。さらに、パルス幅を規制するイ
ンバータの一部を同相出力および逆相出力を得るための
イン／１−夕と共有にし、かつそれらイン／く一部のし
きい値とスイッチ回路を構成するスイ゛ノチング系子（
例えばトランジスタ）のしきＧ）ｉ＋Ｍとの間に所定の
関係を持たせ、これによって、入力イｇ号と出力１−号
の間に第３図に示すような時間的制約／１りある場合に
も、満足正動作するトランジションディテクタ回路を得
ることができる。
第１図および第２図は従来装置の構成例の回路図、第３
図は入力信号と出力信号との間の時間的制約をＡ５１明
するタイミングチャート、第４図は本発明の一実施例の
回路図、第５図および第６図は２１＞ ４図に示ず一実
施しリの動作を説明するタイミングチャート、第７図は
本発明の他の実施例の回路図である。 ’ｉ’ｌｌ 、 ＴＩ２ 、 ’Ｉ”１３ 、 ＴＩ４
”’ ｎチャンネ）Ｌ／％界効果トランジスタ、 Ｔｕ 、 Ｔ２２ 、 Ｔ２３． Ｔｔ４・・・ｐチャ
ンネル直昇効果トランジスタ。 出願人代理人 猪 股 清布５図 市６図 楕７図
図は入力信号と出力信号との間の時間的制約をＡ５１明
するタイミングチャート、第４図は本発明の一実施例の
回路図、第５図および第６図は２１＞ ４図に示ず一実
施しリの動作を説明するタイミングチャート、第７図は
本発明の他の実施例の回路図である。 ’ｉ’ｌｌ 、 ＴＩ２ 、 ’Ｉ”１３ 、 ＴＩ４
”’ ｎチャンネ）Ｌ／％界効果トランジスタ、 Ｔｕ 、 Ｔ２２ 、 Ｔ２３． Ｔｔ４・・・ｐチャ
ンネル直昇効果トランジスタ。 出願人代理人 猪 股 清布５図 市６図 楕７図
Claims (1)
- 【特許請求の範囲】 １、入力側を信号入力端子に接続し出力側を同相出力端
子に接続した２ｎ段（ｎは０を含む正の整数）の第１の
インバータ列と、入力側を前記信号入力端子に接続し出
力側を逆相出力端子に接続した２ｎ＋１段の第２のイン
バータ列と、前記第１のインバータ列の出力側に接続し
た少なくとも１段の第３のインバータ列と、前記第２の
インバータ列の出力側に接続した少なくとも１段の第４
のインバータ列と、前記信号入力端子に接続した少なく
とも１段の第５のインバータ列と、前記信号入力端子か
ら与えられる信号ζこよってＯＮもしくはＯＦＦ ｌ、
前記第３のインバータ列から与えられる信号によってＯ
ＦＦもしくはＯＮ して前記第１および゛第３のインバ
ータ列により示談る第１の遅延時間幅のパルスを出力す
る第１のスイッチ回路と、前記第４のインバータ列から
与えられる信号によってＯＮもしくはＯＦＦ Ｌ前記第
５のインバータ列から与えられる信号によってＯＦＦも
しくはＯＮ Ｌ、て前記第２゜第４および第５のインバ
ータ列により定まる第２の遅延時間幅のパルスを出力す
る第２のスイッチ回路とを備えるトランジションディテ
クタ回路。 ２、前記第１のインバータ列の初段インバータのしきい
値電圧■１ と、前記第２のインバータ列一 の初段インバータのしきい値電圧ｖｔ と、前記第５
のインバータ列の初段インバータのしきい値電圧■３
と、前記第１のスイッチ回路が前記信号入力端子から
の信号によってＯＮもしくはＯＦＦするときノミ圧Ｖ、
との間にＶｓ ＞ Ｖｉ ＞ Ｖｔ ＞■、の関係
が成立する特許請求の範囲第１項記載のトランジション
ディテクタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174150A JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
| US06/538,277 US4563593A (en) | 1982-10-04 | 1983-10-03 | Transition detector circuit |
| EP83109892A EP0105520B1 (en) | 1982-10-04 | 1983-10-04 | Transition detector circuits and mos integrated circuits provided with such a detector circuit |
| DE8383109892T DE3375267D1 (en) | 1982-10-04 | 1983-10-04 | Transition detector circuits and mos integrated circuits provided with such a detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174150A JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963821A true JPS5963821A (ja) | 1984-04-11 |
| JPH0254690B2 JPH0254690B2 (ja) | 1990-11-22 |
Family
ID=15973546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174150A Granted JPS5963821A (ja) | 1982-10-04 | 1982-10-04 | トランジシヨンデイテクタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4563593A (ja) |
| EP (1) | EP0105520B1 (ja) |
| JP (1) | JPS5963821A (ja) |
| DE (1) | DE3375267D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3442613A1 (de) * | 1984-11-22 | 1986-05-22 | Siemens AG, 1000 Berlin und 8000 München | Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge |
| US4742247A (en) * | 1985-04-26 | 1988-05-03 | Advanced Micro Devices, Inc. | CMOS address transition detector with temperature compensation |
| JP2532740B2 (ja) * | 1989-10-18 | 1996-09-11 | 松下電器産業株式会社 | アドレス遷移検出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622837U (ja) * | 1979-07-31 | 1981-02-28 | ||
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805170A (en) * | 1969-01-03 | 1974-04-16 | Us Navy | Transition detector |
| US3678295A (en) * | 1969-12-29 | 1972-07-18 | Teletype Corp | Transistion sensing circuit |
| JPS5622837B2 (ja) * | 1973-05-22 | 1981-05-27 | ||
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| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
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-
1982
- 1982-10-04 JP JP57174150A patent/JPS5963821A/ja active Granted
-
1983
- 1983-10-03 US US06/538,277 patent/US4563593A/en not_active Expired - Lifetime
- 1983-10-04 DE DE8383109892T patent/DE3375267D1/de not_active Expired
- 1983-10-04 EP EP83109892A patent/EP0105520B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622837U (ja) * | 1979-07-31 | 1981-02-28 | ||
| JPS5745717A (en) * | 1980-09-02 | 1982-03-15 | Toshiba Corp | Signal change detector |
Also Published As
| Publication number | Publication date |
|---|---|
| US4563593A (en) | 1986-01-07 |
| DE3375267D1 (en) | 1988-02-11 |
| EP0105520B1 (en) | 1988-01-07 |
| EP0105520A3 (en) | 1985-07-31 |
| EP0105520A2 (en) | 1984-04-18 |
| JPH0254690B2 (ja) | 1990-11-22 |
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