JP2002025258A - 半導体メモリ装置で用いられる遅延固定ループ - Google Patents
半導体メモリ装置で用いられる遅延固定ループInfo
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Abstract
(57)【要約】
【課題】 少ないジッタを有する半導体メモリ装置で用
いられる遅延固定ループを提供する。 【解決手段】 第１シフトライト信号と第１シフトレフ
ト信号とに応答して各々内部クロックの遅延量の増加及
び減少を制御する第１シフトレジスタ３３０と、各々第
１遅延量を有する多数の第１単位遅延からなり、第１シ
フトレジスタの出力に応じて内部クロックを遅延させる
第１遅延ライン３４０と、第１シフトレジスタから出力
された第２シフトライト信号と第２シフトレフト信号に
応答して第１遅延ラインの出力信号に対する遅延量の増
加及び減少を制御する第２シフトレジスタ３５０と、各
々第１遅延量より大きい第２遅延量を有する多数の第２
単位遅延からなり、第２シフトレジスタの出力に応答し
て第１遅延ラインの出力を所定遅延量だけ遅延させる第
２遅延ライン３６０とを含んでなる。
いられる遅延固定ループを提供する。 【解決手段】 第１シフトライト信号と第１シフトレフ
ト信号とに応答して各々内部クロックの遅延量の増加及
び減少を制御する第１シフトレジスタ３３０と、各々第
１遅延量を有する多数の第１単位遅延からなり、第１シ
フトレジスタの出力に応じて内部クロックを遅延させる
第１遅延ライン３４０と、第１シフトレジスタから出力
された第２シフトライト信号と第２シフトレフト信号に
応答して第１遅延ラインの出力信号に対する遅延量の増
加及び減少を制御する第２シフトレジスタ３５０と、各
々第１遅延量より大きい第２遅延量を有する多数の第２
単位遅延からなり、第２シフトレジスタの出力に応答し
て第１遅延ラインの出力を所定遅延量だけ遅延させる第
２遅延ライン３６０とを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
に関し、特に、少ないジッタを有する半導体メモリ装置
で用いられる遅延固定ループに関する。
に関し、特に、少ないジッタを有する半導体メモリ装置
で用いられる遅延固定ループに関する。
【０００２】
【従来の技術】半導体メモリ装置の高速動作達成のため
に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍ
ｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発されてき
た。ＳＤＲＡＭは、外部クロック信号に同期されて動作
するメモリ装置であって、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａ
ｔａ Ｒａｔｅ）ＳＤＲＡＭとＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭなどがある。
に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍ
ｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発されてき
た。ＳＤＲＡＭは、外部クロック信号に同期されて動作
するメモリ装置であって、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａ
ｔａ Ｒａｔｅ）ＳＤＲＡＭとＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭなどがある。
【０００３】一般に、データが外部クロック信号に同期
されて出力される時、外部クロック信号と出力データと
の間にスキュー（ｓｋｅｗ：ゆがみ）が発生する。ＳＤ
ＲＡＭでは、外部クロック信号と出力データ、または外
部クロック信号と内部クロック信号との間のスキューを
補償するために、遅延固定ループ（ＤＬＬ： Ｄｅｌａ
ｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられる。
されて出力される時、外部クロック信号と出力データと
の間にスキュー（ｓｋｅｗ：ゆがみ）が発生する。ＳＤ
ＲＡＭでは、外部クロック信号と出力データ、または外
部クロック信号と内部クロック信号との間のスキューを
補償するために、遅延固定ループ（ＤＬＬ： Ｄｅｌａ
ｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられる。
【０００４】図１は、従来の遅延固定ループを示すブロ
ック図である。図１を参照すると、従来の遅延固定ルー
プは、クロックバッファ１００、遅延モニター１１０、
位相検出器１２０、シフトレジスタ１３０、及びディジ
タル遅延ライン１４０からなる。
ック図である。図１を参照すると、従来の遅延固定ルー
プは、クロックバッファ１００、遅延モニター１１０、
位相検出器１２０、シフトレジスタ１３０、及びディジ
タル遅延ライン１４０からなる。
【０００５】クロックバッファ１００は、外部クロック
ＥＸＴ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮを
生成し、遅延モニター１１０は、遅延固定ループの出
力、すなわち遅延固定ループクロックＤＬＬ＿ＣＬＫを
受信して内部クロックＣＬＫ＿ＩＮの遅延量を決定する
ためのモデリング動作を行う。この場合、遅延モニター
１１０の出力は、位相検出器１２０にフィードバックさ
れる。
ＥＸＴ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮを
生成し、遅延モニター１１０は、遅延固定ループの出
力、すなわち遅延固定ループクロックＤＬＬ＿ＣＬＫを
受信して内部クロックＣＬＫ＿ＩＮの遅延量を決定する
ためのモデリング動作を行う。この場合、遅延モニター
１１０の出力は、位相検出器１２０にフィードバックさ
れる。
【０００６】位相検出器１２０は、内部クロックＣＬＫ
＿ＩＮと遅延モニター１１０の出力との間の位相差を比
較して、制御信号としてシフトレフト（ｓｈｉｆｔ ｌ
ｅｆｔ）信号ＳＨＦ＿Ｌとシフトライト（ｓｈｉｆｔ
ｒｉｇｈｔ）信号ＳＨＦ＿Ｒを生成する。
＿ＩＮと遅延モニター１１０の出力との間の位相差を比
較して、制御信号としてシフトレフト（ｓｈｉｆｔ ｌ
ｅｆｔ）信号ＳＨＦ＿Ｌとシフトライト（ｓｈｉｆｔ
ｒｉｇｈｔ）信号ＳＨＦ＿Ｒを生成する。
【０００７】シフトレジスタ１３０は、シフトレフト信
号ＳＨＦ＿Ｌ及びシフトライト信号ＳＨＦ＿Ｒに応答し
て遅延量の増加及び減少を制御し、ディジタル遅延ライ
ン１４０は、シフトレジスタ１３０の出力に応じて内部
クロックＣＬＫ＿ＩＮを遅延させて遅延固定ループクロ
ックＤＬＬ＿ＣＬＫを生成する。
号ＳＨＦ＿Ｌ及びシフトライト信号ＳＨＦ＿Ｒに応答し
て遅延量の増加及び減少を制御し、ディジタル遅延ライ
ン１４０は、シフトレジスタ１３０の出力に応じて内部
クロックＣＬＫ＿ＩＮを遅延させて遅延固定ループクロ
ックＤＬＬ＿ＣＬＫを生成する。
【０００８】図２は、３個の単位遅延からなるディジタ
ル遅延ラインの例を示す図面である。ここで、図面符号
２３０から２３２までは単位遅延を示す。
ル遅延ラインの例を示す図面である。ここで、図面符号
２３０から２３２までは単位遅延を示す。
【０００９】図２を参照すると、ディジタル遅延ライン
１４０は、第１乃至第３シフト制御信号ＳＬ１〜ＳＬ３
に応答して内部クロックＣＬＫ＿ＩＮを伝達するための
制御部２００、制御部２００の制御下に時間遅延動作を
行うための遅延部２１０、及び遅延部２１０の出力が入
力され遅延固定ループクロックＤＬＬ＿ＣＬＫを生成す
るための出力部２２０からなる。
１４０は、第１乃至第３シフト制御信号ＳＬ１〜ＳＬ３
に応答して内部クロックＣＬＫ＿ＩＮを伝達するための
制御部２００、制御部２００の制御下に時間遅延動作を
行うための遅延部２１０、及び遅延部２１０の出力が入
力され遅延固定ループクロックＤＬＬ＿ＣＬＫを生成す
るための出力部２２０からなる。
【００１０】第１シフト制御信号ＳＬ１のみがロジック
ハイである場合、ディジタル遅延ライン１４０は、第１
単位遅延２３０を介して内部クロックＣＬＫ＿ＩＮを遅
延させることによって、遅延固定ループクロックＤＬＬ
＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿
ＣＬＫは、遅延モデル１１０を介して位相検出器１２０
に伝達され、位相検出器１２０は、遅延固定ループクロ
ックＤＬＬ＿ＣＬＫと内部クロックＣＬＫ＿ＩＮとの間
の位相差を比較する。
ハイである場合、ディジタル遅延ライン１４０は、第１
単位遅延２３０を介して内部クロックＣＬＫ＿ＩＮを遅
延させることによって、遅延固定ループクロックＤＬＬ
＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿
ＣＬＫは、遅延モデル１１０を介して位相検出器１２０
に伝達され、位相検出器１２０は、遅延固定ループクロ
ックＤＬＬ＿ＣＬＫと内部クロックＣＬＫ＿ＩＮとの間
の位相差を比較する。
【００１１】比較結果、内部クロックＣＬＫ＿ＩＮをさ
らに遅延させるべきであれば、位相検出器１２０は、シ
フトライト信号ＳＨＦ＿Ｒを活性化させる。従って、第
１及び第２シフト制御信号ＳＬ１とＳＬ２は、各々ロジ
ックロー及びロジックハイとなって、ロジックハイが右
側方向に移動することとなる。
らに遅延させるべきであれば、位相検出器１２０は、シ
フトライト信号ＳＨＦ＿Ｒを活性化させる。従って、第
１及び第２シフト制御信号ＳＬ１とＳＬ２は、各々ロジ
ックロー及びロジックハイとなって、ロジックハイが右
側方向に移動することとなる。
【００１２】次いで、ディジタル遅延ライン１４０は、
２個の単位遅延２３０、２３１により内部クロックＣＬ
Ｋ＿ＩＮを遅延させることによって、遅延固定ループク
ロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロ
ックＤＬＬ＿ＣＬＫは、遅延モニター１１０を介して位
相検出器１２０に再びフィードバックされる。
２個の単位遅延２３０、２３１により内部クロックＣＬ
Ｋ＿ＩＮを遅延させることによって、遅延固定ループク
ロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロ
ックＤＬＬ＿ＣＬＫは、遅延モニター１１０を介して位
相検出器１２０に再びフィードバックされる。
【００１３】一方、内部クロックＣＬＫ＿ＩＮの遅延を
減少させるべきであれば、位相検出器１２０は、シフト
レフト信号ＳＨＦ＿Ｌを活性化させて、ロジックハイを
左側方向に移動させる。
減少させるべきであれば、位相検出器１２０は、シフト
レフト信号ＳＨＦ＿Ｌを活性化させて、ロジックハイを
左側方向に移動させる。
【００１４】しかし、従来のディジタル遅延ライン１４
０を含む各単位遅延は、２個のＮＡＮＤゲートにより具
現されるため、従来の遅延固定ループは、数ピコ秒（ｐ
ｉｃｏ ｓｅｃｏｎｄ）の大きいジッタを有する。した
がって、半導体メモリ装置の動作速度が増加するほど、
さらに少ないジッタを有する遅延固定ループが要求され
ている。
０を含む各単位遅延は、２個のＮＡＮＤゲートにより具
現されるため、従来の遅延固定ループは、数ピコ秒（ｐ
ｉｃｏ ｓｅｃｏｎｄ）の大きいジッタを有する。した
がって、半導体メモリ装置の動作速度が増加するほど、
さらに少ないジッタを有する遅延固定ループが要求され
ている。
【００１５】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体メモリ装置で用いられる遅延固定ループに
おける問題点に鑑みてなされたものであって、少ないジ
ッタを有する遅延固定ループを提供することにその目的
がある。
従来の半導体メモリ装置で用いられる遅延固定ループに
おける問題点に鑑みてなされたものであって、少ないジ
ッタを有する遅延固定ループを提供することにその目的
がある。
【００１６】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明による半導体メモリ装置で用
いられる遅延固定ループは、第１シフトライト信号と第
１シフトレフト信号とに応答して各々内部クロックの遅
延量の増加及び減少を制御するための第１シフトレジス
タと、各々第１遅延量を有する多数の第１単位遅延から
なり、前記第１シフトレジスタの出力に応じて前記内部
クロックを遅延させるための第１遅延ラインと、前記第
１シフトレジスタから出力された第２シフトライト信号
と第２シフトレフト信号に応答して前記第１遅延ライン
の出力信号に対する遅延量の増加及び減少を制御するた
めの第２シフトレジスタと、各々前記第１遅延量より大
きい第２遅延量を有する多数の第２単位遅延からなり、
前記第２シフトレジスタの出力に応答して前記第１遅延
ラインの出力を所定遅延量だけ遅延させるための第２遅
延ラインとを含んでなることを特徴とする。
するためになされた本発明による半導体メモリ装置で用
いられる遅延固定ループは、第１シフトライト信号と第
１シフトレフト信号とに応答して各々内部クロックの遅
延量の増加及び減少を制御するための第１シフトレジス
タと、各々第１遅延量を有する多数の第１単位遅延から
なり、前記第１シフトレジスタの出力に応じて前記内部
クロックを遅延させるための第１遅延ラインと、前記第
１シフトレジスタから出力された第２シフトライト信号
と第２シフトレフト信号に応答して前記第１遅延ライン
の出力信号に対する遅延量の増加及び減少を制御するた
めの第２シフトレジスタと、各々前記第１遅延量より大
きい第２遅延量を有する多数の第２単位遅延からなり、
前記第２シフトレジスタの出力に応答して前記第１遅延
ラインの出力を所定遅延量だけ遅延させるための第２遅
延ラインとを含んでなることを特徴とする。
【００１７】
【発明の実施の形態】次に、本発明にかかる半導体メモ
リ装置で用いられる遅延固定ループの実施の形態の具体
例を図面を参照しながら説明する。
リ装置で用いられる遅延固定ループの実施の形態の具体
例を図面を参照しながら説明する。
【００１８】図３は、本発明にかかる遅延固定ループを
示すブロック図である。
示すブロック図である。
【００１９】図３を参照すると、本発明にかかる遅延固
定ループは、クロックバッファ３００、遅延モニター３
１０、位相検出器３２０、第１シフトレジスタ３３０、
第１遅延ライン３４０、第２シフトレジスタ３５０、及
び第２シフトレジスタ３６０からなる。
定ループは、クロックバッファ３００、遅延モニター３
１０、位相検出器３２０、第１シフトレジスタ３３０、
第１遅延ライン３４０、第２シフトレジスタ３５０、及
び第２シフトレジスタ３６０からなる。
【００２０】クロックバッファ３００は、外部クロック
ＥＸＴ＿ＣＬＫを入力されて内部クロックＥＸＴ＿ＩＮ
を生成する。遅延モニター３１０は、遅延固定ループの
出力、すなわち遅延固定ループクロックＣＬＫ＿ＩＮが
入力されて内部クロックＣＬＫ＿ＩＮの遅延量を決定す
るためのモデリング動作を行い、遅延モニター３１０の
出力は、位相検出器３２０にフィードバックされる。
ＥＸＴ＿ＣＬＫを入力されて内部クロックＥＸＴ＿ＩＮ
を生成する。遅延モニター３１０は、遅延固定ループの
出力、すなわち遅延固定ループクロックＣＬＫ＿ＩＮが
入力されて内部クロックＣＬＫ＿ＩＮの遅延量を決定す
るためのモデリング動作を行い、遅延モニター３１０の
出力は、位相検出器３２０にフィードバックされる。
【００２１】位相検出器３２０は、内部クロックＣＬＫ
＿ＩＮと遅延モニター３１０の出力との間の位相差を比
較して第１シフトレフト信号ＳＨＦ＿Ｌ１と、第１シフ
トライト信号ＳＨＦ＿Ｒ１とを生成する。
＿ＩＮと遅延モニター３１０の出力との間の位相差を比
較して第１シフトレフト信号ＳＨＦ＿Ｌ１と、第１シフ
トライト信号ＳＨＦ＿Ｒ１とを生成する。
【００２２】第１シフトレジスタ３３０は、第１シフト
レフト信号ＳＨＦ＿Ｌ１と第１シフトライト信号ＳＨＦ
＿Ｒ１とに応答して内部クロックＣＬＫ＿ＩＮの遅延量
の増加及び減少を制御する。
レフト信号ＳＨＦ＿Ｌ１と第１シフトライト信号ＳＨＦ
＿Ｒ１とに応答して内部クロックＣＬＫ＿ＩＮの遅延量
の増加及び減少を制御する。
【００２３】第１遅延ライン３４０は、第１シフトレジ
スタ３３０の出力に応じて内部クロックＣＬＫ＿ＩＮを
遅延する。この場合、第１遅延ライン３４０は、少ない
遅延量を有する多数の単位遅延からなる。
スタ３３０の出力に応じて内部クロックＣＬＫ＿ＩＮを
遅延する。この場合、第１遅延ライン３４０は、少ない
遅延量を有する多数の単位遅延からなる。
【００２４】第２シフトレジスタ３５０は、第１シフト
レジスタ３３０から出力される第２シフトライト信号Ｓ
ＨＦ＿Ｌ２と第２シフトライト信号ＳＨＦ＿Ｒ２に応答
して第１遅延ライン３４０の出力に対する遅延量の増加
と減少を制御する。
レジスタ３３０から出力される第２シフトライト信号Ｓ
ＨＦ＿Ｌ２と第２シフトライト信号ＳＨＦ＿Ｒ２に応答
して第１遅延ライン３４０の出力に対する遅延量の増加
と減少を制御する。
【００２５】第２遅延ライン３６０は、第２シフトレジ
スタ３５０の出力に応答して所定の遅延量だけ第１遅延
ライン３４０の出力を遅延させる。この場合、第２遅延
ライン３６０は、第１遅延ライン３４０より大きい遅延
量を有する多数の単位遅延からなる。
スタ３５０の出力に応答して所定の遅延量だけ第１遅延
ライン３４０の出力を遅延させる。この場合、第２遅延
ライン３６０は、第１遅延ライン３４０より大きい遅延
量を有する多数の単位遅延からなる。
【００２６】図４は、本発明にかかる遅延固定ループの
第１遅延ライン３４０と第２遅延ライン３６０とを示す
回路図である。
第１遅延ライン３４０と第２遅延ライン３６０とを示す
回路図である。
【００２７】図４を参照すると、第１遅延ライン３４０
は、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、
ＦＳＬ３に応答して内部クロックＣＬＫ＿ＩＮの遅延量
を制御し、第２遅延ライン３６０は、第４乃至第６シフ
ト信号ＣＳＬ１〜ＣＳＬ３に応答して第１遅延ライン３
４０の出力に対する遅延量を制御する。
は、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、
ＦＳＬ３に応答して内部クロックＣＬＫ＿ＩＮの遅延量
を制御し、第２遅延ライン３６０は、第４乃至第６シフ
ト信号ＣＳＬ１〜ＣＳＬ３に応答して第１遅延ライン３
４０の出力に対する遅延量を制御する。
【００２８】第１遅延ライン３４０は、内部クロックＣ
ＬＫ＿ＩＮを反転させるための第１インバータ３４１、
内部クロックＣＬＫ＿ＩＮの遅延量制御のための多数の
第１単位遅延３４２乃至３４４、及び第１インバータ３
４１の出力を反転させるための第２インバータ３４８か
らなる。
ＬＫ＿ＩＮを反転させるための第１インバータ３４１、
内部クロックＣＬＫ＿ＩＮの遅延量制御のための多数の
第１単位遅延３４２乃至３４４、及び第１インバータ３
４１の出力を反転させるための第２インバータ３４８か
らなる。
【００２９】第１単位遅延３４２乃至３４４の各々は、
第１インバータ３４１の出力端と接地端ＧＮＤ間に直列
的に接続されたキャパシタとＮＭＯＳトランジスタとに
より具現される。また、各ＮＭＯＳトランジスタ３４
５、３４６、３４７のゲートには、第１乃至第３シフト
制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３が入力される。
第１インバータ３４１の出力端と接地端ＧＮＤ間に直列
的に接続されたキャパシタとＮＭＯＳトランジスタとに
より具現される。また、各ＮＭＯＳトランジスタ３４
５、３４６、３４７のゲートには、第１乃至第３シフト
制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３が入力される。
【００３０】各ＮＭＯＳトランジスタ３４５乃至３４７
は、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３
に応答してスイッチング動作を行い、各キャパシタＣ１
乃至Ｃ３のキャパシタンスは、第２遅延ライン３６０に
伝達されて内部クロックＣＬＫ＿ＩＮが比較的少ない遅
延量で遅延される。
は、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３
に応答してスイッチング動作を行い、各キャパシタＣ１
乃至Ｃ３のキャパシタンスは、第２遅延ライン３６０に
伝達されて内部クロックＣＬＫ＿ＩＮが比較的少ない遅
延量で遅延される。
【００３１】第１シフト制御信号ＦＳＬ１がロジックハ
イであり、第２及び第３シフト制御信号ＦＳＬ２とＦＳ
Ｌ３とがロジックローであれば、ＮＭＯＳトランジスタ
３４５のみがターンオンされる。従って、内部クロック
ＣＬＫ＿ＩＮの遅延量は、キャパシタＣ１のキャパシタ
ンスだけ増加される。
イであり、第２及び第３シフト制御信号ＦＳＬ２とＦＳ
Ｌ３とがロジックローであれば、ＮＭＯＳトランジスタ
３４５のみがターンオンされる。従って、内部クロック
ＣＬＫ＿ＩＮの遅延量は、キャパシタＣ１のキャパシタ
ンスだけ増加される。
【００３２】第２遅延ライン３６０は、多数のＮＡＮＤ
ゲート３６１、３６２、３６３と多数の第２単位遅延３
６４、３６５、３６６と、ＮＡＮＤゲート３７３とから
なる。
ゲート３６１、３６２、３６３と多数の第２単位遅延３
６４、３６５、３６６と、ＮＡＮＤゲート３７３とから
なる。
【００３３】ＮＡＮＤゲート３６１、３６２、３６３
は、第１遅延ライン３４０の出力ＣＬＫ＿ＩＮ＿Ｄと第
３乃至第６シフト制御信号ＣＳＬ１、ＣＳＬ２、ＣＳＬ
３とを否定論理積する。各ＮＡＮＤゲート３６１、３６
２、３６３の出力は、第２単位遅延３６４、３６５、３
６６に各々入力される。
は、第１遅延ライン３４０の出力ＣＬＫ＿ＩＮ＿Ｄと第
３乃至第６シフト制御信号ＣＳＬ１、ＣＳＬ２、ＣＳＬ
３とを否定論理積する。各ＮＡＮＤゲート３６１、３６
２、３６３の出力は、第２単位遅延３６４、３６５、３
６６に各々入力される。
【００３４】第２単位遅延３６４、３６５、３６６の各
々は、例えば、ＮＡＮＤゲート３６２の出力と単位遅延
３６６の出力を否定論理積する第１ＮＡＮＤゲート３７
０と、電源電圧ＶＣＣと第１ＮＡＮＤゲート３７０の出
力とを否定論理積する第２ＮＡＮＤゲート３６９とから
構成される。
々は、例えば、ＮＡＮＤゲート３６２の出力と単位遅延
３６６の出力を否定論理積する第１ＮＡＮＤゲート３７
０と、電源電圧ＶＣＣと第１ＮＡＮＤゲート３７０の出
力とを否定論理積する第２ＮＡＮＤゲート３６９とから
構成される。
【００３５】出力端に用いられるＮＡＮＤゲート３７３
は、第２単位遅延３６４乃至３６６の中、最終段の単位
遅延３６４の出力と電源電圧ＶＣＣとを否定論理積する
ことによって遅延固定ループクロックＤＬＬ＿ＣＬＫを
生成する。
は、第２単位遅延３６４乃至３６６の中、最終段の単位
遅延３６４の出力と電源電圧ＶＣＣとを否定論理積する
ことによって遅延固定ループクロックＤＬＬ＿ＣＬＫを
生成する。
【００３６】図５乃至７は、遅延固定ループのシフトラ
イト動作を説明するための回路図である。ここで、τ
ＦＤは、第１単位遅延の各遅延量を示し、τＣＤは、第
２単位遅延の各遅延量を示す。この場合、τＦＤはτ
ＣＤより小さい値を有する。便宜上、τＣＤが４τＦＤ
と同一であると仮定する。
イト動作を説明するための回路図である。ここで、τ
ＦＤは、第１単位遅延の各遅延量を示し、τＣＤは、第
２単位遅延の各遅延量を示す。この場合、τＦＤはτ
ＣＤより小さい値を有する。便宜上、τＣＤが４τＦＤ
と同一であると仮定する。
【００３７】図５を参照すると、第１乃至第３シフト制
御信号ＦＳＬ１乃至ＦＳＬ３が、各々がロジックハイ、
ロジックハイ及びロジックローであり、第４乃至第６シ
フト制御信号ＣＳＬ１乃至ＣＳＬ３が、各々がロジック
ロー、ロジックハイ及びロジックローである場合、内部
クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の二つ
の単位遅延３４２、３４３及び第２遅延ライン３６０の
二つの単位遅延３６４、３６５を介して遅延される。従
って、総遅延量は、（２τＦＤ＋２τＣＤ）となる。
御信号ＦＳＬ１乃至ＦＳＬ３が、各々がロジックハイ、
ロジックハイ及びロジックローであり、第４乃至第６シ
フト制御信号ＣＳＬ１乃至ＣＳＬ３が、各々がロジック
ロー、ロジックハイ及びロジックローである場合、内部
クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の二つ
の単位遅延３４２、３４３及び第２遅延ライン３６０の
二つの単位遅延３６４、３６５を介して遅延される。従
って、総遅延量は、（２τＦＤ＋２τＣＤ）となる。
【００３８】図６を参照すると、位相検出器３２０がシ
フトライト信号ＳＦＨ＿Ｒを生成する場合、第１乃至第
３シフト制御信号であるＦＳＬ１、ＦＳＬ２、ＦＳＬ３
は、全部ロジックハイとなって、総遅延量は、［（２τ
ＦＤ＋２τＣＤ）＋τＦＤ］となる。
フトライト信号ＳＦＨ＿Ｒを生成する場合、第１乃至第
３シフト制御信号であるＦＳＬ１、ＦＳＬ２、ＦＳＬ３
は、全部ロジックハイとなって、総遅延量は、［（２τ
ＦＤ＋２τＣＤ）＋τＦＤ］となる。
【００３９】図７を参照すると、位相検出器３２０が再
びシフトライト信号ＳＨＦ＿Ｒを生成する場合、第１遅
延ライン３４０には、遅延量を増加させるための単位遅
延が存在しなくなる。したがって、第６シフト制御信号
ＣＳＬ３がロジックハイである場合、第１乃至第５シフ
ト制御信号ＦＳＬ１乃至ＦＳＬ３、ＣＳＬ１、ＣＳＬ２
は、全部ロジックローとなる。従って、内部クロックＣ
ＬＫ＿ＩＮは、３τＣ Ｄ、すなわち、［（３τＦＤ＋２
τＣＤ）＋τＦＤ］となる。
びシフトライト信号ＳＨＦ＿Ｒを生成する場合、第１遅
延ライン３４０には、遅延量を増加させるための単位遅
延が存在しなくなる。したがって、第６シフト制御信号
ＣＳＬ３がロジックハイである場合、第１乃至第５シフ
ト制御信号ＦＳＬ１乃至ＦＳＬ３、ＣＳＬ１、ＣＳＬ２
は、全部ロジックローとなる。従って、内部クロックＣ
ＬＫ＿ＩＮは、３τＣ Ｄ、すなわち、［（３τＦＤ＋２
τＣＤ）＋τＦＤ］となる。
【００４０】図８乃至１０は、遅延固定ループのシフト
レフト動作を説明するための回路図である。
レフト動作を説明するための回路図である。
【００４１】図８を参照すると、第１と第５シフト制御
信号ＦＳＬ１、ＣＳＬ２のみがロジックハイである場
合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４
０の一つの単位遅延３４２と第２遅延ライン３６０の二
つの単位遅延３６５、３６４を介して遅延される。従っ
て、総遅延量は、（τＦＤ＋τＣＤ）となる。
信号ＦＳＬ１、ＣＳＬ２のみがロジックハイである場
合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４
０の一つの単位遅延３４２と第２遅延ライン３６０の二
つの単位遅延３６５、３６４を介して遅延される。従っ
て、総遅延量は、（τＦＤ＋τＣＤ）となる。
【００４２】図９を参照すると、位相検出器３２０がシ
フトレフト信号ＳＨＦ＿Ｌを生成する場合、第１乃至第
３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックロ
ーとなる。従って、総遅延量は、２τＣＤ、すなわち、
［（τＦＤ＋２τＣＤ）−τ ＦＤ］となる。
フトレフト信号ＳＨＦ＿Ｌを生成する場合、第１乃至第
３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックロ
ーとなる。従って、総遅延量は、２τＣＤ、すなわち、
［（τＦＤ＋２τＣＤ）−τ ＦＤ］となる。
【００４３】図１０を参照すると、位相検出器３２０が
再びシフトレフト信号ＳＨＦ＿Ｌを生成すれば、第１遅
延ライン３４０には、遅延量を減少するための単位遅延
がそれ以上存在しなくなって、第１乃至第３シフト制御
信号ＦＳＬ１乃至ＦＳＬ３は、ロジックハイとなる。従
って、内部クロックＣＬＫ＿ＩＮは、（３τＦＤ＋τ
ＣＤ）、すなわち、（２τＣＤ−τＦＤ）だけ遅延され
る。
再びシフトレフト信号ＳＨＦ＿Ｌを生成すれば、第１遅
延ライン３４０には、遅延量を減少するための単位遅延
がそれ以上存在しなくなって、第１乃至第３シフト制御
信号ＦＳＬ１乃至ＦＳＬ３は、ロジックハイとなる。従
って、内部クロックＣＬＫ＿ＩＮは、（３τＦＤ＋τ
ＣＤ）、すなわち、（２τＣＤ−τＦＤ）だけ遅延され
る。
【００４４】上述の説明から分かるように、増加される
か、または減少された遅延量は、いかなる場合にも常に
τＦＤとなる。また、最小単位遅延τＦＤは、第１単位
遅延を構成するキャパシタのキャパシタンスに依存する
ために、第１遅延ライン３４０内のキャパシタ及び単位
遅延の個数を適切に調節して設計することによって低電
圧でも所望の単位遅延を得ることができる。
か、または減少された遅延量は、いかなる場合にも常に
τＦＤとなる。また、最小単位遅延τＦＤは、第１単位
遅延を構成するキャパシタのキャパシタンスに依存する
ために、第１遅延ライン３４０内のキャパシタ及び単位
遅延の個数を適切に調節して設計することによって低電
圧でも所望の単位遅延を得ることができる。
【００４５】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００４６】
【発明の効果】上記で説明したように、遅延ラインで増
加されるか、または減少された遅延量は、いかなる場合
にも常にτＦＤとなる。付加的に、最小のユニット遅延
τＦＤは、第１ユニット遅延にあるキャパシタのキャパ
シタンスに依存するために、第１遅延ライン３４０にあ
るユニット遅延の数とキャパシタとを適切にデザインす
ることによってロー電力電圧においても所望のユニット
遅延を得ることができる。
加されるか、または減少された遅延量は、いかなる場合
にも常にτＦＤとなる。付加的に、最小のユニット遅延
τＦＤは、第１ユニット遅延にあるキャパシタのキャパ
シタンスに依存するために、第１遅延ライン３４０にあ
るユニット遅延の数とキャパシタとを適切にデザインす
ることによってロー電力電圧においても所望のユニット
遅延を得ることができる。
【図１】従来の遅延固定ループを示すブロック図であ
る。
る。
【図２】従来の３個の単位遅延を有するディジタル遅延
ラインの例を示す図面である。
ラインの例を示す図面である。
【図３】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループを示すブロック図である。
遅延固定ループを示すブロック図である。
【図４】図３に示した第１遅延ライン及び第２遅延ライ
ンを示す回路図である。
ンを示す回路図である。
【図５】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループのシフトライト動作を説明するための回
路図である。
遅延固定ループのシフトライト動作を説明するための回
路図である。
【図６】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループのシフトライト動作を説明するための回
路図である。
遅延固定ループのシフトライト動作を説明するための回
路図である。
【図７】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループのシフトライト動作を説明するための回
路図である。
遅延固定ループのシフトライト動作を説明するための回
路図である。
【図８】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループのシフトレフト動作を説明するための回
路図である。
遅延固定ループのシフトレフト動作を説明するための回
路図である。
【図９】本発明にかかる半導体メモリ装置で用いられる
遅延固定ループのシフトレフト動作を説明するための回
路図である。
遅延固定ループのシフトレフト動作を説明するための回
路図である。
【図１０】本発明にかかる半導体メモリ装置で用いられ
る遅延固定ループのシフトレフト動作を説明するための
回路図である。
る遅延固定ループのシフトレフト動作を説明するための
回路図である。
３００ クロックバッファ ３１０ 遅延モニター ３２０ 位相検出器 ３３０ 第１シフトレジスタ ３４０ 第１遅延ライン ３４１ 第１インバータ ３４２、３４３、３４４ 第１単位遅延 ３４５、３４６、３４７ ＮＭＯＳトランジスタ ３４８ 第２インバータ ３５０ 第２シフトレジスタ ３６０ 第２遅延ライン ３６１、３６２、３６３ ＮＡＮＤゲート ３６４、３６５、３６６ 第２単位遅延 ３６７、３６８、３６９、３７０、３７１、３７２、３
７３ ＮＡＮＤゲート
７３ ＮＡＮＤゲート
Claims (4)
- 【請求項１】 第１シフトライト信号と第１シフトレフ
ト信号とに応答して各々内部クロックの遅延量の増加及
び減少を制御する第１シフトレジスタと、 各々第１遅延量を有する多数の第１単位遅延からなり、
前記第１シフトレジスタの出力に応じて前記内部クロッ
クを遅延させる第１遅延ラインと、 前記第１シフトレジスタから出力された第２シフトライ
ト信号と第２シフトレフト信号に応答して前記第１遅延
ラインの出力信号に対する遅延量の増加及び減少を制御
する第２シフトレジスタと、 各々前記第１遅延量より大きい第２遅延量を有する多数
の第２単位遅延からなり、前記第２シフトレジスタの出
力に応答して前記第１遅延ラインの出力を所定遅延量だ
け遅延させる第２遅延ラインとを含んでなることを特徴
とする半導体メモリ装置で用いられる遅延固定ループ。 - 【請求項２】 外部クロックを受信して前記内部クロッ
クを生成するクロックバッファと、 前記第２遅延ラインの出力を受信して前記内部クロック
の遅延量を決定するためのモデリング動作を行う遅延モ
ニター手段と、 前記内部クロックと前記遅延モニター手段の出力間の位
相差を比較して前記第１シフトライト信号及び前記第１
シフトレフト信号を生成する位相検出手段とをさらに含
んでなることを特徴とする請求項１に記載の半導体メモ
リ装置で用いられる遅延固定ループ。 - 【請求項３】 前記第１遅延ラインは、前記内部クロッ
クを反転させる第１インバータと、 各々前記第１インバータの出力端と接地端との間に直列
接続されたＮＭＯＳトランジスタとキャパシタとからな
り、各ＮＭＯＳトランジスタのゲートは前記第１シフト
レジスタから出力される制御信号を受信する多数の第１
単位遅延と、 前記第１インバータの出力を反転させる第２インバータ
とからなることを特徴とする請求項１に記載の半導体メ
モリ装置で用いられる遅延固定ループ。 - 【請求項４】 前記第２遅延ラインは、各々電源電圧と
前記第２シフトレジスタの出力とを否定論理積する複数
の第１ＮＡＮＤゲートと、 各第１ＮＡＮＤゲートの出力と前段の第２単位遅延の出
力とを否定論理積する第２ＮＡＮＤゲートと、前記電源
電圧と前記第２ＮＡＮＤゲートの出力とを否定論理積す
る第３ＮＡＮＤゲートとを有する複数の第２単位遅延
と、 前記電源電圧と最終段第２単位遅延の出力とを否定論理
積する第４ＮＡＮＤゲートとからなることを特徴とする
請求項１に記載の半導体メモリ装置で用いられる遅延固
定ループ。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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