JP2000132266A - 内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法 - Google Patents
内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法Info
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Abstract
(57)【要約】
【課題】 小面積で、高精度かつ広範囲の周波数に適用
可能な内部クロック信号発生回路、位相比較器および内
部クロック信号発生回路の試験方法を提供する。 【解決手段】 本発明に係る内部クロック信号発生回路
は、微小に遅延量を変化させる微小遅延段１０と、大き
く遅延量を変化させる遅延段２０とで構成する。微小遅
延段１０は、制御回路５０の出力する制御信号Ｒ
（０）、…に応答して、遅延量を微調整する。遅延段２
０は、比較的大きな遅延を実現する複数の固有遅延回路
を含む。制御回路５０の制御に基づき、微小遅延段１０
に接続すべき固有遅延回路が選択される。これにより、
非常に小さい面積で広範囲の周波数に適用可能となる。
可能な内部クロック信号発生回路、位相比較器および内
部クロック信号発生回路の試験方法を提供する。 【解決手段】 本発明に係る内部クロック信号発生回路
は、微小に遅延量を変化させる微小遅延段１０と、大き
く遅延量を変化させる遅延段２０とで構成する。微小遅
延段１０は、制御回路５０の出力する制御信号Ｒ
（０）、…に応答して、遅延量を微調整する。遅延段２
０は、比較的大きな遅延を実現する複数の固有遅延回路
を含む。制御回路５０の制御に基づき、微小遅延段１０
に接続すべき固有遅延回路が選択される。これにより、
非常に小さい面積で広範囲の周波数に適用可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、第１のクロック信
号に同期した第２のクロック信号を発生されるための回
路および当該回路の試験方法に関し、特に同期型半導体
記憶装置において外部クロック信号に同期した内部クロ
ック信号を発生させるための内部クロック信号発生回
路、位相比較器、および内部クロック信号発生回路の試
験方法に関する。
号に同期した第２のクロック信号を発生されるための回
路および当該回路の試験方法に関し、特に同期型半導体
記憶装置において外部クロック信号に同期した内部クロ
ック信号を発生させるための内部クロック信号発生回
路、位相比較器、および内部クロック信号発生回路の試
験方法に関する。
【０００２】
【従来の技術】同期型半導体記憶装置では、動作タイミ
ングを希望の外部クロック信号とあわせるために、所望
の内部クロック信号をチップ内部でつくらなければなら
ない。ところが、各種の周波数や電源、あるいはインタ
フェイスにあわせて所望の内部クロック信号をつくるの
は困難である。
ングを希望の外部クロック信号とあわせるために、所望
の内部クロック信号をチップ内部でつくらなければなら
ない。ところが、各種の周波数や電源、あるいはインタ
フェイスにあわせて所望の内部クロック信号をつくるの
は困難である。
【０００３】そこで、位相戻しを目的としてＤＬＬ回路
（ｄｅｌａｙ ｌｉｎｅ ｌｏｏｐ）を使用することに
より、所望の内部クロック信号を得ている。
（ｄｅｌａｙ ｌｉｎｅ ｌｏｏｐ）を使用することに
より、所望の内部クロック信号を得ている。
【０００４】たとえば、同期型半導体記憶装置の一例と
して、ＤＤＲ−ＳＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔｅ
ｒａｔｅ ＳＤＲＡＭ）が挙げられる。図４２は、ＤＤ
Ｒ−ＳＤＲＡＭにおける出力タイミングを説明するため
のタイミングチャートである。図４２において、記号ｅ
ｘｔＣＬＫは、外部クロック信号を、記号ＤＱは、出力
データを、記号ｉｎｔＣＬＫＤは、内部クロック信号を
それぞれ示す。
して、ＤＤＲ−ＳＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔｅ
ｒａｔｅ ＳＤＲＡＭ）が挙げられる。図４２は、ＤＤ
Ｒ−ＳＤＲＡＭにおける出力タイミングを説明するため
のタイミングチャートである。図４２において、記号ｅ
ｘｔＣＬＫは、外部クロック信号を、記号ＤＱは、出力
データを、記号ｉｎｔＣＬＫＤは、内部クロック信号を
それぞれ示す。
【０００５】図４２を参照して、ＤＤＲ−ＳＤＲＡＭで
は、外部クロック信号ｅｘｔＣＬＫの立上がりエッジお
よび立下がりエッジにあわせてデータを出力する。外部
クロック信号ｅｘｔＣＬＫと同位相でデータを出力する
ためには、データ出力遅延時間（Ｔ０）より手前に、ト
リガとなる内部クロック信号ｉｎｔＣＬＫＤを発生する
必要がある。
は、外部クロック信号ｅｘｔＣＬＫの立上がりエッジお
よび立下がりエッジにあわせてデータを出力する。外部
クロック信号ｅｘｔＣＬＫと同位相でデータを出力する
ためには、データ出力遅延時間（Ｔ０）より手前に、ト
リガとなる内部クロック信号ｉｎｔＣＬＫＤを発生する
必要がある。
【０００６】図４３は、従来の内部クロック信号発生回
路を含む半導体記憶装置の主要部の構成を示すブロック
図である。図４３に示す従来の半導体記憶装置は、微小
遅延段９１０、位相比較器９３０、制御回路９５０、入
力バッファ２、出力バッファレプリカ４、入力バッファ
レプリカ６、および出力バッファ８を含む。
路を含む半導体記憶装置の主要部の構成を示すブロック
図である。図４３に示す従来の半導体記憶装置は、微小
遅延段９１０、位相比較器９３０、制御回路９５０、入
力バッファ２、出力バッファレプリカ４、入力バッファ
レプリカ６、および出力バッファ８を含む。
【０００７】入力バッファ２は、外部クロック信号ｅｘ
ｔＣＬＫを取込み、クロック信号ＯＲＧＣＬＫを出力す
る。クロック信号ＯＲＧＣＬＫは、位相比較器９３０お
よび微小遅延段９１０の入力信号となる。位相比較器９
３０は、クロック信号ＯＲＧＣＬＫと、入力バッファレ
プリカ６から出力されるフィードバック信号ＦＢＣＬＫ
との位相を比較し、どちらの信号が早いかを判定する。
ｔＣＬＫを取込み、クロック信号ＯＲＧＣＬＫを出力す
る。クロック信号ＯＲＧＣＬＫは、位相比較器９３０お
よび微小遅延段９１０の入力信号となる。位相比較器９
３０は、クロック信号ＯＲＧＣＬＫと、入力バッファレ
プリカ６から出力されるフィードバック信号ＦＢＣＬＫ
との位相を比較し、どちらの信号が早いかを判定する。
【０００８】位相比較器９３０は、これらの位相がほぼ
一致（位相同期の確立）するように、遅延量を増やすこ
とを指示するダウン信号ＺＤＯＷＮ、または遅延量を減
らすことを指示するアップ信号ＺＵＰを出力する。ま
た、内部クロック信号発生回路がロック（位相同期）し
た場合、位相比較器９３０は、Ｌレベルのロック信号Ｚ
ＬＯＣＫを出力する。
一致（位相同期の確立）するように、遅延量を増やすこ
とを指示するダウン信号ＺＤＯＷＮ、または遅延量を減
らすことを指示するアップ信号ＺＵＰを出力する。ま
た、内部クロック信号発生回路がロック（位相同期）し
た場合、位相比較器９３０は、Ｌレベルのロック信号Ｚ
ＬＯＣＫを出力する。
【０００９】微小遅延段９１０は、複数の遅延素子を含
む。微小遅延段９１０は、複数の遅延素子を用いて、微
小に遅延量を変化させる。制御回路９５０は、複数の遅
延素子に対応して設けられる複数のシフトレジスタを含
む。複数のシフトレジスタは、位相比較器９３０の出力
に応答して、制御信号（図４３においては、記号Ｒ
（０）〜Ｒ（Ｍ−１））を出力する。
む。微小遅延段９１０は、複数の遅延素子を用いて、微
小に遅延量を変化させる。制御回路９５０は、複数の遅
延素子に対応して設けられる複数のシフトレジスタを含
む。複数のシフトレジスタは、位相比較器９３０の出力
に応答して、制御信号（図４３においては、記号Ｒ
（０）〜Ｒ（Ｍ−１））を出力する。
【００１０】微小遅延段９１０から出力される内部クロ
ック信号ｉｎｔＣＬＫＤは、出力バッファ８における出
力動作を制御する。内部クロック信号ｉｎｔＣＬＫＤ
は、出力バッファレプリカ４および入力バッファレプリ
カ６を通過し、フィードバック信号ＦＢＣＬＫとして位
相比較器９３０に入力する。出力バッファレプリカ４
は、出力バッファ８での遅延（データ出力遅延時間Ｔ
０）を模擬的に実現する。入力バッファレプリカ６は、
入力バッファ２での遅延（Ｔｉ）を模擬的に実現する。
ック信号ｉｎｔＣＬＫＤは、出力バッファ８における出
力動作を制御する。内部クロック信号ｉｎｔＣＬＫＤ
は、出力バッファレプリカ４および入力バッファレプリ
カ６を通過し、フィードバック信号ＦＢＣＬＫとして位
相比較器９３０に入力する。出力バッファレプリカ４
は、出力バッファ８での遅延（データ出力遅延時間Ｔ
０）を模擬的に実現する。入力バッファレプリカ６は、
入力バッファ２での遅延（Ｔｉ）を模擬的に実現する。
【００１１】たとえば、出力データＤＱの位相を外部ク
ロック信号ｅｘｔＣＬＫに対して１クロック分（Ｔｃ）
遅延させる場合、内部クロック信号ｉｎｔＣＬＫＤを外
部クロック信号ｅｘｔＣＬＫに対して（Ｔｃ−Ｔ０）だ
け遅延するように、微小遅延段９１０の遅延量を微調整
する（この場合、出力バッファレプリカ４を通過した信
号は、外部クロック信号ｅｘｔＣＬＫに対してＴｃだけ
遅延している。さらに、入力バッファレプリカ６を通過
した信号は、外部クロック信号ｅｘｔＣＬＫに対して
（Ｔｃ＋Ｔｉ）遅延している）。
ロック信号ｅｘｔＣＬＫに対して１クロック分（Ｔｃ）
遅延させる場合、内部クロック信号ｉｎｔＣＬＫＤを外
部クロック信号ｅｘｔＣＬＫに対して（Ｔｃ−Ｔ０）だ
け遅延するように、微小遅延段９１０の遅延量を微調整
する（この場合、出力バッファレプリカ４を通過した信
号は、外部クロック信号ｅｘｔＣＬＫに対してＴｃだけ
遅延している。さらに、入力バッファレプリカ６を通過
した信号は、外部クロック信号ｅｘｔＣＬＫに対して
（Ｔｃ＋Ｔｉ）遅延している）。
【００１２】
【発明が解決しようとする課題】ところで、内部クロッ
ク信号発生回路におけるジッタを小さくするため、微小
遅延段９１０での遅延量の変化量をより細かくする必要
がある。たとえば、上述したＤＤＲ−ＳＤＲＡＭでは、
０. １ｎｓ単位の時間分解能が必要とされる。ところ
が、従来の内部クロック信号発生回路の構成では、時間
分解能を小さくするとともに、広範囲な周波数に対応さ
せようとすると、必然的に遅延素子の数が増大し、この
結果レイアウト面積が増大するという問題があった。
ク信号発生回路におけるジッタを小さくするため、微小
遅延段９１０での遅延量の変化量をより細かくする必要
がある。たとえば、上述したＤＤＲ−ＳＤＲＡＭでは、
０. １ｎｓ単位の時間分解能が必要とされる。ところ
が、従来の内部クロック信号発生回路の構成では、時間
分解能を小さくするとともに、広範囲な周波数に対応さ
せようとすると、必然的に遅延素子の数が増大し、この
結果レイアウト面積が増大するという問題があった。
【００１３】たとえば、位相同期させるサイクル長Ｔｃ
を１５ｎｓとし、データ出力遅延時間Ｔ０を２ｎｓとす
ると、（Ｔｃ−Ｔｉ−Ｔ０）＝１１ｎｓの遅延を実現し
なくてはならない。この場合、０. １ｎｓ単位の時間分
解能を要求すると、少なくとも１１０段（＝１１ｎｓ／
０．１ｎｓ）の遅延素子が必要になる。これにともない
制御回路９５０に含まれるシフトレジスタの数も増大す
る。
を１５ｎｓとし、データ出力遅延時間Ｔ０を２ｎｓとす
ると、（Ｔｃ−Ｔｉ−Ｔ０）＝１１ｎｓの遅延を実現し
なくてはならない。この場合、０. １ｎｓ単位の時間分
解能を要求すると、少なくとも１１０段（＝１１ｎｓ／
０．１ｎｓ）の遅延素子が必要になる。これにともない
制御回路９５０に含まれるシフトレジスタの数も増大す
る。
【００１４】また、位相同期させる信号の周波数が低い
場合、遅延素子の増加にともない、位相同期が確立する
までに相当の時間を要するようになる。
場合、遅延素子の増加にともない、位相同期が確立する
までに相当の時間を要するようになる。
【００１５】さらに、半導体記憶装置の動作電源の低電
圧化にともない、低電圧であっても、所望の遅延が実現
できる内部クロック信号発生回路が要求される。
圧化にともない、低電圧であっても、所望の遅延が実現
できる内部クロック信号発生回路が要求される。
【００１６】また、半導体記憶装置自体の製造コストを
考えると、内部クロック信号発生回路の良否判定を寛容
に、かつ早期に行なえることが必要となる。
考えると、内部クロック信号発生回路の良否判定を寛容
に、かつ早期に行なえることが必要となる。
【００１７】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、レイアウト面
積を抑えつつ、早期に位相同期を確立でき、安定した動
作が保証される内部クロック信号発生回路を提供するこ
とである。
ためになされたものであり、その目的は、レイアウト面
積を抑えつつ、早期に位相同期を確立でき、安定した動
作が保証される内部クロック信号発生回路を提供するこ
とである。
【００１８】また、本発明の他の目的は、低電源電圧に
おいても、所望の遅延を実現できる内部クロック信号発
生回路を提供することである。
おいても、所望の遅延を実現できる内部クロック信号発
生回路を提供することである。
【００１９】また、本発明の他の目的は、信号間の微小
な位相差を検出し、安定した動作が可能な位相比較器を
提供することである。
な位相差を検出し、安定した動作が可能な位相比較器を
提供することである。
【００２０】さらに、本発明の他の目的は、良否判定が
寛容かつ早期に行なえる内部クロック信号発生回路の試
験方法を提供することである。
寛容かつ早期に行なえる内部クロック信号発生回路の試
験方法を提供することである。
【００２１】
【課題を解決するための手段】請求項１に係る内部クロ
ック発生回路は、外部から与えられる外部クロック信号
に位相同期した内部クロック信号を発生する内部クロッ
ク信号発生回路であって、外部クロック信号と内部クロ
ック信号との位相差を検出する位相差検出手段と、検出
した位相差に応じて第１の時間幅で遅延量が変更可能で
あり、外部クロック信号を遅延させて出力する第１の遅
延手段と、検出した位相差に応じて第１の時間幅より大
きい第２の時間幅で遅延量が変更可能であり第１の遅延
手段の出力を遅延させて内部クロック信号として出力す
る第２の遅延手段とを備える。
ック発生回路は、外部から与えられる外部クロック信号
に位相同期した内部クロック信号を発生する内部クロッ
ク信号発生回路であって、外部クロック信号と内部クロ
ック信号との位相差を検出する位相差検出手段と、検出
した位相差に応じて第１の時間幅で遅延量が変更可能で
あり、外部クロック信号を遅延させて出力する第１の遅
延手段と、検出した位相差に応じて第１の時間幅より大
きい第２の時間幅で遅延量が変更可能であり第１の遅延
手段の出力を遅延させて内部クロック信号として出力す
る第２の遅延手段とを備える。
【００２２】請求項２に係る内部クロック発生回路は、
請求項１に係る内部クロック発生回路であって、第２の
遅延手段は、第１の遅延手段の出力に対して直列に配置
される複数の固定遅延手段を含み、複数の固定遅延手段
のそれぞれは、第２の時間幅に相当する時間だけ入力し
た信号を遅延して出力し、検出した位相差に応じて、第
１の遅延手段の出力もしくは複数の固定遅延手段のそれ
ぞれの出力のうちのいずれか１つを選択して内部クロッ
ク信号として取出す選択手段をさらに含む。
請求項１に係る内部クロック発生回路であって、第２の
遅延手段は、第１の遅延手段の出力に対して直列に配置
される複数の固定遅延手段を含み、複数の固定遅延手段
のそれぞれは、第２の時間幅に相当する時間だけ入力し
た信号を遅延して出力し、検出した位相差に応じて、第
１の遅延手段の出力もしくは複数の固定遅延手段のそれ
ぞれの出力のうちのいずれか１つを選択して内部クロッ
ク信号として取出す選択手段をさらに含む。
【００２３】請求項３に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、選択手段は、第１の遅延手段の出力、および複数の
固定遅延手段のそれぞれの出力にそれぞれ対応して設け
られる複数のゲート手段と、検出した位相差に応答し
て、複数のゲート手段のいずれか１つを選択状態とする
ための選択信号を発生する選択信号発生手段とを含む。
は、請求項２に係る内部クロック信号発生回路であっ
て、選択手段は、第１の遅延手段の出力、および複数の
固定遅延手段のそれぞれの出力にそれぞれ対応して設け
られる複数のゲート手段と、検出した位相差に応答し
て、複数のゲート手段のいずれか１つを選択状態とする
ための選択信号を発生する選択信号発生手段とを含む。
【００２４】請求項４に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、位相差検出手段は、外部クロック信号と内部クロッ
ク信号とが位相同期したことを検出して位相ロック信号
を出力し、第２の遅延手段は、第１の遅延手段の出力に
対して直列に配置される複数の固定遅延手段を含み、複
数の固定遅延手段のそれぞれは、第２の時間幅に相当す
る時間だけ入力した信号を遅延して出力し、検出した位
相差に応じて、第１の遅延手段の出力もしくは複数の固
定遅延手段のそれぞれの出力のうちのいずれか１つを選
択して内部クロック信号として出力し、位相ロック信号
に応じて、位相ロック信号を受けた時点でいずれか１つ
を選択した状態を保持する選択手段をさらに含む。
は、請求項１に係る内部クロック信号発生回路であっ
て、位相差検出手段は、外部クロック信号と内部クロッ
ク信号とが位相同期したことを検出して位相ロック信号
を出力し、第２の遅延手段は、第１の遅延手段の出力に
対して直列に配置される複数の固定遅延手段を含み、複
数の固定遅延手段のそれぞれは、第２の時間幅に相当す
る時間だけ入力した信号を遅延して出力し、検出した位
相差に応じて、第１の遅延手段の出力もしくは複数の固
定遅延手段のそれぞれの出力のうちのいずれか１つを選
択して内部クロック信号として出力し、位相ロック信号
に応じて、位相ロック信号を受けた時点でいずれか１つ
を選択した状態を保持する選択手段をさらに含む。
【００２５】請求項５に係る内部クロック信号発生回路
は、請求項４に係る内部クロック信号発生回路であっ
て、選択手段は、第１の遅延手段の出力、および複数の
固定遅延手段のそれぞれの出力にそれぞれ対応して設け
られる複数のゲート手段と、複数のゲート手段のいずれ
か１つを選択状態にするための選択信号を発生する選択
信号発生手段と、位相ロック信号に応じて、位相ロック
信号を受けた時点での選択信号の状態を保持させる手段
とを含む。
は、請求項４に係る内部クロック信号発生回路であっ
て、選択手段は、第１の遅延手段の出力、および複数の
固定遅延手段のそれぞれの出力にそれぞれ対応して設け
られる複数のゲート手段と、複数のゲート手段のいずれ
か１つを選択状態にするための選択信号を発生する選択
信号発生手段と、位相ロック信号に応じて、位相ロック
信号を受けた時点での選択信号の状態を保持させる手段
とを含む。
【００２６】請求項６に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、選択手段は、第１の遅延手段
の出力、および複数の固定遅延手段のそれぞれの出力に
それぞれ対応して設けられる複数のゲート手段と、検出
された位相差、または外部クロック信号のサイクル長に
応じて、複数のゲート手段のいずれか１つを選択状態に
するための選択信号を発生する選択信号発生手段とを含
む。
は、請求項２に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、選択手段は、第１の遅延手段
の出力、および複数の固定遅延手段のそれぞれの出力に
それぞれ対応して設けられる複数のゲート手段と、検出
された位相差、または外部クロック信号のサイクル長に
応じて、複数のゲート手段のいずれか１つを選択状態に
するための選択信号を発生する選択信号発生手段とを含
む。
【００２７】請求項７に係る内部クロック信号発生回路
は、請求項４に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、外部クロ
ック信号と内部クロック信号とが位相同期したことを検
出して、位相ロック信号を出力し、選択手段は、第１の
遅延手段の出力、および複数の固定遅延手段のそれぞれ
の出力にそれぞれ対応して設けられる複数のゲート手段
と、検出された位相差、または外部クロック信号のサイ
クル長に応じて、複数のゲート手段のいずれか１つを選
択状態にするための選択信号を発生する選択信号発生手
段と、位相ロック信号に応じて、位相ロック信号を受け
た時点での選択信号の状態を保持させる手段とを含む。
は、請求項４に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、外部クロ
ック信号と内部クロック信号とが位相同期したことを検
出して、位相ロック信号を出力し、選択手段は、第１の
遅延手段の出力、および複数の固定遅延手段のそれぞれ
の出力にそれぞれ対応して設けられる複数のゲート手段
と、検出された位相差、または外部クロック信号のサイ
クル長に応じて、複数のゲート手段のいずれか１つを選
択状態にするための選択信号を発生する選択信号発生手
段と、位相ロック信号に応じて、位相ロック信号を受け
た時点での選択信号の状態を保持させる手段とを含む。
【００２８】請求項８に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、位相差検出手段は、位相差を検出する検出手段と、
位相同期させるサイクル長に応じて、検出手段における
検出の対象となる内部クロック信号をシフトさせる比較
制御手段とを含む。
は、請求項２に係る内部クロック信号発生回路であっ
て、位相差検出手段は、位相差を検出する検出手段と、
位相同期させるサイクル長に応じて、検出手段における
検出の対象となる内部クロック信号をシフトさせる比較
制御手段とを含む。
【００２９】請求項９に係る内部クロック信号発生回路
は、請求項４に係る内部クロック信号発生回路であっ
て、位相差検出手段は、位相差を検出し、外部クロック
信号と内部クロック信号とが位相同期したことを検出し
て位相ロック信号を出力する検出手段と、位相同期させ
るサイクル長に応じて、検出手段における検出の対象と
なる内部クロック信号をシフトさせる比較制御手段とを
含む。
は、請求項４に係る内部クロック信号発生回路であっ
て、位相差検出手段は、位相差を検出し、外部クロック
信号と内部クロック信号とが位相同期したことを検出し
て位相ロック信号を出力する検出手段と、位相同期させ
るサイクル長に応じて、検出手段における検出の対象と
なる内部クロック信号をシフトさせる比較制御手段とを
含む。
【００３０】請求項１０に係る内部クロック信号発生回
路は、請求項２に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、位相差を
検出する検出手段と、位相同期させるサイクル長に応じ
て、検出手段における検出の対象となる内部クロック信
号をシフトさせる比較制御手段とを含み、選択手段は、
第１の遅延手段の出力、および複数の固定遅延手段のそ
れぞれの出力にそれぞれ対応して設けられる複数のゲー
ト手段と、検出された位相差、または外部クロック信号
のサイクル長に応じて、複数のゲート手段のいずれか１
つを選択状態にするための選択信号を発生する選択信号
発生手段とを含む。
路は、請求項２に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、位相差を
検出する検出手段と、位相同期させるサイクル長に応じ
て、検出手段における検出の対象となる内部クロック信
号をシフトさせる比較制御手段とを含み、選択手段は、
第１の遅延手段の出力、および複数の固定遅延手段のそ
れぞれの出力にそれぞれ対応して設けられる複数のゲー
ト手段と、検出された位相差、または外部クロック信号
のサイクル長に応じて、複数のゲート手段のいずれか１
つを選択状態にするための選択信号を発生する選択信号
発生手段とを含む。
【００３１】請求項１１に係る内部クロック信号発生回
路は、請求項４に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、位相差を
検出し、外部クロック信号と内部クロック信号とが位相
同期したことを検出して位相ロック信号を出力する検出
手段と、位相同期させるサイクル長に応じて、検出手段
における検出の対象となる内部クロック信号をシフトさ
せる比較制御手段とを含み、選択手段は、第１の遅延手
段の出力、および複数の固定遅延手段のそれぞれの出力
にそれぞれ対応して設けられる複数のゲート手段と、検
出された位相差、または外部クロック信号のサイクル長
に応じて、複数のゲート手段のいずれか１つを選択状態
にするための選択信号を発生する選択信号発生手段と、
位相ロック信号に応じて、位相ロック信号を受けた時点
での選択信号の状態を保持させる手段とを含む。
路は、請求項４に係る内部クロック信号発生回路であっ
て、動作開始時において、外部クロック信号の初期サイ
クル内に、外部クロック信号のサイクル長を判定する初
期判定手段をさらに備え、位相差検出手段は、位相差を
検出し、外部クロック信号と内部クロック信号とが位相
同期したことを検出して位相ロック信号を出力する検出
手段と、位相同期させるサイクル長に応じて、検出手段
における検出の対象となる内部クロック信号をシフトさ
せる比較制御手段とを含み、選択手段は、第１の遅延手
段の出力、および複数の固定遅延手段のそれぞれの出力
にそれぞれ対応して設けられる複数のゲート手段と、検
出された位相差、または外部クロック信号のサイクル長
に応じて、複数のゲート手段のいずれか１つを選択状態
にするための選択信号を発生する選択信号発生手段と、
位相ロック信号に応じて、位相ロック信号を受けた時点
での選択信号の状態を保持させる手段とを含む。
【００３２】請求項１２に係る内部クロック信号発生回
路は、請求項１に係る内部クロック信号発生回路であっ
て、位相差検出手段は、内部クロック信号と外部クロッ
ク信号とを入力に受け、内部クロック信号または外部ク
ロック信号のうちいずれが速く到達したかを判定して第
１の判定信号を発生するとともに、第１の判定信号を保
持する第１の判定手段と、内部クロック信号を微小時間
だけ遅延した信号と外部クロック信号とを入力に受け、
内部クロック信号を微小時間だけ遅延した信号または外
部クロック信号のうちいずれが速く到達したかを判定し
て第２の判定信号を発生するとともに、第２の判定信号
を保持する第２の判定手段と、第１の判定信号および第
２の判定信号に基づき、位相差を検出する手段とを含
む。
路は、請求項１に係る内部クロック信号発生回路であっ
て、位相差検出手段は、内部クロック信号と外部クロッ
ク信号とを入力に受け、内部クロック信号または外部ク
ロック信号のうちいずれが速く到達したかを判定して第
１の判定信号を発生するとともに、第１の判定信号を保
持する第１の判定手段と、内部クロック信号を微小時間
だけ遅延した信号と外部クロック信号とを入力に受け、
内部クロック信号を微小時間だけ遅延した信号または外
部クロック信号のうちいずれが速く到達したかを判定し
て第２の判定信号を発生するとともに、第２の判定信号
を保持する第２の判定手段と、第１の判定信号および第
２の判定信号に基づき、位相差を検出する手段とを含
む。
【００３３】請求項１３に係る内部クロック信号発生回
路は、請求項１２に係る内部クロック信号発生回路であ
って、第１の判定手段は、動作開始時にリセットされ、
位相同期の開始後に第１の判定信号を出力する第１の判
定ノードと、動作開始時にリセットされる第２の判定ノ
ードと、外部クロック信号の到達により第１の判定ノー
ドをセットし、内部クロック信号の到達により第１の判
定ノードをリセットする第１の設定回路と、内部クロッ
ク信号の到達により第２の判定ノードをセットし、外部
クロック信号の到達により第２の判定ノードをリセット
する第２の設定回路とを含み、第２の判定手段は、動作
開始時にリセットされ、位相同期の開始後に第２の判定
信号を出力する第３の判定ノードと、動作開始時にリセ
ットされる第４の判定ノードと、外部クロック信号の到
達により第３の判定ノードをセットし、内部クロック信
号を微小時間だけ遅延した信号の到達により第３の判定
ノードをリセットする第３の設定回路と、内部クロック
信号を微小時間だけ遅延した信号の到達により第４の判
定ノードをセットし、外部クロック信号の到達により第
４の判定ノードをリセットする第４の設定回路とを含
む。
路は、請求項１２に係る内部クロック信号発生回路であ
って、第１の判定手段は、動作開始時にリセットされ、
位相同期の開始後に第１の判定信号を出力する第１の判
定ノードと、動作開始時にリセットされる第２の判定ノ
ードと、外部クロック信号の到達により第１の判定ノー
ドをセットし、内部クロック信号の到達により第１の判
定ノードをリセットする第１の設定回路と、内部クロッ
ク信号の到達により第２の判定ノードをセットし、外部
クロック信号の到達により第２の判定ノードをリセット
する第２の設定回路とを含み、第２の判定手段は、動作
開始時にリセットされ、位相同期の開始後に第２の判定
信号を出力する第３の判定ノードと、動作開始時にリセ
ットされる第４の判定ノードと、外部クロック信号の到
達により第３の判定ノードをセットし、内部クロック信
号を微小時間だけ遅延した信号の到達により第３の判定
ノードをリセットする第３の設定回路と、内部クロック
信号を微小時間だけ遅延した信号の到達により第４の判
定ノードをセットし、外部クロック信号の到達により第
４の判定ノードをリセットする第４の設定回路とを含
む。
【００３４】請求項１４に係る内部クロック信号発生回
路は、請求項１に係る内部クロック信号発生回路であっ
て、第１の遅延手段は、遅延回路と、遅延回路に接続さ
れ、検出された位相差に応じて遅延回路に容量結合され
るＭＯＳトランジスタとを含み、位相差検出手段は、位
相差を検出する検出手段と、検出された位相差に応答し
て、ＭＯＳトランジスタの容量結合を制御する制御信号
を発生する手段とを含み、ＭＯＳトランジスタは、遅延
回路と接続されるゲート電極と、制御信号を受けるソー
ス／ドレイン領域とで構成される。
路は、請求項１に係る内部クロック信号発生回路であっ
て、第１の遅延手段は、遅延回路と、遅延回路に接続さ
れ、検出された位相差に応じて遅延回路に容量結合され
るＭＯＳトランジスタとを含み、位相差検出手段は、位
相差を検出する検出手段と、検出された位相差に応答し
て、ＭＯＳトランジスタの容量結合を制御する制御信号
を発生する手段とを含み、ＭＯＳトランジスタは、遅延
回路と接続されるゲート電極と、制御信号を受けるソー
ス／ドレイン領域とで構成される。
【００３５】請求項１５に係る内部クロック信号発生回
路は、外部から与えられる外部クロック信号に位相同期
した内部クロック信号を発生する内部クロック信号発生
回路であって、外部クロック信号と内部クロック信号と
の位相差を検出する検出手段と、位相同期させるサイク
ル長に応じて、検出手段における検出の対象となる内部
クロック信号をシフトさせる比較制御手段とを含む位相
差比較手段と、検出した位相差に応じて遅延量が変更可
能であり、外部クロック信号を遅延させて内部クロック
信号を出力する遅延手段とを備える。
路は、外部から与えられる外部クロック信号に位相同期
した内部クロック信号を発生する内部クロック信号発生
回路であって、外部クロック信号と内部クロック信号と
の位相差を検出する検出手段と、位相同期させるサイク
ル長に応じて、検出手段における検出の対象となる内部
クロック信号をシフトさせる比較制御手段とを含む位相
差比較手段と、検出した位相差に応じて遅延量が変更可
能であり、外部クロック信号を遅延させて内部クロック
信号を出力する遅延手段とを備える。
【００３６】請求項１６に係る内部クロック信号発生回
路は、請求項１５に係る内部クロック信号発生回路であ
って、比較制御手段は、検出の対象となる内部クロック
信号を少なくとも１クロック分ずらす。
路は、請求項１５に係る内部クロック信号発生回路であ
って、比較制御手段は、検出の対象となる内部クロック
信号を少なくとも１クロック分ずらす。
【００３７】請求項１７に係る内部クロック信号発生回
路は、外部から与えられる外部クロック信号に位相同期
した内部クロック信号を発生する内部クロック信号発生
回路であって、外部クロック信号と内部クロック信号と
の位相差を検出する位相差検出手段と、外部クロック信
号を通過させることにより、内部クロック信号を出力す
る遅延回路と、遅延回路に接続され、検出された位相差
に応じて遅延回路に容量結合されるＭＯＳトランジスタ
を含む可変容量手段とを備える。
路は、外部から与えられる外部クロック信号に位相同期
した内部クロック信号を発生する内部クロック信号発生
回路であって、外部クロック信号と内部クロック信号と
の位相差を検出する位相差検出手段と、外部クロック信
号を通過させることにより、内部クロック信号を出力す
る遅延回路と、遅延回路に接続され、検出された位相差
に応じて遅延回路に容量結合されるＭＯＳトランジスタ
を含む可変容量手段とを備える。
【００３８】請求項１８に係る内部クロック信号発生回
路は、請求項１７に係る内部クロック信号発生回路であ
って、位相差検出手段は、位相差を検出する検出手段
と、検出された位相差に応じて、ＭＯＳトランジスタの
容量結合を制御する制御信号を発生する手段とを含み、
ＭＯＳトランジスタは、遅延回路に接続されるゲート電
極と、制御信号を受けるソース／ドレイン領域とで構成
される。
路は、請求項１７に係る内部クロック信号発生回路であ
って、位相差検出手段は、位相差を検出する検出手段
と、検出された位相差に応じて、ＭＯＳトランジスタの
容量結合を制御する制御信号を発生する手段とを含み、
ＭＯＳトランジスタは、遅延回路に接続されるゲート電
極と、制御信号を受けるソース／ドレイン領域とで構成
される。
【００３９】請求項１９に係る位相比較器は、内部クロ
ック信号と外部クロック信号とを入力に受け、内部クロ
ック信号または外部クロック信号のうちいずれが速く到
達したかを判定して第１の判定信号を発生するととも
に、第１の判定信号を保持する第１の判定手段と、内部
クロック信号を微小時間だけ遅延した信号と外部クロッ
ク信号とを入力に受け、内部クロック信号を微小時間だ
け遅延した信号または外部クロック信号のうちいずれが
速く到達したかを判定して第２の判定信号を発生すると
ともに、第２の判定信号を保持する第２の判定手段と、
第１の判定信号および第２の判定信号に基づき、位相差
を検出する手段とを含む。
ック信号と外部クロック信号とを入力に受け、内部クロ
ック信号または外部クロック信号のうちいずれが速く到
達したかを判定して第１の判定信号を発生するととも
に、第１の判定信号を保持する第１の判定手段と、内部
クロック信号を微小時間だけ遅延した信号と外部クロッ
ク信号とを入力に受け、内部クロック信号を微小時間だ
け遅延した信号または外部クロック信号のうちいずれが
速く到達したかを判定して第２の判定信号を発生すると
ともに、第２の判定信号を保持する第２の判定手段と、
第１の判定信号および第２の判定信号に基づき、位相差
を検出する手段とを含む。
【００４０】請求項２０に係る位相比較器は、請求項１
９に係る位相比較器であって、第１の判定手段は、動作
開始時にリセットされ、位相同期の開始後に第１の判定
信号を出力する第１の判定ノードと、動作開始時にリセ
ットされる第２の判定ノードと、外部クロック信号の到
達により第１の判定ノードをセットし、内部クロック信
号の到達により第１の判定ノードをリセットする第１の
設定回路と、内部クロック信号の到達により第２の判定
ノードをセットし、外部クロック信号の到達により第２
の判定ノードをリセットする第２の設定回路とを含み、
第２の判定手段は、動作開始時にリセットされ、位相同
期の開始後に第２の判定信号を出力する第３の判定ノー
ドと、動作開始時にリセットされる第４の判定ノード
と、外部クロック信号の到達により第３の判定ノードを
セットし、内部クロック信号を微小時間だけ遅延した信
号の到達により第３の判定ノードをリセットする第３の
設定回路と、内部クロック信号を微小時間だけ遅延した
信号の到達により第４の判定ノードをセットし、外部ク
ロック信号の到達により第４の判定ノードをリセットす
る第４の設定回路とを含む。
９に係る位相比較器であって、第１の判定手段は、動作
開始時にリセットされ、位相同期の開始後に第１の判定
信号を出力する第１の判定ノードと、動作開始時にリセ
ットされる第２の判定ノードと、外部クロック信号の到
達により第１の判定ノードをセットし、内部クロック信
号の到達により第１の判定ノードをリセットする第１の
設定回路と、内部クロック信号の到達により第２の判定
ノードをセットし、外部クロック信号の到達により第２
の判定ノードをリセットする第２の設定回路とを含み、
第２の判定手段は、動作開始時にリセットされ、位相同
期の開始後に第２の判定信号を出力する第３の判定ノー
ドと、動作開始時にリセットされる第４の判定ノード
と、外部クロック信号の到達により第３の判定ノードを
セットし、内部クロック信号を微小時間だけ遅延した信
号の到達により第３の判定ノードをリセットする第３の
設定回路と、内部クロック信号を微小時間だけ遅延した
信号の到達により第４の判定ノードをセットし、外部ク
ロック信号の到達により第４の判定ノードをリセットす
る第４の設定回路とを含む。
【００４１】請求項２１に係る内部クロック信号発生回
路の試験方法は、外部から与えられる外部クロック信号
と内部クロック信号との位相差を検出する位相差検出回
路と、検出した位相差に応答して、外部クロック信号を
遅延させて外部クロック信号に位相同期した内部クロッ
ク信号を発生させるための遅延回路と、位相差検出回路
における位相同期の結果を記憶する記憶回路とを含む内
部クロック信号発生回路の試験方法において、内部クロ
ック信号発生回路を備える半導体装置に試験装置を接続
するステップと、半導体装置に、外部から基準電圧を与
えるステップと、外部から与える基準電圧の電圧レベル
を下げるステップと、電圧レベルを下げた基準電圧に従
って、所定時間の間、内部クロック信号発生回路を動作
させる動作ステップと、記憶回路に記憶される位相同期
の結果に基づき、内部クロック信号発生回路の動作が正
常か否かを判定する判定ステップとを備える。
路の試験方法は、外部から与えられる外部クロック信号
と内部クロック信号との位相差を検出する位相差検出回
路と、検出した位相差に応答して、外部クロック信号を
遅延させて外部クロック信号に位相同期した内部クロッ
ク信号を発生させるための遅延回路と、位相差検出回路
における位相同期の結果を記憶する記憶回路とを含む内
部クロック信号発生回路の試験方法において、内部クロ
ック信号発生回路を備える半導体装置に試験装置を接続
するステップと、半導体装置に、外部から基準電圧を与
えるステップと、外部から与える基準電圧の電圧レベル
を下げるステップと、電圧レベルを下げた基準電圧に従
って、所定時間の間、内部クロック信号発生回路を動作
させる動作ステップと、記憶回路に記憶される位相同期
の結果に基づき、内部クロック信号発生回路の動作が正
常か否かを判定する判定ステップとを備える。
【００４２】請求項２２に係る内部クロック信号発生回
路の試験方法は、請求項２１に係る内部クロック信号発
生回路の試験方法であって、判定ステップは、試験装置
を用いて、記憶回路に記憶される情報を検出するステッ
プを含む。
路の試験方法は、請求項２１に係る内部クロック信号発
生回路の試験方法であって、判定ステップは、試験装置
を用いて、記憶回路に記憶される情報を検出するステッ
プを含む。
【００４３】請求項２３に係る内部クロック信号発生回
路の試験方法は、請求項２２に係る内部クロック信号発
生回路の試験方法であって、半導体装置は、外部から与
えられる基準電圧に基づき、電源電圧を降下させる電圧
降下回路をさらに含み、内部クロック信号発生回路は、
電圧降下回路の出力に基づき動作する。
路の試験方法は、請求項２２に係る内部クロック信号発
生回路の試験方法であって、半導体装置は、外部から与
えられる基準電圧に基づき、電源電圧を降下させる電圧
降下回路をさらに含み、内部クロック信号発生回路は、
電圧降下回路の出力に基づき動作する。
【００４４】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における内部クロック信号発生回路について図１
を用いて説明する。図１は、本発明の実施の形態１にお
ける内部クロック信号発生回路を含む半導体記憶装置の
主要部の構成を示すブロック図である。図１に示す半導
体記憶装置は、入力バッファ２、位相比較器３０、コマ
ンドデコーダ４０、制御回路５０、微小遅延段１０、遅
延段２０、出力バッファレプリカ４、入力バッファレプ
リカ６、および出力バッファ８を含む。
形態１における内部クロック信号発生回路について図１
を用いて説明する。図１は、本発明の実施の形態１にお
ける内部クロック信号発生回路を含む半導体記憶装置の
主要部の構成を示すブロック図である。図１に示す半導
体記憶装置は、入力バッファ２、位相比較器３０、コマ
ンドデコーダ４０、制御回路５０、微小遅延段１０、遅
延段２０、出力バッファレプリカ４、入力バッファレプ
リカ６、および出力バッファ８を含む。
【００４５】位相比較器３０および微小遅延段１０は、
入力バッファ２の出力するクロック信号ＯＲＧＣＬＫを
受ける。位相比較器３０は、クロック信号ＯＲＧＣＬＫ
の位相と、入力バッファレプリカ６から出力されるフィ
ードバック信号ＦＢＣＬＫの位相とを比較し、どちらの
信号が早いかを判定する。位相比較器３０は、判定結果
に応じて、これらの位相がほぼ一致（同期確立）するよ
うに、ダウン信号ＺＤＯＷＮ、またはアップ信号ＺＵＰ
を出力する。位相が同期した場合は、ロック信号ＺＬＯ
ＣＫを出力する。
入力バッファ２の出力するクロック信号ＯＲＧＣＬＫを
受ける。位相比較器３０は、クロック信号ＯＲＧＣＬＫ
の位相と、入力バッファレプリカ６から出力されるフィ
ードバック信号ＦＢＣＬＫの位相とを比較し、どちらの
信号が早いかを判定する。位相比較器３０は、判定結果
に応じて、これらの位相がほぼ一致（同期確立）するよ
うに、ダウン信号ＺＤＯＷＮ、またはアップ信号ＺＵＰ
を出力する。位相が同期した場合は、ロック信号ＺＬＯ
ＣＫを出力する。
【００４６】Ｌレベルのダウン信号ＺＤＯＷＮは、遅延
量が不足しているため、遅延量を増やすことを指示する
命令であり、Ｌレベルのアップ信号ＺＵＰは、遅延量を
減らすことを指示する命令である。またＬレベルのロッ
ク信号ＺＬＯＣＫは、内部クロック信号発生回路がロッ
クしており、所望の遅延量が得られていることを意味す
る信号である。
量が不足しているため、遅延量を増やすことを指示する
命令であり、Ｌレベルのアップ信号ＺＵＰは、遅延量を
減らすことを指示する命令である。またＬレベルのロッ
ク信号ＺＬＯＣＫは、内部クロック信号発生回路がロッ
クしており、所望の遅延量が得られていることを意味す
る信号である。
【００４７】コマンドデコーダ４０は、位相比較器３０
から受ける信号をデコードして、信号ＺＤＯＷＮ０、Ｚ
ＤＯＷＮ１、ＺＵＰ０またはＺＵＰ１を出力する。
から受ける信号をデコードして、信号ＺＤＯＷＮ０、Ｚ
ＤＯＷＮ１、ＺＵＰ０またはＺＵＰ１を出力する。
【００４８】ここで、コマンドデコーダ４０の動作につ
いて簡単に説明する。コマンドデコーダ４０は、リセッ
ト後、ダウン信号ＺＤＯＷＮ０を出力する。アップ信号
ＺＵＰ０またはダウン信号ＺＤＯＷＮ０の次は、アップ
信号ＺＵＰ１またはダウン信号ＺＤＯＷＮ１を、アップ
信号ＺＵＰ１またはダウン信号ＺＤＯＷＮ１の次は、ア
ップ信号ＺＵＰ０またはダウン信号ＺＤＯＷＮ０を出力
する。たとえば、アップ信号ＺＵＰ１の次は、アップ信
号ＺＵＰ０またはダウン信号ＺＤＯＷＮ０を出力する。
Ｌレベルのロック信号ＺＬＯＣＫが発生した場合、２回
連続してアップ信号、または２回連続してダウン信号が
発生した場合、ロックを状態を解除する。
いて簡単に説明する。コマンドデコーダ４０は、リセッ
ト後、ダウン信号ＺＤＯＷＮ０を出力する。アップ信号
ＺＵＰ０またはダウン信号ＺＤＯＷＮ０の次は、アップ
信号ＺＵＰ１またはダウン信号ＺＤＯＷＮ１を、アップ
信号ＺＵＰ１またはダウン信号ＺＤＯＷＮ１の次は、ア
ップ信号ＺＵＰ０またはダウン信号ＺＤＯＷＮ０を出力
する。たとえば、アップ信号ＺＵＰ１の次は、アップ信
号ＺＵＰ０またはダウン信号ＺＤＯＷＮ０を出力する。
Ｌレベルのロック信号ＺＬＯＣＫが発生した場合、２回
連続してアップ信号、または２回連続してダウン信号が
発生した場合、ロックを状態を解除する。
【００４９】制御回路５０は、複数のシフトレジスタを
含み、コマンドデコーダ４０の出力に応答して、制御信
号（図１においては、記号Ｒ（０）〜Ｒ（Ｎ−１））お
よび信号ＮＦを出力する。制御回路５０は、微小遅延段
１０および遅延段２０の遅延量をそれぞれ制御する。
含み、コマンドデコーダ４０の出力に応答して、制御信
号（図１においては、記号Ｒ（０）〜Ｒ（Ｎ−１））お
よび信号ＮＦを出力する。制御回路５０は、微小遅延段
１０および遅延段２０の遅延量をそれぞれ制御する。
【００５０】制御回路５０の動作について説明する。ダ
ウン信号ＺＤＯＷＮ０、ＺＤＯＷＮ１が交互に活性化す
ることにより、シフトレジスタの値はＬＳＢ側（Ｒ
（０））からＭＳＢ側（Ｒ（Ｎ−１））に１ビットずつ
シフトしていく。すなわち、制御信号Ｒ（０）〜Ｒ（Ｎ
−１）は、一方向に順次活性化する。 （Ｒ（０）、…、Ｒ（Ｎ−１）） →（０、０、…、０） …（１） →（１、０、…、０） …（２） →（１、１、…、０） …（３） また、アップ信号ＺＵＰ０、ＺＵＰ１が交互に活性化す
ることにより、シフトレジスタの値はＭＳＢ側からＬＳ
Ｂ側に１ビットずつ値をシフトしていく。すなわち、制
御信号Ｒ（０）〜Ｒ（Ｎ−１）が、他方向に順次非活性
化する。 （Ｒ（０）、…、Ｒ（Ｎ−１）） →（１、…、１、１） …（４） →（１、…、１、０） …（５） →（１、…、０、０） …（６） 信号ＮＦは、制御回路５０に含まれる複数のシフトレジ
スタがフルに使用されていることを認識する信号であ
る。具体的には、信号ＮＦは、ＭＳＢ側付近のレジスタ
値をとる。
ウン信号ＺＤＯＷＮ０、ＺＤＯＷＮ１が交互に活性化す
ることにより、シフトレジスタの値はＬＳＢ側（Ｒ
（０））からＭＳＢ側（Ｒ（Ｎ−１））に１ビットずつ
シフトしていく。すなわち、制御信号Ｒ（０）〜Ｒ（Ｎ
−１）は、一方向に順次活性化する。 （Ｒ（０）、…、Ｒ（Ｎ−１）） →（０、０、…、０） …（１） →（１、０、…、０） …（２） →（１、１、…、０） …（３） また、アップ信号ＺＵＰ０、ＺＵＰ１が交互に活性化す
ることにより、シフトレジスタの値はＭＳＢ側からＬＳ
Ｂ側に１ビットずつ値をシフトしていく。すなわち、制
御信号Ｒ（０）〜Ｒ（Ｎ−１）が、他方向に順次非活性
化する。 （Ｒ（０）、…、Ｒ（Ｎ−１）） →（１、…、１、１） …（４） →（１、…、１、０） …（５） →（１、…、０、０） …（６） 信号ＮＦは、制御回路５０に含まれる複数のシフトレジ
スタがフルに使用されていることを認識する信号であ
る。具体的には、信号ＮＦは、ＭＳＢ側付近のレジスタ
値をとる。
【００５１】微小遅延段１０は、クロック信号ＯＲＧＣ
ＬＫを遅延する。微小遅延段１０の遅延量は、制御回路
５０から受ける制御信号に応じて微小に変化する。遅延
段２０は、微小遅延段１０の出力を遅延する。遅延段２
０の遅延量は、信号ＮＦおよびダウン信号ＺＤＯＷＮに
応じて変化する。遅延段２０における遅延の変化量は、
微小遅延段１０における遅延の変化量に比べて大きい。
ＬＫを遅延する。微小遅延段１０の遅延量は、制御回路
５０から受ける制御信号に応じて微小に変化する。遅延
段２０は、微小遅延段１０の出力を遅延する。遅延段２
０の遅延量は、信号ＮＦおよびダウン信号ＺＤＯＷＮに
応じて変化する。遅延段２０における遅延の変化量は、
微小遅延段１０における遅延の変化量に比べて大きい。
【００５２】遅延段２０から出力される内部クロック信
号ｉｎｔＣＬＫＤは、出力バッファ８における出力動作
を制御する。内部クロック信号ｉｎｔＣＬＫＤは、出力
バッファレプリカ４および入力バッファレプリカ６を経
由して、フィードバック信号ＦＢＣＬＫとして位相比較
器３０に入力する。
号ｉｎｔＣＬＫＤは、出力バッファ８における出力動作
を制御する。内部クロック信号ｉｎｔＣＬＫＤは、出力
バッファレプリカ４および入力バッファレプリカ６を経
由して、フィードバック信号ＦＢＣＬＫとして位相比較
器３０に入力する。
【００５３】ここで、微小遅延段１０の構成について、
図２を用いて説明する。図２は、図１に示す微小遅延段
１０の構成を示すブロック図である。微小遅延段１０
は、複数の遅延ユニットを含む。図２においては、代表
的に遅延ユニット１２♯０〜１２♯３を示している。記
号Ｒ（０）〜Ｒ（７）、Ｒ（８）〜Ｒ（１５）、Ｒ（１
６）〜Ｒ（２３）は、制御回路５０から受ける制御信号
を表わしている。
図２を用いて説明する。図２は、図１に示す微小遅延段
１０の構成を示すブロック図である。微小遅延段１０
は、複数の遅延ユニットを含む。図２においては、代表
的に遅延ユニット１２♯０〜１２♯３を示している。記
号Ｒ（０）〜Ｒ（７）、Ｒ（８）〜Ｒ（１５）、Ｒ（１
６）〜Ｒ（２３）は、制御回路５０から受ける制御信号
を表わしている。
【００５４】遅延ユニット１２♯０、…は、直列に接続
される。遅延ユニット１２♯０は、クロック信号ＯＲＧ
ＣＬＫを受ける。最後段の遅延ユニットから、クロック
信号ＬＩＮＥＯＵＴが出力される。遅延ユニット１２♯
０は、制御信号Ｒ（０）〜Ｒ（７）に基づき、遅延ユニ
ット１２♯１は、制御信号Ｒ（８）〜Ｒ（１５）に基づ
き、そして遅延ユニット１２♯３は、制御信号Ｒ（１
６）〜Ｒ（２３）に基づき、それぞれ遅延量が調整され
る。
される。遅延ユニット１２♯０は、クロック信号ＯＲＧ
ＣＬＫを受ける。最後段の遅延ユニットから、クロック
信号ＬＩＮＥＯＵＴが出力される。遅延ユニット１２♯
０は、制御信号Ｒ（０）〜Ｒ（７）に基づき、遅延ユニ
ット１２♯１は、制御信号Ｒ（８）〜Ｒ（１５）に基づ
き、そして遅延ユニット１２♯３は、制御信号Ｒ（１
６）〜Ｒ（２３）に基づき、それぞれ遅延量が調整され
る。
【００５５】ここで、各遅延ユニットの具体的構成につ
いて、図３を用いて説明する。図３は、図２に示す遅延
ユニットの具体的構成の一例を示す回路図である。図３
に示す遅延ユニット（遅延ユニット１２と記す）は、イ
ンバータＩ１、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯
７、および容量素子Ｃ１♯０〜Ｃ１♯７を含む。
いて、図３を用いて説明する。図３は、図２に示す遅延
ユニットの具体的構成の一例を示す回路図である。図３
に示す遅延ユニット（遅延ユニット１２と記す）は、イ
ンバータＩ１、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯
７、および容量素子Ｃ１♯０〜Ｃ１♯７を含む。
【００５６】インバータＩ１は、入力ノードＩＮと接続
される。インバータＩ１の出力ノードと、遅延ユニット
１２の出力ノードＯＵＴとの間をつなぐ信号線Ｌ１に
は、順に、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７の
それぞれの一方の導通端子が接続される（図中記号ａ０
〜ａ７は、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７
と、信号線Ｌ１との接続ノードをそれぞれ表わす）。
される。インバータＩ１の出力ノードと、遅延ユニット
１２の出力ノードＯＵＴとの間をつなぐ信号線Ｌ１に
は、順に、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７の
それぞれの一方の導通端子が接続される（図中記号ａ０
〜ａ７は、ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７
と、信号線Ｌ１との接続ノードをそれぞれ表わす）。
【００５７】容量素子Ｃ１♯０〜Ｃ１♯７のそれぞれ
は、対応するＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７
の他方の導通端子と接地電位との間に接続される。ＮＭ
ＯＳトランジスタＮ１♯０〜Ｎ１♯７のそれぞれは、制
御端子ＣＴＲＬ（０）〜ＣＴＲＬ（７）の信号に応じて
それぞれオン／オフする。
は、対応するＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７
の他方の導通端子と接地電位との間に接続される。ＮＭ
ＯＳトランジスタＮ１♯０〜Ｎ１♯７のそれぞれは、制
御端子ＣＴＲＬ（０）〜ＣＴＲＬ（７）の信号に応じて
それぞれオン／オフする。
【００５８】遅延ユニット１２♯０における制御端子Ｃ
ＴＲＬ（０）〜ＣＴＲＬ（７）は、、制御信号Ｒ（０）
〜Ｒ（７）を、遅延ユニット１２♯１における制御端子
ＣＴＲＬ（０）〜ＣＴＲＬ（７）は、制御信号Ｒ（８）
〜Ｒ（１５）を、遅延ユニット１２♯３における制御端
子ＣＴＲＬ（０）〜ＣＴＲＬ（７）は、制御信号Ｒ（１
６）〜Ｒ（２３）をそれぞれ受ける。
ＴＲＬ（０）〜ＣＴＲＬ（７）は、、制御信号Ｒ（０）
〜Ｒ（７）を、遅延ユニット１２♯１における制御端子
ＣＴＲＬ（０）〜ＣＴＲＬ（７）は、制御信号Ｒ（８）
〜Ｒ（１５）を、遅延ユニット１２♯３における制御端
子ＣＴＲＬ（０）〜ＣＴＲＬ（７）は、制御信号Ｒ（１
６）〜Ｒ（２３）をそれぞれ受ける。
【００５９】ＮＭＯＳトランジスタＮ１♯０〜Ｎ１♯７
がそれぞれオン状態になると、対応するノードａ０〜ａ
７と対応する容量素子Ｃ１♯０〜Ｃ１♯７とが電気的に
接続状態となる。これにより、ノードａ０〜ａ７におけ
る容量が変化する。たとえば、ＮＭＯＳトランジスタＮ
１♯０がオン状態になると、ノードａ０における信号の
電位は、容量素子Ｃ１♯０の容量で決定される値で緩や
かに遷移する。これにより、遅延ユニット１２における
遅延量が微調整される。
がそれぞれオン状態になると、対応するノードａ０〜ａ
７と対応する容量素子Ｃ１♯０〜Ｃ１♯７とが電気的に
接続状態となる。これにより、ノードａ０〜ａ７におけ
る容量が変化する。たとえば、ＮＭＯＳトランジスタＮ
１♯０がオン状態になると、ノードａ０における信号の
電位は、容量素子Ｃ１♯０の容量で決定される値で緩や
かに遷移する。これにより、遅延ユニット１２における
遅延量が微調整される。
【００６０】次に、図１に示す遅延段２０の構成につい
て、図４を用いて説明する。図４は、図１に示す遅延段
２０の主要部の構成を示すブロック図である。図４を参
照して、遅延段２０は、複数の固定遅延回路を有する遅
延回路２６と、選択信号発生回路２８とを含む。選択信
号発生回路２８は、信号発生回路２２およびデコーダ２
４を含む。
て、図４を用いて説明する。図４は、図１に示す遅延段
２０の主要部の構成を示すブロック図である。図４を参
照して、遅延段２０は、複数の固定遅延回路を有する遅
延回路２６と、選択信号発生回路２８とを含む。選択信
号発生回路２８は、信号発生回路２２およびデコーダ２
４を含む。
【００６１】選択信号発生回路２８は、信号ＮＦ、およ
びダウン信号ＺＤＯＷＮに応じて、選択信号を発生す
る。選択信号発生回路２８から出力される選択信号に基
づき、後述する固定遅延回路で遅延された１の信号が、
内部クロック信号ｉｎｔＣＬＫＤとして出力される。
びダウン信号ＺＤＯＷＮに応じて、選択信号を発生す
る。選択信号発生回路２８から出力される選択信号に基
づき、後述する固定遅延回路で遅延された１の信号が、
内部クロック信号ｉｎｔＣＬＫＤとして出力される。
【００６２】図４に示す遅延回路２６の具体的構成の一
例について、図５を用いて説明する。図５は、図４に示
す遅延回路２６の具体的構成の一例を示す図である。図
５を参照して、遅延回路２６は、ゲート回路Ｇ１♯０〜
Ｇ１♯３、インバータＩ７♯０およびＩ７♯１、ならび
に固定遅延回路２５♯１〜２５♯３を含む。
例について、図５を用いて説明する。図５は、図４に示
す遅延回路２６の具体的構成の一例を示す図である。図
５を参照して、遅延回路２６は、ゲート回路Ｇ１♯０〜
Ｇ１♯３、インバータＩ７♯０およびＩ７♯１、ならび
に固定遅延回路２５♯１〜２５♯３を含む。
【００６３】固定遅延回路２５♯１〜２５♯３のそれぞ
れは、入力した信号を所定の期間だけ遅延して出力す
る。たとえば、固定遅延回路の各々の遅延量は、３ｎｓ
であり、微小遅延段１０での遅延の変化量より大きい。
れは、入力した信号を所定の期間だけ遅延して出力す
る。たとえば、固定遅延回路の各々の遅延量は、３ｎｓ
であり、微小遅延段１０での遅延の変化量より大きい。
【００６４】ゲート回路Ｇ１♯０は、選択信号ＳＥＬ０
およびＺＳＥＬ０に応答して、入力ノードＩＮで受ける
信号ＬＩＮＥＯＵＴを反転して、信号線Ｌ２に出力す
る。信号線Ｌ２は、出力ノードＯＵＴと接続される。出
力ノードＯＵＴから、内部クロック信号ｉｎｔＣＬＫＤ
が出力される。
およびＺＳＥＬ０に応答して、入力ノードＩＮで受ける
信号ＬＩＮＥＯＵＴを反転して、信号線Ｌ２に出力す
る。信号線Ｌ２は、出力ノードＯＵＴと接続される。出
力ノードＯＵＴから、内部クロック信号ｉｎｔＣＬＫＤ
が出力される。
【００６５】固定遅延回路２５♯１〜２５♯３は、直列
に接続される。固定遅延回路２５♯１は、入力ノードＩ
Ｎの信号を遅延して、信号ＺＲＴＮＣＬＫ１を出力す
る。ゲート回路Ｇ１♯１は、選択信号ＳＥＬ１およびＺ
ＳＥＬ１に応答して、信号ＺＲＴＮＣＬＫ１を反転して
信号線Ｌ２に出力する。
に接続される。固定遅延回路２５♯１は、入力ノードＩ
Ｎの信号を遅延して、信号ＺＲＴＮＣＬＫ１を出力す
る。ゲート回路Ｇ１♯１は、選択信号ＳＥＬ１およびＺ
ＳＥＬ１に応答して、信号ＺＲＴＮＣＬＫ１を反転して
信号線Ｌ２に出力する。
【００６６】固定遅延回路２５♯２は、信号ＺＲＴＮＣ
ＬＫ１を遅延して、信号ＺＲＴＮＣＬＫ２を出力する。
ゲート回路Ｇ１♯２は、選択信号ＳＥＬ２およびＺＳＥ
Ｌ２に応答して、信号ＺＲＴＮＣＬＫ２を反転して信号
線Ｌ２に出力する。
ＬＫ１を遅延して、信号ＺＲＴＮＣＬＫ２を出力する。
ゲート回路Ｇ１♯２は、選択信号ＳＥＬ２およびＺＳＥ
Ｌ２に応答して、信号ＺＲＴＮＣＬＫ２を反転して信号
線Ｌ２に出力する。
【００６７】固定遅延回路２５♯３は、信号ＺＲＴＮＣ
ＬＫ２を遅延して、信号ＺＲＴＮＣＬＫ３を出力する。
ゲート回路Ｇ１♯３は、選択信号ＳＥＬ３およびＺＳＥ
Ｌ３に応答して、信号ＺＲＴＮＣＬＫ３を反転して信号
線Ｌ２に出力する。
ＬＫ２を遅延して、信号ＺＲＴＮＣＬＫ３を出力する。
ゲート回路Ｇ１♯３は、選択信号ＳＥＬ３およびＺＳＥ
Ｌ３に応答して、信号ＺＲＴＮＣＬＫ３を反転して信号
線Ｌ２に出力する。
【００６８】インバータＩ７♯０およびＩ７♯１は、ゲ
ート回路Ｇ１♯１およびＧ１♯２のそれぞれの出力ノー
ドの間に直列に接続される。
ート回路Ｇ１♯１およびＧ１♯２のそれぞれの出力ノー
ドの間に直列に接続される。
【００６９】選択信号ＳＥＬ０のみがＨレベル（選択信
号ＳＥＬ１〜ＳＥＬ３がＬレベル）であれば、信号ＬＩ
ＮＥＯＵＴがそのまま選択され、出力ノードＯＵＴに伝
送される。選択信号ＳＥＬ３がＨレベルであれば、信号
ＺＲＴＮＣＬＫ３が選択され、出力ノードＯＵＴに伝送
される。この場合、信号ＬＩＮＥＯＵＴが９ｎｓ遅延す
る。
号ＳＥＬ１〜ＳＥＬ３がＬレベル）であれば、信号ＬＩ
ＮＥＯＵＴがそのまま選択され、出力ノードＯＵＴに伝
送される。選択信号ＳＥＬ３がＨレベルであれば、信号
ＺＲＴＮＣＬＫ３が選択され、出力ノードＯＵＴに伝送
される。この場合、信号ＬＩＮＥＯＵＴが９ｎｓ遅延す
る。
【００７０】ここで、図５に示す固定遅延回路２５♯１
〜２５♯３の回路構成について図６を用いて説明する。
図６は、図５に示す固定遅延回路の具体的構成の一例を
示す回路図である。図６に示す固定遅延回路（固定遅延
回路２５と記す）は、インバータＩ８♯０〜Ｉ８♯７、
および容量素子Ｃ２♯０〜Ｃ２♯６を含む。
〜２５♯３の回路構成について図６を用いて説明する。
図６は、図５に示す固定遅延回路の具体的構成の一例を
示す回路図である。図６に示す固定遅延回路（固定遅延
回路２５と記す）は、インバータＩ８♯０〜Ｉ８♯７、
および容量素子Ｃ２♯０〜Ｃ２♯６を含む。
【００７１】インバータＩ８♯０〜Ｉ８♯７は、入力ノ
ードＩＮと出力ノードＯＵＴとの間に直列に接続され
る。容量素子Ｃ２♯０〜Ｃ２♯６のそれぞれの一方の電
極は、インバータＩ８♯０〜Ｉ８♯６のそれぞれの出力
ノードと接続される。容量素子Ｃ２♯０、Ｃ２♯２、Ｃ
２♯４、およびＣ２♯６のそれぞれの他方の電極は接地
電位と接続される。容量素子Ｃ２♯１、Ｃ２♯３および
Ｃ２♯５のそれぞれの他方の電極は、電源電位Ｖｄｄと
接続される。
ードＩＮと出力ノードＯＵＴとの間に直列に接続され
る。容量素子Ｃ２♯０〜Ｃ２♯６のそれぞれの一方の電
極は、インバータＩ８♯０〜Ｉ８♯６のそれぞれの出力
ノードと接続される。容量素子Ｃ２♯０、Ｃ２♯２、Ｃ
２♯４、およびＣ２♯６のそれぞれの他方の電極は接地
電位と接続される。容量素子Ｃ２♯１、Ｃ２♯３および
Ｃ２♯５のそれぞれの他方の電極は、電源電位Ｖｄｄと
接続される。
【００７２】インバータＩ８♯０〜Ｉ８♯６のそれぞれ
の出力信号の電位は、対応するコンデンサＣ２♯０〜Ｃ
２♯６の容量で決定される値で緩やかに遷移する。これ
により、固定遅延回路２５に入力した信号は、所定の期
間だけ遅延して出力される。
の出力信号の電位は、対応するコンデンサＣ２♯０〜Ｃ
２♯６の容量で決定される値で緩やかに遷移する。これ
により、固定遅延回路２５に入力した信号は、所定の期
間だけ遅延して出力される。
【００７３】次に、図４に示す選択信号発生回路２８に
ついて、図７〜図１０を用いて説明する。図７は、図４
に示す信号発生回路２２の具体的構成の一例を示す図で
ある。図７を参照して、信号発生回路２２は、インバー
タＩ２、Ｉ３、ＮＯＲ回路ＮＲ１、ＮＡＮＤ回路ＮＡ
１、およびシフトレジスタＲ１♯０〜Ｒ１♯２を含む。
ついて、図７〜図１０を用いて説明する。図７は、図４
に示す信号発生回路２２の具体的構成の一例を示す図で
ある。図７を参照して、信号発生回路２２は、インバー
タＩ２、Ｉ３、ＮＯＲ回路ＮＲ１、ＮＡＮＤ回路ＮＡ
１、およびシフトレジスタＲ１♯０〜Ｒ１♯２を含む。
【００７４】インバータＩ２は、信号ＮＦを反転する。
ＮＯＲ回路ＮＲ１は、インバータＩ２の出力と、ダウン
信号ＺＤＯＷＮとを入力に受ける。ＮＡＮＤ回路ＮＡ１
の一方の入力端子は、ＮＯＲ回路ＮＲ１の出力を受け
る。また、ＮＡＮＤ回路ＮＡ１の他方の入力ノードは、
電源電位と接続される。インバータＩ３は、ＮＡＮＤ回
路ＮＡ１の出力を反転して、クロック信号ＭＲＧＣＬＫ
を出力する。
ＮＯＲ回路ＮＲ１は、インバータＩ２の出力と、ダウン
信号ＺＤＯＷＮとを入力に受ける。ＮＡＮＤ回路ＮＡ１
の一方の入力端子は、ＮＯＲ回路ＮＲ１の出力を受け
る。また、ＮＡＮＤ回路ＮＡ１の他方の入力ノードは、
電源電位と接続される。インバータＩ３は、ＮＡＮＤ回
路ＮＡ１の出力を反転して、クロック信号ＭＲＧＣＬＫ
を出力する。
【００７５】クロック信号ＭＲＧＣＬＫは、信号ＮＦが
Ｈレベルでかつダウン信号ＺＤＯＷＮがＬレベルになる
と、Ｈレベルになる。すなわち、微小遅延段における遅
延量がほぼ最大になり、なお遅延が不足している場合に
クロック信号ＭＲＧＣＬＫが発生する。
Ｈレベルでかつダウン信号ＺＤＯＷＮがＬレベルになる
と、Ｈレベルになる。すなわち、微小遅延段における遅
延量がほぼ最大になり、なお遅延が不足している場合に
クロック信号ＭＲＧＣＬＫが発生する。
【００７６】シフトレジスタＲ１♯０〜Ｒ１♯２は、Ｄ
端子およびＣＰ端子から受ける信号に応答して、Ｑ端子
およびＺＱ端子からそれぞれ信号を出力する。シフトレ
ジスタＲ１♯０は、Ｑ端子から信号Ｑ０を、ＺＱ端子か
ら信号ＺＱ０をそれぞれ出力する。シフトレジスタＲ１
♯１は、Ｑ端子から信号Ｑ１を、ＺＱ端子から信号ＺＱ
１をそれぞれ出力する。また、シフトレジスタＲ１♯２
は、Ｑ端子から信号Ｑ２を、ＺＱ端子から信号ＺＱ２を
それぞれ出力する。
端子およびＣＰ端子から受ける信号に応答して、Ｑ端子
およびＺＱ端子からそれぞれ信号を出力する。シフトレ
ジスタＲ１♯０は、Ｑ端子から信号Ｑ０を、ＺＱ端子か
ら信号ＺＱ０をそれぞれ出力する。シフトレジスタＲ１
♯１は、Ｑ端子から信号Ｑ１を、ＺＱ端子から信号ＺＱ
１をそれぞれ出力する。また、シフトレジスタＲ１♯２
は、Ｑ端子から信号Ｑ２を、ＺＱ端子から信号ＺＱ２を
それぞれ出力する。
【００７７】シフトレジスタＲ１♯０〜Ｒ１♯２のそれ
ぞれのＣＰ端子は、クロック信号ＭＲＧＣＬＫを受け
る。シフトレジスタＲ１♯０のＤ端子は電源電位Ｖｄｄ
を受ける。シフトレジスタＲ１♯１のＤ端子は、信号Ｑ
０を受ける。またシフトレジスタＲ１♯２のＤ端子は、
信号Ｑ１を受ける。なお、シフトレジスタＲ１♯０〜Ｒ
１♯２のそれぞれのＲ端子は、内部クロック信号発生回
路をリセットするリセット信号ＺＤＬＬＲを受ける。
ぞれのＣＰ端子は、クロック信号ＭＲＧＣＬＫを受け
る。シフトレジスタＲ１♯０のＤ端子は電源電位Ｖｄｄ
を受ける。シフトレジスタＲ１♯１のＤ端子は、信号Ｑ
０を受ける。またシフトレジスタＲ１♯２のＤ端子は、
信号Ｑ１を受ける。なお、シフトレジスタＲ１♯０〜Ｒ
１♯２のそれぞれのＲ端子は、内部クロック信号発生回
路をリセットするリセット信号ＺＤＬＬＲを受ける。
【００７８】ここで、図７に示すシフトレジスタＲ１♯
０〜Ｒ１♯２のそれぞれの具体的構成について図８を用
い説明する。図８は、図７に示すシフトレジスタＲ１♯
０〜Ｒ１♯２の具体的構成の一例を示す回路図である。
図８を参照して、シフトレジスタ（シフトレジスタＲ１
と記す）は、インバータＩ４およびＩ５、ならびにフリ
ップフロップＦ１およびＦ２を含む。インバータＩ４
は、ＣＰ端子で受ける信号を反転する。インバータＩ５
は、Ｄ端子で受ける信号を反転する。
０〜Ｒ１♯２のそれぞれの具体的構成について図８を用
い説明する。図８は、図７に示すシフトレジスタＲ１♯
０〜Ｒ１♯２の具体的構成の一例を示す回路図である。
図８を参照して、シフトレジスタ（シフトレジスタＲ１
と記す）は、インバータＩ４およびＩ５、ならびにフリ
ップフロップＦ１およびＦ２を含む。インバータＩ４
は、ＣＰ端子で受ける信号を反転する。インバータＩ５
は、Ｄ端子で受ける信号を反転する。
【００７９】フリップフロップＦ１は、ＮＡＮＤ回路Ｎ
Ａ２♯１、ＮＡ２♯２ならびに交差結合されるＮＡＮＤ
回路ＮＡ２♯３およびＮＡ２♯４を含む。ＮＡＮＤ回路
ＮＡ２♯１は、Ｄ端子の信号とインバータＩ４の出力と
を受ける。ＮＡＮＤ回路ＮＡ２♯２は、インバータＩ４
およびＩ５のそれぞれの出力を受ける。ＮＡＮＤ回路Ｎ
Ａ２♯３は、ＮＡＮＤ回路ＮＡ２♯１およびＮＡ２♯４
のそれぞれの出力を受ける。ＮＡＮＤ回路ＮＡ２♯４
は、ＮＡＮＤ回路ＮＡ２♯２およびＮＡ２♯３のそれぞ
れの出力とＲ端子の信号とを受ける。
Ａ２♯１、ＮＡ２♯２ならびに交差結合されるＮＡＮＤ
回路ＮＡ２♯３およびＮＡ２♯４を含む。ＮＡＮＤ回路
ＮＡ２♯１は、Ｄ端子の信号とインバータＩ４の出力と
を受ける。ＮＡＮＤ回路ＮＡ２♯２は、インバータＩ４
およびＩ５のそれぞれの出力を受ける。ＮＡＮＤ回路Ｎ
Ａ２♯３は、ＮＡＮＤ回路ＮＡ２♯１およびＮＡ２♯４
のそれぞれの出力を受ける。ＮＡＮＤ回路ＮＡ２♯４
は、ＮＡＮＤ回路ＮＡ２♯２およびＮＡ２♯３のそれぞ
れの出力とＲ端子の信号とを受ける。
【００８０】フリップフロップＦ２は、ＮＡＮＤ回路Ｎ
Ａ３♯１、ＮＡ３♯２ならびに交差結合されるＮＡＮＤ
回路ＮＡ３♯３およびＮＡ３♯４を含む。ＮＡＮＤ回路
ＮＡ３♯１は、ＮＡＮＤ回路ＮＡ２♯３の出力とＣＰ端
子の信号とを受ける。ＮＡＮＤ回路ＮＡ３♯２は、ＮＡ
ＮＤ回路ＮＡ２♯４の出力とＣＰ端子の信号とを受け
る。ＮＡＮＤ回路ＮＡ３♯３は、ＮＡＮＤ回路ＮＡ３♯
１およびＮＡ３♯４のそれぞれの出力を受ける。ＮＡＮ
Ｄ回路ＮＡ３♯３の出力ノードは、Ｑ端子と接続され
る。ＮＡＮＤ回路ＮＡ３♯４は、ＮＡＮＤ回路ＮＡ３♯
２およびＮＡ３♯３のそれぞれの出力とＲ端子の信号と
を受ける。ＮＡＮＤ回路ＮＡ３♯４の出力ノードは、Ｚ
Ｑ端子と接続される。
Ａ３♯１、ＮＡ３♯２ならびに交差結合されるＮＡＮＤ
回路ＮＡ３♯３およびＮＡ３♯４を含む。ＮＡＮＤ回路
ＮＡ３♯１は、ＮＡＮＤ回路ＮＡ２♯３の出力とＣＰ端
子の信号とを受ける。ＮＡＮＤ回路ＮＡ３♯２は、ＮＡ
ＮＤ回路ＮＡ２♯４の出力とＣＰ端子の信号とを受け
る。ＮＡＮＤ回路ＮＡ３♯３は、ＮＡＮＤ回路ＮＡ３♯
１およびＮＡ３♯４のそれぞれの出力を受ける。ＮＡＮ
Ｄ回路ＮＡ３♯３の出力ノードは、Ｑ端子と接続され
る。ＮＡＮＤ回路ＮＡ３♯４は、ＮＡＮＤ回路ＮＡ３♯
２およびＮＡ３♯３のそれぞれの出力とＲ端子の信号と
を受ける。ＮＡＮＤ回路ＮＡ３♯４の出力ノードは、Ｚ
Ｑ端子と接続される。
【００８１】フリップフロップＦ１は、ＣＰ端子の信号
に応じてセットされる。フリップフロップＦ２の状態
は、ＣＰ端子の信号がＨレベルになると、前段のフリッ
プフロップＦ１の状態にしたがって変化する。
に応じてセットされる。フリップフロップＦ２の状態
は、ＣＰ端子の信号がＨレベルになると、前段のフリッ
プフロップＦ１の状態にしたがって変化する。
【００８２】次に、図４に示すデコーダ２４の構成につ
いて図９（ａ）〜（ｄ）を用いて説明する。図９（ａ）
〜（ｄ）は、図４に示すデコーダ２４の具体的構成の一
例を示す回路図である。図９（ａ）に示す回路は、ＮＡ
ＮＤ回路ＮＡ４♯０およびインバータＩ６♯０を含む。
図９（ｂ）に示す回路は、ＮＡＮＤ回路ＮＡ４♯１およ
びインバータＩ６♯１を含む。図９（ｃ）に示す回路
は、ＮＡＮＤ回路ＮＡ４♯２およびインバータＩ６♯２
を含む。図９（ｄ）に示す回路は、ＮＡＮＤ回路ＮＡ４
♯３およびインバータＩ６♯３を含む。
いて図９（ａ）〜（ｄ）を用いて説明する。図９（ａ）
〜（ｄ）は、図４に示すデコーダ２４の具体的構成の一
例を示す回路図である。図９（ａ）に示す回路は、ＮＡ
ＮＤ回路ＮＡ４♯０およびインバータＩ６♯０を含む。
図９（ｂ）に示す回路は、ＮＡＮＤ回路ＮＡ４♯１およ
びインバータＩ６♯１を含む。図９（ｃ）に示す回路
は、ＮＡＮＤ回路ＮＡ４♯２およびインバータＩ６♯２
を含む。図９（ｄ）に示す回路は、ＮＡＮＤ回路ＮＡ４
♯３およびインバータＩ６♯３を含む。
【００８３】ＮＡＮＤ回路ＮＡ４♯０は、信号ＺＱ０、
ＺＱ１およびＺＱ２を受け、選択信号ＺＳＥＬ０を出力
する。ＮＡＮＤ回路ＮＡ４♯１は、信号Ｑ０、ＺＱ１お
よびＺＱ２を受け、選択信号ＺＳＥＬ１を出力する。Ｎ
ＡＮＤ回路ＮＡ４♯２は、信号Ｑ０、Ｑ１およびＺＱ２
を受け、選択信号ＺＳＥＬ２を出力する。ＮＡＮＤ回路
ＮＡ４♯３は、信号Ｑ０、信号Ｑ１および信号Ｑ２を受
け、選択信号ＺＳＥＬ３を出力する。
ＺＱ１およびＺＱ２を受け、選択信号ＺＳＥＬ０を出力
する。ＮＡＮＤ回路ＮＡ４♯１は、信号Ｑ０、ＺＱ１お
よびＺＱ２を受け、選択信号ＺＳＥＬ１を出力する。Ｎ
ＡＮＤ回路ＮＡ４♯２は、信号Ｑ０、Ｑ１およびＺＱ２
を受け、選択信号ＺＳＥＬ２を出力する。ＮＡＮＤ回路
ＮＡ４♯３は、信号Ｑ０、信号Ｑ１および信号Ｑ２を受
け、選択信号ＺＳＥＬ３を出力する。
【００８４】インバータＩ６♯０は、選択信号ＺＳＥＬ
０を反転して、選択信号ＳＥＬ０を出力する。インバー
タＩ６♯１は、選択信号ＺＳＥＬ１を反転して、選択信
号ＳＥＬ１を出力する。インバータＩ６♯２は、選択信
号ＺＳＥＬ２を反転して、選択信号ＳＥＬ２を出力す
る。インバータＩ６♯３は、選択信号ＺＳＥＬ３を反転
して、選択信号ＳＥＬ３を出力する。
０を反転して、選択信号ＳＥＬ０を出力する。インバー
タＩ６♯１は、選択信号ＺＳＥＬ１を反転して、選択信
号ＳＥＬ１を出力する。インバータＩ６♯２は、選択信
号ＺＳＥＬ２を反転して、選択信号ＳＥＬ２を出力す
る。インバータＩ６♯３は、選択信号ＺＳＥＬ３を反転
して、選択信号ＳＥＬ３を出力する。
【００８５】図１０は、図４に示す選択信号発生回路２
８の動作を説明するための図であり、選択信号ＳＥＬ０
〜ＳＥＬ３と、信号Ｑ０〜Ｑ２との関係を示している。
図１０を参照して、シフトレジスタＲ１♯０〜Ｒ１♯２
の出力値は、１ビットづつシフトする。これにより、選
択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、そしてＳＥＬ３
の順で、いずれか１つの選択信号が活性化する。
８の動作を説明するための図であり、選択信号ＳＥＬ０
〜ＳＥＬ３と、信号Ｑ０〜Ｑ２との関係を示している。
図１０を参照して、シフトレジスタＲ１♯０〜Ｒ１♯２
の出力値は、１ビットづつシフトする。これにより、選
択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、そしてＳＥＬ３
の順で、いずれか１つの選択信号が活性化する。
【００８６】従って、固定遅延回路を通過した１つの信
号（または微小遅延段１０の出力）が、選択的に内部ク
ロック信号ｉｎｔＣＬＫＤとして出力されることにな
る。
号（または微小遅延段１０の出力）が、選択的に内部ク
ロック信号ｉｎｔＣＬＫＤとして出力されることにな
る。
【００８７】次に、図１に示す制御回路５０の構成につ
いて、図１１を用いて説明する。図１１は、図１に示す
制御回路５０の構成を示すブロック図である。図１１に
示すように、制御回路５０は、複数のシフトレジスタを
含む。図１１においては、代表的に複数のシフトレジス
タＲ２♯０、Ｒ２♯１、Ｒ２♯４、およびシフトレジス
タＲ２♯Ｋ−１を示している。
いて、図１１を用いて説明する。図１１は、図１に示す
制御回路５０の構成を示すブロック図である。図１１に
示すように、制御回路５０は、複数のシフトレジスタを
含む。図１１においては、代表的に複数のシフトレジス
タＲ２♯０、Ｒ２♯１、Ｒ２♯４、およびシフトレジス
タＲ２♯Ｋ−１を示している。
【００８８】シフトレジスタＲ２♯０、…は、直列に接
続される。各シフトレジスタにおいて、ＣＤＩＮ端子
は、前段に位置するシフトレジスタのＣＤ端子と接続さ
れ、ＣＵＩＮ端子は、後段に位置するシフトレジスタの
ＣＵ端子と接続される。初段にあたるシフトレジスタＲ
２♯０のＣＤＩＮ端子は、電源電位Ｖｄｄと接続され、
最後段にあたるシフトレジスタＲ２♯Ｋ−１のＣＵＩＮ
端子は、電源電位Ｖｄｄと接続される。
続される。各シフトレジスタにおいて、ＣＤＩＮ端子
は、前段に位置するシフトレジスタのＣＤ端子と接続さ
れ、ＣＵＩＮ端子は、後段に位置するシフトレジスタの
ＣＵ端子と接続される。初段にあたるシフトレジスタＲ
２♯０のＣＤＩＮ端子は、電源電位Ｖｄｄと接続され、
最後段にあたるシフトレジスタＲ２♯Ｋ−１のＣＵＩＮ
端子は、電源電位Ｖｄｄと接続される。
【００８９】各シフトレジスタＲ２♯ｉ（ｉ＝０、…、
Ｋ−１）のＣＴＲＬ端子から、制御信号Ｒ（２×ｉ）が
出力され、ＣＤ端子から、制御信号Ｒ（２×ｉ＋１）が
出力される。
Ｋ−１）のＣＴＲＬ端子から、制御信号Ｒ（２×ｉ）が
出力され、ＣＤ端子から、制御信号Ｒ（２×ｉ＋１）が
出力される。
【００９０】ここで、図１１に示すシフトレジスタＲ２
♯０、…のそれぞれの具体的構成について図１２を用い
て説明する。図１２は、図１１に示すシフトレジスタの
具体的構成の一例を示す回路図である。
♯０、…のそれぞれの具体的構成について図１２を用い
て説明する。図１２は、図１１に示すシフトレジスタの
具体的構成の一例を示す回路図である。
【００９１】図１２に示すシフトレジスタ（以下、シフ
トレジスタＲ２と記す）は、ＰＭＯＳトランジスタＰ１
♯０、Ｐ１♯１、Ｐ２♯０、Ｐ２♯１、Ｐ３♯０、Ｐ３
♯１、ならびにインバータＩ９♯０〜Ｉ９♯３、Ｉ１０
♯０〜Ｉ１０♯３を含む。
トレジスタＲ２と記す）は、ＰＭＯＳトランジスタＰ１
♯０、Ｐ１♯１、Ｐ２♯０、Ｐ２♯１、Ｐ３♯０、Ｐ３
♯１、ならびにインバータＩ９♯０〜Ｉ９♯３、Ｉ１０
♯０〜Ｉ１０♯３を含む。
【００９２】ＰＭＯＳトランジスタＰ３♯０およびＰ３
♯１のそれぞれのゲート電極は、リセット信号ＺＤＬＬ
Ｒを受ける。ＰＭＯＳトランジスタＰ１♯０のゲート電
極は、ダウン信号ＺＤＯＷＮ０を、ＰＭＯＳトランジス
タＰ１♯１のゲート電極は、ダウン信号ＺＤＯＷＮ１を
それぞれ受ける。ＰＭＯＳトランジスタＰ２♯１のゲー
ト電極は、アップ信号ＺＵＰ１を、ＰＭＯＳトランジス
タＰ２♯０のゲート電極は、アップ信号ＺＵＰ０をそれ
ぞれ受ける。
♯１のそれぞれのゲート電極は、リセット信号ＺＤＬＬ
Ｒを受ける。ＰＭＯＳトランジスタＰ１♯０のゲート電
極は、ダウン信号ＺＤＯＷＮ０を、ＰＭＯＳトランジス
タＰ１♯１のゲート電極は、ダウン信号ＺＤＯＷＮ１を
それぞれ受ける。ＰＭＯＳトランジスタＰ２♯１のゲー
ト電極は、アップ信号ＺＵＰ１を、ＰＭＯＳトランジス
タＰ２♯０のゲート電極は、アップ信号ＺＵＰ０をそれ
ぞれ受ける。
【００９３】ＰＭＯＳトランジスタＰ２♯０は、ＣＵＩ
Ｎ端子とインバータＩ１０♯０との間に接続される。イ
ンバータＩ１０♯１は、インバータＩ１０♯０と接続さ
れる。ＰＭＯＳトランジスタＰ２♯１は、インバータＩ
１０♯１とインバータＩ１０♯２との間に接続される。
インバータＩ１０♯３は、ＣＵ端子とインバータＩ１０
♯２との間に接続される。
Ｎ端子とインバータＩ１０♯０との間に接続される。イ
ンバータＩ１０♯１は、インバータＩ１０♯０と接続さ
れる。ＰＭＯＳトランジスタＰ２♯１は、インバータＩ
１０♯１とインバータＩ１０♯２との間に接続される。
インバータＩ１０♯３は、ＣＵ端子とインバータＩ１０
♯２との間に接続される。
【００９４】ＰＭＯＳトランジスタＰ１♯０は、ＣＤＩ
Ｎ端子とインバータＩ９♯０との間に接続される。イン
バータＩ９♯１はインバータＩ９♯０と接続される。Ｐ
ＭＯＳトランジスタＰ１♯１は、インバータＩ９♯１と
Ｉ９♯２との間に接続される。インバータＩ９♯３は、
ＣＤ端子とインバータＩ９♯２との間に接続される。
Ｎ端子とインバータＩ９♯０との間に接続される。イン
バータＩ９♯１はインバータＩ９♯０と接続される。Ｐ
ＭＯＳトランジスタＰ１♯１は、インバータＩ９♯１と
Ｉ９♯２との間に接続される。インバータＩ９♯３は、
ＣＤ端子とインバータＩ９♯２との間に接続される。
【００９５】インバータＩ９♯０およびＩ１０♯２はラ
ッチ回路を構成する。インバータＩ９♯２およびＩ１０
♯０はラッチ回路を構成する。
ッチ回路を構成する。インバータＩ９♯２およびＩ１０
♯０はラッチ回路を構成する。
【００９６】ＰＭＯＳトランジスタＰ１♯１とインバー
タＩ９♯１との接続ノードにあたるＣＴＲＬ端子、およ
びＣＤ端子からそれぞれ制御信号が出力される。
タＩ９♯１との接続ノードにあたるＣＴＲＬ端子、およ
びＣＤ端子からそれぞれ制御信号が出力される。
【００９７】ダウン信号ＺＤＯＷＮ０がＬレベルに立下
がると、ＰＭＯＳトランジスタＰ１♯０がオン状態とな
る。前段のシフトレジスタにおけるＣＤ端子の信号が、
ラッチ回路（インバータＩ９♯０およびＩ１０♯２）で
ラッチされる。ＣＴＲＬ端子の電位は、前段に位置する
シフトレジスタのＣＤ端子の信号に応じて変化する。
がると、ＰＭＯＳトランジスタＰ１♯０がオン状態とな
る。前段のシフトレジスタにおけるＣＤ端子の信号が、
ラッチ回路（インバータＩ９♯０およびＩ１０♯２）で
ラッチされる。ＣＴＲＬ端子の電位は、前段に位置する
シフトレジスタのＣＤ端子の信号に応じて変化する。
【００９８】ダウン信号ＺＤＯＷＮ１がＬレベルに立下
がると、ＣＤ端子より、ＣＴＲＬ端子と同一レベルの信
号が出力される。
がると、ＣＤ端子より、ＣＴＲＬ端子と同一レベルの信
号が出力される。
【００９９】一方、アップ信号ＺＵＰ０がＬレベルに立
下がると、ＰＭＯＳトランジスタＰ２♯０がオン状態と
なる。後段のシフトレジスタにおけるＣＵ端子の信号が
ラッチ回路（インバータＩ９♯２およびＩ１０♯０）で
ラッチされる。アップ信号ＺＵＰ１がＬレベルになる
と、ＣＴＲＬ端子から、ＣＵＩＮ端子の信号を反転した
信号が出力される。
下がると、ＰＭＯＳトランジスタＰ２♯０がオン状態と
なる。後段のシフトレジスタにおけるＣＵ端子の信号が
ラッチ回路（インバータＩ９♯２およびＩ１０♯０）で
ラッチされる。アップ信号ＺＵＰ１がＬレベルになる
と、ＣＴＲＬ端子から、ＣＵＩＮ端子の信号を反転した
信号が出力される。
【０１００】このように構成することにより、リセット
信号ＺＤＬＬＲが入力されると、制御信号は、すべてＬ
レベルとなり、ダウン信号が入るたびに、ＬＳＢ側から
ＭＳＢ側の方向に、１ビットずつシフトレジスタの出力
値（Ｒ（０）、Ｒ（１）、…）がシフトしていく。
信号ＺＤＬＬＲが入力されると、制御信号は、すべてＬ
レベルとなり、ダウン信号が入るたびに、ＬＳＢ側から
ＭＳＢ側の方向に、１ビットずつシフトレジスタの出力
値（Ｒ（０）、Ｒ（１）、…）がシフトしていく。
【０１０１】ここで、本発明の実施の形態１における内
部クロック信号発生回路の動作について、図１〜図１２
に基づき説明する。図１〜図１２を参照して、リセット
信号ＺＤＬＬＲがＬレベル（リセット直後）になると、
信号Ｑ０、Ｑ１およびＱ２はすべてＬレベルとなり、選
択信号ＳＥＬ０がＨレベル、選択信号ＳＥＬ１〜ＳＥＬ
３がＬレベルとなる。この場合、遅延段２０からは、微
小遅延段１０の出力信号がそのまま（選択的に）出力さ
れる。制御信号に応じて、微小遅延段１０の遅延量は微
調整される。
部クロック信号発生回路の動作について、図１〜図１２
に基づき説明する。図１〜図１２を参照して、リセット
信号ＺＤＬＬＲがＬレベル（リセット直後）になると、
信号Ｑ０、Ｑ１およびＱ２はすべてＬレベルとなり、選
択信号ＳＥＬ０がＨレベル、選択信号ＳＥＬ１〜ＳＥＬ
３がＬレベルとなる。この場合、遅延段２０からは、微
小遅延段１０の出力信号がそのまま（選択的に）出力さ
れる。制御信号に応じて、微小遅延段１０の遅延量は微
調整される。
【０１０２】制御信号Ｒ（０）、…が、ほぼすべてＨレ
ベルである状態で、さらに遅延が必要と判断された場合
（ダウン信号ＺＤＯＷＮがＬレベル）には、信号Ｑ０が
Ｈレベルとなる。選択信号ＳＥＬ１がＨレベルとなる。
固定遅延回路２５♯１を通過した信号ＺＲＴＮＣＬＫ１
が選択的に遅延段２０から出力される。この場合、微小
遅延段１０の出力は、約３ｎｓ遅延する。
ベルである状態で、さらに遅延が必要と判断された場合
（ダウン信号ＺＤＯＷＮがＬレベル）には、信号Ｑ０が
Ｈレベルとなる。選択信号ＳＥＬ１がＨレベルとなる。
固定遅延回路２５♯１を通過した信号ＺＲＴＮＣＬＫ１
が選択的に遅延段２０から出力される。この場合、微小
遅延段１０の出力は、約３ｎｓ遅延する。
【０１０３】遅延段２０を出力した信号が出力バッファ
レプリカ４および入力バッファレプリカ６を経て位相比
較器３０に入る。このときの位相比較で、ダウン信号Ｚ
ＤＯＷＮが出力されなければ、遅延段２０における固定
遅延回路の選択状態は保持される。
レプリカ４および入力バッファレプリカ６を経て位相比
較器３０に入る。このときの位相比較で、ダウン信号Ｚ
ＤＯＷＮが出力されなければ、遅延段２０における固定
遅延回路の選択状態は保持される。
【０１０４】フィードバック信号ＦＢＣＬＫがクロック
信号ＯＲＧＣＬＫより遅い場合には、アップ信号ＺＵＰ
を発生し、微小遅延段１０における容量結合を変化させ
ることで、遅延量を微小に減らしながら位相同期させ
る。所定の遅延量でクロック信号ＯＲＧＣＬＫとフィー
ドバック信号ＦＢＣＬＫとの立上がりの位相があえば、
ロック信号ＺＬＯＣＫが出力され、動作が停止する。
信号ＯＲＧＣＬＫより遅い場合には、アップ信号ＺＵＰ
を発生し、微小遅延段１０における容量結合を変化させ
ることで、遅延量を微小に減らしながら位相同期させ
る。所定の遅延量でクロック信号ＯＲＧＣＬＫとフィー
ドバック信号ＦＢＣＬＫとの立上がりの位相があえば、
ロック信号ＺＬＯＣＫが出力され、動作が停止する。
【０１０５】一方、さらに遅延を付加すると判断された
場合には、信号Ｑ１がＨレベルとなる。選択信号ＳＥＬ
２がＨレベルになる。固定遅延回路２５♯１および２５
♯２を通過した信号ＺＲＴＮＣＬＫ２が選択的に遅延段
２０から出力される。この場合、微小遅延段１０の出力
は、約２×３ｎｓ遅延する。
場合には、信号Ｑ１がＨレベルとなる。選択信号ＳＥＬ
２がＨレベルになる。固定遅延回路２５♯１および２５
♯２を通過した信号ＺＲＴＮＣＬＫ２が選択的に遅延段
２０から出力される。この場合、微小遅延段１０の出力
は、約２×３ｎｓ遅延する。
【０１０６】さらに遅延を付加する必要があると判断さ
れた場合には、信号Ｑ２がＨレベルとなる。選択信号Ｓ
ＥＬ３がＨレベルになる。固定遅延回路２５♯１〜２５
♯３を通過した信号ＺＲＴＮＣＬＫ３が選択的に遅延段
２０から出力される。この場合、微小遅延段１０の出力
は、約３×３ｎｓ遅延する。
れた場合には、信号Ｑ２がＨレベルとなる。選択信号Ｓ
ＥＬ３がＨレベルになる。固定遅延回路２５♯１〜２５
♯３を通過した信号ＺＲＴＮＣＬＫ３が選択的に遅延段
２０から出力される。この場合、微小遅延段１０の出力
は、約３×３ｎｓ遅延する。
【０１０７】たとえば、出力バッファ８および出力バッ
ファレプリカ４における遅延時間Ｔ０を２ｎｓ、入力バ
ッファ２および入力バッファレプリカ６における遅延時
間Ｔｉを２ｎｓとする。さらに、位相同期させるサイク
ル長Ｔｃを１５ｎｓ、固定遅延回路２５♯１〜２５♯３
のそれぞれの固定遅延時間を３ｎｓとする。
ファレプリカ４における遅延時間Ｔ０を２ｎｓ、入力バ
ッファ２および入力バッファレプリカ６における遅延時
間Ｔｉを２ｎｓとする。さらに、位相同期させるサイク
ル長Ｔｃを１５ｎｓ、固定遅延回路２５♯１〜２５♯３
のそれぞれの固定遅延時間を３ｎｓとする。
【０１０８】この場合、微小遅延段１０により、（Ｔｃ
−Ｔｉ−Ｔ０−３×３ｎｓ）＝２ｎｓ分の遅延を実現す
ればよいことになる。すなわち、遅延素子における遅延
分解能を０．１ｎｓとすると、２０段（＝２／０．１）
の遅延素子で所望の遅延を実現することが可能となる。
これにともない、制御回路５０に含まれるシフトレジス
タの数も削減できる。
−Ｔｉ−Ｔ０−３×３ｎｓ）＝２ｎｓ分の遅延を実現す
ればよいことになる。すなわち、遅延素子における遅延
分解能を０．１ｎｓとすると、２０段（＝２／０．１）
の遅延素子で所望の遅延を実現することが可能となる。
これにともない、制御回路５０に含まれるシフトレジス
タの数も削減できる。
【０１０９】このように、本発明の実施の形態１におけ
る内部クロック信号発生回路によれば、微小に遅延量を
変える第１の遅延段に加えて、当該変化量より大きく遅
延量を変えることができる第２の遅延段を設けて、必要
に応じて第２の遅延段を用いて遅延を図ることにより、
非常に小さな面積で高精度の内部クロック信号発生回路
を提供することが可能となる。
る内部クロック信号発生回路によれば、微小に遅延量を
変える第１の遅延段に加えて、当該変化量より大きく遅
延量を変えることができる第２の遅延段を設けて、必要
に応じて第２の遅延段を用いて遅延を図ることにより、
非常に小さな面積で高精度の内部クロック信号発生回路
を提供することが可能となる。
【０１１０】［実施の形態２］本発明の実施の形態２に
おける内部クロック信号発生回路について、図１３を用
いて説明する。図１３は、本発明の実施の形態２におけ
る内部クロック信号発生回路を含む半導体記憶装置の主
要部の構成を示すブロック図である。以下、実施の形態
１における回路と同じ構成要素には、同じ符号および記
号を付しその説明を省略する。
おける内部クロック信号発生回路について、図１３を用
いて説明する。図１３は、本発明の実施の形態２におけ
る内部クロック信号発生回路を含む半導体記憶装置の主
要部の構成を示すブロック図である。以下、実施の形態
１における回路と同じ構成要素には、同じ符号および記
号を付しその説明を省略する。
【０１１１】実施の形態１における内部クロック信号発
生回路では、固定遅延回路を用いることによりレイアウ
ト面積の低減を図った。しかしながら、実施の形態１に
おける構成では、内部クロック信号発生回路がロックし
た後においても固定遅延を付加する命令が出力される可
能性がある。したがって、内部クロック信号発生回路が
ロックした後に、固定遅延回路分（３ｎｓ）の大きなジ
ッタを防止するための構成について説明する。
生回路では、固定遅延回路を用いることによりレイアウ
ト面積の低減を図った。しかしながら、実施の形態１に
おける構成では、内部クロック信号発生回路がロックし
た後においても固定遅延を付加する命令が出力される可
能性がある。したがって、内部クロック信号発生回路が
ロックした後に、固定遅延回路分（３ｎｓ）の大きなジ
ッタを防止するための構成について説明する。
【０１１２】本発明の実施の形態２における内部クロッ
ク信号発生回路は、図１３に示すように、実施の形態１
における遅延段２０に代わり、遅延段１２０を備えるこ
とにより、ジッタの発生を防止する。
ク信号発生回路は、図１３に示すように、実施の形態１
における遅延段２０に代わり、遅延段１２０を備えるこ
とにより、ジッタの発生を防止する。
【０１１３】ここで、図１３に示す遅延段１２０の構成
について、図１４を用いて説明する。図１４は、図１３
に示す遅延段１２０の主要部の構成を示すブロック図で
ある。図１４を参照して、遅延段１２０は、複数の固定
遅延回路を有する遅延回路２６と、選択信号発生回路１
２８とを含む。選択信号発生回路１２８は、信号発生回
路１２２およびデコーダ２４を含む。
について、図１４を用いて説明する。図１４は、図１３
に示す遅延段１２０の主要部の構成を示すブロック図で
ある。図１４を参照して、遅延段１２０は、複数の固定
遅延回路を有する遅延回路２６と、選択信号発生回路１
２８とを含む。選択信号発生回路１２８は、信号発生回
路１２２およびデコーダ２４を含む。
【０１１４】図１４に示す信号発生回路１２２の構成に
ついて、図１５を用いて説明する。図１５は、図１４に
示す信号発生回路１２２の具体的構成の一例を示す図で
ある。図１５を参照して、信号発生回路１２２は、イン
バータＩ２およびＩ３、ＮＯＲ回路ＮＲ１、ＮＡＮＤ回
路ＮＡ１、ならびにシフトレジスタＲ１♯０〜Ｒ１♯２
を含む。これらの結合関係については、実施の形態１に
おける信号発生回路２２において説明したとおりであ
る。ＮＡＮＤ回路ＮＡ１は、ＮＯＲ回路ＮＲ１の出力と
後述する信号ＯＫＡＤＤＦＩＸとを受ける。
ついて、図１５を用いて説明する。図１５は、図１４に
示す信号発生回路１２２の具体的構成の一例を示す図で
ある。図１５を参照して、信号発生回路１２２は、イン
バータＩ２およびＩ３、ＮＯＲ回路ＮＲ１、ＮＡＮＤ回
路ＮＡ１、ならびにシフトレジスタＲ１♯０〜Ｒ１♯２
を含む。これらの結合関係については、実施の形態１に
おける信号発生回路２２において説明したとおりであ
る。ＮＡＮＤ回路ＮＡ１は、ＮＯＲ回路ＮＲ１の出力と
後述する信号ＯＫＡＤＤＦＩＸとを受ける。
【０１１５】信号発生回路１２２はさらに、フリップフ
ロップＦ３を含む。フリップフロップＦ３は、交差結合
されるＮＡＮＤ回路ＮＡ５♯１およびＮＡ５♯２を含
む。ＮＡＮＤ回路ＮＡ５♯１は、ロック信号ＺＬＯＣＫ
とＮＡＮＤ回路ＮＡ５♯２の出力信号ＯＫＡＤＤＦＩＸ
とを受ける。ＮＡＮＤ回路ＮＡ５♯２は、ＮＡＮＤ回路
ＮＡ５♯１の出力とリセット信号ＺＤＬＬＲとを受け
る。
ロップＦ３を含む。フリップフロップＦ３は、交差結合
されるＮＡＮＤ回路ＮＡ５♯１およびＮＡ５♯２を含
む。ＮＡＮＤ回路ＮＡ５♯１は、ロック信号ＺＬＯＣＫ
とＮＡＮＤ回路ＮＡ５♯２の出力信号ＯＫＡＤＤＦＩＸ
とを受ける。ＮＡＮＤ回路ＮＡ５♯２は、ＮＡＮＤ回路
ＮＡ５♯１の出力とリセット信号ＺＤＬＬＲとを受け
る。
【０１１６】内部クロック信号発生回路がロックされる
と（ロック信号ＺＬＯＣＫがＬレベルに立下がった
後）、信号ＯＫＡＤＤＦＩＸがＬレベルになる。このた
め、インバータＩ３の出力するクロック信号ＭＲＧＬＣ
ＫがＬレベルになり、シフトレジスタＲ１♯０〜Ｒ１♯
２の動作が停止する。
と（ロック信号ＺＬＯＣＫがＬレベルに立下がった
後）、信号ＯＫＡＤＤＦＩＸがＬレベルになる。このた
め、インバータＩ３の出力するクロック信号ＭＲＧＬＣ
ＫがＬレベルになり、シフトレジスタＲ１♯０〜Ｒ１♯
２の動作が停止する。
【０１１７】したがって、選択信号ＳＥＬ０〜３、およ
びＺＳＥＬ０〜ＺＳＥＬ３の値が保持される。このた
め、遅延回路２６における固定遅延回路の選択状態が保
持される。この結果、内部クロック信号発生回路がロッ
クした後、固定遅延回路の付加による大きなジッタを防
止することが可能となる。
びＺＳＥＬ０〜ＺＳＥＬ３の値が保持される。このた
め、遅延回路２６における固定遅延回路の選択状態が保
持される。この結果、内部クロック信号発生回路がロッ
クした後、固定遅延回路の付加による大きなジッタを防
止することが可能となる。
【０１１８】［実施の形態３］本発明の実施の形態３に
おける内部クロック信号発生回路について、図１６を用
いて説明する。図１６は、本発明の実施の形態３におけ
る内部クロック信号発生回路を含む半導体記憶装置の主
要部の構成を示すブロック図である。図１に示す回路と
同じ構成要素には、同じ符号および記号を付しその説明
を省略する。
おける内部クロック信号発生回路について、図１６を用
いて説明する。図１６は、本発明の実施の形態３におけ
る内部クロック信号発生回路を含む半導体記憶装置の主
要部の構成を示すブロック図である。図１に示す回路と
同じ構成要素には、同じ符号および記号を付しその説明
を省略する。
【０１１９】図１６に示す半導体記憶装置が、図１に示
す半導体記憶装置と異なるのは、初期位相比較回路６０
を備えること、および遅延段２０に代わって遅延段２２
０を備えることにある。
す半導体記憶装置と異なるのは、初期位相比較回路６０
を備えること、および遅延段２０に代わって遅延段２２
０を備えることにある。
【０１２０】初期位相比較回路６０は、初期ロックイン
時間を短縮することを目的とする回路である。図１６に
示す初期位相比較回路６０の構成について、図１７を用
いて説明する。図１７は、図１６に示す初期位相比較回
路６０の具体的構成の一例を示す図である。
時間を短縮することを目的とする回路である。図１６に
示す初期位相比較回路６０の構成について、図１７を用
いて説明する。図１７は、図１６に示す初期位相比較回
路６０の具体的構成の一例を示す図である。
【０１２１】図１７を参照して、初期位相比較回路６０
は、ワンショットパルス発生回路６１、および６２、な
らびにフリップフロップＦ４を含む。ワンショットパル
ス発生回路６１は、インバータＩ１２♯０〜Ｉ１２♯
２、およびＩ１４、ならびにＮＯＲ回路ＮＲ２を含む。
ワンショットパルス発生回路６２は、インバータＩ１３
♯０〜Ｉ１３♯２、およびＮＡＮＤ回路ＮＡ７を含む。
は、ワンショットパルス発生回路６１、および６２、な
らびにフリップフロップＦ４を含む。ワンショットパル
ス発生回路６１は、インバータＩ１２♯０〜Ｉ１２♯
２、およびＩ１４、ならびにＮＯＲ回路ＮＲ２を含む。
ワンショットパルス発生回路６２は、インバータＩ１３
♯０〜Ｉ１３♯２、およびＮＡＮＤ回路ＮＡ７を含む。
【０１２２】ワンショットパルス発生回路６１について
説明する。インバータＩ１２♯０〜Ｉ１２♯２は、直列
に接続される。インバータＩ１２♯０は、信号ＥＣ２Ｂ
を受ける。ＮＯＲ回路ＮＲ２は、インバータＩ１２♯２
の出力と、信号ＥＣ２Ｂとを受ける。インバータＩ１４
は、ＮＯＲ回路ＮＲ２の信号を反転して、信号Ｚ４を出
力する。ここで、信号ＥＣ２Ｂとは、クロック信号ＯＲ
ＧＣＬＫを分周した信号である。ワンショットパルス発
生回路６１は、信号ＥＣ２Ｂに応答して、ワンショット
のパルス信号Ｚ４を発生する。
説明する。インバータＩ１２♯０〜Ｉ１２♯２は、直列
に接続される。インバータＩ１２♯０は、信号ＥＣ２Ｂ
を受ける。ＮＯＲ回路ＮＲ２は、インバータＩ１２♯２
の出力と、信号ＥＣ２Ｂとを受ける。インバータＩ１４
は、ＮＯＲ回路ＮＲ２の信号を反転して、信号Ｚ４を出
力する。ここで、信号ＥＣ２Ｂとは、クロック信号ＯＲ
ＧＣＬＫを分周した信号である。ワンショットパルス発
生回路６１は、信号ＥＣ２Ｂに応答して、ワンショット
のパルス信号Ｚ４を発生する。
【０１２３】ワンショットパルス発生回路６２について
説明する。インバータＩ１３♯０〜Ｉ１３♯２は、直列
に接続される。インバータＩ１３♯０は、リセット信号
ＺＤＬＬＲを受ける。ＮＡＮＤ回路ＮＡ７は、インバー
タＩ１３♯２の出力と、リセット信号ＺＤＬＬＲとを受
ける。ワンショットパルス発生回路６２は、リセット信
号ＺＤＬＬＲに応答して、ワンショットのパルス信号を
出力する。
説明する。インバータＩ１３♯０〜Ｉ１３♯２は、直列
に接続される。インバータＩ１３♯０は、リセット信号
ＺＤＬＬＲを受ける。ＮＡＮＤ回路ＮＡ７は、インバー
タＩ１３♯２の出力と、リセット信号ＺＤＬＬＲとを受
ける。ワンショットパルス発生回路６２は、リセット信
号ＺＤＬＬＲに応答して、ワンショットのパルス信号を
出力する。
【０１２４】フリップフロップＦ４は、交差結合される
ＮＡＮＤ回路ＮＡ６♯１およびＮＡ６♯２を含む。ＮＡ
ＮＤ回路ＮＡ６♯１は、信号Ｚ４と、ＮＡＮＤ回路ＮＡ
６♯２の出力（マスク信号ＩＣＶ２）とを入力に受け
る。ＮＡＮＤ回路ＮＡ６♯２は、ＮＡＮＤ回路ＮＡ６♯
１およびＮＡ７の出力をそれぞれ受ける。
ＮＡＮＤ回路ＮＡ６♯１およびＮＡ６♯２を含む。ＮＡ
ＮＤ回路ＮＡ６♯１は、信号Ｚ４と、ＮＡＮＤ回路ＮＡ
６♯２の出力（マスク信号ＩＣＶ２）とを入力に受け
る。ＮＡＮＤ回路ＮＡ６♯２は、ＮＡＮＤ回路ＮＡ６♯
１およびＮＡ７の出力をそれぞれ受ける。
【０１２５】図１８は、初期位相比較回路６０における
信号ＥＣ２Ｂとマスク信号ＩＣＶ２との関係を説明する
ためのタイミングチャートである。図１７および図１８
を参照して、時刻ｔ０において、Ｌレベルのリセット信
号ＺＤＬＬＲが入力されたとする。リセット信号ＺＤＬ
ＬＲが、時刻ｔ１でＨレベルになると、これに応答し
て、時刻ｔ２においてマスク信号ＩＣＶ２がＨレベルに
なる。
信号ＥＣ２Ｂとマスク信号ＩＣＶ２との関係を説明する
ためのタイミングチャートである。図１７および図１８
を参照して、時刻ｔ０において、Ｌレベルのリセット信
号ＺＤＬＬＲが入力されたとする。リセット信号ＺＤＬ
ＬＲが、時刻ｔ１でＨレベルになると、これに応答し
て、時刻ｔ２においてマスク信号ＩＣＶ２がＨレベルに
なる。
【０１２６】時刻ｔ３において、第１番目のクロック信
号ＯＲＧＣＬＫが入力される。第１番目のクロック信号
ＯＲＧＣＬＫの立上がりで信号ＥＣ２ＢがＨレベルに立
上がり、第２番目のクロック信号ＯＲＧＣＬＫの立下が
りで、信号ＥＣ２ＢはＬレベルに立下がる。信号ＥＣ２
ＢがＬレベルになると、ワンショットパルス発生回路６
１から、パルス信号Ｚ４が出力される。さらに、信号Ｚ
４がＨレベルになると、マスク信号ＩＣＶ２がＬレベル
になる。マスク信号ＩＣＶ２および信号ＥＣ２Ｂがとも
にＨレベルの期間は、第１番目のクロック期間を示す。
号ＯＲＧＣＬＫが入力される。第１番目のクロック信号
ＯＲＧＣＬＫの立上がりで信号ＥＣ２ＢがＨレベルに立
上がり、第２番目のクロック信号ＯＲＧＣＬＫの立下が
りで、信号ＥＣ２ＢはＬレベルに立下がる。信号ＥＣ２
ＢがＬレベルになると、ワンショットパルス発生回路６
１から、パルス信号Ｚ４が出力される。さらに、信号Ｚ
４がＨレベルになると、マスク信号ＩＣＶ２がＬレベル
になる。マスク信号ＩＣＶ２および信号ＥＣ２Ｂがとも
にＨレベルの期間は、第１番目のクロック期間を示す。
【０１２７】図１７を参照して、初期位相比較回路６０
はさらに、固定遅延回路２５♯４、２５♯５、インバー
タＩ１５およびＩ１６、ＮＯＲ回路ＮＲ３、ＮＡＮＤ回
路ＮＡ８およびＮＡ９、ならびに分周回路Ｄ１を含む。
はさらに、固定遅延回路２５♯４、２５♯５、インバー
タＩ１５およびＩ１６、ＮＯＲ回路ＮＲ３、ＮＡＮＤ回
路ＮＡ８およびＮＡ９、ならびに分周回路Ｄ１を含む。
【０１２８】固定遅延回路２５♯４および２５♯５の構
成は、上述した固有遅延回路２５と同じである。固定遅
延回路２５♯４は、フィードバック信号ＦＢＣＬＫを遅
延する。固定遅延回路２５♯５は、固定遅延回路２５♯
４の出力を遅延して、信号Ｎ３を出力する。インバータ
Ｉ１６は、信号Ｎ３を反転する。ＮＯＲ回路ＮＲ３は、
クロック信号ＯＲＧＣＬＫとインバータＩ１６の出力と
を受ける。
成は、上述した固有遅延回路２５と同じである。固定遅
延回路２５♯４は、フィードバック信号ＦＢＣＬＫを遅
延する。固定遅延回路２５♯５は、固定遅延回路２５♯
４の出力を遅延して、信号Ｎ３を出力する。インバータ
Ｉ１６は、信号Ｎ３を反転する。ＮＯＲ回路ＮＲ３は、
クロック信号ＯＲＧＣＬＫとインバータＩ１６の出力と
を受ける。
【０１２９】分周回路Ｄ１は、ＣＰ端子で受ける信号Ｎ
３を２分周して、Ｑ端子から信号ＶＣを出力する。分周
回路Ｄ１のＲ端子は、リセット信号ＺＤＬＬＲを受け
る。ここで、図１７に示す分周回路Ｄ１の具体的構成を
図１９を用いて説明する。図１９は、図１７に示す分周
回路Ｄ１の具体的構成の一例を示す図である。
３を２分周して、Ｑ端子から信号ＶＣを出力する。分周
回路Ｄ１のＲ端子は、リセット信号ＺＤＬＬＲを受け
る。ここで、図１７に示す分周回路Ｄ１の具体的構成を
図１９を用いて説明する。図１９は、図１７に示す分周
回路Ｄ１の具体的構成の一例を示す図である。
【０１３０】図１９を参照して、分周回路Ｄ１は、イン
バータＩ１７、ならびにフリップフロップＦ５およびＦ
６を含む。インバータＩ１７は、ＣＰ端子で受ける信号
を反転する。
バータＩ１７、ならびにフリップフロップＦ５およびＦ
６を含む。インバータＩ１７は、ＣＰ端子で受ける信号
を反転する。
【０１３１】フリップフロップＦ５は、ＮＡＮＤ回路Ｎ
１０♯１、Ｎ１０♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ１０♯３およびＮ１０♯４を含む。ＮＡＮＤ回
路Ｎ１０♯１は、ＺＱ端子の信号とインバータＩ１７の
出力とを受ける。ＮＡＮＤ回路Ｎ１０♯２は、Ｑ端子の
信号とインバータＩ１７の出力とを受ける。
１０♯１、Ｎ１０♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ１０♯３およびＮ１０♯４を含む。ＮＡＮＤ回
路Ｎ１０♯１は、ＺＱ端子の信号とインバータＩ１７の
出力とを受ける。ＮＡＮＤ回路Ｎ１０♯２は、Ｑ端子の
信号とインバータＩ１７の出力とを受ける。
【０１３２】フリップフロップＦ６は、ＮＡＮＤ回路Ｎ
１１♯１、Ｎ１１♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ１１♯３およびＮ１１♯４を含む。ＮＡＮＤ回
路Ｎ１１♯１は、ＮＡＮＤ回路Ｎ１０♯３の出力とＣＰ
端子の信号とを受ける。ＮＡＮＤ回路Ｎ１１♯２は、Ｎ
ＡＮＤ回路Ｎ１０♯４の出力とＣＰ端子の信号とを受け
る。ＮＡＮＤ回路Ｎ１１♯３の出力ノードはＱ端子と接
続され、ＮＡＮＤ回路Ｎ１１♯４の出力ノードはＺＱ端
子と接続される。ＮＡＮＤ回路Ｎ１０♯４およびＮ１１
♯４はさらに、Ｒ端子の信号を受ける。
１１♯１、Ｎ１１♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ１１♯３およびＮ１１♯４を含む。ＮＡＮＤ回
路Ｎ１１♯１は、ＮＡＮＤ回路Ｎ１０♯３の出力とＣＰ
端子の信号とを受ける。ＮＡＮＤ回路Ｎ１１♯２は、Ｎ
ＡＮＤ回路Ｎ１０♯４の出力とＣＰ端子の信号とを受け
る。ＮＡＮＤ回路Ｎ１１♯３の出力ノードはＱ端子と接
続され、ＮＡＮＤ回路Ｎ１１♯４の出力ノードはＺＱ端
子と接続される。ＮＡＮＤ回路Ｎ１０♯４およびＮ１１
♯４はさらに、Ｒ端子の信号を受ける。
【０１３３】図１７を参照して、ＮＡＮＤ回路ＮＡ８
は、分周回路Ｄ１の出力する信号ＶＣとＮＯＲ回路ＮＲ
３の出力する信号ＺＡ３とを受ける。インバータＩ１５
は、ＮＡＮＤ回路ＮＡ８の信号を反転して信号ＺＲを出
力する。
は、分周回路Ｄ１の出力する信号ＶＣとＮＯＲ回路ＮＲ
３の出力する信号ＺＡ３とを受ける。インバータＩ１５
は、ＮＡＮＤ回路ＮＡ８の信号を反転して信号ＺＲを出
力する。
【０１３４】クロック信号ＯＲＧＣＬＫと、フィードバ
ック信号ＦＢＣＬＫを所定期間だけ遅延した信号Ｎ３と
の位相関係により、信号ＺＲが変化する。ＮＡＮＤ回路
ＮＡ９は、マスク信号ＩＣＶ２、信号ＥＣ２Ｂ、ならび
に信号ＺＲに基づき、信号ＺＰＳ１を出力する。
ック信号ＦＢＣＬＫを所定期間だけ遅延した信号Ｎ３と
の位相関係により、信号ＺＲが変化する。ＮＡＮＤ回路
ＮＡ９は、マスク信号ＩＣＶ２、信号ＥＣ２Ｂ、ならび
に信号ＺＲに基づき、信号ＺＰＳ１を出力する。
【０１３５】図２０および図２１は、本発明の実施の形
態３における初期位相比較回路６０の動作を説明するた
めのタイミングチャートである。ここで、初期位相比較
回路６０の動作について、図１７〜図２１を用いて説明
する。
態３における初期位相比較回路６０の動作を説明するた
めのタイミングチャートである。ここで、初期位相比較
回路６０の動作について、図１７〜図２１を用いて説明
する。
【０１３６】初期位相比較回路６０は、第１番目のクロ
ック期間の間に、クロック信号ＯＲＧＣＬＫと信号Ｎ３
との位相関係から、位相同期させるべきサイクル長Ｔｃ
が長いか否かを判定する。上述したように、第１番目の
クロック期間は、マスク信号ＩＣＶ２および信号ＥＣ２
Ｂに基づき決定される。
ック期間の間に、クロック信号ＯＲＧＣＬＫと信号Ｎ３
との位相関係から、位相同期させるべきサイクル長Ｔｃ
が長いか否かを判定する。上述したように、第１番目の
クロック期間は、マスク信号ＩＣＶ２および信号ＥＣ２
Ｂに基づき決定される。
【０１３７】固定遅延回路２５の遅延量を３ｎｓとす
る。信号Ｎ３は、フィードバック信号ＦＢＣＬＫを６ｎ
ｓだけ遅延した関係にある。
る。信号Ｎ３は、フィードバック信号ＦＢＣＬＫを６ｎ
ｓだけ遅延した関係にある。
【０１３８】図２０を参照して、時刻ｔ０において、第
１番目のクロック信号ＯＲＧＣＬＫが、時刻ｔ３に、第
２番目のクロック信号ＯＲＧＣＬＫが入力する。第１番
目のクロック信号ＯＲＧＣＬＫに対するフィードバック
信号ＦＢＣＬＫが発生する。時刻ｔ１において、このフ
ィードバック信号ＦＢＣＬＫに対して第１番目の信号Ｎ
３が発生する。フィードバックにかかる最小の遅延時間
を５ｎｓとすると、ｔ１≒ｔ０＋５ｎｓ＋６ｎｓであ
る。第１番目の信号Ｎ３の立上がりに応答して、時刻ｔ
２に信号ＶＣがＨレベルになる。
１番目のクロック信号ＯＲＧＣＬＫが、時刻ｔ３に、第
２番目のクロック信号ＯＲＧＣＬＫが入力する。第１番
目のクロック信号ＯＲＧＣＬＫに対するフィードバック
信号ＦＢＣＬＫが発生する。時刻ｔ１において、このフ
ィードバック信号ＦＢＣＬＫに対して第１番目の信号Ｎ
３が発生する。フィードバックにかかる最小の遅延時間
を５ｎｓとすると、ｔ１≒ｔ０＋５ｎｓ＋６ｎｓであ
る。第１番目の信号Ｎ３の立上がりに応答して、時刻ｔ
２に信号ＶＣがＨレベルになる。
【０１３９】時刻ｔ３に、第２番目のクロック信号ＯＲ
ＧＣＬＫが入力する。第２番目のクロック信号ＯＲＧＣ
ＬＫに対して、時刻ｔ４に第２番目の信号Ｎ３が発生す
る。第２番目の信号Ｎ３の立下がりに応答して、時刻ｔ
５に信号ＶＣがＬレベルになる。
ＧＣＬＫが入力する。第２番目のクロック信号ＯＲＧＣ
ＬＫに対して、時刻ｔ４に第２番目の信号Ｎ３が発生す
る。第２番目の信号Ｎ３の立下がりに応答して、時刻ｔ
５に信号ＶＣがＬレベルになる。
【０１４０】この場合、クロック信号ＯＲＧＣＬＫのサ
イクル長Ｔｃが長いと判定する。信号ＺＲはＨレベルに
なる。第１番目のクロック期間内に、Ｌレベルの信号Ｚ
ＰＳ１が発生する。
イクル長Ｔｃが長いと判定する。信号ＺＲはＨレベルに
なる。第１番目のクロック期間内に、Ｌレベルの信号Ｚ
ＰＳ１が発生する。
【０１４１】図２１を参照して、時刻ｔ０において、第
１番目のクロック信号ＯＲＧＣＬＫが、時刻ｔ１におい
て、第２番目のクロック信号ＯＲＧＣＬＫが入力され
る。第１番目のクロック信号ＯＲＧＣＬＫに対して、時
刻ｔ２（＞ｔ１）において、第１番目の信号Ｎ３が発生
する。第１番目の信号Ｎ３がＬレベルになると、時刻ｔ
３に信号ＶＣがＨレベルになる。第２番目のクロック信
号ＯＲＧＣＬＫに対して、時刻ｔ４に第２番目の信号Ｎ
３が発生する。第２番目の信号Ｎ３がＬレベルになる
と、時刻ｔ５に信号ＶＣがＬレベルになる。
１番目のクロック信号ＯＲＧＣＬＫが、時刻ｔ１におい
て、第２番目のクロック信号ＯＲＧＣＬＫが入力され
る。第１番目のクロック信号ＯＲＧＣＬＫに対して、時
刻ｔ２（＞ｔ１）において、第１番目の信号Ｎ３が発生
する。第１番目の信号Ｎ３がＬレベルになると、時刻ｔ
３に信号ＶＣがＨレベルになる。第２番目のクロック信
号ＯＲＧＣＬＫに対して、時刻ｔ４に第２番目の信号Ｎ
３が発生する。第２番目の信号Ｎ３がＬレベルになる
と、時刻ｔ５に信号ＶＣがＬレベルになる。
【０１４２】この場合、クロック信号ＯＲＧＣＬＫのサ
イクル長Ｔｃが短いと判定する。信号ＺＲはＬレベルを
保持する。信号ＺＰＳ１はＨレベルを保持する。
イクル長Ｔｃが短いと判定する。信号ＺＲはＬレベルを
保持する。信号ＺＰＳ１はＨレベルを保持する。
【０１４３】図１６を参照して、遅延段２２０の遅延量
は、信号ＺＰＳ１、信号ＮＦ、ダウン信号ＺＤＯＷＮお
よびロック信号ＺＬＯＣＫに基づき制御される。
は、信号ＺＰＳ１、信号ＮＦ、ダウン信号ＺＤＯＷＮお
よびロック信号ＺＬＯＣＫに基づき制御される。
【０１４４】次に、図１６に示す遅延段２２０の構成に
ついて、図２２を用いて説明する。図２２は、図１６に
示す遅延段２２０の構成を示すブロック図である。図２
２を参照して、遅延段２２０は、複数の固有遅延回路を
有する遅延回路２６と、選択信号発生回路２２８とを含
む。選択信号発生回路２２０は、信号発生回路２２２お
よびデコーダ２４を含む。
ついて、図２２を用いて説明する。図２２は、図１６に
示す遅延段２２０の構成を示すブロック図である。図２
２を参照して、遅延段２２０は、複数の固有遅延回路を
有する遅延回路２６と、選択信号発生回路２２８とを含
む。選択信号発生回路２２０は、信号発生回路２２２お
よびデコーダ２４を含む。
【０１４５】デコーダ２４は、信号発生回路２２２の出
力をデコードして、選択信号を出力する。遅延回路２６
は、選択信号に応答して、微小遅延段１０の出力する信
号ＬＩＮＥＯＵＴを遅延して内部クロック信号ｉｎｔＣ
ＬＫＤを出力する。
力をデコードして、選択信号を出力する。遅延回路２６
は、選択信号に応答して、微小遅延段１０の出力する信
号ＬＩＮＥＯＵＴを遅延して内部クロック信号ｉｎｔＣ
ＬＫＤを出力する。
【０１４６】図２２に示す信号発生回路２２２につい
て、図２３および図２４を用いて説明する。図２３およ
び図２４は、図２２に示す信号発生回路２２２に含まれ
る回路構成を示す図である。
て、図２３および図２４を用いて説明する。図２３およ
び図２４は、図２２に示す信号発生回路２２２に含まれ
る回路構成を示す図である。
【０１４７】図２３に示す回路は、インバータＩ１８、
ＮＯＲ回路ＮＲ４およびシフトレジスタＲ１♯３〜Ｒ１
♯５を含む。インバータＩ１８は、信号ＮＦを反転す
る。ＮＯＲ回路ＮＲ４は、インバータＩ２の出力とダウ
ン信号ＺＤＯＷＮとを受ける。
ＮＯＲ回路ＮＲ４およびシフトレジスタＲ１♯３〜Ｒ１
♯５を含む。インバータＩ１８は、信号ＮＦを反転す
る。ＮＯＲ回路ＮＲ４は、インバータＩ２の出力とダウ
ン信号ＺＤＯＷＮとを受ける。
【０１４８】シフトレジスタＲ１♯３〜Ｒ１♯５は、直
列に接続される。シフトレジスタＲ１♯３〜Ｒ１♯５の
それぞれの構成は、上述したシフトレジスタＲ１と同じ
である。シフトレジスタＲ１♯３〜Ｒ１♯５のそれぞれ
のＲ端子はリセット信号ＺＤＬＬＲを受ける。シフトレ
ジスタＲ１♯３〜Ｒ１♯５のそれぞれのＣＰ端子は、Ｎ
ＯＲ回路ＮＲ４の出力を受ける。
列に接続される。シフトレジスタＲ１♯３〜Ｒ１♯５の
それぞれの構成は、上述したシフトレジスタＲ１と同じ
である。シフトレジスタＲ１♯３〜Ｒ１♯５のそれぞれ
のＲ端子はリセット信号ＺＤＬＬＲを受ける。シフトレ
ジスタＲ１♯３〜Ｒ１♯５のそれぞれのＣＰ端子は、Ｎ
ＯＲ回路ＮＲ４の出力を受ける。
【０１４９】シフトレジスタＲ１♯３のＤ端子は、電源
電位Ｖｄｄを受ける。シフトレジスタＲ１♯３のＱ端子
からＦＩＬＬ０が出力される。シフトレジスタＲ１♯４
のＤ端子は、信号ＦＩＬＬ０を受ける。シフトレジスタ
Ｒ１♯４のＱ端子は、信号ＦＩＬＬ１を出力する。シフ
トレジスタＲ１♯５のＤ端子は、信号ＦＩＬＬ１を受け
る。シフトレジスタＲ１♯５のＱ端子は、信号ＦＩＬＬ
２を出力する。信号ＮＦとダウン信号ＺＤＯＷＮとに応
答して、シフトレジスタＲ１♯３、…の値は、１ビット
づつシフトする。
電位Ｖｄｄを受ける。シフトレジスタＲ１♯３のＱ端子
からＦＩＬＬ０が出力される。シフトレジスタＲ１♯４
のＤ端子は、信号ＦＩＬＬ０を受ける。シフトレジスタ
Ｒ１♯４のＱ端子は、信号ＦＩＬＬ１を出力する。シフ
トレジスタＲ１♯５のＤ端子は、信号ＦＩＬＬ１を受け
る。シフトレジスタＲ１♯５のＱ端子は、信号ＦＩＬＬ
２を出力する。信号ＮＦとダウン信号ＺＤＯＷＮとに応
答して、シフトレジスタＲ１♯３、…の値は、１ビット
づつシフトする。
【０１５０】図２４に示す回路は、ワンショットパルス
発生回路２２３〜２２５、ＮＡＮＤ回路ＮＡ１３および
ＮＡ１、フリップフロップＦ３、インバータＩ３ならび
にシフトレジスタＲ１♯０〜Ｒ１♯２を含む。
発生回路２２３〜２２５、ＮＡＮＤ回路ＮＡ１３および
ＮＡ１、フリップフロップＦ３、インバータＩ３ならび
にシフトレジスタＲ１♯０〜Ｒ１♯２を含む。
【０１５１】ワンショットパルス発生回路２２３は、イ
ンバータＩ２０♯０〜Ｉ２０♯４およびＮＡＮＤ回路Ｎ
Ａ１５を含む。インバータＩ２０♯０〜Ｉ２０♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１５は、インバータ
Ｉ２０♯４の出力と信号ＦＩＬＬ０とを受ける。
ンバータＩ２０♯０〜Ｉ２０♯４およびＮＡＮＤ回路Ｎ
Ａ１５を含む。インバータＩ２０♯０〜Ｉ２０♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１５は、インバータ
Ｉ２０♯４の出力と信号ＦＩＬＬ０とを受ける。
【０１５２】ワンショットパルス発生回路２２４は、イ
ンバータＩ２１♯０〜Ｉ２１♯４およびＮＡＮＤ回路Ｎ
Ａ１６を含む。インバータＩ２１♯０〜Ｉ２１♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１６は、インバータ
Ｉ２１♯４の出力と信号ＦＩＬＬ１とを受ける。
ンバータＩ２１♯０〜Ｉ２１♯４およびＮＡＮＤ回路Ｎ
Ａ１６を含む。インバータＩ２１♯０〜Ｉ２１♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１６は、インバータ
Ｉ２１♯４の出力と信号ＦＩＬＬ１とを受ける。
【０１５３】ワンショットパルス発生回路２２５は、イ
ンバータＩ２２♯０〜Ｉ２２♯４およびＮＡＮＤ回路Ｎ
Ａ１７を含む。インバータＩ２２♯０〜Ｉ２２♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１７は、インバータ
Ｉ２２♯４の出力と信号ＦＩＬＬ２とを受ける。
ンバータＩ２２♯０〜Ｉ２２♯４およびＮＡＮＤ回路Ｎ
Ａ１７を含む。インバータＩ２２♯０〜Ｉ２２♯４は直
列に接続される。ＮＡＮＤ回路ＮＡ１７は、インバータ
Ｉ２２♯４の出力と信号ＦＩＬＬ２とを受ける。
【０１５４】ワンショットパルス発生回路２２３から信
号ＺＦ０が、ワンショットパルス発生回路２２４から信
号ＺＦ１が、そしてワンショットパルス発生回路２２５
から信号ＺＦ２がそれぞれ出力される。
号ＺＦ０が、ワンショットパルス発生回路２２４から信
号ＺＦ１が、そしてワンショットパルス発生回路２２５
から信号ＺＦ２がそれぞれ出力される。
【０１５５】ＮＡＮＤ回路ＮＡ１３は、信号ＺＦ０、信
号ＺＦ１、信号ＺＦ２および信号ＺＰＳ１を受ける。Ｎ
ＡＮＤ回路ＮＡ１は、ＮＡＮＤ回路ＮＡ１３の出力とフ
リップフロップＦ３の出力する信号ＯＫＡＤＤＦＩＸと
を入力に受ける。
号ＺＦ１、信号ＺＦ２および信号ＺＰＳ１を受ける。Ｎ
ＡＮＤ回路ＮＡ１は、ＮＡＮＤ回路ＮＡ１３の出力とフ
リップフロップＦ３の出力する信号ＯＫＡＤＤＦＩＸと
を入力に受ける。
【０１５６】インバータＩ３は、ＮＡＮＤ回路ＮＡ１の
出力を反転して、クロック信号ＭＲＧＣＬＫを出力す
る。シフトレジスタＲ１♯０〜Ｒ１♯２は、上述したよ
うに、クロック信号ＭＲＧＣＬＫに応答して動作し、信
号Ｑ０、ＺＱ０、…を出力する。
出力を反転して、クロック信号ＭＲＧＣＬＫを出力す
る。シフトレジスタＲ１♯０〜Ｒ１♯２は、上述したよ
うに、クロック信号ＭＲＧＣＬＫに応答して動作し、信
号Ｑ０、ＺＱ０、…を出力する。
【０１５７】図２２〜図２４を参照して、Ｌレベルのダ
ウン信号ＺＤＯＷＮおよびＨレベルの信号ＮＦに応答し
て、信号ＦＩＬＬ０、信号ＦＩＬＬ１、そして信号ＦＩ
ＬＬ２の順で、Ｈレベルの状態が遷移する。
ウン信号ＺＤＯＷＮおよびＨレベルの信号ＮＦに応答し
て、信号ＦＩＬＬ０、信号ＦＩＬＬ１、そして信号ＦＩ
ＬＬ２の順で、Ｈレベルの状態が遷移する。
【０１５８】ワンショットパルス発生回路２２３〜２２
５は、いずれかの信号ＦＩＬＬ０〜ＦＩＬＬ２がＨレベ
ルになると、Ｌレベルの信号（ＺＦ０〜ＺＦ２）を出力
する。ＮＡＮＤ回路ＮＡ１３の出力がＨレベルとなる。
５は、いずれかの信号ＦＩＬＬ０〜ＦＩＬＬ２がＨレベ
ルになると、Ｌレベルの信号（ＺＦ０〜ＺＦ２）を出力
する。ＮＡＮＤ回路ＮＡ１３の出力がＨレベルとなる。
【０１５９】一方、信号ＦＩＬＬ０〜ＦＩＬＬ２にかか
わらず、Ｌレベルの信号ＺＰＳ１が入力されると、同じ
くＮＡＮＤ回路ＮＡ１３の出力がＨレベルとなる。
わらず、Ｌレベルの信号ＺＰＳ１が入力されると、同じ
くＮＡＮＤ回路ＮＡ１３の出力がＨレベルとなる。
【０１６０】ＮＡＮＤ回路ＮＡ１３の出力がＨレベルに
なると、シフトレジスタＲ１♯０〜Ｒ１♯２が動作す
る。デコーダ２４は、信号Ｑ０〜Ｑ２、およびＺＱ０〜
ＺＱ２をデコードして、選択信号を出力する。
なると、シフトレジスタＲ１♯０〜Ｒ１♯２が動作す
る。デコーダ２４は、信号Ｑ０〜Ｑ２、およびＺＱ０〜
ＺＱ２をデコードして、選択信号を出力する。
【０１６１】上述したように、サイクル長Ｔｃに応じ
て、初期クロック期間に、信号ＺＰＳ１が活性化する。
これより、遅延段２０に含まれる固有遅延回路が選択さ
れる。この結果、図１６に示す微小遅延段１０の出力
は、３ｎｓ遅延することになる。すなわち、位相同期さ
せる時間を短縮することが可能となる。
て、初期クロック期間に、信号ＺＰＳ１が活性化する。
これより、遅延段２０に含まれる固有遅延回路が選択さ
れる。この結果、図１６に示す微小遅延段１０の出力
は、３ｎｓ遅延することになる。すなわち、位相同期さ
せる時間を短縮することが可能となる。
【０１６２】たとえば、ＤＤＲ−ＳＤＲＡＭである場
合、２００クロック以内に位相同期が確立されているこ
とが要請される。従来では１１０個以上の遅延素子が必
要とされる。したがって、位相同期させるべき周波数が
低い場合、位相同期させるには、１１０×２クロック＝
２２０クロックかかることになる。したがって、従来の
構成では、ＤＤＲ−ＳＤＲＡＭに適用することができな
い。
合、２００クロック以内に位相同期が確立されているこ
とが要請される。従来では１１０個以上の遅延素子が必
要とされる。したがって、位相同期させるべき周波数が
低い場合、位相同期させるには、１１０×２クロック＝
２２０クロックかかることになる。したがって、従来の
構成では、ＤＤＲ−ＳＤＲＡＭに適用することができな
い。
【０１６３】しかしながら、上述したように、本発明の
実施の形態３における内部クロック信号発生回路を用い
た場合には、初期のクロック期間において遅延量を付加
することができるため、早期に位相同期を図ることが可
能となる。したがって、実施の形態３の構成は、ＤＤＲ
−ＳＤＲＡＭに適用可能となる。
実施の形態３における内部クロック信号発生回路を用い
た場合には、初期のクロック期間において遅延量を付加
することができるため、早期に位相同期を図ることが可
能となる。したがって、実施の形態３の構成は、ＤＤＲ
−ＳＤＲＡＭに適用可能となる。
【０１６４】［実施の形態４］本発明の実施の形態４に
おける内部クロック信号発生回路について、図２５およ
び図２６を用いて説明する。図２５および図２６は、本
発明の実施の形態４における内部クロック信号発生回路
を含む半導体記憶装置の主要部の構成を示すブロック図
である。
おける内部クロック信号発生回路について、図２５およ
び図２６を用いて説明する。図２５および図２６は、本
発明の実施の形態４における内部クロック信号発生回路
を含む半導体記憶装置の主要部の構成を示すブロック図
である。
【０１６５】図２５に示す半導体記憶装置は、遅延段と
して微小遅延段１０を備える。図２５に示す半導体記憶
装置が、従来の半導体記憶装置と異なるのは、比較制御
回路７０を含む点にある。
して微小遅延段１０を備える。図２５に示す半導体記憶
装置が、従来の半導体記憶装置と異なるのは、比較制御
回路７０を含む点にある。
【０１６６】図２６に示す半導体記憶装置は、遅延段と
して微小遅延段１０および遅延段２２０を備える。図２
６に示す半導体記憶装置が、図１６に示す半導体記憶装
置と異なるのは、比較制御回路７０を含む点にある。比
較制御回路７０は、位相同期させるサイクル長に応じ
て、位相比較器３０に伝送するフィードバック信号ＦＢ
ＣＬＫをシフト（選択）する。
して微小遅延段１０および遅延段２２０を備える。図２
６に示す半導体記憶装置が、図１６に示す半導体記憶装
置と異なるのは、比較制御回路７０を含む点にある。比
較制御回路７０は、位相同期させるサイクル長に応じ
て、位相比較器３０に伝送するフィードバック信号ＦＢ
ＣＬＫをシフト（選択）する。
【０１６７】図２５および図２６に示す比較制御回路７
０について、図２７を用いて説明する。図２７は、図２
５および図２６に示す比較制御回路７０の構成を示す回
路図であり、参考のため位相比較器３０との関係を示し
ている。
０について、図２７を用いて説明する。図２７は、図２
５および図２６に示す比較制御回路７０の構成を示す回
路図であり、参考のため位相比較器３０との関係を示し
ている。
【０１６８】図２７を参照して、比較制御回路７０は、
インバータＩ２４、ＮＡＮＤ回路ＮＡ２１、および分周
回路Ｄ１♯１を含む。
インバータＩ２４、ＮＡＮＤ回路ＮＡ２１、および分周
回路Ｄ１♯１を含む。
【０１６９】ＮＡＮＤ回路ＮＡ２１は、クロック信号Ｏ
ＲＧＣＬＫと電源電位Ｖｄｄとを受ける。インバータＩ
２４は、ＮＡＮＤ回路ＮＡ２１の出力を反転する。分周
回路Ｄ１♯１は、上述した分周回路Ｄ１と同じ構成であ
る。分周回路Ｄ１♯１のＣＰ端子は、インバータ２４の
出力と接続される。分周回路Ｄ１♯１は、Ｑ端子から信
号ＥＣ２を出力する。
ＲＧＣＬＫと電源電位Ｖｄｄとを受ける。インバータＩ
２４は、ＮＡＮＤ回路ＮＡ２１の出力を反転する。分周
回路Ｄ１♯１は、上述した分周回路Ｄ１と同じ構成であ
る。分周回路Ｄ１♯１のＣＰ端子は、インバータ２４の
出力と接続される。分周回路Ｄ１♯１は、Ｑ端子から信
号ＥＣ２を出力する。
【０１７０】比較制御回路７０はさらに、インバータＩ
２５、ＮＡＮＤ回路ＮＡ２２、分周回路Ｄ１♯２および
Ｄ２、ならびにフリップフロップＦ７を含む。分周回路
Ｄ２のＣＰ端子は、フィードバック信号ＦＢＣＬＫを受
け、ＺＱ端子から信号ＳＮ１を出力する。分周回路Ｄ２
のＲ端子は、リセット信号ＺＤＬＬＲを受ける。
２５、ＮＡＮＤ回路ＮＡ２２、分周回路Ｄ１♯２および
Ｄ２、ならびにフリップフロップＦ７を含む。分周回路
Ｄ２のＣＰ端子は、フィードバック信号ＦＢＣＬＫを受
け、ＺＱ端子から信号ＳＮ１を出力する。分周回路Ｄ２
のＲ端子は、リセット信号ＺＤＬＬＲを受ける。
【０１７１】ここで、図２７に示す分周回路Ｄ２の具体
的構成を図２８を用いて説明する。図２８は、図２７に
示す分周回路Ｄ２の具体的構成の一例を示す図である。
的構成を図２８を用いて説明する。図２８は、図２７に
示す分周回路Ｄ２の具体的構成の一例を示す図である。
【０１７２】図２８を参照して、分周回路Ｄ２は、イン
バータＩ２６、ならびにフリップフロップＦ８およびＦ
９を含む。インバータＩ２６は、ＣＰ端子で受ける信号
を反転する。
バータＩ２６、ならびにフリップフロップＦ８およびＦ
９を含む。インバータＩ２６は、ＣＰ端子で受ける信号
を反転する。
【０１７３】フリップフロップＦ８は、ＮＡＮＤ回路Ｎ
２６♯１、Ｎ２６♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ２６♯３およびＮ２６♯４を含む。ＮＡＮＤ回
路Ｎ２６♯１は、ＺＱ端子の信号とＣＰ端子の信号とを
受ける。ＮＡＮＤ回路Ｎ２６♯２は、Ｑ端子の信号とＣ
Ｐ端子の信号とを受ける。
２６♯１、Ｎ２６♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ２６♯３およびＮ２６♯４を含む。ＮＡＮＤ回
路Ｎ２６♯１は、ＺＱ端子の信号とＣＰ端子の信号とを
受ける。ＮＡＮＤ回路Ｎ２６♯２は、Ｑ端子の信号とＣ
Ｐ端子の信号とを受ける。
【０１７４】フリップフロップＦ９は、ＮＡＮＤ回路Ｎ
２７♯１、Ｎ２７♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ２７♯３およびＮ２７♯４を含む。ＮＡＮＤ回
路Ｎ２７♯１は、ＮＡＮＤ回路Ｎ２６♯３の出力とイン
バータＩ２６の出力とを受ける。ＮＡＮＤ回路Ｎ２７♯
２は、ＮＡＮＤ回路Ｎ２６♯４の出力とインバータＩ
２６の出力とを受ける。ＮＡＮＤ回路Ｎ２７♯３の出力
ノードはＱ端子と接続され、ＮＡＮＤ回路Ｎ２７♯４の
出力ノードはＺＱ端子と接続される。ＮＡＮＤ回路Ｎ１
６♯４およびＮ２７♯４はさらに、Ｒ端子の信号を受け
る。
２７♯１、Ｎ２７♯２、ならびに交差結合されるＮＡＮ
Ｄ回路Ｎ２７♯３およびＮ２７♯４を含む。ＮＡＮＤ回
路Ｎ２７♯１は、ＮＡＮＤ回路Ｎ２６♯３の出力とイン
バータＩ２６の出力とを受ける。ＮＡＮＤ回路Ｎ２７♯
２は、ＮＡＮＤ回路Ｎ２６♯４の出力とインバータＩ
２６の出力とを受ける。ＮＡＮＤ回路Ｎ２７♯３の出力
ノードはＱ端子と接続され、ＮＡＮＤ回路Ｎ２７♯４の
出力ノードはＺＱ端子と接続される。ＮＡＮＤ回路Ｎ１
６♯４およびＮ２７♯４はさらに、Ｒ端子の信号を受け
る。
【０１７５】図２７を参照して、フリップフロップＦ７
は、交差結合されるＮＡＮＤ回路ＮＡ２３♯１およびＮ
Ａ２３♯２を含む。ＮＡＮＤ回路ＮＡ２３♯１は、信号
ＳＮ１とＮＡＮＤ回路ＮＡ２３♯２の出力信号ＳＮ２と
を受ける。ＮＡＮＤ回路ＮＡ２３♯２は、ＮＡＮＤ回路
ＮＡ２３♯１の出力信号ＦＢ２とリセット信号ＺＤＬＬ
Ｒとを受ける。
は、交差結合されるＮＡＮＤ回路ＮＡ２３♯１およびＮ
Ａ２３♯２を含む。ＮＡＮＤ回路ＮＡ２３♯１は、信号
ＳＮ１とＮＡＮＤ回路ＮＡ２３♯２の出力信号ＳＮ２と
を受ける。ＮＡＮＤ回路ＮＡ２３♯２は、ＮＡＮＤ回路
ＮＡ２３♯１の出力信号ＦＢ２とリセット信号ＺＤＬＬ
Ｒとを受ける。
【０１７６】ＮＡＮＤ回路ＮＡ２２は、フィードバック
信号ＦＢＣＬＫと信号ＦＢ２とを受ける。インバータＩ
２５は、ＮＡＮＤ回路ＮＡ２２の出力を反転する。分周
回路Ｄ１♯２は、分周回路Ｄ１と同じ構成である。分周
回路Ｄ１♯２のＣＰ端子は、インバータＩ２５の出力信
号ＳＮ３を受ける。分周回路Ｄ１♯２は、Ｑ端子から信
号ＩＣ２を出力する。
信号ＦＢＣＬＫと信号ＦＢ２とを受ける。インバータＩ
２５は、ＮＡＮＤ回路ＮＡ２２の出力を反転する。分周
回路Ｄ１♯２は、分周回路Ｄ１と同じ構成である。分周
回路Ｄ１♯２のＣＰ端子は、インバータＩ２５の出力信
号ＳＮ３を受ける。分周回路Ｄ１♯２は、Ｑ端子から信
号ＩＣ２を出力する。
【０１７７】図２７に示す比較制御回路７０の動作につ
いてタイムチャートである図２９を用いて説明する。図
２９は、図２７に示す比較制御回路７０の動作を説明す
るためのタイミングチャートである。
いてタイムチャートである図２９を用いて説明する。図
２９は、図２７に示す比較制御回路７０の動作を説明す
るためのタイミングチャートである。
【０１７８】クロック信号ＯＲＧＣＬＫがＨレベルにな
ると、信号ＥＣ２は電圧レベルを切替える。リセット信
号ＺＤＬＬＲが入力されると、信号ＳＮ２がＨレベルに
なる。第１番目のフィードバック信号ＦＢＣＬＫがＬレ
ベルになると、信号ＳＮ１はＨレベルからＬレベルに切
替わる（以降、信号ＳＮ１は、フィードバック信号ＦＢ
ＣＬＫの立下がりに応じて、電圧レベルを切替える）。
ると、信号ＥＣ２は電圧レベルを切替える。リセット信
号ＺＤＬＬＲが入力されると、信号ＳＮ２がＨレベルに
なる。第１番目のフィードバック信号ＦＢＣＬＫがＬレ
ベルになると、信号ＳＮ１はＨレベルからＬレベルに切
替わる（以降、信号ＳＮ１は、フィードバック信号ＦＢ
ＣＬＫの立下がりに応じて、電圧レベルを切替える）。
【０１７９】信号ＳＮ１の最初の立下がりに応答して、
信号ＦＢ２がＨレベルに、信号ＳＮ２がＬレベルにな
る。この間、信号ＳＮ３はＬレベルの状態にある。
信号ＦＢ２がＨレベルに、信号ＳＮ２がＬレベルにな
る。この間、信号ＳＮ３はＬレベルの状態にある。
【０１８０】信号ＦＢ２がＨレベルになると、フィード
バック信号ＦＢＣＬＫに応じて、信号ＳＮ３の電圧レベ
ルが切替わる。信号ＩＣ２は、信号ＳＮ３がＨレベルに
なると、電圧レベルを切替える。
バック信号ＦＢＣＬＫに応じて、信号ＳＮ３の電圧レベ
ルが切替わる。信号ＩＣ２は、信号ＳＮ３がＨレベルに
なると、電圧レベルを切替える。
【０１８１】後段に位置する位相比較器３０は、信号Ｅ
Ｃ２とＩＣ２との位相差を検出することになる。この場
合、２サイクル毎に位相差を検出する。このように、比
較制御回路７０は、第１番目に到達したフィードバック
信号ＦＢＣＬＫをマスクする。したがって、後段に位置
する位相比較器３０は、クロック信号ＯＲＧＣＬＫを分
周した信号と、１クロックずれたフィードバック信号Ｆ
ＢＣＬＫを分周した信号との位相差を検出することにな
る。
Ｃ２とＩＣ２との位相差を検出することになる。この場
合、２サイクル毎に位相差を検出する。このように、比
較制御回路７０は、第１番目に到達したフィードバック
信号ＦＢＣＬＫをマスクする。したがって、後段に位置
する位相比較器３０は、クロック信号ＯＲＧＣＬＫを分
周した信号と、１クロックずれたフィードバック信号Ｆ
ＢＣＬＫを分周した信号との位相差を検出することにな
る。
【０１８２】本発明の実施の形態４における位相比較の
効果について、図３０および図３１を用いて説明する。
図３０は、本発明の実施の形態４における位相比較の効
果について説明するためのタイミングチャートである。
図３１は、比較制御回路７０を設けない場合の位相比較
の状態を説明するためのタイミングチャートである。
効果について、図３０および図３１を用いて説明する。
図３０は、本発明の実施の形態４における位相比較の効
果について説明するためのタイミングチャートである。
図３１は、比較制御回路７０を設けない場合の位相比較
の状態を説明するためのタイミングチャートである。
【０１８３】たとえば、２サイクル毎に位相差を検出す
る場合を想定する。図３０および図３１に示すように、
時刻ｔ０、ｔ２、ｔ４、…におけるクロック信号ＯＲＧ
ＣＬＫに対して、時刻ｔ１、ｔ３、ｔ５でフィードバッ
ク信号ＦＢＣＬＫが得られるものとする。
る場合を想定する。図３０および図３１に示すように、
時刻ｔ０、ｔ２、ｔ４、…におけるクロック信号ＯＲＧ
ＣＬＫに対して、時刻ｔ１、ｔ３、ｔ５でフィードバッ
ク信号ＦＢＣＬＫが得られるものとする。
【０１８４】図３１を参照して、比較制御回路７０を設
けない場合、時刻ｔ１におけるフィードバック信号ＦＢ
ＣＬＫのエッジ（エッジ１）と、時刻ｔ４におけるクロ
ック信号ＯＲＧＣＬＫにエッジ（エッジ２）との差を埋
めるように遅延量を増やしていく必要がある。
けない場合、時刻ｔ１におけるフィードバック信号ＦＢ
ＣＬＫのエッジ（エッジ１）と、時刻ｔ４におけるクロ
ック信号ＯＲＧＣＬＫにエッジ（エッジ２）との差を埋
めるように遅延量を増やしていく必要がある。
【０１８５】これに対して、図３０を参照して、本発明
の実施の形態４の構成では、時刻ｔ１におけるフィード
バック信号ＦＢＣＬＫがマスクするため、時刻ｔ３にお
けるフィードバック信号ＦＢＣＬＫのエッジ（エッジ
３）と、時刻ｔ４におけるクロック信号ＯＲＧＣＬＫの
エッジ（エッジ４）との差を埋めるだけでよい。すなわ
ち、初期ロックイン時間が短縮されることになる。
の実施の形態４の構成では、時刻ｔ１におけるフィード
バック信号ＦＢＣＬＫがマスクするため、時刻ｔ３にお
けるフィードバック信号ＦＢＣＬＫのエッジ（エッジ
３）と、時刻ｔ４におけるクロック信号ＯＲＧＣＬＫの
エッジ（エッジ４）との差を埋めるだけでよい。すなわ
ち、初期ロックイン時間が短縮されることになる。
【０１８６】［実施の形態５］本発明の実施の形態５に
おける位相比較器について図３２を用いて説明する。本
発明の実施の形態５における位相比較器は、入力した信
号間の微小なタイミング差を検出し、かつ検出した状態
を保持することを可能とするものである。
おける位相比較器について図３２を用いて説明する。本
発明の実施の形態５における位相比較器は、入力した信
号間の微小なタイミング差を検出し、かつ検出した状態
を保持することを可能とするものである。
【０１８７】ここで、対比のため位相比較器の一例につ
いて簡単に説明する。図３２は、位相比較器９０の構成
を示す回路図である。図３２を参照して、位相比較器９
０は、インバータＩ９１およびＩ９２、フリップフロッ
プＦ９１およびＦ９２、ならびにＮＡＮＤ回路ＮＡ９
３、ＮＡ９４、ＮＡ９５、ＮＡ９６およびＮＡ９７を含
む。
いて簡単に説明する。図３２は、位相比較器９０の構成
を示す回路図である。図３２を参照して、位相比較器９
０は、インバータＩ９１およびＩ９２、フリップフロッ
プＦ９１およびＦ９２、ならびにＮＡＮＤ回路ＮＡ９
３、ＮＡ９４、ＮＡ９５、ＮＡ９６およびＮＡ９７を含
む。
【０１８８】インバータＩ９１は、入力した参照信号Ｒ
ＥＦを反転する。インバータＩ９２は、入力したクロッ
ク信号ＣＬＫを反転する。ＮＡＮＤ回路ＮＡ９３は、イ
ンバータＩ９１の出力およびＮＡＮＤ回路ＮＡ９６の出
力するアップ信号ＮＵＰを受ける。ＮＡＮＤ回路ＮＡ９
４は、インバータＩ９２の出力およびＮＡＮＤ回路ＮＡ
９７の出力するダウン信号ＮＤＯＷＮを受ける。
ＥＦを反転する。インバータＩ９２は、入力したクロッ
ク信号ＣＬＫを反転する。ＮＡＮＤ回路ＮＡ９３は、イ
ンバータＩ９１の出力およびＮＡＮＤ回路ＮＡ９６の出
力するアップ信号ＮＵＰを受ける。ＮＡＮＤ回路ＮＡ９
４は、インバータＩ９２の出力およびＮＡＮＤ回路ＮＡ
９７の出力するダウン信号ＮＤＯＷＮを受ける。
【０１８９】フリップフロップＦ９１は、交差結合され
るＮＡＮＤ回路ＮＡ９１♯１およびＮＡ９１♯２を含
む。ＮＡＮＤ回路ＮＡ９１♯１は、ＮＡＮＤ回路ＮＡ９
３およびＮＡ９１♯２の出力を受ける。ＮＡＮＤ回路Ｎ
Ａ９１♯２は、ＮＡＮＤ回路ＮＡ９５およびＮＡ９１♯
１の出力を受ける。
るＮＡＮＤ回路ＮＡ９１♯１およびＮＡ９１♯２を含
む。ＮＡＮＤ回路ＮＡ９１♯１は、ＮＡＮＤ回路ＮＡ９
３およびＮＡ９１♯２の出力を受ける。ＮＡＮＤ回路Ｎ
Ａ９１♯２は、ＮＡＮＤ回路ＮＡ９５およびＮＡ９１♯
１の出力を受ける。
【０１９０】フリップフロップＦ９２は、交差結合され
るＮＡＮＤ回路ＮＡ９２♯１およびＮＡ９２♯２を含
む。ＮＡＮＤ回路ＮＡ９２♯１は、ＮＡＮＤ回路ＮＡ９
４およびＮＡ９２♯２の出力を受ける。ＮＡＮＤ回路Ｎ
Ａ９２♯２は、ＮＡＮＤ回路ＮＡ９５およびＮＡ９２♯
１の出力を受ける。
るＮＡＮＤ回路ＮＡ９２♯１およびＮＡ９２♯２を含
む。ＮＡＮＤ回路ＮＡ９２♯１は、ＮＡＮＤ回路ＮＡ９
４およびＮＡ９２♯２の出力を受ける。ＮＡＮＤ回路Ｎ
Ａ９２♯２は、ＮＡＮＤ回路ＮＡ９５およびＮＡ９２♯
１の出力を受ける。
【０１９１】ＮＡＮＤ回路ＮＡ９５は、ＮＡＮＤ回路Ｎ
Ａ９３、ＮＡ９４、ＮＡ９１♯１、およびＮＡ９２♯１
の出力を受ける。ＮＡＮＤ回路ＮＡ９６は、ＮＡＮＤ回
路ＮＡ９３、ＮＡ９５、およびＮＡ９１♯１の出力を受
ける。ＮＡＮＤ回路ＮＡ９７は、ＮＡＮＤ回路ＮＡ９
４、ＮＡ９５、およびＮＡ９２♯１の出力を受ける。Ｎ
ＡＮＤ回路ＮＡ９６から、アップ信号ＮＵＰが出力され
る。ＮＡＮＤ回路ＮＡ９７から、ダウン信号ＮＤＯＷＮ
が出力される。
Ａ９３、ＮＡ９４、ＮＡ９１♯１、およびＮＡ９２♯１
の出力を受ける。ＮＡＮＤ回路ＮＡ９６は、ＮＡＮＤ回
路ＮＡ９３、ＮＡ９５、およびＮＡ９１♯１の出力を受
ける。ＮＡＮＤ回路ＮＡ９７は、ＮＡＮＤ回路ＮＡ９
４、ＮＡ９５、およびＮＡ９２♯１の出力を受ける。Ｎ
ＡＮＤ回路ＮＡ９６から、アップ信号ＮＵＰが出力され
る。ＮＡＮＤ回路ＮＡ９７から、ダウン信号ＮＤＯＷＮ
が出力される。
【０１９２】なお、記号Ｑｄは、ＮＡＮＤ回路ＮＡ９３
の出力を、記号Ｑｂは、ＮＡＮＤ回路ＮＡ９１♯１の出
力を、記号Ｑｃは、ＮＡＮＤ回路ＮＡ９５の出力を、記
号Ｑｅは、ＮＡＮＤ回路ＮＡ９４の出力を、記号Ｑｆ
は、ＮＡＮＤ回路ＮＡ９２♯１の出力をそれぞれ示す。
位相比較器９０は、信号Ｑｃによりリセットされる。
の出力を、記号Ｑｂは、ＮＡＮＤ回路ＮＡ９１♯１の出
力を、記号Ｑｃは、ＮＡＮＤ回路ＮＡ９５の出力を、記
号Ｑｅは、ＮＡＮＤ回路ＮＡ９４の出力を、記号Ｑｆ
は、ＮＡＮＤ回路ＮＡ９２♯１の出力をそれぞれ示す。
位相比較器９０は、信号Ｑｃによりリセットされる。
【０１９３】ここで、図３２に示す位相比較器９０の動
作について、タイミングチャートである図３３を用いて
説明する。図３３は、図３２に示す位相比較器９０の動
作を説明するためのタイミングチャートである。
作について、タイミングチャートである図３３を用いて
説明する。図３３は、図３２に示す位相比較器９０の動
作を説明するためのタイミングチャートである。
【０１９４】図３３を参照して、参照信号ＲＥＦは、時
刻ｔ０でＬレベル、時刻ｔ２でＨレベルになり、クロッ
ク信号ＣＬＫは、時刻ｔ１でＬレベル、時刻ｔ３でＨレ
ベルになるものとする。
刻ｔ０でＬレベル、時刻ｔ２でＨレベルになり、クロッ
ク信号ＣＬＫは、時刻ｔ１でＬレベル、時刻ｔ３でＨレ
ベルになるものとする。
【０１９５】時刻ｔ０で、参照信号ＲＥＦがＬレベルに
なると、信号Ｑｄは、Ｌレベルになる。これを受けて、
信号Ｑｂが、Ｈレベルになる（セット状態）。時刻ｔ１
で、クロック信号ＣＬＫがＬレベルになると、信号Ｑｅ
は、Ｌレベルになる。これを受けて、信号Ｑｆが、Ｈレ
ベルになる（セット状態）。
なると、信号Ｑｄは、Ｌレベルになる。これを受けて、
信号Ｑｂが、Ｈレベルになる（セット状態）。時刻ｔ１
で、クロック信号ＣＬＫがＬレベルになると、信号Ｑｅ
は、Ｌレベルになる。これを受けて、信号Ｑｆが、Ｈレ
ベルになる（セット状態）。
【０１９６】時刻ｔ２で、参照信号ＲＥＦがＨレベルに
なると、信号Ｑｄは、Ｈレベルになる。アップ信号ＮＵ
Ｐは、信号Ｑｄ、ＱｂおよびＱｃにより、Ｌレベルにな
る。時刻ｔ３で、クロック信号ＣＬＫがＨレベルになる
と、信号Ｑｅは、Ｈレベルになる。信号Ｑｄ、Ｑｅおよ
びＱｂにより、信号Ｑｃは、Ｌレベルになる。これを受
けて、アップ信号ＮＵＰは、Ｈレベルになる。さらに、
信号Ｑｃは、Ｈレベルになる。これを受けて、信号Ｑｂ
およびＱｆは、Ｌレベルになる（リセット状態）。
なると、信号Ｑｄは、Ｈレベルになる。アップ信号ＮＵ
Ｐは、信号Ｑｄ、ＱｂおよびＱｃにより、Ｌレベルにな
る。時刻ｔ３で、クロック信号ＣＬＫがＨレベルになる
と、信号Ｑｅは、Ｈレベルになる。信号Ｑｄ、Ｑｅおよ
びＱｂにより、信号Ｑｃは、Ｌレベルになる。これを受
けて、アップ信号ＮＵＰは、Ｈレベルになる。さらに、
信号Ｑｃは、Ｈレベルになる。これを受けて、信号Ｑｂ
およびＱｆは、Ｌレベルになる（リセット状態）。
【０１９７】すなわち、位相比較器９０は、時刻ｔ２に
おける参照信号ＲＥＦの立上がりエッジと、時刻ｔ３に
おけるクロック信号ＣＬＫの立上がりエッジとの差を比
較して、Ｌレベルのアップ信号ＮＵＰを出力する。
おける参照信号ＲＥＦの立上がりエッジと、時刻ｔ３に
おけるクロック信号ＣＬＫの立上がりエッジとの差を比
較して、Ｌレベルのアップ信号ＮＵＰを出力する。
【０１９８】しかしながら、位相比較器９０は、信号Ｑ
ｃの幅（Ｌ期間）より小さい遅延差は検出できない。こ
の回路の場合、ゲート３段分で構成されるとして、ゲー
ト１段あたり０. ３ｎｓかかるとすると、３×０. ５ｎ
ｓが限度となる。
ｃの幅（Ｌ期間）より小さい遅延差は検出できない。こ
の回路の場合、ゲート３段分で構成されるとして、ゲー
ト１段あたり０. ３ｎｓかかるとすると、３×０. ５ｎ
ｓが限度となる。
【０１９９】これに対して、入力した信号間の微小なタ
イミング差を検出し、かつ検出した状態を保持すること
を可能とする本発明の実施の形態５における位相比較器
１３０について、図３４を用いて説明する。
イミング差を検出し、かつ検出した状態を保持すること
を可能とする本発明の実施の形態５における位相比較器
１３０について、図３４を用いて説明する。
【０２００】図３４は、本発明の実施の形態５における
位相比較器１３０の構成を示す図である。
位相比較器１３０の構成を示す図である。
【０２０１】図３４を参照して、位相比較器１３０は、
デコーダ１４０、バッファ３ａ、３ｂ、３ｃおよび３
ｄ、クロスカップル回路ＣＲ♯０およびＣＲ♯１、ＮＭ
ＯＳトランジスタＮ３、ならびに容量素子Ｃ３を含む。
デコーダ１４０、バッファ３ａ、３ｂ、３ｃおよび３
ｄ、クロスカップル回路ＣＲ♯０およびＣＲ♯１、ＮＭ
ＯＳトランジスタＮ３、ならびに容量素子Ｃ３を含む。
【０２０２】バッファ３ａは、クロック信号ＯＲＧＣＬ
Ｋを取込み、信号Ａをクロスカップル回路ＣＲ♯０に出
力する。バッファ３ｂは、フィードバック信号ＦＢＣＬ
Ｋを取込み、信号Ｂをクロスカップル回路ＣＲ♯０に出
力する。
Ｋを取込み、信号Ａをクロスカップル回路ＣＲ♯０に出
力する。バッファ３ｂは、フィードバック信号ＦＢＣＬ
Ｋを取込み、信号Ｂをクロスカップル回路ＣＲ♯０に出
力する。
【０２０３】バッファ３ｃは、クロック信号ＯＲＧＣＬ
Ｋを取込み、信号Ａをクロスカップル回路ＣＲ♯1 に出
力する。バッファ３ｄは、フィードバック信号ＦＢＣＬ
Ｋを取込む。バッファ３ｄの出力ノードと、接地電位と
の間に、ＮＭＯＳトランジスタＮ３と容量素子Ｃ３とを
接続する。ＮＭＯＳトランジスタＮ３のゲート電極は、
電源電位を受ける。
Ｋを取込み、信号Ａをクロスカップル回路ＣＲ♯1 に出
力する。バッファ３ｄは、フィードバック信号ＦＢＣＬ
Ｋを取込む。バッファ３ｄの出力ノードと、接地電位と
の間に、ＮＭＯＳトランジスタＮ３と容量素子Ｃ３とを
接続する。ＮＭＯＳトランジスタＮ３のゲート電極は、
電源電位を受ける。
【０２０４】バッファ３ｄの出力信号の電位は、容量素
子Ｃ３により緩やかに遷移する（信号Ｃと記す）。信号
Ｃは、信号Ｂに対して微小に遅延している。クロスカッ
プル回路ＣＲ♯１は、信号Ｃを受ける。なお、クロスカ
ップル回路ＣＲ♯０およびＣＲ♯１は、セット信号ＳＥ
Ｔに基づき、初期設定される。
子Ｃ３により緩やかに遷移する（信号Ｃと記す）。信号
Ｃは、信号Ｂに対して微小に遅延している。クロスカッ
プル回路ＣＲ♯１は、信号Ｃを受ける。なお、クロスカ
ップル回路ＣＲ♯０およびＣＲ♯１は、セット信号ＳＥ
Ｔに基づき、初期設定される。
【０２０５】ここで、クロスカップル回路ＣＲ♯０およ
びＣＲ♯１の構成について、図３５を用いて説明する。
図３５は、図３４におけるクロスカップル回路の具体的
構成の一例を示す回路図である。
びＣＲ♯１の構成について、図３５を用いて説明する。
図３５は、図３４におけるクロスカップル回路の具体的
構成の一例を示す回路図である。
【０２０６】図３５を参照して、クロスカップル回路
（クロスカップル回路ＣＲと記す）は、ＰＭＯＳトラン
ジスタＰ４〜Ｐ９、およびＮＭＯＳトランジスタＮ４〜
Ｎ１１を含む。
（クロスカップル回路ＣＲと記す）は、ＰＭＯＳトラン
ジスタＰ４〜Ｐ９、およびＮＭＯＳトランジスタＮ４〜
Ｎ１１を含む。
【０２０７】ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６、
およびＰ９、ならびにＮＭＯＳトランジスタＮ８〜Ｎ１
１のそれぞれのゲート電極は、ＰＡＥ端子と接続され
る。ＮＭＯＳトランジスタＮ７のゲート電極は、ＧＩＯ
端子と接続される。ＮＭＯＳトランジスタＮ６のゲート
電極は、ＺＧＩＯ端子と接続される。
およびＰ９、ならびにＮＭＯＳトランジスタＮ８〜Ｎ１
１のそれぞれのゲート電極は、ＰＡＥ端子と接続され
る。ＮＭＯＳトランジスタＮ７のゲート電極は、ＧＩＯ
端子と接続される。ＮＭＯＳトランジスタＮ６のゲート
電極は、ＺＧＩＯ端子と接続される。
【０２０８】ＰＭＯＳトランジスタＰ７、およびＮＭＯ
ＳトランジスタＮ４のそれぞれのゲート電極は、ＬＤＢ
端子と接続される。ＰＭＯＳトランジスタＰ８、および
ＮＭＯＳトランジスタＮ５のそれぞれのゲート電極は、
ＺＬＤＢ端子と接続される。
ＳトランジスタＮ４のそれぞれのゲート電極は、ＬＤＢ
端子と接続される。ＰＭＯＳトランジスタＰ８、および
ＮＭＯＳトランジスタＮ５のそれぞれのゲート電極は、
ＺＬＤＢ端子と接続される。
【０２０９】ＰＭＯＳトランジスタＰ６およびＰ７のそ
れぞれの一方の導通端子は、電源電位Ｖｄｄと接続さ
れ、それぞれの他方の導通端子は、ＺＬＤＢ端子と接続
される。ＰＭＯＳトランジスタＰ８およびＰ９のそれぞ
れの一方の導通端子は、電源電位Ｖｄｄと接続され、そ
れぞれの他方の導通端子は、ＬＤＢ端子と接続される。
れぞれの一方の導通端子は、電源電位Ｖｄｄと接続さ
れ、それぞれの他方の導通端子は、ＺＬＤＢ端子と接続
される。ＰＭＯＳトランジスタＰ８およびＰ９のそれぞ
れの一方の導通端子は、電源電位Ｖｄｄと接続され、そ
れぞれの他方の導通端子は、ＬＤＢ端子と接続される。
【０２１０】ＰＭＯＳトランジスタＰ４およびＮＭＯＳ
トランジスタＮ４のそれぞれの一方の導通端子は、ＺＬ
ＤＢ端子と接続され、それぞれの他方の導通端子は、Ｎ
ＭＯＳトランジスタＮ６の一方の導通端子と接続され
る。ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジ
スタＮ５のそれぞれの一方の導通端子は、ＬＤＢ端子と
接続され、それぞれの他方の導通端子は、ＮＭＯＳトラ
ンジスタＮ７の一方の導通端子と接続される。
トランジスタＮ４のそれぞれの一方の導通端子は、ＺＬ
ＤＢ端子と接続され、それぞれの他方の導通端子は、Ｎ
ＭＯＳトランジスタＮ６の一方の導通端子と接続され
る。ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジ
スタＮ５のそれぞれの一方の導通端子は、ＬＤＢ端子と
接続され、それぞれの他方の導通端子は、ＮＭＯＳトラ
ンジスタＮ７の一方の導通端子と接続される。
【０２１１】ＮＭＯＳトランジスタＮ６の他方の導通端
子とＮＭＯＳトランジスタＮ７の他方の導通端子とは接
続され、この接続ノードと、接地電位との間に、ＮＭＯ
ＳトランジスタＮ９、Ｎ１０、およびＮ１１が並列に接
続される。ＮＭＯＳトランジスタＮ８の２つの導通端子
は、接地電位と接続される。
子とＮＭＯＳトランジスタＮ７の他方の導通端子とは接
続され、この接続ノードと、接地電位との間に、ＮＭＯ
ＳトランジスタＮ９、Ｎ１０、およびＮ１１が並列に接
続される。ＮＭＯＳトランジスタＮ８の２つの導通端子
は、接地電位と接続される。
【０２１２】ＰＡＥ端子にＬレベルの信号（信号ＳＥ
Ｔ）が印加されると、ＬＤＢ端子およびＺＬＤＢ端子は
ともにＨレベルになる。この状態で、ＧＩＯ端子に、Ｚ
ＧＩＯ端子よりはやく、Ｈレベルの信号が印加される
と、ＬＤＢ端子の電位がＬレベルになる。逆に、ＺＧＩ
Ｏ端子に、ＧＩＯ端子よりはやく、Ｈレベルの信号が印
加されると、ＺＬＤＢ端子の電位がＬレベルになる。す
なわち、クロスカップル回路ＣＲを用いることで、微小
な信号差（０. １ｎｓ）を検出することができる。
Ｔ）が印加されると、ＬＤＢ端子およびＺＬＤＢ端子は
ともにＨレベルになる。この状態で、ＧＩＯ端子に、Ｚ
ＧＩＯ端子よりはやく、Ｈレベルの信号が印加される
と、ＬＤＢ端子の電位がＬレベルになる。逆に、ＺＧＩ
Ｏ端子に、ＧＩＯ端子よりはやく、Ｈレベルの信号が印
加されると、ＺＬＤＢ端子の電位がＬレベルになる。す
なわち、クロスカップル回路ＣＲを用いることで、微小
な信号差（０. １ｎｓ）を検出することができる。
【０２１３】図３４および図３５を参照して、クロスカ
ップル回路ＣＲ♯０は、ＧＩＯ端子で信号Ａを受け、Ｚ
ＧＩＯ端子で信号Ｂを受ける。クロスカップル回路ＣＲ
♯１は、ＧＩＯ端子で信号Ａを受け、ＺＧＩＯ端子で信
号Ｃを受ける。デコーダ１４０は、クロスカップル回路
ＣＲ♯０のＬＤＢ端子の信号と、クロスカップル回路Ｃ
Ｒ♯１のＬＤＢ端子の信号とに基づき、アップ信号ＺＵ
Ｐ、ダウン信号ＺＤＯＷＮ、またはロック信号ＺＬＯＣ
Ｋを出力する。
ップル回路ＣＲ♯０は、ＧＩＯ端子で信号Ａを受け、Ｚ
ＧＩＯ端子で信号Ｂを受ける。クロスカップル回路ＣＲ
♯１は、ＧＩＯ端子で信号Ａを受け、ＺＧＩＯ端子で信
号Ｃを受ける。デコーダ１４０は、クロスカップル回路
ＣＲ♯０のＬＤＢ端子の信号と、クロスカップル回路Ｃ
Ｒ♯１のＬＤＢ端子の信号とに基づき、アップ信号ＺＵ
Ｐ、ダウン信号ＺＤＯＷＮ、またはロック信号ＺＬＯＣ
Ｋを出力する。
【０２１４】図３４に示す位相比較器１３０の動作を、
図３６〜図３８に示すタイミングチャートを用いて説明
する。図３６、図３７および図３８は、図３４に示す位
相比較器１３０の動作を説明するためタイミングチャー
トである。
図３６〜図３８に示すタイミングチャートを用いて説明
する。図３６、図３７および図３８は、図３４に示す位
相比較器１３０の動作を説明するためタイミングチャー
トである。
【０２１５】図３６を参照して、信号Ａに対して、信号
Ｂおよび信号Ｃの到達タイミングが遅い場合は、デコー
ダ１４０は、Ｌレベルのアップ信号ＺＵＰを出力する。
Ｂおよび信号Ｃの到達タイミングが遅い場合は、デコー
ダ１４０は、Ｌレベルのアップ信号ＺＵＰを出力する。
【０２１６】図３７を参照して、信号Ａに対して、信号
Ｂおよび信号Ｃの到達タイミングが早い場合は、デコー
ダ１４０は、Ｌレベルのダウン信号ＺＤＯＷＮを出力す
る。
Ｂおよび信号Ｃの到達タイミングが早い場合は、デコー
ダ１４０は、Ｌレベルのダウン信号ＺＤＯＷＮを出力す
る。
【０２１７】図３８を参照して、信号Ａが、信号Ｂより
早く、かつ信号Ｃより遅く到達した場合には、デコーダ
１４０は、Ｌレベルのロック信号ＺＬＯＣＫを出力す
る。
早く、かつ信号Ｃより遅く到達した場合には、デコーダ
１４０は、Ｌレベルのロック信号ＺＬＯＣＫを出力す
る。
【０２１８】すなわち、当該位相比較器１３０を用いた
場合、信号Ｂと、信号Ｂに対して微小に遅延した信号Ｃ
と間に信号Ａが到達した場合に、位相同期が確立したと
判定される。
場合、信号Ｂと、信号Ｂに対して微小に遅延した信号Ｃ
と間に信号Ａが到達した場合に、位相同期が確立したと
判定される。
【０２１９】このように構成することにより、位相比較
器９０に比べて、より小さい分解能を達成することがで
きる。また、クロスカップル回路ＣＲは、セット信号Ｓ
ＥＴを受けてから次のセット信号ＳＥＴが入力されるま
で、内部状態を保持する。したがって、安定した動作が
保証され、メタステーブルを避けることができる。
器９０に比べて、より小さい分解能を達成することがで
きる。また、クロスカップル回路ＣＲは、セット信号Ｓ
ＥＴを受けてから次のセット信号ＳＥＴが入力されるま
で、内部状態を保持する。したがって、安定した動作が
保証され、メタステーブルを避けることができる。
【０２２０】［実施の形態６］本発明の実施の形態６に
おける内部クロック信号発生回路の試験方法について説
明する。本発明の実施の形態６における内部クロック信
号発生回路の試験方法では、レーザトリミング時におい
て、ボルテージダウンコンバータを用いてテストを行な
う。
おける内部クロック信号発生回路の試験方法について説
明する。本発明の実施の形態６における内部クロック信
号発生回路の試験方法では、レーザトリミング時におい
て、ボルテージダウンコンバータを用いてテストを行な
う。
【０２２１】内部クロック信号発生回路専用のボルテー
ジダウンコンバータについて、図３９を用いて簡単に説
明する。図３９は、本発明の実施の形態６における内部
クロック信号発生回路の試験に使用するボルテージダウ
ンコンバータ１９０の構成を示す図である。図３９を参
照して、ボルテージダウンコンバータ１９０は、ＮＭＯ
ＳトランジスタＮ１２およびＮ１３、ならびにＰＭＯＳ
トランジスタＰ１２およびＮ１３を含む。
ジダウンコンバータについて、図３９を用いて簡単に説
明する。図３９は、本発明の実施の形態６における内部
クロック信号発生回路の試験に使用するボルテージダウ
ンコンバータ１９０の構成を示す図である。図３９を参
照して、ボルテージダウンコンバータ１９０は、ＮＭＯ
ＳトランジスタＮ１２およびＮ１３、ならびにＰＭＯＳ
トランジスタＰ１２およびＮ１３を含む。
【０２２２】ＮＭＯＳトランジスタＮ１２およびＰＭＯ
ＳトランジスタＰ１２は、電源電位と接地電位との間に
直列に接続される。ＮＭＯＳトランジスタＮ１３および
ＰＭＯＳトランジスタＰ１３は、電源電位と接地電位と
の間に直列に接続される。
ＳトランジスタＰ１２は、電源電位と接地電位との間に
直列に接続される。ＮＭＯＳトランジスタＮ１３および
ＰＭＯＳトランジスタＰ１３は、電源電位と接地電位と
の間に直列に接続される。
【０２２３】ＰＭＯＳトランジスタＰ１２およびＰ１３
のゲート電極は、ＮＭＯＳトランジスタＮ１２とＰＭＯ
ＳトランジスタＰ１２との接続ノードと接続される。Ｐ
ＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１
３との接続ノードは、ＮＭＯＳトランジスタＮ１３のゲ
ート電極と接続される。
のゲート電極は、ＮＭＯＳトランジスタＮ１２とＰＭＯ
ＳトランジスタＰ１２との接続ノードと接続される。Ｐ
ＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１
３との接続ノードは、ＮＭＯＳトランジスタＮ１３のゲ
ート電極と接続される。
【０２２４】ＮＭＯＳトランジスタＮ１２のゲート電極
は、外部から基準電位ＶｒｅｆＳを受ける。ＰＭＯＳト
ランジスタＰ１３とＮＭＯＳトランジスタＮ１３との接
続ノードの電圧Ｖｄｄが、内部クロック信号発生回路の
電源電圧になる。内部クロック信号発生回路用の電源電
圧Ｖｄｄは、基準電圧に応じて変化する。
は、外部から基準電位ＶｒｅｆＳを受ける。ＰＭＯＳト
ランジスタＰ１３とＮＭＯＳトランジスタＮ１３との接
続ノードの電圧Ｖｄｄが、内部クロック信号発生回路の
電源電圧になる。内部クロック信号発生回路用の電源電
圧Ｖｄｄは、基準電圧に応じて変化する。
【０２２５】基準電圧の電圧レベルを下げることで、低
周波数領域でも内部クロック信号発生回路がロックでき
るようになる。当該試験方法では、レーザトリミングで
使用する低速なテスタの周波数範囲（たとえば、上限は
２０ＭＨｚ）内で、内部クロック信号発生回路がロック
するまで基準電位を下げる。
周波数領域でも内部クロック信号発生回路がロックでき
るようになる。当該試験方法では、レーザトリミングで
使用する低速なテスタの周波数範囲（たとえば、上限は
２０ＭＨｚ）内で、内部クロック信号発生回路がロック
するまで基準電位を下げる。
【０２２６】ロック（位相同期）の状態を記憶する図示
しない記憶回路を設ける。たとえば、記憶回路として、
ＲＳフリップフロップを用いる。なお、内部クロック信
号発生回路の構成は、従来の回路であっても上述した実
施の形態１〜５における回路であってもよい。
しない記憶回路を設ける。たとえば、記憶回路として、
ＲＳフリップフロップを用いる。なお、内部クロック信
号発生回路の構成は、従来の回路であっても上述した実
施の形態１〜５における回路であってもよい。
【０２２７】本発明の実施の形態６における内部クロッ
ク信号発生回路の試験方法を、図４０に示すフロー図を
用いて説明する。図４０は、本発明の実施の形態６にお
ける内部クロック信号発生回路の試験方法を示すフロー
図である。図中、記号ＤＬＬは、内部クロック信号発生
回路を示す。
ク信号発生回路の試験方法を、図４０に示すフロー図を
用いて説明する。図４０は、本発明の実施の形態６にお
ける内部クロック信号発生回路の試験方法を示すフロー
図である。図中、記号ＤＬＬは、内部クロック信号発生
回路を示す。
【０２２８】ステップＳ１においてレーザトリミングが
開始される。ステップＳ２において内部クロック信号発
生回路のテストモードに入る。ステップＳ３において基
準電圧ＶｒｅｆＳを下げる。
開始される。ステップＳ２において内部クロック信号発
生回路のテストモードに入る。ステップＳ３において基
準電圧ＶｒｅｆＳを下げる。
【０２２９】ステップＳ４において内部クロック信号発
生回路（ＤＬＬ）をリセットする信号を発生する。内部
クロック信号発生回路（ＤＬＬ）を動作させ、位相同期
（ロック）させる。
生回路（ＤＬＬ）をリセットする信号を発生する。内部
クロック信号発生回路（ＤＬＬ）を動作させ、位相同期
（ロック）させる。
【０２３０】内部クロック信号発生回路が壊れていたな
らば、フィードバックループの系が壊れているため、内
部クロック信号発生回路はロックしない。
らば、フィードバックループの系が壊れているため、内
部クロック信号発生回路はロックしない。
【０２３１】ステップＳ５に移り、ある所定の時間の
後、たとえば５００クロック後にテスタからストロボを
立ててロックしたかしていないかを判定する。
後、たとえば５００クロック後にテスタからストロボを
立ててロックしたかしていないかを判定する。
【０２３２】これにより、低速なテスタを用いて内部ク
ロック信号発生回路の動作テストが可能となる。従来で
は、ファイナルテストまで、内部クロック信号発生回路
が正常か否かをテストすることができなかった。しか
し、本発明の実施の形態６における試験方法によれば、
レーザトリミング時にスクリーニングが可能となる。こ
のため、ファイナルテストの時短が可能となり低コスト
化が見込まれる。
ロック信号発生回路の動作テストが可能となる。従来で
は、ファイナルテストまで、内部クロック信号発生回路
が正常か否かをテストすることができなかった。しか
し、本発明の実施の形態６における試験方法によれば、
レーザトリミング時にスクリーニングが可能となる。こ
のため、ファイナルテストの時短が可能となり低コスト
化が見込まれる。
【０２３３】［実施の形態７］本発明の実施の形態７に
おける遅延素子について説明する。本発明の実施の形態
７における遅延素子は、低電源電圧においても、所望の
遅延動作を可能とするものである。
おける遅延素子について説明する。本発明の実施の形態
７における遅延素子は、低電源電圧においても、所望の
遅延動作を可能とするものである。
【０２３４】本発明の実施の形態７における遅延素子に
ついて、図４１を用いて説明する。図４１は、本発明の
実施の形態７における遅延素子１５の構成を示す図であ
る。図４１を参照して、遅延素子１５は、インバータＩ
３０、ならびにＭＯＳ容量素子Ｃ５♯１、Ｃ５♯２、Ｃ
５♯３およびＣ５♯４を含む。
ついて、図４１を用いて説明する。図４１は、本発明の
実施の形態７における遅延素子１５の構成を示す図であ
る。図４１を参照して、遅延素子１５は、インバータＩ
３０、ならびにＭＯＳ容量素子Ｃ５♯１、Ｃ５♯２、Ｃ
５♯３およびＣ５♯４を含む。
【０２３５】インバータＩ３０は、信号線Ｌ３を介し
て、後段の遅延素子に信号を出力する。ＭＯＳ容量素子
Ｃ５♯１のゲート電極は、信号線Ｌ３とノードＯ１で接
続される。ＭＯＳ容量素子Ｃ５♯２のゲート電極は、信
号線Ｌ３とノードＯ２で接続される。ＭＯＳ容量素子Ｃ
５♯３のゲート電極は、信号線Ｌ３とノードＯ３で接続
される。さらに、ＭＯＳ容量素子Ｃ５♯４のゲート電極
は、信号線Ｌ３とノードＯ４で接続される。
て、後段の遅延素子に信号を出力する。ＭＯＳ容量素子
Ｃ５♯１のゲート電極は、信号線Ｌ３とノードＯ１で接
続される。ＭＯＳ容量素子Ｃ５♯２のゲート電極は、信
号線Ｌ３とノードＯ２で接続される。ＭＯＳ容量素子Ｃ
５♯３のゲート電極は、信号線Ｌ３とノードＯ３で接続
される。さらに、ＭＯＳ容量素子Ｃ５♯４のゲート電極
は、信号線Ｌ３とノードＯ４で接続される。
【０２３６】ＭＯＳ容量素子Ｃ５♯１、Ｃ５♯２、Ｃ５
♯３、Ｃ５♯４のそれぞれの導通端子は、図示しないシ
フトレジスタから制御信号Ｒ（０）、Ｒ（１）、Ｒ
（２）、Ｒ（３）を受ける。各ＭＯＳ容量素子の容量の
大きさは、制御信号Ｒ（０）〜Ｒ（３）に応じて変化す
る。
♯３、Ｃ５♯４のそれぞれの導通端子は、図示しないシ
フトレジスタから制御信号Ｒ（０）、Ｒ（１）、Ｒ
（２）、Ｒ（３）を受ける。各ＭＯＳ容量素子の容量の
大きさは、制御信号Ｒ（０）〜Ｒ（３）に応じて変化す
る。
【０２３７】たとえば、図３に示す遅延ユニット１２
は、トランジスタをオンすることにより、信号の伝達経
路に容量素子を付加する。図３において、トランジスタ
の抵抗をＲ、容量素子の容量をＣとすると、トランジス
タａ０をオンした場合、ある時定数ＲＣたった後にノー
ドａ０と接地電位とが電気的に接続状態になる。低電源
電圧を用いた場合、トランジスタの抵抗Ｒが大きくなる
ため、信号が時定数ＲＣより早く後段の遅延素子に到達
してしまうことも考えられる。
は、トランジスタをオンすることにより、信号の伝達経
路に容量素子を付加する。図３において、トランジスタ
の抵抗をＲ、容量素子の容量をＣとすると、トランジス
タａ０をオンした場合、ある時定数ＲＣたった後にノー
ドａ０と接地電位とが電気的に接続状態になる。低電源
電圧を用いた場合、トランジスタの抵抗Ｒが大きくなる
ため、信号が時定数ＲＣより早く後段の遅延素子に到達
してしまうことも考えられる。
【０２３８】一方、本発明の実施の形態７における遅延
素子１５を用いた場合、各接続ノードと容量素子とが直
接接続されているため、抵抗分による影響を受けない。
したがって、低電源電圧であっても、遅延素子１５は、
所望の遅延動作が可能となる。
素子１５を用いた場合、各接続ノードと容量素子とが直
接接続されているため、抵抗分による影響を受けない。
したがって、低電源電圧であっても、遅延素子１５は、
所望の遅延動作が可能となる。
【０２３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【０２４０】
【発明の効果】以上のように、請求項１に係る内部クロ
ック信号発生回路によれば、遅延量を微小に変化させる
ことが可能な微小遅延段と、大きく遅延量を変化させる
ことが可能な遅延段とを用いることにより、高精度でレ
イアウト面積の小さい内部クロック信号発生回路を実現
することが可能となる。
ック信号発生回路によれば、遅延量を微小に変化させる
ことが可能な微小遅延段と、大きく遅延量を変化させる
ことが可能な遅延段とを用いることにより、高精度でレ
イアウト面積の小さい内部クロック信号発生回路を実現
することが可能となる。
【０２４１】請求項２および請求項３に係る内部クロッ
ク信号発生回路は、請求項１に係る内部クロック信号発
生回路であって、第２の遅延手段を、遅延量が比較的大
きい複数の固定遅延回路と、複数の固定遅延回路の出力
を選択的に内部クロック信号として取出す回路とで構成
する。これにより、位相同期させる周波数が低い場合で
あっても、レイアウト面積の小さい内部クロック信号発
生回路で、高精度に位相同期させることが可能となる。
ク信号発生回路は、請求項１に係る内部クロック信号発
生回路であって、第２の遅延手段を、遅延量が比較的大
きい複数の固定遅延回路と、複数の固定遅延回路の出力
を選択的に内部クロック信号として取出す回路とで構成
する。これにより、位相同期させる周波数が低い場合で
あっても、レイアウト面積の小さい内部クロック信号発
生回路で、高精度に位相同期させることが可能となる。
【０２４２】請求項４および請求項５に係る内部クロッ
ク信号発生回路は、請求項１に係る内部クロック信号発
生回路であって、第２の遅延手段を、遅延量が比較的大
きい複数の固定遅延回路と、複数の固定遅延回路の出力
を選択的に内部クロック信号として取出す回路とで構成
する。これにより、位相同期させる周波数が低い場合で
あっても、レイアウト面積の小さい内部クロック信号発
生回路で、高精度に位相同期させることが可能となる。
また、内部クロック信号発生回路がロックした場合、第
２の遅延手段における選択状態を保持する。これによ
り、固定遅延回路の付加によるジッタの発生を抑えるこ
とができる。
ク信号発生回路は、請求項１に係る内部クロック信号発
生回路であって、第２の遅延手段を、遅延量が比較的大
きい複数の固定遅延回路と、複数の固定遅延回路の出力
を選択的に内部クロック信号として取出す回路とで構成
する。これにより、位相同期させる周波数が低い場合で
あっても、レイアウト面積の小さい内部クロック信号発
生回路で、高精度に位相同期させることが可能となる。
また、内部クロック信号発生回路がロックした場合、第
２の遅延手段における選択状態を保持する。これによ
り、固定遅延回路の付加によるジッタの発生を抑えるこ
とができる。
【０２４３】請求項６に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、外部クロック信号の初期サイクル内に、外部クロッ
ク信号のサイクル長を判定し、判定結果に応じて、第２
の遅延手段による遅延を実現する。これにより、初期ロ
ックイン時間を短縮することができる。
は、請求項２に係る内部クロック信号発生回路であっ
て、外部クロック信号の初期サイクル内に、外部クロッ
ク信号のサイクル長を判定し、判定結果に応じて、第２
の遅延手段による遅延を実現する。これにより、初期ロ
ックイン時間を短縮することができる。
【０２４４】請求項７に係る内部クロック信号発生回路
は、請求項４に係る内部クロック信号発生回路であっ
て、外部クロック信号の初期サイクル内に、外部クロッ
ク信号のサイクル長を判定し、判定結果に応じて、第２
の遅延手段による遅延を実現する。これにより、初期ロ
ックイン時間を短縮することができる。また、ロックし
た後は、第２の遅延手段における選択状態を保持するこ
とにより、ジッタの発生を抑えることができる。
は、請求項４に係る内部クロック信号発生回路であっ
て、外部クロック信号の初期サイクル内に、外部クロッ
ク信号のサイクル長を判定し、判定結果に応じて、第２
の遅延手段による遅延を実現する。これにより、初期ロ
ックイン時間を短縮することができる。また、ロックし
た後は、第２の遅延手段における選択状態を保持するこ
とにより、ジッタの発生を抑えることができる。
【０２４５】請求項８に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。
は、請求項２に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。
【０２４６】請求項９に係る内部クロック信号発生回路
は、請求項４に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、ロ
ックした後は、第２の遅延手段における選択状態を保持
することにより、ジッタの発生を抑えることができる。
は、請求項４に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、ロ
ックした後は、第２の遅延手段における選択状態を保持
することにより、ジッタの発生を抑えることができる。
【０２４７】請求項１０に係る内部クロック信号発生回
路は、請求項２に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、外
部クロック信号のサイクル長に応じて、第２の遅延手段
による遅延を行なうことにより、初期ロックイン時間を
短縮することができる。
路は、請求項２に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、外
部クロック信号のサイクル長に応じて、第２の遅延手段
による遅延を行なうことにより、初期ロックイン時間を
短縮することができる。
【０２４８】請求項１１に係る内部クロック信号発生回
路は、請求項４に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、外
部クロック信号のサイクル長に応じて、第２の遅延手段
による遅延を行なうことにより、初期ロックイン時間を
短縮することができる。また、ロックした後は、第２の
遅延手段における選択状態を保持することにより、ジッ
タの発生を抑えることができる。
路は、請求項４に係る内部クロック信号発生回路であっ
て、位相同期させるサイクル長に応じて、位相差の検出
対象となる内部クロック信号をシフトすることにより、
初期ロックイン時間を短縮することができる。また、外
部クロック信号のサイクル長に応じて、第２の遅延手段
による遅延を行なうことにより、初期ロックイン時間を
短縮することができる。また、ロックした後は、第２の
遅延手段における選択状態を保持することにより、ジッ
タの発生を抑えることができる。
【０２４９】請求項１２および請求項１３に係る内部ク
ロック信号発生回路は、請求項１に係る内部クロック信
号発生回路であって、外部クロック信号または内部クロ
ック信号のいずれが早く到達したかを判定するクロスカ
ップル回路と、外部クロック信号または内部クロック信
号を微小に遅延した信号のいずれが早く到達したかを判
定するクロスカップル回路とを用いて位相差を検出す
る。これにより、安定した動作で微小な位相差を検出す
ることが可能となる。
ロック信号発生回路は、請求項１に係る内部クロック信
号発生回路であって、外部クロック信号または内部クロ
ック信号のいずれが早く到達したかを判定するクロスカ
ップル回路と、外部クロック信号または内部クロック信
号を微小に遅延した信号のいずれが早く到達したかを判
定するクロスカップル回路とを用いて位相差を検出す
る。これにより、安定した動作で微小な位相差を検出す
ることが可能となる。
【０２５０】請求項１４に係る内部クロック信号発生回
路は、請求項１に係る内部クロック信号発生回路であっ
て、位相差に応じて、直接、容量結合されるＭＯＳキャ
パシタを用いて遅延量の変化を調整する。これにより、
低電源電圧であっても所望の遅延動作が保証される。
路は、請求項１に係る内部クロック信号発生回路であっ
て、位相差に応じて、直接、容量結合されるＭＯＳキャ
パシタを用いて遅延量の変化を調整する。これにより、
低電源電圧であっても所望の遅延動作が保証される。
【０２５１】請求項１５および請求項１６に係る内部ク
ロック信号発生回路は、位相同期させるサイクル長に応
じて、位相差の検出対象となる内部クロック信号をシフ
トする。これにより、初期ロックイン時間を短縮するこ
とができる。
ロック信号発生回路は、位相同期させるサイクル長に応
じて、位相差の検出対象となる内部クロック信号をシフ
トする。これにより、初期ロックイン時間を短縮するこ
とができる。
【０２５２】請求項１７および請求項１８に係る内部ク
ロック信号発生回路は、位相差に応じて、直接、容量結
合されるＭＯＳキャパシタを用いて遅延量の変化を調整
することが可能な遅延段を備えることにより、低電源電
圧であっても所望の遅延動作が保証される。
ロック信号発生回路は、位相差に応じて、直接、容量結
合されるＭＯＳキャパシタを用いて遅延量の変化を調整
することが可能な遅延段を備えることにより、低電源電
圧であっても所望の遅延動作が保証される。
【０２５３】請求項１９および請求項２０に係る位相比
較器は、外部クロック信号または内部クロック信号のい
ずれが早く到達したかを判定するクロスカップル回路
と、外部クロック信号または内部クロック信号を微小に
遅延した信号のいずれが早く到達したかを判定するクロ
スカップル回路とを用いて、位相差を検出する。これに
より、安定した動作で微小な位相差を検出することが可
能となる。
較器は、外部クロック信号または内部クロック信号のい
ずれが早く到達したかを判定するクロスカップル回路
と、外部クロック信号または内部クロック信号を微小に
遅延した信号のいずれが早く到達したかを判定するクロ
スカップル回路とを用いて、位相差を検出する。これに
より、安定した動作で微小な位相差を検出することが可
能となる。
【０２５４】請求項２１、請求項２２および請求項２３
に係る内部クロック信号発生回路の試験方法は、半導体
装置に印加する基準電位をもちいて、内部クロック信号
発生回路の動作を試験する。基準電位を下げることで、
レーザトリミング時においても、低速なテスタを用いて
内部クロック信号発生回路の動作試験を行なうことが可
能となる。これにより、ファイナルテストに至るまで
に、不良のチップを取除くことができる。
に係る内部クロック信号発生回路の試験方法は、半導体
装置に印加する基準電位をもちいて、内部クロック信号
発生回路の動作を試験する。基準電位を下げることで、
レーザトリミング時においても、低速なテスタを用いて
内部クロック信号発生回路の動作試験を行なうことが可
能となる。これにより、ファイナルテストに至るまで
に、不良のチップを取除くことができる。
【図１】 本発明の実施の形態１における内部クロック
信号発生回路を含む半導体記憶装置の主要部の構成を示
す図である。
信号発生回路を含む半導体記憶装置の主要部の構成を示
す図である。
【図２】 図１に示す微小遅延段１０の構成を示すブロ
ック図である。
ック図である。
【図３】 図２に示す遅延ユニットの具体的構成の一例
を示す回路図である。
を示す回路図である。
【図４】 図１に示す遅延段２０の構成を示すブロック
図である。
図である。
【図５】 図４に示す遅延回路２６の具体的構成の一例
を示す回路図である。
を示す回路図である。
【図６】 図５に示す固定遅延回路の具体的構成の一例
を示す回路図である。
を示す回路図である。
【図７】 図４に示す信号発生回路２２の具体的構成の
一例を示す図である。
一例を示す図である。
【図８】 図７に示すシフトレジスタＲ１♯０〜Ｒ１♯
２の具体的構成の一例を示す回路図である。
２の具体的構成の一例を示す回路図である。
【図９】 図４に示すデコーダ２４の具体的構成の一例
を示す回路図である。
を示す回路図である。
【図１０】 図４に示す選択信号発生回路２８の動作を
説明するための図である。
説明するための図である。
【図１１】 図１に示す制御回路５０の構成を示すブロ
ック図である。
ック図である。
【図１２】 図１１に示すシフトレジスタの具体的構成
の一例を示す回路図である。
の一例を示す回路図である。
【図１３】 本発明の実施の形態２における内部クロッ
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示すブロック図である。
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示すブロック図である。
【図１４】 図１３に示す遅延段１２０の主要部の構成
を示すブロック図である。
を示すブロック図である。
【図１５】 図１４に示す信号発生回路１２２の具体的
構成の一例を示す図である。
構成の一例を示す図である。
【図１６】 本発明の実施の形態３における内部クロッ
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示すブロック図である。
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示すブロック図である。
【図１７】 図１６に示す初期位相比較回路６０の具体
的構成の一例を示す図である。
的構成の一例を示す図である。
【図１８】 初期位相比較回路６０における信号ＥＣ２
Ｂとマスク信号ＩＣＶ２との関係を説明するためのタイ
ミングチャートである。
Ｂとマスク信号ＩＣＶ２との関係を説明するためのタイ
ミングチャートである。
【図１９】 図１７に示す分周回路Ｄ１の具体的構成の
一例を示す図である。
一例を示す図である。
【図２０】 本発明の実施の形態３における初期位相比
較回路６０の動作を説明するためのタイミングチャート
である。
較回路６０の動作を説明するためのタイミングチャート
である。
【図２１】 本発明の実施の形態３における初期位相比
較回路６０の動作を説明するためのタイミングチャート
である。
較回路６０の動作を説明するためのタイミングチャート
である。
【図２２】 図１６に示す遅延段２２０の構成を示すブ
ロック図である。
ロック図である。
【図２３】 図２２に示す信号発生回路２２２に含まれ
る回路構成を示す図である。
る回路構成を示す図である。
【図２４】 図２２に示す信号発生回路２２２に含まれ
る回路構成を示す図である。
る回路構成を示す図である。
【図２５】 本発明の実施の形態４における内部クロッ
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示す図である。
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示す図である。
【図２６】 本発明の実施の形態４における内部クロッ
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示す図である。
ク信号発生回路を含む半導体記憶装置の主要部の構成を
示す図である。
【図２７】 図２５および図２６に示す比較制御回路７
０の構成を示す回路図である。
０の構成を示す回路図である。
【図２８】 図２７に示す分周回路Ｄ２の具体的構成の
一例を示す図である。
一例を示す図である。
【図２９】 図２７に示す比較制御回路７０の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図３０】 本発明の実施の形態４における位相比較の
効果について説明するためのタイミングチャートであ
る。
効果について説明するためのタイミングチャートであ
る。
【図３１】 比較制御回路７０を設けない場合の位相比
較の状態を説明するためのタイミングチャートである。
較の状態を説明するためのタイミングチャートである。
【図３２】 位相比較器９０の構成を示す回路図であ
る。
る。
【図３３】 図３２に示す位相比較器９０の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図３４】 本発明の実施の形態５における位相比較器
１３０の構成を示す図である。
１３０の構成を示す図である。
【図３５】 図３４におけるクロスカップル回路の具体
的構成の一例を示す回路図である。
的構成の一例を示す回路図である。
【図３６】 図３４に示す位相比較器１３０の動作を説
明するためタイミングチャートである。
明するためタイミングチャートである。
【図３７】 図３４に示す位相比較器１３０の動作を説
明するためタイミングチャートである。
明するためタイミングチャートである。
【図３８】 図３４に示す位相比較器１３０の動作を説
明するためタイミングチャートである。
明するためタイミングチャートである。
【図３９】 本発明の実施の形態６における内部クロッ
ク信号発生回路の試験に使用するボルテージダウンコン
バータ１９０の構成を示す図である。
ク信号発生回路の試験に使用するボルテージダウンコン
バータ１９０の構成を示す図である。
【図４０】 本発明の実施の形態６における内部クロッ
ク信号発生回路の試験方法を示すフロー図である。
ク信号発生回路の試験方法を示すフロー図である。
【図４１】 本発明の実施の形態７における遅延素子１
５の構成を示す図である。
５の構成を示す図である。
【図４２】 ＤＤＲ−ＳＤＲＡＭにおける出力タイミン
グを説明するためのタイミングチャートである。
グを説明するためのタイミングチャートである。
【図４３】 従来の内部クロック信号発生回路を含む半
導体記憶装置の主要部の構成を示すブロック図である。
導体記憶装置の主要部の構成を示すブロック図である。
２ 入力バッファ、４ 出力バッファレプリカ、６ 入
力バッファレプリカ、８ 出力バッファ、１０ 微小遅
延段、２０，１２０，２２０ 遅延段、３０，１３０
位相比較器、４０ コマンドデコーダ、５０ 制御回
路、２２ 信号発生回路、２４ デコーダ、２６ 遅延
回路、２８ 選択信号発生回路、２５ 固定遅延回路、
６０ 初期位相比較回路，７０ 比較制御回路。
力バッファレプリカ、８ 出力バッファ、１０ 微小遅
延段、２０，１２０，２２０ 遅延段、３０，１３０
位相比較器、４０ コマンドデコーダ、５０ 制御回
路、２２ 信号発生回路、２４ デコーダ、２６ 遅延
回路、２８ 選択信号発生回路、２５ 固定遅延回路、
６０ 初期位相比較回路，７０ 比較制御回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA20 BB10 BC02 BC03 CC02 CC14 DD06 DD13 DD20 5J001 AA04 BB00 BB01 BB02 BB10 BB11 BB12 BB14 BB23 BB24 DD05 5J039 JJ07 JJ11 KK02 KK04 KK10 KK13 KK26 KK27 MM03 MM16 5J106 AA03 CC26 CC59 DD24 DD43 DD46 GG10 HH02 JJ06 KK03 KK06 KK25 KK32 KK37 KK38
Claims (23)
- 【請求項１】 外部から与えられる外部クロック信号に
位相同期した内部クロック信号を発生する内部クロック
信号発生回路であって、 前記外部クロック信号と前記内部クロック信号との位相
差を検出する位相差検出手段と、 前記検出した位相差に応じて第１の時間幅で遅延量が変
更可能であり、前記外部クロック信号を遅延させて出力
する第１の遅延手段と、 前記検出した位相差に応じて前記第１の時間幅より大き
い第２の時間幅で遅延量が変更可能であり、前記第１の
遅延手段の出力を遅延させて前記内部クロック信号とし
て出力する第２の遅延手段とを備える、内部クロック信
号発生回路。 - 【請求項２】 前記第２の遅延手段は、 前記第１の遅延手段の出力に対して直列に配置される複
数の固定遅延手段を含み、前記複数の固定遅延手段のそ
れぞれは、前記第２の時間幅に相当する時間だけ入力し
た信号を遅延して出力し、 前記検出した位相差に応じて、前記第１の遅延手段の出
力もしくは前記複数の固定遅延手段のそれぞれの出力の
うちのいずれか１つを選択して前記内部クロック信号と
して取出す選択手段をさらに含む、請求項１記載の内部
クロック信号発生回路。 - 【請求項３】 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記検出した位相差に応答して、前記複数のゲート手段
のいずれか１つを選択状態とするための選択信号を発生
する選択信号発生手段とを含む、請求項２記載の内部ク
ロック信号発生回路。 - 【請求項４】 前記位相差検出手段は、 前記外部クロック信号と前記内部クロック信号とが位相
同期したことを検出して位相ロック信号を出力し、 前記第２の遅延手段は、 前記第１の遅延手段の出力に対して直列に配置される複
数の固定遅延手段を含み、前記複数の固定遅延手段のそ
れぞれは、前記第２の時間幅に相当する時間だけ入力し
た信号を遅延して出力し、 前記検出した位相差に応じて、前記第１の遅延手段の出
力もしくは前記複数の固定遅延手段のそれぞれの出力の
うちのいずれか１つを選択して前記内部クロック信号と
して出力し、前記位相ロック信号に応じて、前記位相ロ
ック信号を受けた時点で前記いずれか１つを選択した状
態を保持する選択手段をさらに含む、請求項１記載の内
部クロック信号発生回路。 - 【請求項５】 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記複数のゲート手段のいずれか１つを選択状態にする
ための選択信号を発生する選択信号発生手段と、 前記位相ロック信号に応じて、前記位相ロック信号を受
けた時点での前記選択信号の状態を保持させる手段とを
含む、請求項４記載の内部クロック信号発生回路。 - 【請求項６】 動作開始時において、前記外部クロック
信号の初期サイクル内に、前記外部クロック信号のサイ
クル長を判定する初期判定手段をさらに備え、 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記検出された位相差、または前記外部クロック信号の
サイクル長に応じて、前記複数のゲート手段のいずれか
１つを選択状態にするための選択信号を発生する選択信
号発生手段とを含む、請求項２記載の内部クロック信号
発生回路。 - 【請求項７】 動作開始時において、前記外部クロック
信号の初期サイクル内に、前記外部クロック信号のサイ
クル長を判定する初期判定手段をさらに備え、 前記位相差検出手段は、 前記外部クロック信号と前記内部クロック信号とが位相
同期したことを検出して、位相ロック信号を出力し、 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記検出された位相差、または前記外部クロック信号の
サイクル長に応じて、前記複数のゲート手段のいずれか
１つを選択状態にするための選択信号を発生する選択信
号発生手段と、 前記位相ロック信号に応じて、前記位相ロック信号を受
けた時点での前記選択信号の状態を保持させる手段とを
含む、請求項４記載の内部クロック信号発生回路。 - 【請求項８】 前記位相差検出手段は、 前記位相差を検出する検出手段と、 位相同期させるサイクル長に応じて、前記検出手段にお
ける検出の対象となる前記内部クロック信号をシフトさ
せる比較制御手段とを含む、請求項２記載の内部クロッ
ク信号発生回路。 - 【請求項９】 前記位相差検出手段は、 前記位相差を検出し、前記外部クロック信号と前記内部
クロック信号とが位相同期したことを検出して位相ロッ
ク信号を出力する検出手段と、 位相同期させるサイクル長に応じて、前記検出手段にお
ける検出の対象となる前記内部クロック信号をシフトさ
せる比較制御手段とを含む、請求項４記載の内部クロッ
ク信号発生回路。 - 【請求項１０】 動作開始時において、前記外部クロッ
ク信号の初期サイクル内に、前記外部クロック信号のサ
イクル長を判定する初期判定手段をさらに備え、 前記位相差検出手段は、 前記位相差を検出する検出手段と、 位相同期させるサイクル長に応じて、前記検出手段にお
ける検出の対象となる前記内部クロック信号をシフトさ
せる比較制御手段とを含み、 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記検出された位相差、または前記外部クロック信号の
サイクル長に応じて、前記複数のゲート手段のいずれか
１つを選択状態にするための選択信号を発生する選択信
号発生手段とを含む、請求項２記載の内部クロック信号
発生回路。 - 【請求項１１】 動作開始時において、前記外部クロッ
ク信号の初期サイクル内に、前記外部クロック信号のサ
イクル長を判定する初期判定手段をさらに備え、 前記位相差検出手段は、 前記位相差を検出し、前記外部クロック信号と前記内部
クロック信号とが位相同期したことを検出して位相ロッ
ク信号を出力する検出手段と、 位相同期させるサイクル長に応じて、前記検出手段にお
ける検出の対象となる前記内部クロック信号をシフトさ
せる比較制御手段とを含み、 前記選択手段は、 前記第１の遅延手段の出力、および前記複数の固定遅延
手段のそれぞれの出力にそれぞれ対応して設けられる複
数のゲート手段と、 前記検出された位相差、または前記外部クロック信号の
サイクル長に応じて、前記複数のゲート手段のいずれか
１つを選択状態にするための選択信号を発生する選択信
号発生手段と、 前記位相ロック信号に応じて、前記位相ロック信号を受
けた時点での前記選択信号の状態を保持させる手段とを
含む、請求項４記載の内部クロック信号発生回路。 - 【請求項１２】 前記位相差検出手段は、 前記内部クロック信号と前記外部クロック信号とを入力
に受け、前記内部クロック信号または前記外部クロック
信号のうちいずれが速く到達したかを判定して第１の判
定信号を発生するとともに、前記第１の判定信号を保持
する第１の判定手段と、 前記内部クロック信号を微小時間だけ遅延した信号と前
記外部クロック信号とを入力に受け、前記内部クロック
信号を微小時間だけ遅延した信号または前記外部クロッ
ク信号のうちいずれが速く到達したかを判定して第２の
判定信号を発生するとともに、前記第２の判定信号を保
持する第２の判定手段と、 前記第１の判定信号および前記第２の判定信号に基づ
き、前記位相差を検出する手段とを含む、請求項１記載
の内部クロック信号発生回路。 - 【請求項１３】 前記第１の判定手段は、 動作開始時にリセットされ、位相同期の開始後に前記第
１の判定信号を出力する第１の判定ノードと、 動作開始時にリセットされる第２の判定ノードと、 前記外部クロック信号の到達により前記第１の判定ノー
ドをセットし、前記内部クロック信号の到達により前記
第１の判定ノードをリセットする第１の設定回路と、 前記内部クロック信号の到達により前記第２の判定ノー
ドをセットし、前記外部クロック信号の到達により前記
第２の判定ノードをリセットする第２の設定回路とを含
み、 前記第２の判定手段は、 動作開始時にリセットされ、位相同期の開始後に前記第
２の判定信号を出力する第３の判定ノードと、 動作開始時にリセットされる第４の判定ノードと、 前記外部クロック信号の到達により前記第３の判定ノー
ドをセットし、前記内部クロック信号を微小時間だけ遅
延した信号の到達により前記第３の判定ノードをリセッ
トする第３の設定回路と、 前記内部クロック信号を微小時間だけ遅延した信号の到
達により前記第４の判定ノードをセットし、前記外部ク
ロック信号の到達により前記第４の判定ノードをリセッ
トする第４の設定回路とを含む、請求項１２記載の内部
クロック信号発生回路。 - 【請求項１４】 前記第１の遅延手段は、 遅延回路と、 前記遅延回路に接続され、前記検出された位相差に応じ
て前記遅延回路に容量結合されるＭＯＳトランジスタと
を含み、 前記位相差検出手段は、 前記位相差を検出する検出手段と、 前記検出された位相差に応答して、前記ＭＯＳトランジ
スタの容量結合を制御する制御信号を発生する手段とを
含み、 前記ＭＯＳトランジスタは、 前記遅延回路と接続されるゲート電極と、 前記制御信号を受けるソース／ドレイン領域とで構成さ
れる、請求項１記載の内部クロック信号発生回路。 - 【請求項１５】 外部から与えられる外部クロック信号
に位相同期した内部クロック信号を発生する内部クロッ
ク信号発生回路であって、 前記外部クロック信号と前記内部クロック信号との位相
差を検出する検出手段と、位相同期させるサイクル長に
応じて、前記検出手段における検出の対象となる前記内
部クロック信号をシフトさせる比較制御手段とを含む位
相差比較手段と、 前記検出した位相差に応じて遅延量が変更可能であり、
前記外部クロック信号を遅延させて前記内部クロック信
号を出力する遅延手段とを備える、内部クロック信号発
生回路。 - 【請求項１６】 前記比較制御手段は、前記検出の対象
となる前記内部クロック信号を少なくとも１クロック分
ずらす、請求項１５記載の内部クロック信号発生回路。 - 【請求項１７】 外部から与えられる外部クロック信号
に位相同期した内部クロック信号を発生する内部クロッ
ク信号発生回路であって、 前記外部クロック信号と前記内部クロック信号との位相
差を検出する位相差検出手段と、 前記外部クロック信号を通過させることにより、前記内
部クロック信号を出力する遅延回路と、 前記遅延回路に接続され、前記検出された位相差に応じ
て前記遅延回路に容量結合されるＭＯＳトランジスタを
含む可変容量手段とを備える、内部クロック信号発生回
路。 - 【請求項１８】 前記位相差検出手段は、 前記位相差を検出する検出手段と、 前記検出された位相差に応じて、前記ＭＯＳトランジス
タの容量結合を制御する制御信号を発生する手段とを含
み、 前記ＭＯＳトランジスタは、 前記遅延回路に接続されるゲート電極と、 前記制御信号を受けるソース／ドレイン領域とで構成さ
れる、請求項１７記載の内部クロック信号発生回路。 - 【請求項１９】 内部クロック信号と外部クロック信号
とを入力に受け、前記内部クロック信号または前記外部
クロック信号のうちいずれが速く到達したかを判定して
第１の判定信号を発生するとともに、前記第１の判定信
号を保持する第１の判定手段と、 前記内部クロック信号を微小時間だけ遅延した信号と前
記外部クロック信号とを入力に受け、前記内部クロック
信号を微小時間だけ遅延した信号または前記外部クロッ
ク信号のうちいずれが速く到達したかを判定して第２の
判定信号を発生するとともに、前記第２の判定信号を保
持する第２の判定手段と、 前記第１の判定信号および前記第２の判定信号に基づ
き、前記位相差を検出する手段とを含む、位相比較器。 - 【請求項２０】 前記第１の判定手段は、 動作開始時にリセットされ、位相同期の開始後に前記第
１の判定信号を出力する第１の判定ノードと、 動作開始時にリセットされる第２の判定ノードと、 前記外部クロック信号の到達により前記第１の判定ノー
ドをセットし、前記内部クロック信号の到達により前記
第１の判定ノードをリセットする第１の設定回路と、 前記内部クロック信号の到達により前記第２の判定ノー
ドをセットし、前記外部クロック信号の到達により前記
第２の判定ノードをリセットする第２の設定回路とを含
み、 前記第２の判定手段は、 動作開始時にリセットされ、位相同期の開始後に前記第
２の判定信号を出力する第３の判定ノードと、 動作開始時にリセットされる第４の判定ノードと、 前記外部クロック信号の到達により前記第３の判定ノー
ドをセットし、前記内部クロック信号を微小時間だけ遅
延した信号の到達により前記第３の判定ノードをリセッ
トする第３の設定回路と、 前記内部クロック信号を微小時間だけ遅延した信号の到
達により前記第４の判定ノードをセットし、前記外部ク
ロック信号の到達により前記第４の判定ノードをリセッ
トする第４の設定回路とを含む、請求項１９記載の位相
比較器。 - 【請求項２１】 外部から与えられる外部クロック信号
と内部クロック信号との位相差を検出する位相差検出回
路と、前記検出した位相差に応答して、前記外部クロッ
ク信号を遅延させて前記外部クロック信号に位相同期し
た内部クロック信号を発生させるための遅延回路と、前
記位相差検出回路における位相同期の結果を記憶する記
憶回路とを含む内部クロック信号発生回路の試験方法に
おいて、 前記内部クロック信号発生回路を備える半導体装置に試
験装置を接続するステップと、 前記半導体装置に、外部から基準電圧を与えるステップ
と、 前記外部から与える基準電圧の電圧レベルを下げるステ
ップと、 前記電圧レベルを下げた基準電圧に従って、所定時間の
間、前記内部クロック信号発生回路を動作させる動作ス
テップと、 前記記憶回路に記憶される位相同期の結果に基づき、前
記内部クロック信号発生回路の動作が正常か否かを判定
する判定ステップとを備える、内部クロック信号発生回
路の試験方法。 - 【請求項２２】 前記判定ステップは、 前記試験装置を用いて、前記記憶回路に記憶される情報
を検出するステップを含む、請求項２１記載の内部クロ
ック信号発生回路の試験方法。 - 【請求項２３】 前記半導体装置は、 前記外部から与えられる基準電圧に基づき、電源電圧を
降下させる電圧降下回路をさらに含み、 前記内部クロック信号発生回路は、前記電圧降下回路の
出力に基づき動作する、請求項２２記載の内部クロック
信号発生回路の試験方法。
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| JP10302804A JP2000132266A (ja) | 1998-10-23 | 1998-10-23 | 内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法 |
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| JP10302804A JP2000132266A (ja) | 1998-10-23 | 1998-10-23 | 内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法 |
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1998
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