JP4520394B2

JP4520394B2 - Ｄｌｌ回路及びその試験方法

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Publication number: JP4520394B2
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Inventors: 浩司前田
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Description

本発明は、遅延量を変更可能なディレイ・ライン回路を用いたＤＬＬ（Delay Locked Loop）回路及びその試験方法に関する。

ＤＬＬ回路は、遅延量を変更可能なディレイ・ライン回路を有しており、入力信号に与える遅延時間を制御して、入力信号と任意の位相差を持った信号を出力可能な回路である。ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）やＣＰＵ（Central Possessing Unit）等の半導体装置は、装置外部から供給される基準クロック信号に基づいて動作する。これらの半導体装置の動作の高速化や回路規模の増大に伴って、装置内部で使用する内部クロック信号と基準クロック信号の位相同期の確保が重要となっている。ＤＬＬ回路は、これらの半導体装置に対して、基準クロック信号に位相同期した内部クロック信号又は基準クロックに対して任意の位相差を設けた内部クロック信号を供給するために用いられている。

特許文献１に開示されたＤＬＬ回路の構成を図４に示す。図４のＤＬＬ回路５０は、外部から供給される基準クロックＣを入力し、これに遅延を与えるディレイ・ライン回路５１を備えている。ディレイ・ライン回路５１の出力信号Ｃ１は内部回路５４を経由した後に位相比較器５２に入力される。位相比較器５２は、基準クロックＣと内部回路５４から入力される信号Ｃ２との位相を比較し、位相差を示す信号をループ・フィルタ５３に出力する。具体的には、基準クロックＣと信号Ｃ２との位相差成分をパルス状の位相差信号として出力する。ループ・フィルタ５３は、チャージ・ポンプ及びロー・パス・フィルタとで構成され、位相比較器５２から入力される位相差信号をアナログ量に変換し、高周波成分を遮断して、ディレイ・ライン回路５１の制御端子に印加する。つまりループ・フィルタ５３は、ディレイ・ライン回路５１の遅延時間を制御する制御回路として動作する。
このような構成により、ＤＬＬ回路５０では、基準クロックＣと信号Ｃ２の位相が一致するようディレイ・ライン回路５１の遅延量が調整され、ディレイ・ライン５１の出力信号Ｃ１は、内部回路５４の遅延時間だけ基準クロックＣと位相差を持った信号に固定される。

なお、ＤＬＬ回路５０によって位相調整可能な基準クロック信号の周波数範囲は、ディレイ・ライン回路の最大遅延時間及び最小遅延時間によって規定される。このため、高速動作（例えば４００ＭＨｚ）に最適化されたＤＬＬ回路は、ＬＳＩ評価のためのバーン・イン試験等に使用する試験装置が周波数の低い基準クロック信号しか生成できない場合に、基準クロック信号に与えるべき遅延量がディレイ・ライン回路で生成可能な遅延量を超え、ＤＬＬ回路が正常に動作した状態で試験を行うことができないという問題がある。

この問題に対処するため、特許文献１に開示されたＤＬＬ回路５０は、ディレイ・ライン回路５１に対する入力先を選択するセレクタ５５を備えている。ＤＬＬ回路を通常動作させる場合は、上述したように、位相比較器５２及びディレイ・ライン回路５１に基準クロック信号Ｃを入力する。一方、試験時には、基準クロック信号Ｃを位相比較器５２に入力し、基準クロック信号Ｃに対して位相差を有する試験クロック信号Ｃｔｅｓｔをディレイ・ライン回路５１に入力することとしている。

このような構成により、図５の矢印Ｐ１に示すように、基準クロック信号Ｃの周期が長く、基準クロック信号Ｃに与えるべき遅延量をディレイ・ライン回路５１によって生成できない場合であっても、ディレイ・ライン回路５１が発生可能な遅延量になるよう位相調整された試験クロック信号Ｃｔｅｓｔを入力することによって、ＤＬＬ回路５０の低速動作を可能としている。これにより、低いクロック周波数でＤＬＬ回路の試験を行うことを可能としている。
特開平８−１６７８９０号公報

上述したように、特許文献１に開示されたＤＬＬ回路５０は、通常動作時の基準クロック信号より周波数の低い試験クロック信号を用いて、ディレイ・ライン回路の動作試験を行うことを可能とする。しかしながら、特許文献１に開示されたＤＬＬ回路５０には、試験を行う際に、位相差が調整された２本の試験用クロック信号を入力する必要があるという課題がある。２本のクロック信号を用いた試験を可能とするためには、２本のクロック信号が所定の位相差を持って位相比較器５２及びディレイ・ライン回路５１に入力されるよう、試験装置及びＤＬＬ回路を搭載するチップにおけるクロック・スキューの調整が必要となる。このため、試験装置の精度、ＤＬＬ回路を搭載するチップのレイアウト設計等に対する負荷の増大を招く。

本発明にかかるＤＬＬ回路は、遅延量を変更可能であり、第１のクロック信号に遅延を与える第１のディレイ・ライン回路と、前記第１のクロック信号と前記第１のディレイ・ライン回路の出力信号との間又は前記第１のクロック信号より周波数の低い試験クロック信号と前記第１のディレイ・ライン回路の出力信号との間の位相差を検出可能な第１の位相比較回路と、前記第１の位相比較回路の検出結果に応じて制御信号を出力し、前記第１のディレイ・ライン回路の遅延量を制御する制御回路とを備える。さらに、前記第１のディレイ・ライン回路に対して、前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号と前記第１のクロック信号とのいずれかを選択して入力できるよう構成されていることを特徴とする。

このような構成により、本発明のＤＬＬ回路は、前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を入力側に帰還してリング発振させることができる。ここで、前記第１のディレイ・ライン回路のリング発振周波数は、前記第１のディレイ・ライン回路が生成する遅延時間に依存する。このため、前記第１のディレイ・ライン回路のリング発振の発振周波数と前記試験クロック信号との周波数の一致を判定することによって、前記第１のディレイ・ライン回路が所望の遅延を生成できるかを確認することができる。これにより、通常動作時の第１のクロック信号より周波数の低い１本の試験クロック信号を用いて前記第１のディレイ・ライン回路の動作試験を行うことができる。

また、本発明にかかるＤＬＬ回路の試験方法は、遅延量を変更可能であり、基準クロック信号に遅延を与える第１のディレイ・ライン回路と、前記第１のディレイ・ライン回路の出力信号と前記基準クロック信号との位相差を検出可能な第１の位相比較回路と、前記第１の位相比較回路の検出結果に応じて制御信号を出力し、前記第１のディレイ・ライン回路の遅延量を制御する制御回路とを備えるＤＬＬ回路の試験方法である。具体的には、まず、前記基準クロック信号に代えて、前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を前記前記第１のディレイ・ライン回路に入力し、前記前記第１のディレイ・ライン回路をリング発振させる。次に、前記第１のディレイ・ライン回路の出力信号又はこれを分周した信号と前記基準クロック信号より周波数の低い試験クロック信号との位相の一致を判定する。最後に、前記第１のディレイ・ライン回路の出力信号又はこれを分周した信号と前記試験クロック信号との位相の一致により、前記第１のディレイ・ライン回路が所望の遅延量を生成できることを確認するものである。

このような方法により、前記第１のディレイ・ライン回路の遅延時間の計測を、前記第１のディレイ・ライン回路のリング発振の発振周波数と前記試験クロック信号との周波数の一致を判定することによって行うことができる。これにより、通常動作時の基準クロック信号より周波数の低い１本の試験クロック信号を用いて前記第１のディレイ・ライン回路の動作試験が可能となる。

本発明により、通常動作時の基準クロック信号より周波数の低い１本の試験クロック信号を用いてディレイ・ライン回路の動作試験を行うことが可能なＤＬＬ回路及びその試験方法を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。なお、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。

発明の実施の形態１．
本実施の形態にかかるＤＬＬ回路１０の構成を図１に示す。ディレイ・ライン回路１０１は、遅延量を変更可能なディレイ・ラインである。外部のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）等から入力される基準クロック信号ＲＣＬＫは、入力バッファ１０９及びスイッチ１０５を介してディレイ・ライン回路１０１に入力される。スイッチ１０５は、ディレイ・ライン回路１０１に対する基準クロック信号ＲＣＬＫの入力ＯＮ又は入力ＯＦＦを切り替え可能なスイッチである。

位相比較器１０２は、２つの入力信号の位相を比較し、位相差を示す信号を制御回路１０３に出力する。位相比較器１０２は、例えば、上述した従来のＤＬＬ回路５０が有する位相比較器５２と同様に、２つの入力信号の位相成分をパルス状の位相差信号として出力することとすればよい。位相比較器１０２の一方の入力には、セレクタ１０８によって選択される基準クロックＲＣＬＫ又は試験クロックＴＣＬＫのいずれかが、入力バッファ１０９又は１１０を介して入力される。位相比較器１０２のもう一方の入力には、セレクタ１０７の出力信号Ｓ３が入力される。なお、セレクタ１０７は、ディレイ・ライン回路１０１の出力信号Ｓ１又は信号Ｓ１を分周器１０６によって分周した信号を選択して出力する回路である。

制御回路１０３は、位相比較器１０２が検出した位相差を示す信号を入力し、位相差が解消するようディレイ・ライン回路１０１の遅延量を調整する制御信号をディレイ・ライン回路１０１に出力する。例えば、ディレイ・ライン回路１０１が制御端子に与える電圧によって遅延量を制御可能な構成の場合、制御回路１０３は、従来のＤＬＬ回路５０と同様にループ・フィルタとすることができる。

スイッチ１０４は、ディレイ・ライン回路１０１の出力をその入力にフィードバックするための経路上に設けられ、フィードバックのＯＮ又はＯＦＦを選択可能な回路である。スイッチ１０４をＯＮとし、ディレイ・ライン回路１０１の出力を入力にフィードバックすることにより、ディレイ・ライン回路１０１をリング発振させることが可能となる。なお、ディレイ・ライン回路１０１をリング発振させるためには、ディレイ・ライン回路１０１の出力を入力に対して反転させてフィードバックする必要がある。このため、例えば、ディレイ・ライン回路１０１が偶数段のインバータ回路で構成されており、ディレイ・ライン回路１０１の出力が入力に対して反転していない場合は、フィードバック経路上にインバータ回路を挿入すればよい。なお、ディレイ・ライン回路１０１が多段接続された差動増幅器によって構成されている場合は、最終段の差動増幅器が出力する差動信号を反転して入力段の差動増幅器に帰還することとしてもよい。

分周器１０６は、後述するように、試験クロックＴＣＬＫの周波数に応じて分周率を変更可能な構成であることが望ましい。

続いて、ＤＬＬ回路１０の通常時及び試験時の動作について説明する。まず、通常時、つまり、ＤＬＬ回路１０に基準クロックＲＣＬＫを入力し、基準クロックＲＣＬＫに位相を固定させた出力信号Ｓ１を出力する場合を説明する。

通常動作時は、スイッチ１０５をＯＮとし、スイッチ１０４をＯＦＦとする。セレクタ１０７は、ディレイ・ライン回路１０１の出力信号Ｓ１を選択して出力する。また、セレクタ１０８は、基準クロックＲＣＬＫを選択して出力する。このような構成において、基準クロックＲＣＬＫを入力し、ディレイ・ライン回路１０１、位相比較器１０２及び制御回路１０３が動作することにより、図２の（ａ）及び（ｂ）に示すように、基準クロックＲＣＬＫとディレイ・ライン回路１０１の出力信号Ｓ１の位相が一致した状態で固定される。なお、図２では、説明簡略化のため、セレクタ１０７による遅延は考慮していない。また、セレクタ１０７と位相比較器１０２の間に遅延回路が挿入される場合、ディレイ・ライン回路１０１の出力信号Ｓ１は、基準クロックＲＣＬＫに対してセレクタ１０７及び挿入した遅延回路の遅延時間の合計に相当する位相差を有して固定される。

次に、基準クロックＲＣＬＫより周波数の低い試験クロックＴＣＬＫを入力して、ディレイ・ライン回路１０１の試験を行う場合の動作を説明する。試験動作時は、スイッチ１０５をＯＦＦとし、スイッチ１０４をＯＮとする。セレクタ１０７は、分周器１０６の出力信号Ｓ２を選択して出力する。また、セレクタ１０８は、試験クロックＴＣＬＫを選択して出力する。

このような構成でＤＬＬ回路１０を動作させると、ディレイ・ライン回路１０１はリング発振を行う。ディレイ・ライン回路１０１をリング発振させたときの発振周波数は、ディレイ・ライン回路１０１が生成する遅延時間に依存する。具体的には、ディレイ・ライン回路１０１の遅延時間をＴｄとすると１／２Ｔｄとなる。したがって、リング発振信号又はこれを分周した信号と試験クロック信号ＴＣＬＫの位相の一致によって、リング発振周波数が所望の発振周波数となっていることを確認することにより、ディレイ・ライン回路１０１で所望の遅延時間Ｔｄが生成されていることを確認することができる。

例えば、通常動作時の基準クロックＲＣＬＫの周波数ｆｒが４００ＭＨｚである場合、ディレイ・ライン回路１０１は、ｆｒの１周期（Ｔｒ＝１／ｆｒ＝２．５ｎｓ）に相当する遅延時間を生成できる必要がある。このため、試験では、ディレイ・ライン回路１０１が２．５ｎｓの遅延を生成できるかを確認する必要がある。ディレイ・ライン回路１０１の遅延時間Ｔｄを２．５ｎｓとすると、これをリング発振させたときの発振周波数は、１／２Ｔｄ＝２００ＭＨｚである。このとき、試験クロック信号ＴＣＬＫの周波数が、基準クロックＲＣＬＫの周波数ｆｒの１／４である１００ＭＨｚと仮定すると、分周器１０６の分周率を１／２に設定し、位相比較器１０２において、試験クロック信号ＴＣＬＫと分周器１０６によって分周されたディレイ・ライン回路１０１の発振信号の位相比較を行うこととすればよい。ディレイ・ライン回路１０１の遅延時間Ｔｄが２．５ｎｓであれば、試験クロック信号ＴＣＬＫの周波数とリング発振周波数は一致するため、位相比較器１０２において、試験クロックＴＣＬＫと分周器１０６の出力信号の位相の一致を確認することにより、ディレイ・ライン回路１０１が所望の遅延時間（上記の例では、Ｔｄ＝２．５ｎｓ）を生成できていることを確認することができる。

このように、本発明のＤＬＬ回路１０では、ディレイ・ライン回路１０１をリング発振させたときの発振周波数がディレイ・ライン回路１０１の遅延時間に依存して定まることに着目し、ディレイ・ライン回路１０１をリング発振させた信号を分周して試験クロック信号ＴＣＬＫと位相比較を行うことにより、ディレイ・ライン回路１０１が所望の遅延時間を生成しているか否かを確認することができる。つまり、本実施の形態にかかるＤＬＬ回路１０は、ディレイ・ライン回路１０１が生成する遅延時間の計測を、リング発振の発振周波数と試験クロック信号ＴＣＬＫの周波数との比較によって達成することができるものである。

これにより、通常時の基準クロックＲＣＬＫより周波数の低い１本の試験クロック信号ＴＣＬＫを入力するだけで、ディレイ・ライン回路１０１の動作試験を行うことが可能となり、従来のＤＬＬ回路５０のように位相差を調整した２本のクロック信号を必要としない。

なお、ディレイ・ライン回路１０１のリング発振周波数に合わせて試験クロック信号ＴＣＬＫの周波数を定める場合は、分周器１０６及びセレクタ１０７を必ずしも設ける必要はない。

また、図１では、基準クロック信号ＲＣＬＫと試験クロック信号ＴＣＬＫを別々の端子から別々の入力バッファを介してＤＬＬ回路１０に入力する構成を示しているが、基準クロック信号ＲＣＬＫの入力端子と試験クロック信号ＴＣＬＫの入力端子を共通化してもよい。この場合は、セレクタ１０８は設ける必要はない。このような構成により、ＤＬＬ回路１０が備えるべき端子数を削減することができる。

発明の実施の形態２．
本実施の形態にかかるＤＬＬ回路２０の構成を図３に示す。ＤＬＬ回路２０は、基準クロック信号ＲＣＬＫを入力し、これを１周期遅延させて出力するマスターＤＬＬ回路２１と、マスターＤＬＬ回路２１が生成する制御信号によって遅延量が制御されるディレイ・ライン回路２０２を備えたスレーブＤＬＬ回路２２を有している。

マスターＤＬＬ回路２１の構成は、発明の実施の形態１にかかるＤＬＬ回路１０と同様である。なお、本実施の形態のディレイ・ライン回路１０１は、それぞれ同一の構成である４つの遅延素子Ａ１〜Ａ４によって構成している。したがって、マスターＤＬＬ回路２１が動作し、基準クロック信号ＲＣＬＫに位相同期した状態では、ディレイ・ライン回路１０１による遅延時間は、基準クロックＲＣＬＫ１周期分となる。このため、この状態では、遅延素子Ａ１〜Ａ４は、基準クロック信号ＲＣＬＫの位相をそれぞれ９０度ずつ遅延して出力することとなる。

また、セレクタ１０８は、入力バッファ１０９を介して入力される基準クロック信号ＲＣＬＫと、入力バッファ２０２を介して入力される信号のいずれかを選択して出力するよう構成されている。このような構成により、試験クロック信号ＴＣＬＫの入力端子をスレーブ信号ＳＣＬＫの入力端子と兼用することが出来るため、ＤＬＬ回路２０が備えるべき端子数を削減することができる。

スレーブＤＬＬ回路２２が有するディレイ・ライン回路２０１は、入力バッファ２０２を介して入力されたスレーブ信号ＳＣＬＫに遅延を与えて出力する。ディレイ・ライン回路２０１は、ディレイ・ライン回路１０１が有する遅延素子Ａ１〜Ａ４と同一の遅延素子Ｂ１及びＢ２により構成されている。遅延素子Ｂ１及びＢ２の制御端子には、マスターＤＬＬ回路２１が有する制御回路１０３が遅延素子Ａ１〜Ａ４の遅延量を制御するために生成した制御信号を入力する。このような構成により、遅延素子Ｂ１及びＢ２も基準クロック信号ＲＣＬＫの位相を９０度遅延させることが可能となる。したがって、マスターＤＬＬ回路２１が動作し、基準クロック信号ＲＣＬＫに位相同期した状態では、２つの遅延素子Ｂ１及びＢ２を有するディレイ・ライン回路２０１の遅延は、基準クロック信号ＲＣＬＫの位相を１８０度遅延可能な遅延量に制御されることになる。このような構成は、複数のＤＬＬ回路毎に制御回路を設ける必要がなく、チップ面積の増加を抑制できるという利点がある。

スレーブ信号ＳＣＬＫとして入力される信号は、例えば、ＳＤＲＡＭから読み出したデータを取得するタイミングを指定するためにＳＤＲＡＭが出力するデータ・ストローブ信号がある。また、ＳＤＲＡＭに書き込みを行う際のデータ・ストローブ信号を生成する場合は、基準クロック信号ＲＣＬＫをスレーブ信号ＳＣＬＫとして入力する。

さらに、スレーブ回路２２は、位相比較器２０３を備えている。位相比較器２０３は、ディレイ・ライン回路２０１の出力信号Ｓ５及びディレイ・ライン回路１０１を構成する遅延素子Ａ２の出力信号Ｓ４を入力して位相比較を行う。

続いて、ＤＬＬ回路２０が備えるディレイ・ライン回路１０１及び２０１の動作試験を行う手順を説明する。このうちディレイ・ライン回路１０１の動作試験は、発明の実施の形態１に示した試験手順によって行うことができる。なお、上述したように、ＤＬＬ回路２０では、スレーブ信号ＳＣＬＫと同一の入力端子から試験クロック信号ＴＣＬＫを入力する。

スレーブＤＬＬ回路２２が有するディレイ・ライン回路２０１の動作試験は、位相比較器２０３において信号Ｓ４及び信号Ｓ５の位相一致を確認することにより行うことができる。いま、ディレイ・ライン回路２０１は、遅延素子Ａ１及びＡ２と同一の遅延素子Ｂ１及びＢ２によって構成されている。このため、ディレイ・ライン回路２０１の生成する遅延量は、遅延素子Ａ１及びＡ２によって生成される遅延量と一致するものでなければならない。従って、ディレイ・ライン回路１０１の動作確認後に、スレーブ側のディレイ・ライン回路２０１が生成する遅延と同一の遅延を生成する遅延素子Ａ２の出力信号を引き出して、引き出した信号とディレイ・ライン回路２０１の出力信号との位相の一致を判定することにより、ディレイ・ライン回路２０１が所望の遅延量を生成できることを確認できる。具体的には、位相比較器２０３の比較結果を出力する端子を設け、当該端子を介して位相比較器２０３の比較結果を外部の試験装置によって監視することとすればよい。

本実施の形態では、ＤＬＬ回路２０が有するスレーブＤＬＬ回路が1つの場合について説明したが、スレーブＤＬＬ回路が２つ以上存在する場合にも同様の手順によって、個々のスレーブＤＬＬ回路が有するディレイ・ライン回路の動作確認を行うことができる。

その他の実施の形態．
本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

例えば、ＤＬＬ回路１０では、スイッチ１０４及び１０５を用いて通常動作時と試験時の構成を切り替えているが、当該構成に限定されるものではない。要するに、通常動作時には、ディレイ・ライン回路１０１のループバックを遮断し、基準クロックＲＣＬＫをディレイ・ライン回路１０１に入力することができ、試験時には、ディレイ・ライン回路１０１に対する基準クロックのＲＣＬＫの入力を遮断し、ディレイ・ライン回路１０１のループバックを行うことができればよい。

本発明にかかるＤＬＬ回路の構成図である。本発明のＤＬＬ回路の動作を説明するための信号波形図である。本発明にかかるＤＬＬ回路の構成図である。従来のＤＬＬ回路の構成図である。従来のＤＬＬ回路の動作を説明するための信号波形図である。

符号の説明

１０、２０ＤＬＬ回路
１０１、２０１ディレイ・ライン回路
１０２、２０３位相比較器
１０３制御回路
１０４、１０５スイッチ
１０６分周器
１０７、１０８セレクタ
１０９、１１０、２０２入力バッファ
Ａ１〜Ａ４、Ｂ１〜Ｂ２遅延素子
ＲＣＬＫ基準クロック信号
ＴＣＬＫ試験クロック信号
ＳＣＬＫスレーブ信号

Claims

遅延量を変更可能であり、第１のクロック信号に遅延を与えて出力可能な第１のディレイ・ライン回路と、
通常動作時には前記第１のクロック信号と前記第１のディレイ・ライン回路の出力信号との間の位相差を検出し、試験動作時には前記第１のクロック信号より周波数の低い試験クロック信号と前記第１のディレイ・ライン回路の出力信号又はこれを分周した信号との間の位相差を検出する第１の位相比較回路と、
前記第１の位相比較回路の検出結果に応じて前記第１のディレイ・ライン回路の遅延量を制御する制御回路とを備え、
前記第１のディレイ・ライン回路に対して、前記通常動作時には前記第１のクロック信号を入力でき、前記試験動作時には前記第１のクロック信号に代えて前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を入力できるよう構成されているＤＬＬ回路。
前記第１のディレイ・ライン回路の出力信号を分周して出力する分周回路と、
前記第１の位相比較回路に入力する信号を、前記第１のディレイ・ライン回路の出力信号と前記分周回路の出力信号との間で切り替える第１の切替回路とをさらに備え、
前記第１の切替回路は、前記通常動作時には前記第１のディレイ・ライン回路の出力信号を選択して前記第１の位相比較回路に供給し、前記試験動作時には前記分周回路の出力信号を選択して前記第１の位相比較回路に供給する請求項１に記載のＤＬＬ回路。
前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を前記第１のディレイ・ライン回路の入力側に帰還し、前記第１のディレイ・ライン回路をリング発振させたときの出力信号を前記分周回路によって分周した信号が取り得る周波数範囲に、前記試験クロック信号の周波数が含まれるように、前記分周回路の分周率が決定される請求項２に記載のＤＬＬ回路。
前記第１のクロック信号及び前記試験クロック信号は共通の入力端子を介して入力され、前記第１のクロック信号及び前記試験クロック信号のうち一方が前記第１の位相比較回路に選択的に与えられる請求項１乃至３のいずれかに記載のＤＬＬ回路。
前記第１のディレイ・ライン回路に対して、前記通常動作時には前記第１のクロック信号を供給し、前記試験動作時には前記第１のクロック信号に代えて前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を供給する第２の切替回路をさらに備える請求項２乃至４のいずれかに記載のＤＬＬ回路。
前記制御回路が前記第１のディレイ・ライン回路の遅延量を制御するために出力する制御信号によってその遅延量が制御され、第２のクロック信号に遅延を与えて出力する第２のディレイ・ライン回路と、
前記第１のディレイ・ライン回路が出力する比較信号と前記第２のディレイ・ライン回路の出力信号との位相差を検出する第２の位相比較回路とを備え、
前記比較信号は、前記第１のディレイ・ライン回路を構成する直列接続された複数の遅延素子のうちのいずれかの出力信号である請求項２又は３に記載のＤＬＬ回路。
前記第１のクロック信号及び前記第２のクロック信号は同一のクロック信号である請求項６に記載のＤＬＬ回路。
前記第２のクロック信号及び前記試験クロック信号は共通の入力端子から入力され、
前記通常動作時には前記第１のクロック信号を選択して前記第１の位相比較回路に供給し、前記試験動作時には前記共通の入力端子から入力される前記試験クロック信号を前記第１の位相比較回路に供給する第３の切替回路を備える請求項６に記載のＤＬＬ回路。
遅延量を変更可能であり、通常動作時において基準クロック信号に遅延を与える第１のディレイ・ライン回路と、前記通常動作時において前記第１のディレイ・ライン回路の出力信号と前記基準クロック信号との位相差を検出可能な第１の位相比較回路と、前記第１の位相比較回路の検出結果に応じて前記第１のディレイ・ライン回路の遅延量を制御する制御回路とを備えるＤＬＬ回路の試験方法であって、
前記通常動作時とは異なる試験動作時に、前記基準クロック信号に代えて、前記第１のディレイ・ライン回路の出力信号又はこれを反転した信号を前記前記第１のディレイ・ライン回路に入力し、前記前記第１のディレイ・ライン回路をリング発振させ、
前記試験動作時に、前記第１の位相比較回路に供給する信号を前記基準クロック信号から前記基準クロック信号より周波数の低い試験クロック信号へと切り替えることによって、前記第１のディレイ・ライン回路の出力信号又はこれを分周した信号と前記試験クロック信号との位相の一致を前記第１の位相比較回路を用いて判定し、
前記第１のディレイ・ライン回路の出力信号又はこれを分周した信号と前記試験クロック信号との位相の一致により、前記第１のディレイ・ライン回路が所望の遅延量を生成できることを確認するＤＬＬ回路の試験方法。