JP4558648B2 - 試験装置 - Google Patents
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Description
12 DUT
30 試験装置
100 データ信号処理ユニット
102 レベル比較部
104 タイミング比較部
106 変化点検出部
108 エンコーダ
110 変化点格納部
112 位相差検出部
114 スペック比較部
120 レベルコンパレータ
122 レベルコンパレータ
124 遅延回路
126 タイミングコンパレータ
128 期待値比較部
130 データ変化点格納部
132 クロック変化点格納部
150 クロック信号処理ユニット
152 レベル比較部
154 タイミング比較部
156 変化点検出部
158 エンコーダ
160 変化点格納部
162 位相差検出部
164 スペック比較部
170 レベルコンパレータ
172 レベルコンパレータ
174 遅延回路
176 タイミングコンパレータ
178 期待値比較部
300 データ信号処理ユニット
301 タイミングコンパレータ
302 H側信号処理部
304 L側信号処理部
306 HL選択部
307 エンコーダ/グリッチ検出部
308 DQS・DQ位相差検出部
310 ルーズファンクション部
312 出力タイミング位相検出部
314 HL位相差検出部
316 論理和回路
350 クロック信号処理ユニット
351 タイミングコンパレータ
352 H側信号処理部
354 L側信号処理部
356 HL選択部
357 エンコーダ/グリッチ検出部
358 DQS・DQ位相差検出部
360 ルーズファンクション部
362 出力タイミング位相検出部
364 HL位相差検出部
366 論理和回路
400 演算回路
402 最大許容値比較回路
404 最小許容値比較回路
406 論理和回路
408 セレクタ
410 論理積回路
500 論理和回路
502 論理積回路
504 論理和回路
506 セレクタ
508 論理積回路
510 論理和回路
512 論理和回路
514 論理積回路
600 演算回路
602 最大許容値比較回路
604 最小許容値比較回路
606 論理和回路
608 セレクタ
610 論理積回路
700 演算回路
702 最大許容値比較回路
704 最小許容値比較回路
706 論理和回路
708 セレクタ
710 論理積回路
Claims (12)
- データ信号とクロック信号とを同期させて出力する被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力された前記データ信号を連続してサンプリングし、複数のデータサンプル値を取得するデータサンプラと、
前記データサンプラが取得した前記複数のデータサンプル値に基づいて、前記データ信号の変化点であるデータ変化点を検出するデータ変化点検出部と、
前記データ変化点検出部によって検出された前記データ変化点を、第1クロック信号に基づいて書き込み、前記第1クロック信号と周期が略同一で位相が異なる第2クロック信号に基づいて読み出すデータ変化点格納部と、
前記被試験デバイスから出力された前記クロック信号を連続してサンプリングし、複数のクロックサンプル値を取得するクロックサンプラと、
前記クロックサンプラが取得した前記複数のクロックサンプル値に基づいて、前記クロック信号の変化点であるクロック変化点を検出するクロック変化点検出部と、
前記クロック変化点検出部によって検出された前記クロック変化点を、第3クロック信号に基づいて書き込み、前記第2クロック信号に基づいて読み出すクロック変化点格納部と、
前記データ変化点格納部と前記クロック変化点格納部とから前記第2クロック信号に基づいて同期して読み出された前記データ変化点と前記クロック変化点とを比較し、前記データ信号と前記クロック信号との位相差を検出する位相差検出部と、
前記位相差検出部が検出した前記位相差を予め定められたスペックと比較して前記被試験デバイスの良否判定を行うスペック比較部と
を備える試験装置。 - 前記第1クロック信号と前記第2クロック信号との位相差は、前記データ変化点検出部から前記データ変化点格納部までの伝送遅延時間と、前記クロック変化点検出部から前記クロック変化点格納部までの伝送遅延時間との差の時間以上である請求項1に記載の試験装置。
- 前記データサンプラ、前記データ変化点検出部、前記データ変化点格納部、前記クロック変化点格納部、前記位相差検出部、及び前記スペック比較部が形成されたデータ信号処理ユニットと、
前記クロックサンプラ及び前記クロック変化点検出部が形成されたクロック信号処理ユニットと、
前記データ信号処理ユニットと前記クロック信号処理ユニットとを電気的に接続し、前記クロック変化点検出部によって検出された前記クロック変化点を前記クロック変化点格納部に供給する伝送路と
を備え、
前記第1クロック信号と前記第2クロック信号との位相差は、前記伝送路における伝送遅延時間以上である請求項1に記載の試験装置。 - 複数の前記データ信号処理ユニットを備え、
前記伝送路は、前記クロック信号処理ユニットと前記複数のデータ信号処理ユニットとを電気的に接続し、前記クロック信号処理ユニットが有する前記クロック変化点検出部によって検出された前記クロック変化点を、前記複数のデータ信号処理ユニットがそれぞれ有する複数の前記クロック変化点格納部に供給し、
前記複数のクロック変化点格納部は、前記クロック変化点検出部によって検出された前記クロック変化点を、前記第3クロック信号に基づいて書き込み、前記第2クロック信号に基づいて読み出す請求項3に記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がH側閾値以上である場合に論理値0を出力し、前記H側閾値より小さい場合に論理値1を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第1論理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点がなく、かつ、前記データ信号が前記H側閾値より小さいことを検出して出力するルーズファンクション部と
を備える試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がL側閾値以下である場合に論理値0を出力し、前記L側閾値より大きい場合に論理値1を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第1論理和回路、及び前記論理和回路の出力を反転したものと前記スタート判定信号出力部の出力との論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点がなく、かつ、前記データ信号が前記L側閾値より大きいことを検出して出力するルーズファンクション部と
を備える試験装置。 - 前記データ信号にグリッチが発生したか否かを検出し、グリッチを検出した場合に論理値1を出力し、グリッチを検出しなかった場合に論理値0を出力するグリッチ検出部をさらに備え、
前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出力との論理和演算を行う第2論理和演算回路をさらに有し、前記データ信号にグリッチが発生したことをさらに検出する請求項5又は6に記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がH側閾値以上である場合に論理値0を出力し、前記H側閾値より小さい場合に論理値1を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第1論理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点があり、かつ、前記データ信号が前記H側閾値より小さいところから前記H側閾値以上に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号の変化点であるデータ変化点を検出し、検出した前記データ変化点を示す複数ビットのデータを出力する変化点検出部と、
前記被試験デバイスから出力された前記データ信号の出力開始時において前記データ信号がL側閾値以下である場合に論理値0を出力し、前記L側閾値より大きい場合に論理値1を出力するスタート判定信号を出力するスタート判定信号出力部と、
前記変化点検出部が出力した前記複数ビットのデータの論理和演算を行う第1論理和回路、及び前記論理和回路の出力と前記スタート判定信号出力部の出力を反転したものとの論理積演算を行う論理積回路を有し、前記データ信号に前記データ変化点があり、かつ、前記データ信号が前記L側閾値より大きいところから前記L側閾値以下に変化したことを検出して出力するルーズファンクション部と
を備える試験装置。 - 前記変化点検出部が出力した前記複数ビットのデータに基づいて、前記データ信号にグリッチが発生したことを検出し、グリッチを検出した場合に論理値1を出力し、グリッチを検出しなかった場合に論理値0を出力するグリッチ検出部をさらに備え、
前記ルーズファンクション部は、前記論理積回路の出力と前記グリッチ検出部の出力との論理和演算を行う第2論理和演算回路をさらに有し、前記データ信号にグリッチが発生したことをさらに検出する請求項8又は9に記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号がH側閾値以上であるか否かを順次判定して出力するH側レベル比較部と、
前記H側レベル比較部が出力した前記データ信号の変化点であるH側データ変化点を検出するH側データ変化点検出部と、
前記被試験デバイスから出力された前記データ信号がL側閾値以下であるか否かを順次判定して出力するL側レベル比較部と、
前記L側レベル比較部が出力した前記データ信号の変化点であるL側データ変化点を検出するL側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記H側データ変化点と前記L側データ変化点との中点である前記データ信号の変化開始タイミングを検出し、前記変化開始タイミングを予め定められた許容値と比較して前記被試験デバイスの良否判定を行う出力タイミング位相検出部と
を備え、
前記出力タイミング位相検出部は、
前記H側データ変化点及び前記L側データ変化点に基づいて前記変化開始タイミングを算出する演算回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最大許容値と比較して、前記最大許容値より小さい場合には論理値0を出力し、前記最大許容値より大きい場合には論理値1を出力する最大許容値比較回路と、
前記演算回路が出力した前記変化開始タイミングを予め定められた最小許容値と比較して、前記最小許容値より大きい場合には論理値0を出力し、前記最小許容値より小さい場合には論理値1を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータ信号がH側閾値以上であるか否かを順次判定して出力するH側レベル比較部と、
前記H側レベル比較部が出力した前記データ信号の変化点であるH側データ変化点を検出するH側データ変化点検出部と、
前記被試験デバイスから出力された前記データ信号がL側閾値以下であるか否かを順次判定して出力するL側レベル比較部と、
前記L側レベル比較部が出力した前記データ信号の変化点であるL側データ変化点を検出するL側データ変化点検出部と、
前記被試験デバイスが前記データ信号を出力する毎に、前記H側データ変化点と前記L側データ変化点とを比較して前記データ信号の立ち上がり時間又は立ち下がり時間を検出し、前記立ち上がり時間又は前記立ち下がり時間を予め定められた許容値と比較して前記被試験デバイスの良否判定を行う位相差検出部と
を備え、
前記位相差検出部は、
前記H側データ変化点及び前記L側データ変化点の一方から他方を減算し、前記立ち上がり時間又は前記立ち下がり時間を出力する演算回路と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定められた最大許容値と比較して、前記最大許容値より小さい場合には論理値0を出力し、前記最大許容値より大きい場合には論理値1を出力する最大許容値比較回路と、
前記演算回路が出力した前記立ち上がり時間又は前記立ち下がり時間を予め定められた最小許容値と比較して、前記最小許容値より大きい場合には論理値0を出力し、前記最小許容値より小さい場合には論理値1を出力する最小許容値比較回路と、
前記最大許容値比較回路が出力する前記論理値と前記最小許容値比較回路が出力する前記論理値との論理和演算を行う論理和回路と
を有する試験装置。
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