JP2010169480A - 半導体デバイス試験装置及び半導体装置 - Google Patents

Abstract

【課題】データの読み出しに同期してデータの受渡しに利用される基準クロックを出力する被試験デバイスを高精度に試験する半導体デバイス試験装置を提供する。
【解決手段】 被試験デバイス２００からは、読み出されるデータ入出力信号ＤＱと共に基準クロック（データストローブ信号ＤＱＳ）が出力される。半導体デバイス試験装置１００内のピンエレクトロニクス１０２ａにおいては、データ入出力信号ＤＱの読み取りをコンパレータ１７１で行う。読み取りの際のストローブ信号１８３ａとして、基準クロック（データストローブ信号ＤＱＳ）の立上り又は立下りに同期したストローブ信号１８２ａ、またはユーザーが発生時刻を定めたストローブ信号１１４ｂのいずれかをセレクタ１８３により選択できる構成としている。
【選択図】図１

Description

本発明は、被試験デバイスから入出力データとともに出力される基準クロックを、ストローブ信号として使用する半導体デバイス試験装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体デバイスの中には、データストローブ信号ＤＱＳのタイミングを利用してデータ入出力信号ＤＱの受渡しを行うメモリが存在する。
図９に、この種の半導体デバイスの読み出し時の様子を示す。
図９においては、半導体デバイスに、外部クロック信号ＣＬＫに同期させたコマンド信号ＣＭＤにリードコマンドＲＥＤを与えると、ＣＬ（CAS Latency）＝２で、すなわちリードコマンドＲＥＤから２クロック目でデータストローブ信号ＤＱＳ，データ入出力信号ＤＱが出力され、その後、外部クロック信号ＣＬＫの立上り立下りに同期して両信号が変化する様子を示している。

図９に示すＤ１〜Ｄ８は、一つの半導体デバイスの一つの入出力端子から出力されたデータ入出力信号ＤＱの論理レベルを示し、データ１，データ０が交互に８ビット出力されている。データストローブ信号ＤＱＳも同じくデータ１，データ０が交互に８ビット出力される。
半導体デバイスの実使用状態においては、データストローブ信号ＤＱＳの立上り立下りに同期して、データＤ１〜Ｄ８が受け渡される。

一方、上述の半導体デバイスを被試験デバイスとして試験する半導体デバイス試験装置においては、外部クロック信号ＣＬＫの例えば２クロック目からデータ入出力信号ＤＱ，データストローブ信号ＤＱＳの変化点までの時間（それぞれ図９中のｔＡＣ，ｔＤＱＳＣＫとする）を測定し、所定の範囲にあるかどうかを良否判定する。
良否判定は、半導体デバイス試験装置内でストローブ信号ＳＴＢを出力し、その発生時刻において、データ入出力信号ＤＱ，データストローブ信号ＤＱＳが期待電圧以上あるいは以下にあるかどうかを、ピンエレクトロニクス内のコンパレータにより読み取り、テスト信号制御部内の論理比較器において期待値と一致するかどうかを判定することで行われる。

しかし、このストローブ発生時刻は、半導体デバイス試験装置に入力される利用者のプログラムにおいて予め設定されるため、次のような問題が生じる。
例えば、図９において、上述の半導体デバイス（サンプル１とする）とは別の半導体デバイス（サンプル２とする）が一つの入出力端子からデータ入出力信号ＤＱ２及びデータストローブ信号ＤＱＳ２を出力する場合を仮定する。
すると、ストローブ信号ＳＴＢの発生時刻が図９のように設定されていると、サンプル１については、論理比較器における期待値をデータＤ１〜Ｄ８と同じく１，０，１，０，１，０，１，０とすれば、良品と判定される。
一方、サンプル２もサンプル１と同じデータを出力するにもかかわらず、ストローブ信号ＳＴＢの時刻に対してデータ出力時刻がずれているため、不良品と判定される。

しかし、サンプル２の実使用状態を考えると、半導体デバイス試験装置により不良品と判定された場合においても、必ずしも不良品と判定すべきでない場合がある。
上述の通り、実使用状態においては、データ入出力信号ＤＱの受け渡しにデータストローブ信号ＤＱＳ（サンプル２においては、それぞれデータ入出力信号ＤＱ２，データストローブ信号ＤＱＳ２として、図９において示す。）が利用される。
そこで、サンプル１，２いずれもｔＤＱＳＣＫ（ｔＡＣとｔＤＱＳＣＫの時間差であり、図９においては、ｔＤＱＳＱ，ｔＤＱＳＱ２とする）が所定の時間内であれば、いずれも良品と判定すべきである。

従って、各サンプルの良否判定を行うには、実使用状態を考慮して、各サンプルについてｔＤＱＳＣＫ，ｔＤＱＳＣＫ２を予め測定し、それをもとに半導体デバイス試験装置ストローブ信号の発生時刻を決定し、期待値に相当するデータが出力されているかどうかにより良否判定を行えばよい。

例えば、特許文献１においては、次のような半導体デバイス評価装置が開示されている。
すなわち、データストローブ信号ＤＱＳの立上り又は立下りのタイミングを、わずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作する複数の信号読取回路で読み取る。そして、データストローブ信号ＤＱＳの変化点を検出した多相パルスの相番号によりデータストローブ信号ＤＱＳの立上り又は立下りのタイミングを規定する。そして、この相番号を半導体デバイス試験装置内に設けられたメモリに記憶する。こうして、被試験デバイスの試験中は、この相番号によって一義的に決定されるタイミングで被試験デバイスから読み出されるデータ入出力信号ＤＱの読取を行い、そのタイミングで変化点の有無を判定し、その判定結果に従って被試験デバイスの良否判定を行う。

特開２００１−２０１５３２号公報

しかしながら、特許文献１で開示されている半導体デバイス試験装置は、データストローブ信号ＤＱＳの立上り又は立下りのタイミングを規定した時刻と、被試験デバイスから読み出されるデータ入出力信号ＤＱの読取時刻には時間差があるため、時間の経過（熱的な変化）に従って変動するデータ入出力信号ＤＱの変化、いわゆるジッタ（Jitter）に高精度に対応することができないという問題があった。
また、この問題に対応すべく、テストパターンを変えて多くのテスト項目を続けて評価する場合においては、テスト項目ごとに予めデータストローブ信号ＤＱＳのタイミングを規定する必要が生じ、テスト時間が増加するという問題もあった。

本発明は、被試験デバイスを試験する試験装置であって、被試験デバイスからは、出力されるデータとともにデータの受け渡しに供する基準クロックが出力され、データの検出を基準クロックの立上り立下りのタイミングに同期して発生するストローブパルスにより行うことを特徴とする半導体デバイス試験装置である。

この発明によれば、被試験デバイスから出力されるデータの検出を、基準クロックの立上り立下りのタイミングに同期して発生するストローブパルスにより読み取ることにしたので、基準クロックの立上り又は立下りのタイミングを規定した時刻と、被試験半導体デバイスから読み出されるデータの読取時刻にはほとんど時間差がない。
そのため、時間の経過（熱的な変化）に従って変動するデータの変化、いわゆるジッタを考慮する必要はない。
すなわち、上述の基準クロックは、データと被試験デバイスから出力されるので、同様の熱的変化を受ける。
従って、この発明によれば、被試験デバイスの実使用に対応した試験、すなわち、データとそのデータとともに出力される基準クロックとの関係に対応した試験を行うことができる半導体デバイス試験装置を提供できる。
また、テスト項目の度に基準クロックのタイミングを規定することによるテスト時間増加はないため、短時間にデータの検出を行うことができる半導体デバイス試験装置を提供できる。

本発明の一実施形態に係る半導体デバイス試験装置の構成図である。 本発明の一実施形態に係る半導体デバイス試験装置に関する補足説明図である。 本発明の一実施形態に係る半導体デバイス試験装置を使用した被試験デバイスのタイミングチャートである。 本発明の一実施形態に係る半導体デバイス試験装置の構成図である。 本発明の一実施形態に係る半導体装置の概略構成図である。 本発明の一実施形態に係る半導体装置に関する補足説明図である。 本発明の一実施形態に係る半導体装置のタイミングチャートである。 本発明の一実施形態に係る半導体デバイス試験装置の構成図である。 従来技術における半導体デバイス試験装置を使用した被試験デバイスのタイミングチャートである。

本発明の一実施形態による半導体デバイス試験装置を図面を参照して説明する。
図１に示す半導体デバイス試験装置の説明に先立って、図２を用いて一般的な半導体デバイス試験装置の概要を説明する。
図２は、半導体デバイス試験装置の一般的な構成図を示しており、半導体デバイス試験装置１００は、テスト信号制御部１０１とピンエレクトロニクス１０２とから構成され、被試験デバイス２００が試験される。

テスト信号制御部１０１は、主制御器１１０、基準信号発生器１１１、タイミング発生器１１２、パターン発生器１１３、波形整形器１１４、論理比較器１１５、フェイルメモリ１１６、基準電圧源１２１、比較電圧源１２２、デバイス電源１２３等から構成される。
主制御器１１０は、コンピュータシステムによって構成され、ユーザーが作成した被試験デバイスを試験するプログラムに従って、テスタバス１５１を介してテスタ制御信号を伝送し、基準信号発生器１１１等を制御する。

基準信号発生器１１１は、テスタバス１５１からテスタ制御信号１５１ａを受けて、被試験デバイスに印加される試験波形の時間基準となる基準信号１１１ａを発生する。
タイミング発生器１１２は、テスタバス１５１からテスタ制御信号１５１ｂ及び上記基準信号１１１ａが入力され、テスタ制御信号１５１ｂに従い基準信号１１１ａを計数し、所望の周期、時間遅れを持つドライバ用位相信号１１２ａ等を発生する。
位相信号としては、一般的に、試験周期（テストレート）や、ストローブ用やコントロール用の信号が例示される。
図２においては、位相信号としてドライバ用位相信号１１２ａ、ストローブ用位相信号１１２ｂ、論理比較器用位相信号１１２ｃが示されている。
また、パターン発生器１１３へ対して出力される位相信号１１２ｃａ，１１２ｃｂ，１１２ｃｃも示されている。

パターン発生器１１３は、テスタバス１５１からテスタ制御信号１５１ｃ及び上記タイミング発生器１１２から位相信号が入力され、被試験デバイスを試験するパターンデータ信号を発生する。
パターン発生器１１３は、例えば被試験デバイスがＤＲＡＭに代表されるメモリデバイスである場合には、試験に際して想定されるあらゆるパターンを発生できるように構成されたＡＬＰＧ（Algorithmic Pattern Generator）が例示される。
図２においては、パターンデータ信号として、テスタ制御信号１５１ｃを受けて位相信号１１２ｃａのタイミングで発生するドライバ用パターンデータ信号１１３ａ、テスタ制御信号１５１ｃを受けて位相信号１１２ｃｂのタイミングで発生するストローブ用パターンデータ信号１１３ｂ、テスタ制御信号１５１ｃを受けて位相信号１１２ｃｃのタイミングで発生する論理比較器用パターンデータ信号１１３ｃが示されている。

波形整形器１１４は、パターン発生器１１３からのパターンデータ信号を受けて、タイミング発生器１１２からの位相信号に基づいて、実波形を出力するものである。
図２においては、波形整形器１１４は、ドライバ用位相信号１１２ａのタイミングでドライバ用パターンデータ信号１１３ａを論理合成し、ピンエレクトロニクス１０２内のドライバ１６１を駆動するドライバ駆動信号１１４ａを生成する。
また、波形整形器１１４は、ストローブ用位相信号１１２ｂのタイミングでストローブ用パターンデータ信号１１３ｂを論理合成し、ピンエレクトロニクス１０２内のコンパレータ１７１に入力するストローブ信号１１４ｂを生成する。

論理比較器１１５は、後述のピンエレクトロニクス１０２内のコンパレータ１７１からの信号（比較結果信号１７１ａ，比較結果信号１７１ｂ）の論理レベルと、パターン発生器１１３から入力される期待値（論理比較器用パターンデータ信号１１３ｃ）を、タイミング発生器から入力される信号（論理比較器用位相信号１１２ｃ）のタイミングで比較し、良否判定信号１１５ａを出力する。
また、フェイルメモリ１１６は、上述の良否判定信号１１５ａが入力され、良否判定結果を格納するものである。フェイルメモリ１１６は、被試験デバイス２００の試験終了後にテスタバス１５１を介して、判定信号１５１ｄを主制御器１１０へ伝送する。

基準電圧源１２１は、ピンエレクトロニクス１０２内のドライバ１６１へ、所定の直流電圧を供給するものである。即ち、被試験デバイス２００へ印加する波形の出力振幅となるハイ／ローの直流電圧レベル（ＶＩＨ、ＶＩＬ）を供給する。
比較電圧源１２２は、ピンエレクトロニクス１０２内のコンパレータ１７１へ、所定の直流電圧を供給するものである。即ち、被試験デバイス２００からのアナログ出力信号を論理信号に変換する為のスレッショルドレベル電圧となる、基準の比較用電圧（ＶＯＨ、ＶＯＬ）を供給する。
デバイス電源１２３は、被試験デバイス２００へ直流電圧を供給する可変電源である。

次に、ピンエレクトロニクス１０２及び被試験デバイス２００について説明する。
ピンエレクトロニクス１０２は、被試験デバイス２００と伝送線路２０２を介して接続されている。
被試験デバイス２００としては、ＤＲＡＭが例示されるが、特にＤＲＡＭに限定されるものでなく、ＳＲＡＭ（Static Random Access Memory）やシステムＬＳＩ（Large Scale Integration）であってもよい。
図２においては、被試験デバイス２００のデータ入出力端子ＤＱＰが伝送線路２０２を介してピンエレクトロニクス１０２と接続される様子を示している。
なお、図２においては示されていないが、被試験デバイス２００におけるデータ入出力端子ＤＱＰ以外の端子も、それぞれの伝送線路を介してピンエレクトロニクス１０２に相当する他に設けられるピンエレクトロニクスに接続される。
また、これらのピンエレクトロニクスは上述のテスト信号制御部１０１に相当するそれぞれのテスト信号制御部に接続され、半導体デバイス試験装置１００全体で被試験デバイス２００が試験される。

ピンエレクトロニクス１０２中のドライバ１６１は、被試験デバイス２００が書き込み動作にあるとき、伝送線路２０２を介して、データ入出力端子ＤＱＰに電圧ＶＩＨまたはＶＩＬを印加する。被試験デバイス２００には、データ０または１が入力される。
ピンエレクトロニクス１０２中のコンパレータ１７１は、被試験デバイス２００が読み出し動作にあるとき、データ０または１に相当する電圧レベルが入力される。コンパレータ１７１は、かかる電圧レベルを電圧ＶＯＬまたはＶＯＨと比較し、比較結果信号１７１ａ，１７１ｂを上述の論理比較器１１５に対して出力する。
なお、上述の比較は、ストローブ信号１１４ｂが印加された時点の入力信号の電圧レベルにより行われる。

以上により、半導体デバイス試験装置の一般的な構成が明らかになったので、図１に戻って説明を続ける。なお、上述の説明との重複を避けるため、図２の各部分に相当する部分に同一の符号を付し、図１との相違点を明らかにしながら説明する。
まず、本実施形態のテスト信号制御部１０１においては、波形整形器１１４の出力信号として、遅延制御信号１１４ｄ及びセレクタ制御信号１１４ｅが新たに追加されている。
いずれも後述するピンエレクトロニクス１０２ａを制御する信号であり、両信号を生成するため、タイミング発生器１１２及びパターン発生器１１３それぞれにおいても出力信号が新たに追加されている。
すなわち、タイミング発生器１１２においては、テスタバス１５１からテスタ制御信号１５１ｂ及び基準信号発生器１１１から基準信号１１１ａが入力されて生成される位相信号１１２ｄ，１１２ｅ，１１２ｃｄ，１１２ｃｅが追加されている。

また、パターン発生器１１３においては、テスタ制御信号１５１ｃを受けて位相信号１１２ｃｄのタイミングで発生する遅延制御用パターンデータ信号１１３ｄ、テスタ制御信号１５１ｃを受けて位相信号１１２ｃｅのタイミングで発生するセレクタ制御用パターンデータ信号１１３ｅが、それぞれ追加されている。
波形整形器１１４においては、遅延制御用位相信号１１２ｄのタイミングで遅延制御用パターンデータ信号１１３ｄを論理合成し、遅延制御信号１１４ｄが生成される。また、セレクタ制御用位相信号１１２ｅのタイミングでセレクタ制御用パターンデータ信号１１３ｅを論理合成し、セレクタ制御信号１１４ｅが生成される。

また、図１において、ピンエレクトロニクス１０２ａは、図２におけるピンエレクトロニクス１０２と、次の点で相違する。
図１におけるピンエレクトロニクス１０２ａは、遅延線１８１、ストローブ発生回路１８２及びセレクタ１８３を備えている。
遅延線１８１は、入力端に伝送線路２０３が接続され、遅延量はテスト信号制御部１０１から入力される遅延制御信号１１４ｄにより制御され、出力端から遅延信号１８１ａを出力する。
なお、遅延線１８１は、ゲート段数で遅延させる構成としたり、抵抗素子及び容量素子等により時定数で遅延させる構成としたり、或いは入力信号を位相のずれた信号でラッチする構成とすることができるが、いずれの構成をとってもよい。

ストローブ発生回路１８２は、遅延信号１８１ａが入力され、ストローブ信号１８２ａを出力する回路である。
セレクタ１８３は、テスト信号制御部１０１から入力されるセレクタ制御信号１１４ｅの論理レベルに従って、ストローブ信号１８２ａまたはテスト信号制御部１０１から入力されるストローブ信号１１４ｂのいずれかを選択し、ストローブ信号１８３ａを出力する回路である。
具体的には、セレクタ１８３は、セレクタ制御信号１１４ｅの論理レベルが０の場合はストローブ信号１１４ｂを、論理レベルが１の場合はストローブ信号１８２ａをストローブ信号１８３ａとして出力する。

他のピンエレクトロニクス１０２ｂ〜１０２ｈもピンエレクトロニクス１０２ａと同じ構成であり、それぞれ伝送線路２０３を介して被試験デバイス２００と接続されている。
また、被試験デバイス２００は１つしか示されていないが、複数個同時測定するいわゆるパラレル測定においては、ピンエレクトロニクスも被試験デバイスの個数に応じて半導体デバイス試験装置に用意され、複数個の被試験デバイスを試験する。

図１において、被試験デバイス２００は、例えばＤＲＡＭであり、データ入出力端子ＤＱＰ、データストローブ端子ＤＱＳＰを備えている。
データ入出力端子ＤＱＰは、ＤＲＡＭ内のメモリセルへデータを入出力する際の端子であり、図１においてはデータ入出力端子ＤＱＰと伝送線路２０２は一つの端子及び伝送線路で示されているが、８端子，８伝送線路を省略して示している。
すなわち、ＤＲＡＭ（被試験デバイス２００）は、データ入出力端子ＤＱ０Ｐ〜７Ｐを有し、８台のピンエレクトロニクス１０２ａ〜１０２ｈへそれぞれの伝送線路２０２を介して接続され、データ入出力信号ＤＱ０〜７が入出力される。
なお、ピンエレクトロニクス１０２ｂ〜１０２ｈについては、図1において内部構成を省略しているが、ピンエレクトロニクス１０２ａと同じ構成をしており、データ入出力信号ＤＱ１〜７が入出力される。

また、データストローブ端子ＤＱＳＰは、上述のデータ入出力端子ＤＱＰへ入出力するデータの受け渡しに利用されるデータストローブ信号ＤＱＳが入出力する端子である。
データストローブ端子ＤＱＳＰは、伝送線路２０３を介してピンエレクトロニクス１０３へ接続される。
ピンエレクトロニクス１０３についても、図1においては内部構成を省略しているが、上述の図２におけるピンエレクトロニクス１０２と同じ構成であり、データストローブ信号ＤＱＳが入出力される。
すなわち、ピンエレクトロニクス１０３中のコンパレータは、被試験デバイス２００が読み出し動作にあるとき、データストローブ信号ＤＱＳが入力される。
コンパレータは、データストローブ信号ＤＱＳの電圧レベルを電圧ＶＯＬまたはＶＯＨと比較し、比較結果をピンエレクトロニクス１０３に対応する論理比較器に対して出力する。
なお、上述の比較は、ピンエレクトロニクス１０３に対応する波形整形器から出力されるストローブ信号が印加された時点の入力信号の電圧レベルにより行われる。

以上のような構成により、半導体デバイス試験装置１００を使用して、次の試験を行うことが可能となる。
図３は、被試験デバイス２００の読み出し時の様子を示すタイミングチャートであり、以下この図面を用いて説明を続ける。
まず、ユーザーが作成した被試験デバイスを試験するプログラムにおいて、上述のセレクタ制御信号１１４ｅは論理レベルが１であるものとして説明をする。
かかる場合、ピンエレクトロニクス１０２ａ内のセレクタ１８３により、ストローブ信号１８３ａは、ピンエレクトロニクス１０２ａ内のストローブ発生回路１８２が出力するストローブ信号１８２ａとなる。
従って、コンパレータ１７１はストローブ信号１８２ａにより、データ入出力信号ＤＱの電圧レベルを読み取る。

図３においては、被試験デバイス２００としてサンプル１、サンプル２の２サンプル用意し、それぞれに外部クロック信号ＣＬＫに同期させたコマンド信号ＣＭＤにリードコマンドＲＥＤを与え、ＣＬ（CAS Latency）＝２のタイミングで、一つのデータ入出力端子から８ビット分のデータを出力する様子を示している。
上述の説明では、被試験デバイス２００は入出力端子を８端子有するとして説明したが、便宜上データ入出力端子ＤＱ０Ｐについて行う。

図３において、データストローブ信号ＤＱＳ，データ入出力信号ＤＱ及びストローブ信号ＳＴＢはサンプル１について試験をするときの信号波形であり、データストローブ信号ＤＱＳ２，データ入出力信号ＤＱ２及びストローブ信号ＳＴＢ２はサンプル２について試験をするときの信号波形である。
また、図３において、Ｄ１〜Ｄ８は、サンプル１及びサンプル２のそれぞれのデータ入出力端子ＤＱ０Ｐから出力されたデータ入出力信号ＤＱ，ＤＱ２の論理レベルを示し、それぞれ期待値通りのデータ１，０，１，０，１，０，１，０が出力されているものと仮定する。
また、データストローブ信号ＤＱＳ，ＤＱＳ２は、それぞれデータ入出力信号ＤＱ，ＤＱ２の受け渡しに利用される被試験デバイス２００から出力される信号であるので、データ入出力信号とほぼ同時刻に、例えばデータ１，０，１，０，１，０，１，０が出力されるものとする。

上述の通り、サンプル１を試験するストローブ信号ＳＴＢは、図１中のストローブ信号１８３ａである。
ストローブ信号１８３ａは、セレクタ１８３によりストローブ信号１８２ａであるから、サンプル１から出力されるデータストローブ信号ＤＱＳの立上り立下り時刻より遅延線１８１の持つ遅延量分だけ遅れた時刻にストローブ信号ＳＴＢ（ストローブ信号１８３ａ）が発生する。
すると、コンパレータ１７１はこの時刻におけるデータ入出力信号ＤＱの電圧レベルを予め設定されたＶＯＨ及びＶＯＬと比較し、比較結果信号１７１ａ，１７１ｂを出力する。
その後、論理比較器１１５は、サンプル１について、期待値通りの信号が読み取られたとして、良否判定信号１１５ａを良品判定として発生する。
サンプル２についても同様に、データストローブ信号ＤＱＳ２の立上り立下り時刻より遅延線１８１の持つ遅延量分だけ遅れた時刻に発生するストローブ信号ＳＴＢ２（ストローブ信号１８３ａ）により、データ入出力信号ＤＱ２の変化を読み取ることとしているので、良品判定される。

なお、上述の説明においては、セレクタ制御信号１１４ｅの論理レベルは１であるものとした。
論理レベルの設定は、そもそもユーザーが作成した被試験デバイスを試験するプログラムにおいて設定される。
また、図１におけるストローブ信号１１４ｂの発生時刻も、かかるプログラムにより設定される。
従って、セレクタ制御信号１１４ｅの論理レベルが０の場合は、図１におけるストローブ信号１８３ａは、波形整形器１１４が出力するストローブ信号１１４ｂとなる。
かかる場合、従来技術において、図９を用いて説明したように、サンプルによってストローブ信号の発生時刻を設定できず、全サンプルに対して一括してストローブ信号の発生時刻が設定される。

すなわち、図９を用いて説明したように、ストローブ信号の発生時刻により、サンプルによっては、実使用状態においてデータ入出力信号ＤＱの受け渡しにデータストローブ信号ＤＱＳがあることまで考えて本来は良品と判定すべきところを、設定されたストローブ信号により不良品と判定されることがある。
従って、本実施形態の半導体デバイス試験装置１００により被試験デバイス２００を試験する場合は、セレクタ制御信号１１４ｅの論理レベルの０または１に分けて、次のように評価することが最適である。

セレクタ制御信号１１４ｅの論理レベルが０の場合は、例えば外部クロック信号ＣＬＫの例えば２クロック目から所定の時間経過後に（例えばｔＡＣ経過後に）、ストローブ信号を発生させ、データ入出力信号ＤＱの電圧レベルがＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。また、データストローブ信号ＤＱＳの電圧レベルが、例えばｔＤＱＳＣ経過後にＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。
すなわち、セレクタ制御信号１１４ｅの論理レベルが０の場合は、被試験デバイス２００の電気的特性ｔＡＣ，ｔＤＱＳＣが所定時間内であるかどうかを評価する。

一方、セレクタ制御信号１１４ｅの論理レベルが１の場合は、データストローブ信号ＤＱＳの変化点から所定の時間経過後に（例えばｔＤＱＳＣＫ経過後に）、ストローブ信号が発生するように半導体装置３００内の遅延線１８１の遅延量を設定し、データ入出力信号ＤＱの電圧レベルがＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。
なお、上述した図１における遅延制御信号１１４ｄにより、半導体装置３００内の遅延線１８１の遅延量を、ユーザーが作成した被試験デバイスを試験するプログラムにおいて任意の値に設定することで、精度良く評価を行うことができる。

このように、本実施形態の半導体デバイス試験装置は、被試験デバイス（被試験デバイス２００）を試験する試験装置（半導体デバイス試験装置１００）であって、被試験デバイス（被試験デバイス２００）からは、出力されるデータ（データ入出力信号ＤＱ）とともにデータの受け渡しに供する基準クロック（データストローブ信号ＤＱＳ）が出力され、データ（データ入出力信号ＤＱ）の検出を基準クロック（データストローブ信号ＤＱＳ）の立上り立下りのタイミングに同期して発生するストローブパルス（ストローブ信号１８２ａ）により行うことを特徴とする半導体デバイス試験装置（半導体デバイス試験装置１００）である。

これにより、被試験デバイス（被試験デバイス２００）から出力されるデータ入出力信号ＤＱの電圧レベルを、ピンエレクトロニクス１０２ａ内のコンパレータ１７１で読み取る際、基準クロック（データストローブ信号ＤＱＳ）を遅延させたストローブ信号（ストローブ信号１８２ａ）により読み取ることにしたので、基準クロック（データストローブ信号ＤＱＳ）の立上り又は立下りのタイミングを規定した時刻と、被試験デバイスから読み出されるデータ（データ入出力信号ＤＱ）の読取時刻にはほとんど時間差がない。
そのため、時間の経過（熱的な変化）に従って変動するデータ（データ入出力信号ＤＱ）の変化、いわゆるジッタを考慮する必要はない。
すなわち、上述の基準クロック（データストローブ信号ＤＱＳ）は、データ（データ入出力信号ＤＱ）と被試験デバイスから出力されるので、同様の熱的変化を受ける。
従って、この発明によれば、被試験デバイスの実使用に対応した試験、すなわち、データ（データ入出力信号ＤＱ）とそのデータ（データ入出力信号ＤＱ）とともに出力される基準クロック（データストローブ信号ＤＱＳ）の関係に対応した試験を行うことができる半導体デバイス試験装置を提供できるという効果を奏する。
また、テスト項目の度に基準クロックのタイミングを規定することによるテスト時間増加はないため、短時間にデータの変化の検出を行うことができるという効果も奏する。

また、ピンエレクトロニクスにおける各コンパレータは被試験デバイスから出力されるデータストローブ信号ＤＱＳによりデータを検出するので、被試験デバイスの個体毎のばらつきに対処できるという効果も奏する。
また、半導体デバイス試験装置が複数の被試験デバイスを同時測定可能な場合、すなわちパラレル測定に対応できる場合においては、半導体デバイス試験装置が一括してデータの検出を行うことはなくなるため、被試験デバイスの個体毎のばらつきに対処できるという効果も奏する。

なお、上述の説明においては、遅延線がピンエレクトロニクス１０２ａ〜１０２ｈ毎にある場合を説明したが、この遅延線をピンエレクトロニクスの外に出すこともできる。
図４は、かかる場合における半導体デバイス試験装置の構成図である。
図４において、遅延線１８１は、テスト信号制御部１０１内に設けられている。
また、遅延線１８１の入力端は、ピンエレクトロニクス１０３を介して、データストローブ信号ＤＱＳが伝送される伝送線路２０３と接続される。
なお、上述したパラレル測定に対応する半導体デバイス試験装置においては、被試験デバイスの数だけ遅延線１８１が設けられているものとする。

このような半導体デバイス試験装置の構成とした場合は、上述の効果を維持しつつ、遅延線の個数を減らすことができる効果を奏する。
また、ピンエレクトロニクスにおける遅延線搭載スペースが減る分だけ、テスト信号制御部における遅延線搭載スペースを拡げることができ、より高精度な遅延線を設けることで、データ入出力信号の検出を高精度に行うことができるという効果も奏する。

次に、本発明の実施形態に係る半導体装置について説明する。
上述のような半導体デバイス試験装置内部に遅延線を設けることができない場合においては、被試験デバイス内に遅延線を設けることができる。
図５においては、かかる被試験デバイスとして半導体装置３００の概略構成図を示している。
半導体装置３００は、外部クロック信号ＣＬＫが入力されるＣＬＫ入力端子ＣＬＫＰ、コマンド信号ＣＭＤが入力されるコマンド入力端子ＣＭＤＰ、外部アドレス信号が入力されるアドレス入力端子ＡＤＤＰを備えている。
また、データ入出力信号ＤＱ０〜ＤＱｎが入出力されるデータ入出力端子ＤＱ０Ｐ〜ＤＱｎＰ及びデータストローブ信号ＤＱＳが入出力されるデータストローブ端子ＤＱＳＰを備えている。

半導体装置３００は、内部回路として、複数のメモリセルからなるメモリセルアレイ４０１、メモリセルアレイ４０１内の所定のメモリセルを選択するＸデコーダ４０２及びＹデコーダ４０３、複数の入力バッファ回路３０２１からなる入力回路３０２、複数の出力バッファ制御回路３０３１からなる出力バッファ制御部３０３、データアンプ回路３０４、データラッチ回路３０５、ライトバッファ回路３０６、データストローブ信号用出力バッファ制御回路３０７、制御信号発生回路３０８、コマンド入力ラッチ＆デコード回路３０９、アドレス入力ラッチ＆デコード回路３１０、コントロールロジック回路３１１等を備えている。
また、出力回路部３０１は、複数の出力バッファ回路３０１１を備えている。
なお、読み出し動作に係る出力バッファ制御回路３０３１、データストローブ信号用出力バッファ制御回路３０７及び出力バッファ回路３０１１の読み出し動作の詳細については後述する。

まず、本発明に関わる半導体装置３００の基本動作を説明する。
ＣＬＫ入力端子ＣＬＫＰから入力される外部クロック信号ＣＬＫに基づいて制御信号発生回路３０８で発生する内部クロック信号３２０が発生する。
コマンド信号ＣＭＤ及び外部アドレス信号ＡＤＤは、内部クロック信号３２０により、コマンド入力ラッチ＆デコード回路３０９及びアドレス入力ラッチ＆デコード回路３１０に取り込まれる。
コマンド信号ＣＭＤは、コマンド入力ラッチ＆デコード回路３０９でデコードされた後、コントロールロジック回路３１１に入力される。
コントロールロジック回路３１１は、入力されたコマンドに応じてＸアドレス系コントロール信号３２１、Ｙアドレス系コントロール信号３２４等を発生し、Ｘアドレス信号３２２及びＹアドレス信号３２３を出力するアドレス入力ラッチ＆デコード回路３１０、Ｘデコーダ４０２及びＹデコーダ４０３並びに上述の出力回路部３０１等を制御して所望の動作を行う。

半導体装置３００にデータを書き込むあるいはデータを読み出すためにはそれに先立ってコマンド入力信号としてコマンド入力端子ＣＭＤＰにアクティブコマンド（ＡＣＴ）を入力し、メモリセルアレイ４０１をアクティブ状態にする必要がある。
また、アクティブコマンド入力と同時に、アドレス入力端子ＡＤＤＰにＸアドレス信号も入力され、メモリセルアレイ４０１内のＸアドレスに該当するワードラインが選択されワードライン上のセルが選択された状態になる。

書き込み動作においては、引き続いて、コマンド入力端子ＣＭＤＰに書き込みコマンド（ＷＲＴ）が入力され、同時にアドレス入力端子ＡＤＤＰにＹアドレス信号が入力されると、上述のワードライン上のＹアドレスのセルにデータ入出力端子ＤＱ０Ｐ〜ＤＱｎＰから入力されたデータ入出力信号ＤＱ０〜ＤＱｎに基づいてデータの書き込みが行われる。

すなわち、書き込みデータであるデータ入出力信号ＤＱ０〜ＤＱｎは、入力回路３０２に入力され、書き込みコマンド（ＷＲＴ）から、例えば１クロック遅れた外部クロック信号ＣＬＫに同期して入力されるデータストローブ信号ＤＱＳの立上り及び立下りエッジによって、データラッチ回路３０５に取り込まれた後、ライトバッファ回路３０６によってメモリセルアレイ４０１内の上述の選択されたメモリセルに書き込まれる。

次に読み出し動作について、図６及び図７を用いて説明する。
図６は、図５における出力バッファ制御回路及び出力バッファ回路の構成を、より詳細に示した図５の補足説明図である。
図７は、半導体装置３００の読み出し時の様子を示すタイミングチャートであり、データ入出力端子ＤＱ０Ｐ及びデータストローブ端子ＤＱＳＰへ出力されるデータ入出力信号及びデータストローブ信号の変化を、通常動作モード、テスト動作モードに分けて示している。
データ入出力信号ＤＱ０Ｎ及びデータストローブ信号ＤＱＳＮは、通常動作モードにおける信号の変化であり、データ入出力信号ＤＱ０Ｔ及びデータストローブ信号ＤＱＳＴは、テスト動作モードにおける信号の変化である。
また、ストローブ信号ＳＴＢＴは、後述する半導体装置３００の試験の際に半導体デバイス試験装置内において発生するストローブ信号である。

図６においては、上述の出力バッファ制御回路３０３１及び出力バッファ回路３０１１のうち、データ入出力端子ＤＱ０Ｐに対応する回路が、入力される出力制御信号とともに示されている。
また、データストローブ端子ＤＱＳＰに対応するデータストローブ信号用出力バッファ制御回路３０７及び出力バッファ回路３０１１が、入力される出力制御信号とともに示されている。
出力制御信号については、図５におけるＹアドレス系コントロール信号３２４として、出力制御信号３２４ａ，３２４ｂ，３２４ｃ，３２４ｄ，ｍｏｄｅ１，ｍｏｄｅ２及びｍｏｄｅ３が示されている。

出力バッファ制御回路３０３１及びデータストローブ信号用出力バッファ制御回路３０７には、出力制御信号３２４ａが入力され、書き込み動作において出力バッファ回路３０１１の出力インピーダンスをハイインピーダンスにして、出力データと入力バッファ回路３０２１に入力される入力データのデータ衝突を制御する。
出力バッファ制御回路３０３１は、メモリセルに記憶されたデータがデータアンプ回路３０４を介して出力制御信号３２４ｃとして入力され、出力制御信号３２４ｂにより出力バッファ回路３０１１へメモリセルに記憶されたデータを伝送する。

一方、データストローブ信号用出力バッファ制御回路３０７は、論理レベルが０，１の間を交互に繰り返す出力制御信号３２４ｄが入力され、後述のセレクタ３５２の出力信号により出力バッファ回路３０１１へ、論理レベルが０，１の間を交互に繰り返す信号を伝送する。
なお、出力制御信号３２４ｄは、図５中のコントロールロジック回路３１１において、外部クロック信号ＣＬＫに同期して、発生される信号である。

遅延線３５１は、入力端に出力制御信号３２４ｂが入力され、遅延量は出力制御信号ｍｏｄｅ１，ｍｏｄｅ２及びｍｏｄｅ３により制御され、出力端からセレクタ３５２へ入力する出力信号を出力する回路である。
遅延線３５１は、ゲート段数で遅延させる構成としたり、抵抗素子及び容量素子等により時定数で遅延させる構成としたり、或いは入力信号を位相のずれた信号でラッチする構成とすることができるが、いずれの構成をとってもよい。
また、遅延線３５１はＤＬＬ（Delay Locked Loop）やＰＬＬ（Phase Locked Loop）で構成されても良い。
なお、上述の制御信号は、ｍｏｄｅ１〜３の３信号としたが、これは何本の信号であってもよい。

セレクタ３５２は、ＯＲ回路３５３の出力信号の論理レベルに従って、上述の遅延線３５１の出力信号または出力制御信号３２４ｂのいずれかを選択し、出力端からデータストローブ信号用出力バッファ制御回路３０７へ入力する出力信号を出力する回路である。
具体的には、セレクタ３５２は、後述の読み出し動作におけるテスト動作モードにおいて、出力制御信号ｍｏｄｅ１〜ｍｏｄｅ３のいずれかの論理レベルが１の場合は出力制御信号３２４ｂを、遅延線３５１の遅延量に相当する分だけ遅延させ、出力信号をデータストローブ信号用出力バッファ制御回路３０７へと出力する。
一方、読み出し動作における通常動作モードにおいては、出力制御信号３２４ｂを遅延させることなく、データストローブ信号用出力バッファ制御回路３０７へと出力する。

読み出し動作について、引き続き説明を続ける。
読み出し動作において、コマンド入力端子ＣＭＤＰに読み出しコマンド（ＲＥＤ）が入力されるとほぼ同時に、アドレス入力端子ＡＤＤＰにＹアドレス信号が入力され、上述のワードライン上のＹアドレスのメモリセルに書き込まれたデータがメモリセルアレイ４０１からデータアンプ回路３０４に読み出される。

データアンプ回路３０４に読み出されたデータは、出力制御信号３２４ｃとして、出力バッファ制御回路３０３１に入力される。
出力バッファ制御回路３０３１は、出力制御信号３２４ｂにより出力バッファ回路３０１１にデータを伝送する。
伝送のタイミングは、データ入出力端子ＤＱ０Ｐからの読み出しデータが、データ読み出しコマンド（ＲＥＤ）から例えば２クロック遅れた外部クロック信号ＣＬＫに同期するよう出力制御信号３２４ｂにより調整される。
図７に示すタイミングチャートでは、選択されたカラムアドレスから連続する８ビットのデータＤ１〜Ｄ８が、外部クロック信号ＣＬＫの立上り立下りに同期して、データ入出力信号ＤＱ０Ｎとしてデータ入出力端子ＤＱ０Ｐへ読み出される例を示している。

また、データストローブ信号ＤＱＳについては、読み出し動作の通常動作モードにおいては、ＯＲ回路３５３の出力論理レベルが０であるので、データストローブ信号用出力バッファ制御回路３０７が出力バッファ回路３０１１にデータを伝送するタイミングは出力バッファ制御回路３０３１とほぼ同時になる。
従って、図７に示すタイミングチャートに示すように、データストローブ信号ＤＱＳＮは、上述のデータ入出力信号ＤＱ０Ｎ出力とほぼ同一のタイミングで、データストローブ端子ＤＱＳＰへ出力される。
出力されるデータストローブ信号ＤＱＳの出力データは、データ入出力の１ビット目と同時に論理レベル１、２ビット目と同時に論理レベル０というように、論理レベルが交互に変化する。

一方、読み出し動作のテスト動作モードにおいては、図６において、出力制御信号ｍｏｄｅ１〜ｍｏｄｅ３のいずれかの論理レベルが１となるので、ＯＲ回路３５３の出力論理レベルが１である。
すると、データストローブ信号用出力バッファ制御回路３０７が出力バッファ回路３０１１にデータを伝送するタイミングは、出力バッファ制御回路３０３１より遅延線で定められた遅延量に相当する分だけ遅れた時刻となる。
従って、図７に示すタイミングチャートに示すように、データストローブ信号ＤＱＳＴは、データ入出力信号ＤＱ０Ｔ出力よりやや遅れたタイミングで、データストローブ端子ＤＱＳＰへ出力される。
なお、データ入出力信号ＤＱ０Ｔは、上述の通常動作モードにおけるデータ入出力信号ＤＱ０Ｎとほぼ同じタイミングで、データ入出力端子ＤＱ０Ｐへ出力される

続いて、このようなテスト動作モードを備えた半導体装置３００を試験する半導体デバイス試験装置について説明する。
図８は、上述の半導体装置３００を試験する半導体デバイス試験装置１００の構成図である。
図８において、図１と相違する点は、ストローブ発生回路１８２に接続される遅延線１８１が図８における半導体デバイス試験装置にない点である。
また、遅延線１８１がないことにより、ピンエレクトロニクス１０２ａには遅延制御信号１１４ｄが入力されない。また、ピンエレクトロニクス１０２ａに対応するテスト信号制御部１０１内には、位相信号１１２ｄ，位相信号１１２ｃｄ，パターンデータ信号１１３ｄは、発生されない。

ストローブ発生回路１８２の入力端には、データストローブ信号ＤＱＳが伝送される伝送線路２０３が接続される。
半導体装置３００の通常動作モードにおいては、半導体デバイス試験装置１００のセレクタ１８３に入力されるセレクタ制御信号１１４ｅの論理レベルは０に、テストモード動作においては１に設定される。
論理レベルの設定は、ユーザーが作成した被試験デバイスを試験するプログラムにおいて設定される。なお、図８におけるストローブ信号１１４ｂの発生時刻も、かかるプログラムにより設定される。
従って、本実施形態の半導体デバイス試験装置１００により半導体装置３００を試験する場合は、セレクタ制御信号１１４ｅの論理レベルの０または１に分けて、次のように評価することが最適である。

セレクタ制御信号１１４ｅの論理レベルが０の場合は、図１におけるストローブ信号１８３ａは、波形整形器１１４が出力するストローブ信号１１４ｂとなる。
かかる場合、図７において示すように、例えば外部クロック信号ＣＬＫの２クロック目から所定の時間経過後に（例えばｔＡＣ経過後に）ストローブ信号を発生させ、データ入出力信号ＤＱの電圧レベルがＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。
また、データストローブ信号ＤＱＳの電圧レベルが、外部クロック信号ＣＬＫの２クロック目から所定の時間経過後に（例えばｔＤＱＳＣ経過後に）ＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。
すなわち、セレクタ制御信号１１４ｅの論理レベルが０の場合は、半導体装置３００の電気的特性ｔＡＣ，ｔＤＱＳＣが所定時間内であるかどうかを評価する。

一方、セレクタ制御信号１１４ｅの論理レベルが１の場合は、データストローブ信号ＤＱＳの変化点から所定の時間後に、ストローブ信号１８２ａが発生するように半導体装置３００内の遅延線３５１の遅延量を設定し、データ入出力信号ＤＱの電圧レベルがＶＯＨ以上またはＶＯＬ以下にあることをコンパレータ１７１により比較する。
図７において、ストローブ信号ＳＴＢＴは、半導体装置３００のテストモードにおける遅延されたデータストローブ信号ＤＱＳＴの立上り立下りに同期して、ストローブ発生回路１８２において発生するストローブ信号１８２ａである。
すなわち、セレクタ制御信号１１４ｅの論理レベルが１の場合は、半導体装置３００の実使用状態を考慮して、データストローブ信号ＤＱＳのタイミングを利用してデータ入出力信号ＤＱの電圧レベルを判定し、データがＤ１〜Ｄ８と期待値通りに変化しているかを評価する。
なお、上述した図６における出力制御信号ｍｏｄｅ１，ｍｏｄｅ２，ｍｏｄｅ３により選択される遅延線３５１の遅延量を、設計において半導体装置の実使用から予想される値に設定しておくことで、精度良く評価を行うことができる。

このように、本実施形態の半導体装置は、出力されるデータ（データ入出力信号ＤＱ）とともにデータの受け渡しに供する基準クロック（データストローブ信号ＤＱＳ）が出力される半導体装置（半導体装置３００）であって、テストモード動作において、前記基準クロック（データストローブ信号ＤＱＳ）を遅延させ出力させることを特徴とする半導体装置である。
また、本実施形態の半導体デバイス試験装置は、上述の被試験デバイス（半導体装置３００）を試験する試験装置（半導体デバイス試験装置１００）であって、被試験デバイス（半導体デバイス試験装置１００）からは、出力されるデータ（データ入出力信号ＤＱ）とともにデータの受け渡しに供する基準クロック（データストローブ信号ＤＱＳ）が出力され、データ（データ入出力信号ＤＱ）の検出を基準クロック（データストローブ信号ＤＱＳ）の立上り立下りのタイミングに同期して発生するストローブパルス（ストローブ信号１８２ａ）により行うことを特徴とする半導体デバイス試験装置（半導体デバイス試験装置１００）である。

本発明の実施形態に係る半導体デバイス試験装置によれば、上述のように基準クロックを遅延させる遅延線が被試験デバイスにあるため、半導体装置の時間の経過（熱的な変化）に従って変動するデータ入出力信号ＤＱの変化、いわゆるジッタは同一条件で遅延線に及ぶこととなる。
従って、本発明の実施形態に係る半導体デバイス試験装置によれば、データの変化の検出を更に高精度に行うことができるという効果を奏する。

１００…半導体デバイス試験装置、１０１…テスト信号制御部、
１０２，１０２ａ，１０２ｂ，１０３…ピンエレクトロニクス、
２００…被試験デバイス、ＤＱ，ＤＱ２…データ入出力信号、ＤＱＰ…データ入出力端子、ＤＱＳ，ＤＱＳ２，ＤＱＳＴ，ＤＱＳＮ…データストローブ信号、ＤＱＳＰ…データストローブ端子、
２０２，２０３…伝送線路、
１１０…主制御器、１１１…基準信号発生器、１１１ａ…基準信号、
１１２…タイミング発生器、１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｃａ，１１２ｃｂ，１１２ｃｃ，１１２ｃｄ，１１２ｃｅ…位相信号、
１１３…パターン発生器、１１３ａ，１１３ｂ，１１３ｃ，１１３ｄ，１１３ｅ…パターンデータ信号、
１１４…波形整形器、１１４ａ…ドライバ駆動信号、
ＳＴＢ，１１４ｂ，ＳＴＢ２，ＳＴＢＴ…ストローブ信号、
１１４ｄ…遅延制御信号、１１４ｅ…セレクタ制御信号、
１１５…論理比較器、１１５ａ…良否判定信号、
１１６…フェイルメモリ、
１２１…基準電圧源、１２２…比較電圧源、１２３…デバイス電源、
１５１…テスタバス、１５１ａ，１５１ｂ，１５１ｃ…テスタ制御信号、
１６１…ドライバ、
１７１…コンパレータ、１７１ａ，１７１ｂ…比較結果信号、
１８１…遅延線、１８１ａ…遅延信号、
１８２…ストローブ発生回路、１８２ａ…ストローブ信号、
１８３…セレクタ、１８３ａ…ストローブ信号、
ＣＬＫＰ…ＣＬＫ入力端子、ＣＬＫ…外部クロック信号、
ＣＭＤＰ…コマンド入力端子、ＣＭＤ…コマンド信号、
ＡＤＤＰ…アドレス入力端子、ＡＤＤ…外部アドレス信号、
ＤＱ０Ｐ…データ入出力端子、
ＤＱ０，ＤＱ１，ＤＱ０Ｔ，ＤＱ０Ｎ…データ入出力信号、
３００…半導体装置、４０１…メモリセルアレイ、
４０２…Ｘデコーダ、４０３…Ｙデコーダ、
３０１…出力回路部、３０１１…出力バッファ回路、
３０２…入力回路、３０２１…入力バッファ回路、
３０３…出力バッファ制御部、３０３１…出力バッファ制御回路、
３０４…データアンプ回路、３０５…データラッチ回路、
３０６…ライトバッファ回路、
３０７…データストローブ信号用出力バッファ制御回路、
３０８…制御信号発生回路、３０９…コマンド入力ラッチ＆デコード回路、
３１０…アドレス入力ラッチ＆デコード回路、３１１…コントロールロジック回路、
３２４ａ，３２４ｂ，３２４ｃ，３２４ｄ，ｍｏｄｅ１…出力制御信号、
３５１…遅延線、３５２…セレクタ、３５３…ＯＲ回路

Claims (4)

1. 被試験デバイスを試験する半導体デバイス試験装置であって、
   前記被試験デバイスからは、出力されるデータとともにデータの受け渡しに供する基準クロックが出力され、
   前記データの検出を前記基準クロックの立上り立下りのタイミングに同期して発生するストローブパルスにより行うことを特徴とする半導体デバイス試験装置。
2. 前記基準クロックを遅延させ、遅延された信号に応じてストローブパルスを発生する第１ストローブパルス発生回路を有することを特徴とする請求項１記載の半導体デバイス試験装置。
3. ユーザーが設定する発生時刻にストローブパルスを発生させる第２ストローブパルス発生回路を更に有し、ユーザーにより前記第１ストローブパルス発生回路と前記第２ストローブパルス発生回路の切り替えが行われることを特徴とする請求項２記載の半導体デバイス試験装置。
4. 請求項１記載の被試験デバイスであって、
   テストモード動作において、前記基準クロックを遅延させ出力させることを特徴とする半導体装置。

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