JP4957092B2 - 半導体メモリテスタ - Google Patents

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Description

本発明は、半導体メモリテスタ(以下テスタという)に関し、詳しくは、ＤＤＲ ＳＤＲＡＭ(Double Data Rate Synchronous Dynamic Random Access Memory)のテスト改善に関する。
コンピュータのメインメモリに使われる半導体メモリの一種に、ダブルデータレート(ＤＤＲ)モードという高速なデータ転送機能を持ったＤＤＲ ＳＤＲＡＭがある。
ＳＤＲＡＭは、外部バスインターフェースが一定周期のクロック信号に同期して動作するように構成されたＤＲＡＭである。ＤＲＡＭは、コンデンサとトランジスタにより電荷を蓄えるように構成されたものであり、読み書きが自由に行えるが、情報を記憶する電荷が時間と共に減少することから、一定時間毎に記憶保持のための再書き込み(リフレッシュ)が行われる。コンピュータの電源を落とすと、記憶内容は消去される。
ＤＤＲは、このようなＳＤＲＡＭの転送速度を通常の２倍にしたものである。具体的には、コンピュータ内部で各回路間の同期を取るためのクロック信号の立ち上がり時と立ち下がり時の両方でデータの読み書きが行えるように同期タイミングを強化している。
ＤＤＲ ＳＤＲＡＭでは、従来からデータＤＱＳが有効であるとしてデータの存在を相手に通知する手法が取られてきたが、ＤＤＲ２までは殆ど有効に機能していなかった。これはクロックが比較的低速であり、クロック基準でもデータやＤＱＳの試験が容易であったためである。
これに対し、ＤＤＲ３、次世代ＤＤＲ−ＤＲＡＭなど高速のデータを使うＳＤＲＡＭのインターフェースでは、テスタから供給されるクロックの周波数をテスト対象である半導体メモリ(以下ＤＵＴという)内部で例えばＰＬＬ(Phase Locked Loop)を用いて逓倍することにより高速のクロック（例えば参照クロック133ＭＨｚをデバイス内部で２４逓倍して3200ＭＨｚを得る）を生成し、その高速化したクロックを用いてＤＵＴ内部を駆動し、さらにＤＵＴ内部の動作タイミングを取るためにＤＬＬ(Delay Locked Loop)などを使ってクロックの整合を取ることが行われている。
下記特許文献１の段落００３５以降には、ＤＤＲ ＳＤＲＡＭの構造とテストに関する記述がある。
特開２００２−２３０９９９号公報
従来のこれらＤＤＲ ＳＤＲＡＭの試験を行う一般的なテスタでは、テスタ内部の基準タイミングを基にしてＤＵＴからの入力信号に対する時間を設定し、入力信号をサンプルしてその値を論理比較することでパス/フェイルを判定している。これは、ＤＵＴがテスタから供給される基本的なタイミング（クロック）に完全に同期して動作することを前提としている。
図８は、このようなＤＤＲ ＳＤＲＡＭテスタにおけるタイミングチャートの一例である。(a)はテスタから入力される基準クロックに基づきＤＵＴの内部で生成されるシステムクロックである。(b)はＤＵＴから出力される差動データストローブＤＱＳである。(c)は複数のストローブ(図８の例では１６個)よりなるマルチストローブであり、ＤＱＳの遷移点がどのあたりに存在するかを探るためのストローブである。(d)はヒストグラムであり、マルチストローブでＤＱＳをサンプリングして求める。このヒストグラムのピーク位置からＤＱＳの遷移点を「このあたり」と特定する。(e)はＤＵＴから出力されるデータＤＱである。(f)はＤＱをサンプリングするためのストローブであり、ヒストグラムのピーク位置に対してデバイスが要求するオフセット時間Ｔｏｓを加えるという操作を行っている。
図９はＤＤＲ２−４００のタイミングチャートの一例であり、図８と共通する部分には同一符号を付けている。(a)はＤＵＴの内部で生成されるシステムクロック、(b)はＤＵＴから出力される差動データストローブＤＱＳ、(c)はマルチストローブ、(d)はＤＵＴから出力されるデータＤＱである。差動データストローブＤＱＳの注目領域をシステムクロックの遷移点を中心にした±５００ｐｓ以内と定義し、データＤＱのストローブ位置を差動データストローブＤＱＳのクロス点から３５０ｐｓと定義し、データＤＱの注目領域はシステムクロックの立ち上がりを中心にした場合±６００ｐｓ以内と定義している。
図１０はＤＤＲ３−８００のタイミングチャートの一例であり、図９と共通する部分には同一符号を付けている。図１０では、データＤＱのストローブ位置を差動データストローブＤＱＳのクロス点から２００ｐｓと定義し、データＤＱの注目領域はシステムクロックの立ち上がりを中心にした±１５０ｐｓ以内と定義している。
図１１はＤＤＲ３−１６００のタイミングチャートの一例であり、図９および図１０と共通する部分には同一符号を付けている。図１１では、データＤＱのストローブ位置を差動データストローブＤＱＳのクロス点から１００ｐｓと定義し、データＤＱの注目領域はシステムクロックの立ち上がりを中心にした±１５０ｐｓ以内と定義している。
ところが、テスタから入力されるクロックに対して内部で生成される高速クロックの位相関係を常に正確に保つことは困難であり、差動データストローブＤＱＳとデータＤＱの関係が前後してしまう場合がある。
また、ＰＬＬやＤＬＬの動作は、回路ノイズ、電源変動、デバイスの温度などデバイスの環境条件で異なり、周波数や遅延量が変化してしまう。この結果、１kbitを越えるような長いデータ列のバースト読み出しの場合には、テスタから供給されているクロックに対して一定の関係を保てなくなる。
そこで、従来のテスタでは、前述のようにＤＱＳの遷移点を得るために本来のＤＲＡＭ試験とは異なるパターンを走らせてデータを取得するようにプログラムしているが、この時間は全体の試験時間４０分程度に対して約５分になり、全体の試験時間の１０％以上の時間を要することになる。
また、前述のようにマルチストローブのストローブ間隔が２０〜１００ｐｓ以上と比較的粗いため、微細な時間を判定するのにあたってはストローブ発生点を少しずつずらすという操作が必要であり、時間がかかると共に、得られるデータはあくまで頻度データであることから正確ではない。
さらに、一度はデータをサンプルするものの、その後のデバイス動作が一定である保証が無いので、固定タイミングで測定するテスタでフェイルを検出しても、実際のメモリと対象デバイス間のプロトコルでは何ら問題が無い可能性があり、良品であるにもかかわらず不良品と判定してしまうことになる。この傾向はデータレートが高速になるほど強い。
これらの不都合を解決するためには、ユーザーはＤＱＳに対してＤＱが成立している時間を試験したいだけなのに、仮のパターンを走行させてデータの演算を行い、オフセット時間を発生させて全体のタイミング補正を行うようにプログラムしなければならず、テスタプログラムの煩雑化は避けられないという問題がある。
本発明の課題は、高速メモリのテストを、複雑なプログラム処理を伴うことなくデバイスのパラメータ通りにプログラムすることで効率よく行える半導体メモリテスタを実現することである。
上記課題を解決する請求項１に記載の発明は、
テスト対象メモリデバイスの良否判定を行う半導体メモリテスタであって、
前記テスト対象メモリデバイスが出力するクロックに基づくタイミングで前記テスト対象メモリデバイスの出力と期待値とを比較する測定部を有し、
前記測定部は、
前記テスト対象メモリデバイスの出力データが入力されるコンパレータと、
このコンパレータの出力を比較タイミングでサンプリングするサンプリング部と、
このサンプリング部の出力と期待値をタイミング発生部から出力されるタイミング信号に基づいて比較してテスト対象メモリデバイスの良否判定を行うフェイル判定部と、
前記テスト対象メモリデバイスで定義されるクロックと出力データの相対的な遅延時間を設定する可変遅延素子と、
前記テスト対象メモリデバイスが出力するクロックを分周して比較タイミングを生成する分周手段、
を有することを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体メモリテスタにおいて、
前記テスト対象メモリデバイスは、内部でクロックを生成することを特徴とする。
本発明によれば、高速メモリのテストを、従来のような複雑なプログラム処理を伴うことなく効率よく行える。
以下、図面を参照して、本発明の実施形態について説明する。
図１は本発明の実施形態の一例を示すブロック図である。テスタ１００はＤＵＴ２００に対して各種の試験信号を与え、ＤＵＴ２００はテスタ１００から入力される試験信号に基づく応答信号をテスタ１００に対して出力する。そして、テスタ１００は、ＤＵＴ２００から入力される応答信号があらかじめ設定されている所定の時間関係を満たしているか否かを判断して良否判定を行う。
テスタ１００は、信号発生部Ａと信号測定部Ｂに大別できる。
信号発生部Ａには、ＤＵＴ２００に与えるフレームパターンを出力フレームパターンとしてフォーマッタ１２１〜１２ｎに入力するとともにＤＵＴ２００から出力されるフレームの良否判断の基準になる期待値フレームパターンを入力フレームパターンとして信号測定部Ｂのフェイル判定部に入力するフレームパターン発生部１０１、タイミング発生部１１１とフォーマッタ１２１とドライバ１３１とで構成される基準クロックの出力系統、タイミング発生部１１２とフォーマッタ１２２とドライバ１３２とで構成されるＤＱＳ入力ピンの出力系統、タイミング発生部１１３〜１１ｎとフォーマッタ１２３〜１２ｎとドライバ１３３〜１３ｎとで構成される所定のパケットフレームを出力するための複数のコマンド/アドレス/データピンの出力系統が設けられている。
信号測定部Ｂには、レシーバ１４１と分周分配ユニット１５１とフェイル判定部１６１とタイミング発生部１７１とで構成されるＤＱＳクロックピン系統、コンパレータ１４２〜１４ｎと分配ユニット１５２〜１５ｎとフェイル判定部１６２〜１６ｎとタイミング発生部１７２〜１７ｎとで構成される複数のＤＱ測定系統が設けられている。
タイミング発生部１１１〜１１ｎは、各出力信号系統に応じて設定されている所定の時間関係のタイミング信号を後段のフォーマッタ１２１〜１２ｎに出力する。
フォーマッタ１２１〜１２ｎは、フレームパターン発生部１０１から入力されるフレームパターン信号およびタイミング発生部１１１〜１１ｎから入力されるタイミング信号に基づき、各出力信号系統に応じて設定されているリターンゼロ(ＲＺ)やノンリターンゼロ(ＮＲＺ)などの所定の信号形式にフォーマットされた信号を、後段のドライバ１３１〜１３ｎに出力する。フォーマッタ１２１は基準クロックの信号形式にフォーマットし、フォーマッタ１２２はＤＱＳ入力の信号形式(ＲＺ)にフォーマットし、フォーマッタ１２３〜１２ｎは例えば６ビット幅１８ワードでコマンド/アドレス/データとエラー検出ビットを含むパケットフレームを出力するための信号形式(ＮＲＺ)にフォーマットする。
ドライバ１３１〜１３ｎは、ＤＵＴ２００の所定のピンに対して差動信号を出力するように構成されている。
レシーバ１４１は、ＤＵＴ２００のＤＱＳクロックを差動形態で受信して分周分配ユニット１５１に差動信号を出力する。
分周分配ユニット１５１は、レシーバ１４１を介して入力されるＤＱＳクロックを分周し他の分配ユニット１５２〜１５ｎにクロックとして出力するとともに、フェイル判定部１６１の一方の入力端子にも出力する。
タイミング発生部１７１は、フェイル判定部１６１の他方の入力端子に、ＤＵＴ２００から出力されるＤＱＳクロックの時間関係について、期待値パターンが表す所定の仕様を満たしているか否かを判定するための基準となるタイミング信号を出力する。
フェイル判定部１６１は、フレームパターン発生部１０１から入力される期待値フレームパターンおよびタイミング発生部１７１のタイミング信号に基づき、分周分配ユニット１５１の出力信号についての良否判定を行う。
コンパレータ１４２〜１４ｎは、ウィンドウ型のコンパレータとして構成されたものであり、ＤＵＴ２００の出力データＤＱの値が所定の上限値Ｈおよび下限値Ｌに対してどのような大小関係にあるのかを比較してその比較結果を分配ユニット１５２〜１５ｎに出力する。
分配ユニット１５２〜１５ｎは、コンパレータ１４２〜１４ｎの出力信号を分周分配ユニット１５１で分周されたクロックに基づいてサンプリングし、フェイル判定部１６２〜１６ｎの一方の入力端子に出力する。
タイミング発生部１７２〜１７ｎは、フェイル判定部１６２〜１６ｎの他方の入力端子に、分配ユニット１５２〜１５ｎでサンプリングされたＤＵＴ２００の出力データＤＱの時間関係について、期待値パターンが表す所定の仕様を満たしているか否かを判定するための基準となるタイミング信号を出力する。
フェイル判定部１６２〜１６ｎは、フレームパターン発生部１０１から入力される期待値フレームパターンおよびタイミング発生部１７２〜１７ｎのタイミング信号に基づき、分配ユニット１５２〜１５ｎでサンプリングされたＤＵＴ２００の出力データＤＱについての良否判定を行う。
図２はＤＵＴ２００の構成例を示すブロック図である。
内部クロック発生回路２０１は、テスタ１００から入力される基準クロック(例えば１３３ＭＨｚ)を逓倍(例えば２４倍)して所定周波数(例えば３２００ＭＨｚ)の内部クロックＤＱＳを生成し、入力クロック同期回路２０２の一方の入力端子および出力クロック回路２０３に出力する。
入力クロック同期回路２０２の他方の入力端子には書き込みクロックが入力され、内部クロックに同期した書き込みクロックとしてコマンドデコード入力データアドレス回路２０４に出力する。
出力クロック回路２０３は、外部に読み出しクロックとして出力するとともに、出力データ回路２０７にも読み出しクロックを出力する。
コマンドデコード入力データアドレス回路２０４は、入力クロック同期回路２０２から入力される書き込みクロックに基づいて外部から入力されるパケットフレーム形式のコマンド/アドレス/入力データを取り込み、ラインバッファ２０５を介してメモリコア２０６に書き込む。
メモリコア２０６に書き込まれたデータは、ラインバッファ２０５を介して出力データ回路２０７に読み出され、出力クロック回路２０３から出力される読み出しクロックに基づき出力データとして外部に出力される。
図３は図１の信号測定部Ｂのみを示したブロック図である。ＤＵＴ２００から出力されるＤＱＳクロックを分周分配ユニット１５１で分周することでテスタ１００の必要周波数帯域を制限できることになり、各ＤＱピン系統でこれら分周されたクロックを使用してデータＤＱをサンプルする。
図４は分周分配ユニット１５１の具体例を示すブロック図であり、図１および図３と共通する部分には同一の符号を付けている。レシーバ１４１の非反転出力は、非反転入力１／４分周器１５１ａと反転入力１／４分周器１５１ｂに入力されるとともに、フリップフロップ１５１ｅの非反転入力端子Ｄとフリップフロップ１５１ｆの反転入力端子Ｄに入力されている。レシーバ１４１の反転出力は、非反転入力１／４分周器１５１ｃと反転入力１／４分周器１５１ｄに入力されるとともに、フリップフロップ１５１ｇの非反転入力端子Ｄとフリップフロップ１５１ｈの反転入力端子Ｄに入力されている。
非反転入力１／４分周器１５１ａの出力は可変遅延素子１５１ｊを介してフリップフロップ１５１ｅのクロック端子に入力されるとともに出力バッファ１５１ｎに入力され、反転入力１／４分周器１５１ｂの出力は可変遅延素子１５１ｋを介してフリップフロップ１５１ｆのクロック端子に入力されるとともに出力バッファ１５１ｎに入力され、非反転入力１／４分周器１５１ｃの出力は可変遅延素子１５１ｌを介してフリップフロップ１５１ｆのクロック端子に入力されるとともに出力バッファ１５１ｎに入力され、反転入力１／４分周器１５１ｄの出力は可変遅延素子１５１ｍを介してフリップフロップ１５１ｈのクロック端子に入力されるとともに出力バッファ１５１ｎに入力されている。
フリップフロップ１５１ｅ〜１５１ｈのＱ出力はフェイル判定部１６１に入力されている。
分周分配ユニット１５１に設けられている可変遅延素子１５１ｊ〜１５１ｍの各遅延時間により、ＤＵＴ２００で定義されるＤＱＳとデータＤＱの相対的な遅延時間を設定することができる。ここで、サンプルクロックとしてＤＵＴ２００の出力を使用するので、仮にＤＵＴ２００側の理由でクロック周波数ＤＱＳが変化したとしてもそれによって生成されるデータＤＱとの関係が変化することはなく、安定にデータＤＱを取得できる。
なお分配ユニット１５２〜１５ｎは、分周分配ユニット１５１と同一構成の半導体チップを用い、その分配機能のみを利用するようにしてもよい。
図５は分配ユニット１５２の具体例を示すブロック図であり、図１および図３と共通する部分には同一の符号を付けている。図５において、コンパレータ１４２の上限値Ｈ側出力はフリップフロップ１５２ｅの非反転入力端子Ｄとフリップフロップ１５２ｆの反転入力端子Ｄに入力され、コンパレータ１４２の下限値Ｌ側出力はフリップフロップ１５２ｇの非反転入力端子Ｄとフリップフロップ１５２ｈの反転入力端子Ｄに入力されている。
入力バッファ１５２ｉには分周分配ユニット１５１の出力バッファ１５１ｎから分周信号が入力され、これら分周信号は出力バッファ１５２ｎを介して次段の入力バッファに出力されている。非反転入力１／４分周器１５１ａの出力系統は可変遅延素子１５２ｊを介してフリップフロップ１５２ｅのクロック端子に入力されるとともに出力バッファ１５２ｎに入力され、反転入力１／４分周器１５１ｂの出力系統は可変遅延素子１５２ｋを介してフリップフロップ１５２ｆのクロック端子に入力されるとともに出力バッファ１５２ｎに入力され、非反転入力１／４分周器１５１ｃの出力は可変遅延素子１５２ｌを介してフリップフロップ１５２ｆのクロック端子に入力されるとともに出力バッファ１５２ｎに入力され、反転入力１／４分周器１５１ｄの出力は可変遅延素子１５２ｍを介してフリップフロップ１５２ｈのクロック端子に入力されるとともに出力バッファ１５２ｎに入力されている。
フリップフロップ１５２ｅ〜１５２ｈのＱ出力はフェイル判定部１６２に入力されている。
分配ユニット１５２に設けられている可変遅延素子１５２ｊ〜１５２ｍの各遅延時間により、ＤＵＴ２００で定義されるＤＱＳとデータＤＱの相対的な遅延時間を設定することができる。ここで、サンプルクロックとしてＤＵＴ２００の出力を使用するので、仮にＤＵＴ２００側の理由でクロック周波数ＤＱＳが変化したとしてもそれによって生成されるデータＤＱとの関係が変化することはなく、安定にデータＤＱを取得できる。
なお、図５ではＤＵＴ２００の出力データＤＱをウィンドウ型のコンパレータ１４２を介して入力する例を示したが、用途に応じて図６に示すように図４と同様な差動構成のレシーバ１４２'を介して入力してもよい。
図７は図４の動作を説明するタイミングチャートである。(a)はＤＵＴの内部で生成されるクロックＤＱＳ、(b)はクロックＤＱＳを１／４に分周した分周クロック、(c)はＤＵＴから出力されるデータＤＱ、(d)はフリップフロップ１５１ｅ〜１５１ｈでストローブされるフェイル判定対象データである。図７に示すように、フェイル判定対象データとして４クロック分が保持される。
これにより、デバイスから出力されるクロックＤＱＳが変化してもデータＤＱとの相対関係が崩れない限り常にデータＤＱを正しくストローブできるトラッキング機能が実現できる。
そして、テスタのプログラムにあたり、従来のような到来するクロックの測定、変位の検出、タイミングの再プログラムを不要になり、デバイスのパラメータ通りにプログラムすることができる。
なお、上記実施例では、クロックを分周する例について説明したが、クロックを分周せずにそのまま必要なピンへテスタ内部で分配するようにしてもよい。
また、可変遅延素子は、クロックに追従同期するＰＬＬを使用し、その制御電圧でデータの遅延を制御するようにしてもよい。
また、タイムインターバルアナライザなどの微小時間幅測定手段を使用してクロックのタイミング値を測定し、その測定結果に基づき追従制御を行ってもよい。
以上説明したように、本発明によれば、前述のような回路ノイズ、電源変動、デバイスの温度など、デバイスの環境条件の影響による周波数や遅延量の変化が発生しても、従来必要とされたストローブ位置を検出して全データのサンプルタイミングを計算し再設定していた複雑な操作を行うことなく、テスタ側でデータを取得することができ、デバイスの仕様値をそのまま使用でき、高速メモリのテストを効率よく行える半導体メモリテスタを実現できる。
本発明の一実施例を示すブロック図である。 ＤＵＴ２００の構成例を示すブロック図である。 図１の信号測定部Ｂのみを示したブロック図である。 分周分配ユニット１５１の具体例を示すブロック図である。 分配ユニット１５２の具体例を示すブロック図である。 分配ユニット１５２の他の具体例を示すブロック図である。 図４の動作を説明するタイミングチャートである。 ＤＤＲ ＳＤＲＡＭテスタにおけるタイミングチャートの一例である。 ＤＤＲ２−４００のタイミングチャートの一例である。 ＤＤＲ３−８００のタイミングチャートの一例である。 ＤＤＲ３−１６００のタイミングチャートの一例である。
符号の説明
１００ テスタ
２００ ＤＵＴ
１１１〜１１ｎ タイミング発生部
１２１〜１２ｎ フォーマッタ
１３１〜１３ｎ ドライバ
１４１ レシーバ
１４２〜１４ｎ コンパレータ
１５１ 分周分配ユニット
１５２〜１５ｎ 分配ユニット
１６１〜１６ｎ フェイル判定部
１７１〜１７ｎ タイミング発生部

Claims (2)

  1. テスト対象メモリデバイスの良否判定を行う半導体メモリテスタであって、
    前記テスト対象メモリデバイスが出力するクロックに基づくタイミングで前記テスト対象メモリデバイスの出力と期待値とを比較する測定部を有し、
    前記測定部は、
    前記テスト対象メモリデバイスの出力データが入力されるコンパレータと、
    このコンパレータの出力を比較タイミングでサンプリングするサンプリング部と、
    このサンプリング部の出力と期待値をタイミング発生部から出力されるタイミング信号に基づいて比較してテスト対象メモリデバイスの良否判定を行うフェイル判定部と、
    前記テスト対象メモリデバイスで定義されるクロックと出力データの相対的な遅延時間を設定する可変遅延素子と、
    前記テスト対象メモリデバイスが出力するクロックを分周して比較タイミングを生成する分周手段、
    を有することを特徴とする半導体メモリテスタ。
  2. 前記テスト対象メモリデバイスは、内部でクロックを生成することを特徴とする請求項１に記載の半導体メモリテスタ。
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