CN110364220B - 用于测量嵌入式存储器的数据读取时间的电路系统及芯片 - Google Patents

Abstract

本发明提供一种用于测量嵌入式存储器的数据读取时间的电路系统及芯片。所述电路系统包括：控制电路、锁相环、脉冲产生电路、数据锁存器及数据比较器，其中，控制电路用于根据数据比较器的数据比较结果调整时钟频率配置信号，还用于产生数据比较器使用的参考数据，还用于控制嵌入式存储器的写操作和读操作；锁相环用于根据时钟频率配置信号，产生锁相环输出时钟信号；脉冲产生电路，用于根据锁相环输出时钟信号，产生嵌入式存储器的工作时钟信号以及数据锁存器的工作时钟信号；数据锁存器，用于将接收到的存储数据锁住并发送到数据比较器；数据比较器，用于比较存储数据和参考数据，输出数据比较结果。本发明能够提高数据读取时间的测量精度。

Description

用于测量嵌入式存储器的数据读取时间的电路系统及芯片

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种用于测量嵌入式存储器的数据读取时间的电路系统及芯片。

背景技术

内嵌于芯片内部的存储器称为嵌入式存储器，对于嵌入式存储器来说，数据读取时间(通常记为Tcq)是一个很重要的参数，用来表示存储器从时钟(地址)跳变到存储单元被读出到端口的时间。如图1所示，为传统的测量嵌入式存储器Tcq的基本原理示意图，测试机台预先设置好测试模式，通过测试机台直接与嵌入式存储器交互，查看存储器是否能够正确读取数据操作，对被选中的嵌入式存储器的某些地址对应的存储单元进行写数据操作，然后再对这些被写过的存储单元进行读操作，测试机台测量从时钟上升沿开始到存储单元数据正确读出的时间间隔即为此存储单元的读取时间，依此方式对存储器的各个存储单元进行数据读取操作，就可获得存储器的最大读取时间。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：

传统的采用测试机台直接测量嵌入式存储器Tcq的方法，虽然直观，但是得到的时间数据精度较差，一般情况下只有纳秒级的精度，对于高速嵌入式存储器来说，无法满足精度要求。

发明内容

为解决上述问题，本发明提供一种用于测量嵌入式存储器的数据读取时间的电路系统，能够精确测量嵌入式存储器的数据读取时间。

第一方面，本发明提供一种用于测量嵌入式存储器的数据读取时间的电路系统，所述电路系统与所述嵌入式存储器位于同一芯片的内部，所述电路系统包括：控制电路、锁相环、脉冲产生电路、数据锁存器及数据比较器，其中，

所述控制电路，用于根据所述数据比较器的数据比较结果调整输出的时钟频率配置信号以增加或减小所述锁相环的输出时钟信号的频率，还用于产生所述数据比较器使用的参考数据，还用于控制所述嵌入式存储器的写操作和读操作；

所述锁相环，用于根据所述时钟频率配置信号，产生锁相环输出时钟信号；

所述脉冲产生电路，用于根据所述锁相环输出时钟信号，产生所述嵌入式存储器的工作时钟信号以及所述数据锁存器的工作时钟信号；

所述数据锁存器，用于接收从所述嵌入式存储器读取的存储数据，在工作时钟的上升沿，将接收到的存储数据锁住并发送到所述数据比较器；

所述数据比较器，用于接收所述数据锁存器传来的存储数据以及所述控制电路产生的参考数据，将二者作比较，输出数据比较结果；

所述控制电路、锁相环、脉冲产生电路、数据锁存器以及数据比较器重复执行各自动作，直至当前次的比较结果与上一次的比较结果不同时结束。

可选地，所述控制电路，还用于对所述锁相环、所述脉冲产生电路及所述数据比较器进行使能控制。

可选地，所述脉冲产生电路用于产生上升沿与所述锁相环输出时钟信号的上升沿同步的嵌入式存储器的工作时钟信号，还用于产生上升沿与所述锁相环输出时钟信号的下降沿同步的数据锁存器的工作时钟信号。

可选地，所述控制电路和所述锁相环在每次测量之前接收外部测试机台发送的复位信号进行复位。

可选地，所述控制电路接收外部测试机台发送的时钟信号和使能信号进行启动。

第二方面，本发明提供一种芯片，包括嵌入式存储器以及上述用于测量嵌入式存储器的数据读取时间的电路系统。

本发明提供的用于测量嵌入式存储器的数据读取时间的电路系统，控制电路根据数据比较器输出的数据比较结果自动调整(增大或减小)锁相环输出时钟信号的频率，锁相环、脉冲产生电路、数据锁存器及数据比较器重复执行各自动作直至当前次的数据比较结果与上一次的数据比较结果不同时结束，将当前次的锁相环输出时钟信号的周期的一半为嵌入式存储器的数据读取时间。与现有技术相比，通过内置的电路系统测量Tcq，提高了Tcq的测量精度，同时测量过程完全自动化，无需外部测试机台手动调整，测试效率高。进一步地，由于充分利用了测试芯片自带的锁相环，减少了放置于存储器周边的用于测量Tcq的延时电路，能够减小芯片面积，达到降低芯片成本的效果。

附图说明

图1为现有的测量嵌入式存储器的数据读取时间的结构示意图；

图2为本发明的用于测量嵌入式存储器的数据读取时间的电路系统的结构示意图；

图3为本发明的电路系统中脉冲产生电路的一种结构示意图；

图4为图3所示脉冲产生电路的信号波形图；

图5为本发明的电路系统中脉冲产生电路的另一种结构示意图；

图6为图5所示脉冲产生电路的信号波形图；

图7为本发明的用于测量嵌入式存储器的数据读取时间的电路系统的工作流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种用于测量嵌入式存储器的数据读取时间的电路系统，如图2所示，所述电路系统与嵌入式存储器位于同一测试芯片(或SOC片上系统)的内部，所述电路系统包括：控制电路21、锁相环22、脉冲产生电路23、数据锁存器24以及数据比较器25，其中，

控制电路21，分别与外部测试机台20、锁相环22、脉冲产生电路23、嵌入式存储器19及数据比较器25连接，用于产生时钟频率配置信号Opt[x:0]并根据数据比较器25的数据比较结果Pass/Fail flag调整时钟频率配置信号Opt[x:0]，进而增加或减小锁相环输出时钟信号PLL_CLK的频率；

控制电路21，还用于产生数据比较器25使用的参考数据REF_DATA，还用于控制嵌入式存储器19的写操作和读操作；

锁相环22，用于根据时钟频率配置信号Opt[x:0]，产生锁相环输出时钟信号PLL_CLK；

脉冲产生电路23，用于根据锁相环输出时钟信号PLL_CLK，产生嵌入式存储器19的工作时钟信号CKM以及数据锁存器24的工作时钟信号CK_LAT；

数据锁存器24，用于接收从嵌入式存储器19读取的存储数据DO，在工作时钟CK_LAT的上升沿来时，将存储数据DO锁住并发送到数据比较器25；

数据比较器25，与外部测试机台20、控制电路21以及数据锁存器24连接，用于接收数据锁存器24传来的存储数据MEM_DATA以及控制电路21送入的参考数据REF_DATA，将二者作比较，输出数据比较结果Pass/Fail flag到控制电路21和外部测试机台20。

当第一次数据比较结果为Pass时，即存储数据MEM_DATA与参考数据REF_DATA匹配，则控制电路21自动调整时钟频率配置信号Opt[x:0]以增加锁相环输出时钟信号PLL_CLK的频率，锁相环22、脉冲产生电路23、数据锁存器24以及数据比较器25重新执行各自动作，重复执行上述过程直至数据比较结果为Fail时结束，则此时的锁相环输出时钟信号PLL_CLK的周期的一半为嵌入式存储器的数据读取时间Tcq；

当第一次数据比较结果为Fail时，即存储数据MEM_DATA与参考数据REF_DATA不匹配，则控制电路21自动调整时钟频率配置信号Opt[x:0]以减小锁相环输出时钟信号PLL_CLK的频率，锁相环22、脉冲产生电路23、数据锁存器24以及数据比较器25重新执行各自动作，重复执行上述过程直至数据比较结果为Pass时结束，则此时的锁相环输出时钟信号PLL_CLK的周期的一半为嵌入式存储器的数据读取时间Tcq。

本发明实施例提供的用于测量嵌入式存储器的数据读取时间的电路系统，控制电路根据数据比较器输出的数据比较结果自动调整(增大或减小)锁相环输出时钟信号的频率，锁相环、脉冲产生电路、数据锁存器及数据比较器重复执行各自动作直至当前次的数据比较结果与上一次的数据比较结果不同时结束，将当前次的锁相环输出时钟信号的周期的一半为嵌入式存储器的数据读取时间。与现有技术相比，通过内置的电路系统测量Tcq，提高了Tcq的测量精度，同时测量过程完全自动化，无需外部测试机台手动调整，测试效率高。进一步地，由于充分利用了测试芯片自带的锁相环，减少了放置于存储器周边的用于测量Tcq的延时电路，能够减小芯片面积，达到降低芯片成本的效果。

进一步地，锁相环22、脉冲产生电路23及数据比较器25都受控制电路21的使能控制，控制电路21通过锁相环使能信号PLL_EN、脉冲产生电路使能信号CLK_EN及数据比较器使能信号COMP_EN分别使能锁相环22、脉冲产生电路23及数据比较器25。

进一步地，脉冲产生电路23产生的CKM的上升沿与PLL_CLK的上升沿同步，产生的CK_LAT的上升沿与PLL_CLK的下降沿同步。

如图3所示，为脉冲产生电路23的一种实现方式，脉冲产生电路23包括5个依次连接的反相器IVb0～IVb4、电容Cd、与非门ND0、与非门ND1、反相器IV0以及反相器IV1，其中IVb0、IVb1、IVb2、IVb3、IVb4与电容Cd组成延时电路，当CLK_EN＝1时，PLL_CLK与经由时延之后的PLL_CLK0产生CKM，CKM上升沿与锁相环输出时钟上升沿同步，且CKM上升沿触发存储器读数据操作；PLL_CLK反相后的PLL_CLKB与经由时延之后的PLL_CLK1产生CK_LAT，CK_LAT上升沿与锁相环输出时钟下降沿同步，且CK_LAT上升沿触发锁存器24锁住存储器读出的数据DO。对应的信号波形如图4所示。

如图5所示，为脉冲产生电路23的另一种实现方式，脉冲产生电路23包括4个依次连接的反相器IVb0～IVb3、电容Cd、与非门ND0、与非门ND1、反相器IV0以及反相器IV1，IVb0、IVb1、IVb2、IVb3与电容Cd组成延时电路，当CLK_EN＝1时，PLL_CLK与CLK_EN产生CKM，CKM上升沿与锁相环输出时钟上升沿同步，且CKM上升沿触发存储器读数据操作；PLL_CLK反相后的PLL_CLKB与经由时延之后的PLL_CLK1产生CK_LAT，CK_LAT上升沿与锁相环输出时钟下降沿同步，且CK_LAT上升沿触发锁存器24锁住存储器读出的数据DO。对应的信号波形如图6所示。

本发明的用于测量嵌入式存储器的数据读取时间的电路系统的工作流程如图7所示。

在每次开始测量之前，控制电路和锁相环接收外部测试机台发送的复位信号RESET进行复位。之后，控制电路接收外部测试机台发送的时钟信号EX_CLK和使能信号BIST_EN进行启动，控制电路启动之后向锁相环发送使能信号PLL_EN和时钟频率配置信号Opt[x:0]，锁相环输出时钟信号PLL_CLK，脉冲产生电路根据PLL_CLK产生嵌入式存储器的工作时钟CKM和数据锁存器的工作时钟CK_LAT，然后在控制电路的控制下先对存储器写入数据，再从存储器读取数据，并将读取出的存储数据经数据锁存器发送到数据比较器，数据比较器对存储数据和参考数据进行比较，如果数据匹配，控制电路调整时钟频率配置信号Opt[x:0]，增加PLL_CLK频率(也即减小PLL_CLK周期)，继续对上次读取数据的存储单元进行读取，重复执行上述过程，直到数据不匹配，测试结束，最后一次数据匹配结果对应的锁相环输出时钟信号的周期的一半即为嵌入式存储器的数据读取时间；如果数据不匹配，控制电路调整时钟频率配置信号Opt[x:0]，进而减小锁相环输出时钟信号的频率(也即增加PLL_CLK周期)，重复执行上述过程，直到数据匹配，测试结束，该次数据匹配结果对应的锁相环输出时钟信号的周期的一半即为嵌入式存储器的数据读取时间。由于锁相环的输出时钟频率可调范围较大，一般能做到从几十MHz到几千MHz的范围内调节，且每个频率可调步长为几十MHz，因此本发明的自动测量存储器数据读取时间的精度能达到10ps级别。另外整个测试过程自动执行，测试效率高。

本发明实施例还提供一种芯片，包括嵌入式存储器以及上述用于测量嵌入式存储器的数据读取时间的电路系统。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (5)

1.一种用于测量嵌入式存储器的数据读取时间的电路系统，所述电路系统与所述嵌入式存储器位于同一芯片的内部，其特征在于，所述电路系统包括：控制电路、锁相环、脉冲产生电路、数据锁存器及数据比较器，其中，

所述控制电路，用于根据所述数据比较器的数据比较结果调整输出的时钟频率配置信号以增加或减小所述锁相环的输出时钟信号的频率，还用于产生所述数据比较器使用的参考数据，还用于控制所述嵌入式存储器的写操作和读操作；

所述锁相环，用于根据所述时钟频率配置信号，产生锁相环输出时钟信号；

所述脉冲产生电路，用于根据所述锁相环输出时钟信号，产生所述嵌入式存储器的工作时钟信号以及所述数据锁存器的工作时钟信号，所述嵌入式存储器的工作时钟信号的上升沿与所述锁相环输出时钟信号的上升沿同步，所述数据锁存器的工作时钟信号的上升沿与所述锁相环输出时钟信号的下降沿同步；

所述数据锁存器，用于接收从所述嵌入式存储器读取的存储数据，在工作时钟信号 的上升沿，将接收到的存储数据锁住并发送到所述数据比较器；

所述数据比较器，用于接收所述数据锁存器传来的存储数据以及所述控制电路产生的参考数据，将二者作比较，输出数据比较结果；

所述控制电路、锁相环、脉冲产生电路、数据锁存器以及数据比较器重复执行各自动作，直至当前次的比较结果与上一次的比较结果不同时结束；

其中所述脉冲产生电路包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第一与非门、第二与非门、第六反相器、第七反相器以及第一延时电容，第一反相器、第二反相器、第三反相器、第四反相器、第五反相器依次串联连接，第一延时电容连接于第二反相器的输出端，第一反相器的输入端输入所述锁相环输出时钟信号，第一与非门的第一输入端输入使能信号，第一与非门的第二输入端连接于第一反相器的输入端，第一与非门的第三输入端连接于第五反相器的输出端，第二与非门的第一输入端输入使能信号，第二与非门的第二输入端连接于第一反相器的输出端，第二与非门的第三输入端连接于第五反相器的输入端，第六反相器的输入端连接于第一与非门的输出端，第六反相器的输出端输出嵌入式存储器的工作时钟信号，第七反相器的输入端连接于第二与非门的输出端，第七反相器的输出端输出数据锁存器的工作时钟信号；

或者，所述脉冲产生电路包括第八反相器、第九反相器、第十反相器、第十一反相器、第三与非门、第四与非门、第十二反相器、第十三反相器以及第二延时电容，第八反相器、第九反相器、第十反相器、第十一反相器依次串联连接，第二延时电容连接于第九反相器的输出端，第八反相器的输入端输入所述锁相环输出时钟信号，第三与非门的第一输入端输入使能信号，第三与非门的第二输入端连接于第八反相器的输入端，第四与非门的第一输入端输入使能信号，第四与非门的第二输入端连接于第八反相器的输出端，第四与非门的第三输入端连接于第十一反相器的输出端，第十二反相器的输入端连接于第三与非门的输出端，第十二反相器的输出端输出嵌入式存储器的工作时钟信号，第十三反相器的输入端连接于第四与非门的输出端，第十三反相器的输出端输出数据锁存器的工作时钟信号。

2.根据权利要求1所述的电路系统，其特征在于，所述控制电路，还用于对所述锁相环、所述脉冲产生电路及所述数据比较器进行使能控制。

3.根据权利要求1所述的电路系统，其特征在于，所述控制电路和所述锁相环在每次测量之前接收外部测试机台发送的复位信号进行复位。

4.根据权利要求1所述的电路系统，其特征在于，所述控制电路接收外部测试机台发送的时钟信号和使能信号进行启动。

5.一种芯片，其特征在于，包括嵌入式存储器以及如权利要求1至4中任一项所述的用于测量嵌入式存储器的数据读取时间的电路系统。

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