KR101062856B1 - 스큐 검출 회로와 이를 이용한 반도체 메모리 장치 - Google Patents

스큐 검출 회로와 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 다양한 파라미터(parameter)들이 스펙(SPEC.)으로 규정된 회로의 스큐를 검출하기 위한 것으로, 서로 다른 전송경로를 통해 전달되는 다수의 데이터 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호를 출력하기 위한 데이터 감지수단, 및 상기 데이터 감지수단의 출력신호를 예정된 시간과 비교하여 스큐검출신호를 생성하기 위한 검출신호 생성수단을 구비하는 스큐 검출 회로를 제공한다.
스큐 검출, 내부클럭신호 생성회로, 스펙, tAC

Description

스큐 검출 회로와 이를 이용한 반도체 메모리 장치{SKEW DETECTOR AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다양한 파라미터(parameter)들이 스펙(SPEC.)으로 규정된 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터 전송에 있어서 최소 마진을 보장하기 위한 여러가지 파라미터들이 스펙으로 규정되어 있으며, 그 중에는 'tAC', 'tDQSCK', 'tDQSS' 등이 있다. 여기서, 'tAC'는 클럭신호와 데이터와 관련된 파라미터이고, 'tDQSCK'는 클럭신호와 데이터 스트로브신호와 관련된 파라미터이며, 'tDQSS'는 데이터와 데이터 스트로브신호와 관련된 파라미터이다. 반도체 메모리 장치는 양산되기 이전에 이러한 파라미터들이 제대로 보장되는지에 대한 테스트 동작을 거치게 된다.
이하, 설명의 편의를 위하여 'tAC'를 대표로 설명하기로 한다. 'tAC'는 위에서 설명한 바와 같이 클럭신호와 데이터와 관련된 파라미터로서, 클럭신호의 라이 징 에지(rising edge)를 기준으로 데이터가 위치해야 하는 최솟값 및 최댓값으로 정의된다. 다시 말하면, 서로 다른 전송경로를 통해 전달되는 데이터는 여러 가지 요인으로 인하여 그 전달 시점이 서로 달라지는데 클럭신호 대비 이러한 데이터 스큐(skew)가 어느 정도 발생하더라도 반도체 메모리 장치는 원하는 동작을 수행하는 것이 가능하다. 따라서, 'tAC'는 반도체 메모리 장치가 원활한 동작을 수행할 수 있는 데이터 스큐의 범위를 정의한 것으로 볼 수 있다.
예컨대, 16 개의 데이터를 출력하는 반도체 메모리 장치에 있어서 'tAC'와 관련된 테스트를 수행하는 경우 테스트 장비로부터 16 개의 프로브 핀(probe pin)을 할당받아야하며, 각 프로브 핀에 의하여 각 데이터 출력단은 순차적으로 테스트 동작이 이루어진다. 즉, 테스트 동작시 테스트 장비는 1 개의 데이터 출력단에 대응하는 'tAC'를 검출한 이후 다른 데이터 출력단의 'tAC'를 검출함으로써, 16 개의 데이터 출력단에 대한 'tAC'를 모두 검출하고 그 결과를 테스트 수행자에게 전달한다. 테스트 수행자는 이 결과에 따라 가장 느리게 출력되는 데이터에 대응하여 다른 데이터의 출력 시점을 조절하게 된다.
한편, 반도체 메모리 장치를 테스트하는데 소요되는 시간은 반도체 메모리 장치의 비용을 결정하는 중요한 요인이 된다. 때문에, 요즈음에는 테스트 시간을 줄이기 위한 다양한 노력들이 진행중이다. 이러한 노력들 중 생각될 수 있는 것은 반도체 메모리 장치에 할당되는 프로브 핀의 개수를 줄여주는 것이 있다. 프로브 핀의 개수를 줄여준다는 것은 테스트 장비에서 한번에 테스트할 수 있는 반도체 메모리 장치의 개수가 늘어난다는 것을 의미하며, 이는 곧 테스트되는 전체 반도체 메모리 장치의 개수 대비 하나의 반도체 메모리 장치의 테스트 시간을 줄여줄 수 있음을 의미한다.
하지만, 기존의 반도체 메모리 장치에 'tAC'와 관련된 테스트 동작을 수행하는 경우 모든 데이터 출력단에 대하여 테스트 동작을 수행하여야 하기 때문에, 할당되는 프로브 핀의 개수을 줄여주는 것이 불가능하다. 그렇다고 모든 데이터 출력단 중 대표가 되는 데이터 출력단만을 테스트하게 되면 물론 프로브 핀의 개수를 줄여주는 것이 가능하지만, 다른 데이터 출력단에 대한 'tAC'를 보장해 줄 수 없기 때문에 양산된 반도체 메모리 장치의 신뢰성을 떨어뜨리는 문제점가 있다.
본 발명은 서로 다른 경로를 통해 전달되는 다수의 데이터 간의 스큐를 감지하여 하나의 감지결과신호를 생성하고, 이 감지결과신호를 하나의 테스트 핀을 통해 검출할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 다수의 데이터가 전달되는데 있어서 반영되는 스큐를 검출하고, 이를 내부클럭신호에 반영할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 스큐 검출 회로는, 서로 다른 전송경로를 통해 전달되는 다수의 데이터 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호를 출력하기 위한 데이터 감지수단; 및 상기 데이터 감지수단의 출력신호를 예정된 시간과 비교하여 스큐검출신호를 생성하기 위한 검출신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 서로 다른 전송경로를 통해 전달되며 내부클럭신호에 동기화된 다수의 데이터 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호를 출력하기 위한 데이터 감지수단; 외부클럭신호를 예정된 시간만큼 지연시킨 신호와 상기 감지결과신호를 비교하여 제어신호를 생성하기 위한 제어 신호 생성수단; 및 상기 외부클럭신호를 입력받으며, 상기 제어신호에 응답하여 상기 내부클럭신호를 조절하기 위한 내부클럭 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 스큐 검출 방법은, 서로 다른 전송경로를 통해 전달되는 다수의 데이터 중 첫 데이터가 전달되는 시점과 끝 데이터가 전달되는 시점에 대응하는 시간과 예정된 시간을 비교하고 그 결과를 검출하는 단계; 및 상기 검출하는 단계의 출력신호를 하나의 패드를 통해 출력하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 서로 다른 전송경로를 통해 전달되며 내부클럭신호에 동기화된 다수의 데이터 중 첫 데이터가 전달되는 시점과 끝 데이터가 전달되는 시점에 대응하는 시간을 감지하여 감지결과신호를 생성하는 단계; 및 외부클럭신호를 예정된 시간만큼 지연한 신호와 상기 감지결과신호를 비교하여 상기 내부클럭신호의 지연량을 제어하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 서로 다른 경로를 통해 전달되는 다수의 데이터 간의 스큐를 감지하여 하나의 감지결과신호를 생성한다. 이렇게 생성되는 감지결과신호는 하나의 테스트 핀을 통해 검출될 수 있으며, 이를 통해 테스트 장비에서 반도체 메모리 장치에 할당하는 프로브 핀의 개수를 최소화하는 것이 가능하다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 데이터가 전달되는데 있어서 반영되는 스큐를 검출하는 것이 가능하며, 이를 내부 클럭신호에 반영하여 외부 클럭신호 대비 데이터의 'tAC'를 보장해주는 것이 가능하다.
본 발명은 서로 다른 경로를 통해 전달되는 다수의 데이터 간의 스큐를 감지하여 하나의 감지결과신호를 생성하고 이를 하나의 테스트 핀을 통해 검출함으로써, 테스트 장치에서 반도체 메모리 장치로 할당되는 프로브 핀의 개수를 최소한으로 줄여줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 다수의 데이터가 전달되는데 반영되는 스큐를 검출하고 이를 내부 클럭신호에 반영함으로써, 외부 클럭신호 대비 데이터의 'tAC'를보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 스큐 감지 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 스큐 감지 회로는 데이터 감지부(110)와, 검출신호 생성부(120)를 구비한다.
데이터 감지부(110)는 서로 다른 전송경로를 통해 전달되는 다수의 출력 데이터(DQ<0:15>) 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호(PUL_SEN)를 생성하기 위한 것으로, 제1 데이터 감지부(111)와, 제2 데이터 감지부(112), 및 감지결과 출력부(113)를 구비한다.
제1 데이터 감지부(111)는 다수의 출력 데이터(DQ<0:15>) 중 첫 데이터를 감지하여 제1 감지신호(SEN1)를 출력하기 위한 것으로, 다수의 논리 합 게이트로 구성될 수 있다. 제2 데이터 감지부(112)는 다수의 개의 출력 데이터(DQ<0:15>) 중 끝 데이터를 감지하여 제2 감지신호(SEN2)를 출력하기 위한 것으로, 다수의 논리 곱 게이트와 부정 논리 곱 게이트로 구성될 수 있다. 이와 같은 구성의 경우 제1 데이터 감지부(111)는 다수의 출력 데이터(DQ<0:15>) 중 가장 먼저 논리'로우(low)'에서 논리'하이(high)'로 천이하는 데이터에 응답하여 제1 감지신호(SEN1)를 논리'로우'에서 논리'하이'로 천이시키고, 제2 데이터 감지부(112)는 다수의 출력 데이터(DQ<0:15>)가 모두 논리'하이'로 천이하는 시점에 응답하여 제2 감지신호(SEN2)를 논리'하이'에서 논리'로우'로 천이시킨다.
이어서, 감지결과 출력부(113)는 제1 감지신호(SEN1)와 제2 감지신호(SEN2)에 대응하는 감지결과신호(PUL_SEN)를 출력하기 위한 것으로, 논리 곱 게이트를 구비한다. 이후에 설명하겠지만, 감지결과신호(PUL_SEN)는 다수의 출력 데이터(DQ<0:15>) 중 첫 데이터에 대응하는 시점과 끝 데이터에 대응하는 시점으로 정의되는 논리'하이'의 펄스 폭을 갖는다.
한편, 검출신호 생성부(120)는 감지결과신호(PUL_SEN)를 'tAC'에 대응하는 예정된 시간과 비교하여 스큐검출신호(DET_OUT)를 출력하기 위한 것으로, 지연부(121)와 검출신호 출력부(122)를 구비한다.
지연부(121)는 제1 감지신호(SEN1)를 'tAC'에 대응하는 시간만큼 지연시켜 지연 제어신호(D_tAC)로 출력하기 위한 것으로, 입력신호를 지연시키기 위한 지연회로로 구성될 수 있다. 이어서, 검출신호 출력부(122)는 지연 제어신호(D_tAC)에 응답하여 감지결과신호(PUL_SEN)를 스큐검출신호(DET_OUT)로 출력하기 위한 것으로, 지연 제어신호(D_tAC)에 응답하여 감지결과신호(PUL_SEN)를 전달하기 위한 전달부(122_1)와, 전달부(122_1)의 출력신호를 래칭하여 스큐검출신호(DET_OUT)를 출력하기 위한 래칭부(122_2)를 구비한다.
본 발명의 실시예에 따른 스큐 검출 회로는 서로 다른 전송경로를 통해 전달되는 다수의 출력 데이터(DQ<0:15>) 중 첫 데이터의 전달 시점과 끝 데이터의 전달 시점에 관한 정보를 하나의 감지결과신호(PUL_SEN)로 변환하고, 이 감지결과신호(PUL_SEN)와 'tAC'에 대응하는 시간을 비교하여 하나의 스큐검출신호(DET_OUT)로 생성하는 것이 가능하다. 이와 관련된 자세한 동작은 도 2 및 도 3 을 통해 살펴보기로 한다.
도 2 및 도 3 은 도 1 의 스큐 검출 회로의 동작을 설명하기 위한 타이밍도이다.
우선, 도 2 는 다수의 출력 데이터(DQ<0:15>) 간의 스큐가 'tAC' 내에 포함되는 경우이다.
도 1 및 도 2 를 참조하면, 제1 감지신호(SEN1)는 다수의 출력 데이 터(DQ<0:15>) 중 첫 데이터 즉, 가장 먼저 논리'하이'가 되는 데이터가 전달되는 시점에 응답하여 논리'하이'로 천이하고, 제2 감지신호(SEN2)는 다수의 출력 데이터(DQ<0:15>) 중 끝 데이터 즉, 모든 데이터가 논리'하이'가 되는 시점에 응답하여 논리'로우'로 천이한다. 이어서, 감지결과 출력부(113)는 제1 감지신호(SEN1)와 제2 감지신호(SEN2)에 대응하는 펄스 폭을 가지는 감지결과신호(PUL_SEN)를 생성한다. 즉, 감지결과신호(PUL_SEN)는 다수의 출력 데이터(DQ<0:15>) 중 첫 데이터가 전달되는 시점과 끝 데이터가 전달되는 시점에 대응하는 펄스 폭을 갖는다.
한편, 제1 감지신호(SEN1)는 지연부(121)에서 'tAC'에 대응하는 시간만큼 지연되어 지연 제어신호(D_tAC)가 되며, 감지결과신호(PUL_SEN)는 이 지연 제어신호(D_tAC)에 응답하여 스큐검출신호(DET_OUT)로 출력된다. 여기서는 지연 제어신호(D_tAC)가 논리'하이'로 천이하는 시점에 감지결과신호(PUL_SEN)가 논리'로우' 값을 가지므로, 스큐검출신호(DET_OUT)는 논리'로우'가 된다. 결국, 다수의 출력 데이터(DQ<0:15>) 간의 스큐가 'tAC' 내에 포함되는 경우 스큐검출신호(DET_OUT)는 논리'로우' 값을 가진다.
다음으로 도 3 은 다수의 출력 데이터(DQ<0:15>) 간의 스큐가 'tAC'를 벗어나는 경우이다.
도 1 및 도 3 을 참조하면, 제1 감지신호(SEN1)와 제2 감지신호(SEN2)는 다수의 출력 데이터(DQ<0:15>)의 첫 데이터와 끝 데이터에 응답하여 천이하며, 감지결과신호(PUL_SEN)는 그에 대응하는 펄스 폭을 가지게 된다. 이어서, 스큐검출신호(DET_OUT)는 지연부(121)에서 출력된 지연 제어신호(D_tAC)에 응답하여 출력되는 데, 지연 제어신호(D_tAC)가 논리'하이'로 천이하는 시점에 감지결과신호(PUL_SEN)가 논리'하이'를 가지므로, 스큐검출신호(DET_OUT)는 논리'하이'를 포함하는 신호가 된다. 결국, 다수의 출력 데이터(DQ<0:15>) 간의 스큐가 'tAC'를 벗어나는 경우 스큐검출신호(DET_OUT)는 논리'하이' 값을 포함한다.
본 발명의 실시예에 따른 스큐 검출 회로는 다수의 출력 데이터(DQ<0:15>)가 'tAC' 내에 포함되거나 벗어나는 경우에 따라 논리'로우' 또는 논리'하이'의 값을 가지는 스큐검출신호(DET_OUT)를 생성하는 것이 가능하다. 이렇게 생성된 스큐검출신호(DET_OUT)는 하나의 패드를 통해 테스트 장비로 전달되며, 테스트 장비는 이를 토대로 다수의 출력 데이터(DQ<0:15>)의 'tAC'를 검출하는 것이 가능하다. 즉, 테스트 장비는 하나의 프로프 핀을 통해 반도체 메모리 장치의 'tAC'를 검출하는 것이 가능하다.
도 4 는 도 1 의 스큐 검출 회로를 이용한 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다. 참고로, 스큐 검출부(420)는 도 1 의 스큐 검출 회로에 대응하며, 도 1 의 '110'에 대응하는 데이터 감지부(421)를 구비한다.
도 4 를 참조하면, 반도체 메모리 장치는, 데이터 출력부(410)와, 스큐 검출부(420)와, 제어신호 생성부(430), 및 내부클럭 생성부(440)를 구비한다.
데이터 출력부(410)는 다수의 글로벌 데이터 라인(GIO<0:15>)을 통해 전달되는 다수의 데이터를 입력받아 내부 클럭신호(CLK_INN)에 동기화시켜 다수의 출력 데이터(DQ<0:15>)로 출력한다. 여기서, 다수의 글로벌 데이터 라인(GIO<0:15>)은 반도체 메모리 장치 내부에 저장된 데이터를 전송하기 위한 라인을 의미한다. 참고 로, 도면에 도시되지는 않았지만, 노말 동작시 다수의 출력 데이터(DQ<0:15>)는 반도체 메모리 장치에 구비된 패드(pad)를 통해 외부로 출력된다.
스큐 검출부(420)는 다수의 출력 데이터(DQ<0:15>)의 'tAC'를 검출하기 위한 것으로, 위에서 설명한 바와 같이 데이터 감지부(421)를 구비한다. 여기서, 데이터 감지부(421)는 데이터 출력부(410)로부터 서로 다른 전송경로를 통해 전달되는 다수의 출력 데이터(DQ<0:15>) 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호(PUL_SEN)를 출력하며, 감지결과신호(PUL_SEN)는 첫 데이터와 끝 데이터에 대응하는 펄스 폭을 갖는다.
제어신호 생성부(430)는 외부 클럭신호(CLK_EXT)를 예정된 시간만큼 지연시킨 지연 클럭신호(D_tAC/2)와 감지결과신호(PUL_SEN)를 비교하여 제어신호(CTR)를 생성한다.
도 5 는 도 4 의 제어신호 생성부(430)를 설명하기 위한 블록도이다.
도 5 를 참조하면, 제어신호 생성부(430)는 외부 클럭신호(CLK_EXT)를 예정된 시간만큼 지연시켜 지연 클럭신호(D_tAC/2)를 생성하기 위한 지연부(510)와, 지연 클럭신호(D_tAC/2)와 감지결과신호(PUL_SEN)에 응답하여 제어신호(CTR)를 생성하기 위한 제어신호 출력부(520)를 구비한다. 여기서, 지연부(510)은 'tAC'의 ½에 대응하는 지연량을 갖는다. 지연부(510)의 지연량에 관한 설명은 아래에서 살펴보기로 한다.
한편, 다시 도 4 를 참조하면, 내부클럭 생성부(440)는 외부 클럭신호(CLK_EXT)를 입력받아 제어신호(CTR)에 응답하여 지연량이 조절된 내부 클럭신 호(CLK_INN)를 생성한다. 여기서, 내부클럭 생성부(440)는 예컨대, 지연 고정 루프(Delay Locked Loop, DLL) 또는 위상 고정 루프(Phase Locked Loop, PLL)로 구성될 수 있다.
일반적으로 반도체 메모리 장치는 내부 클럭신호(CLK_INN)를 생성하며, 이렇게 생성된 내부 클럭신호(CLK_INN)는 반도체 메모리 장치 내의 여러 가지 동작을 위한 기준으로 사용된다. 그 중 하나가 내부적으로 전달되는 데이터를 외부로 출력하는데 있어서 데이터를 동기화시키는데 사용된다. 내부 클럭신호(CLK_INN)에 동기화되어 출력되는 데이터는 마치 외부 클럭신호(CLK_EXT)에 동기화되어 출력되는 것 처럼 보이게 된다. 여기서, 다수의 출력 데이터(DQ<0:15>)와 외부 클럭신호(CLK_EXT)의 위상 관계는 도 6 과 도 7 같은 경우가 발생하게 된다.
도 6 및 도 7 은 도 4 및 도 5 의 회로 동작을 설명하기 위한 타이밍도이다.
우선, 다수의 출력 데이터(DQ<0:15>) 간의 스큐는 'tAC'를 만족한다. 여기서, 다수의 출력 데이터(DQ<0:15>)는 도 4 에서 설명한 바와 같이 내부 클럭신호(CLK_INN)에 동기화되어 출력되는 신호이며, 여러 가지 요인으로 인하여 예정된 시점보다 지연될 수 있다. 즉, 다수의 출력 데이터(DQ<0:15>) 간의 스큐는 'tAC'를 만족하지만, 외부 클럭신호(CLK_EXT) 대비 다수의 출력 데이터(DQ<0:15>)는 도 6 과 같이 'tAC'를 만족하는 경우와, 도 7 과 같이 'tAC'를 만족하지 않는 경우가 있다.
도 4 와 도 5 및 도 6 을 참조하면, 제어신호 출력부(520)는 외부 클럭신호(CLK_EXT)를 'tAC'의 ½에 대응하는 시간만큼 지연한 지연 클럭신호(D_tAC/2)와 감지결과신호(PUL_SEN)에 응답하여 제어신호(CTR)를 출력한다. 이때, 지연 클럭신호(D_tAC/2)가 논리'하이'로 천이하는 시점에 감지결과신호(PUL_SEN)가 논리'로우'이기 때문에 제어신호(CTR)는 논리'로우' 값을 갖는다.
제어신호(CTR)가 논리'로우'라는 것은 외부 클럭신호(CLK_EXT) 대비 다수의 출력 데이터(DQ<0:15>)가 'tAC'를 만족함을 의미한다. 다시 말하면, 외부 클럭신호(CLK_EXT)를 'tAC'의 ½에 대응하는 만큼 지연한 시점에 다수의 출력 데이터(DQ<0:15>)가 이미 모두 전달되었고, 이는 외부 클럭신호(CLK_EXT) 대비 다수의 출력 데이터(DQ<0:15>)가 'tAC'를 만족한다는 것을 의미한다. 이때, 제어신호(CTR)는 논리'로우' 값을 가지며, 내부클럭 생성부(440)는 제어신호(CTR)에 따라 기존에 생성되던 내부 클럭신호(CLK_INN)를 그대로 출력하게 된다. 따라서, 내부 클럭신호(CLK_INN)에 동기화된 다수의 출력 데이터(DQ<0:15>)는 외부 클럭신호(CLK_EXT)와 도 6 과 같은 관계를 유지한다.
도 4 와 도 5 및 도 7 을 참조하면, 지연 클럭신호(D_tAC/2)가 논리'하이'로 천이하는 시점에 감지결과신호(PUL_SEN)는 논리'하이'가 된다. 때문에, 제어신호(CTR)는 논리'하이'를 포함하는 신호가 된다.
제어신호(CTR)가 논리'하이'를 포함한다는 것은 외부 클럭신호(CLK_EXT) 대비 다수의 출력 데이터(DQ<0:15>)가 'tAC'를 만족하지 못함을 의미한다. 다시 말하면, 외부 클럭신호(CLK_EXT)를 'tAC'의 ½에 대응하는 만큼 지연한 시점에 다수의 출력 데이터(DQ<0:15>)가 아직 모두 전달되지 않았고, 이는 외부 클럭신호(CLK_EXT) 대비 다수의 출력 데이터(DQ<0:15>)가 'tAC'를 만족하지 못한다는 것 을 의미한다. 이때, 제어신호(CTR)는 논리'하이' 값을 포함하며, 내부클럭 생성부(440)는 제어신호(CTR)에 따라 내부 클럭신호(CLK_INN)의 지연량을 조절한다. 이어서, 내부 클럭신호(CLK_INN)가 조절됨에 따라 이에 동기화되는 다수의 출력 데이터(DQ<0:15>)의 전달 시점 역시 조절되고, 결국 다수의 출력 데이터(DQ<0:15>)와 외부 클럭신호(CLK_EXT)는 도 6 과 같은 관계를 유지하도록 제어된다.
전술한 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 서로 다른 경로를 통해 전달되는 다수의 데이터 간의 스큐를 감지하여 하나의 감지결과신호를 생성한다. 이렇게 생성되는 감지결과신호는 하나의 테스트 핀을 통해 검출될 수 있으며, 이를 통해 테스트 장비에서 반도체 메모리 장치에 할당하는 프로브 핀의 개수를 최소화하는 것이 가능하다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 데이터가 전달되는데 있어서 반영되는 스큐를 검출하는 것이 가능하며, 이를 내부클럭신호에 반영하여 외부 클럭신호 대비 데이터의 'tAC'를 보장해주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 실시예에서는 'tAC'를 대표로 설명하였지만, 본 발명은 'tAC'뿐 아니라 'tDQSCK'나 'tDQSS'를 적용하는 것도 가능하다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 스큐 감지 회로를 설명하기 위한 회로도.
도 2 및 도 3 은 도 1 의 스큐 검출 회로의 동작을 설명하기 위한 타이밍도.
도 4 는 도 1 의 스큐 검출 회로를 이용한 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 제어신호 생성부(430)를 설명하기 위한 블록도.
도 6 및 도 7 은 도 4 및 도 5 의 회로 동작을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
110 : 데이터 감지부
120 : 검출신호 생성부

Claims (29)

  1. 서로 다른 전송경로를 통해 전달되는 다수의 데이터 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호를 출력하기 위한 데이터 감지수단; 및
    상기 데이터 감지수단의 출력신호를 예정된 시간과 비교하여 스큐검출신호를 생성하기 위한 검출신호 생성수단을 구비하되,
    상기 예정된 시간은 데이터 전송에 있어서 최소 마진을 보장하기 위한 값에 대응하는 것을 특징으로 하는 스큐 검출 회로.
  2. 제1항에 있어서,
    상기 감지결과신호는 상기 첫 데이터와 상기 끝 데이터가 전달되는 시점에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 스큐 검출 회로.
  3. 제1항에 있어서,
    상기 데이터 감지수단은,
    상기 첫 데이터를 감지하기 위한 제1 데이터 감지부;
    상기 끝 데이터를 감지하기 위한 제2 데이터 감지부; 및
    상기 제1 및 제2 데이터 감지부의 출력신호에 응답하여 상기 감지결과신호를 생성하기 위한 감지결과 출력부를 구비하는 것을 특징으로 하는 스큐 검출 회로.
  4. 제1항에 있어서,
    상기 검출신호 생성수단은,
    상기 첫 데이터에 대응하는 신호를 상기 예정된 시간만큼 지연시켜 지연제어신호로 출력하기 위한 지연부; 및
    상기 지연제어신호에 응답하여 상기 감지결과신호를 상기 스큐검출신호로 출력하기 위한 검출신호 출력부를 구비하는 것을 특징으로 하는 스큐 검출 회로.
  5. 제4항에 있어서,
    상기 검출신호 출력부는,
    상기 지연제어신호에 응답하여 상기 감지결과신호를 전달하기 위한 전달부; 및
    상기 전달부의 출력신호를 래칭하여 상기 스큐검출신호로 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 스큐 검출 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 예정된 시간은 'tAC', tDQSCK', 'tDQSS'에 대응하는 시간인 것을 특징으로 하는 스큐 검출 회로.
  8. 제1항에 있어서,
    상기 스큐검출신호는 하나의 패드를 통해 출력되는 것을 특징으로 하는 스큐 검출 회로.
  9. 제1항에 있어서,
    상기 데이터 감지수단은 상기 첫 데이터와 상기 끝 데이터 간의 지연량을 감지하는 것을 특징으로 하는 스큐 검출회로.
  10. 서로 다른 전송경로를 통해 전달되며 내부클럭신호에 동기화된 다수의 데이 터 중 가장 먼저 전달되는 첫 데이터와 가장 늦게 전달되는 끝 데이터를 감지하여 감지결과신호를 출력하기 위한 데이터 감지수단;
    외부클럭신호를 예정된 시간만큼 지연시킨 신호와 상기 감지결과신호를 비교하여 제어신호를 생성하기 위한 제어신호 생성수단; 및
    상기 외부클럭신호를 입력받으며, 상기 제어신호에 응답하여 상기 내부클럭신호를 조절하기 위한 내부클럭 생성수단
    을 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    다수의 데이터 전송라인을 통해 전달되는 다수의 데이터를 상기 내부클럭신호에 동기화시켜 출력하기 위한 데이터 출력수단을 더 구비하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제어신호 생성수단은,
    상기 외부클럭신호를 예정된 시간만큼 지연하기 위한 지연부; 및
    상기 감지결과신호에 응답하여 상기 지연부의 출력신호를 상기 제어신호로 출력하기 위한 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장 치.
  13. 제10항에 있어서,
    상기 예정된 시간은 데이터 전송에 있어서 최소 마진을 보장하기 위한 값에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    상기 예정된 시간은 'tAC', tDQSCK', 'tDQSS' 각각에 ½에 대응하는 시간인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    상기 내부클럭 생성수단은 상기 제어신호에 응답하여 상기 내부클럭신호의 지연량을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서,
    상기 감지결과신호는 상기 첫 데이터와 상기 끝 데이터가 전달되는 시점에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제10항에 있어서,
    상기 데이터 감지수단은,
    상기 첫 데이터를 감지하기 위한 제1 데이터 감지부;
    상기 끝 데이터를 감지하기 위한 제2 데이터 감지부; 및
    상기 제1 및 제2 데이터 감지부의 출력신호에 응답하여 상기 감지결과신호를 생성하기 위한 감지결과 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제10항에 있어서,
    상기 데이터 감지수단은 상기 첫 데이터와 상기 끝 데이터 간의 지연량을 감지하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 서로 다른 전송경로를 통해 전달되며 내부클럭신호에 동기화된 다수의 데이터 중 첫 데이터가 전달되는 시점과 끝 데이터가 전달되는 시점 간의 지연량을 감지하여 감지결과신호를 생성하는 단계; 및
    외부클럭신호를 예정된 시간만큼 지연한 신호와 상기 감지결과신호를 비교하여 상기 내부클럭신호의 지연량을 제어하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  26. 제25항에 있어서,
    상기 감지결과신호는 상기 첫 데이터와 상기 끝 데이터에 대응하는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  27. 제25항에 있어서,
    상기 내부클럭신호의 지연량을 제어하는 단계는,
    상기 외부클럭신호를 예정된 시간만큼 지연시키는 단계;
    상기 감지결과신호에 응답하여 상기 지연시키는 단계의 출력신호를 제어신호로 출력하는 단계; 및
    상기 제어신호에 응답하여 상기 내부클럭신호의 지연량을 조절하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  28. 제25항에 있어서,
    상기 예정된 시간은 데이터 전송에 있어서 최소 마진을 보장하기 위한 값에 대응하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  29. 제25항에 있어서,
    상기 예정된 시간은 'tAC', tDQSCK', 'tDQSS' 각각에 ½에 대응하는 시간인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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