JP4718933B2 - 並列信号のスキュー調整回路及びスキュー調整方法 - Google Patents

Description

本発明は、並列信号のスキュー調整回路及びスキュー調整方法に関し、例えば、４０Ｇｂ／ｓといった高速信号を１０Ｇｂ／ｓ×４チャンネルのように並列化して伝送する際に、並列信号間の位相整合をとるのに用いて好適な技術に関する。

近年、光通信システムにおいて、高ビットレート化により伝送容量の増大が進められている。光通信システムの装置内で各モジュール間やＩＣ（Integrated Circuit）間、ＬＳＩ（Large Scale Integration）間等で信号伝送する際、信号を並列化して低速化することにより、低速なデバイスで信号処理を行なうことが多い。並列信号の伝送においては、並列数を増やすほど１チャンネル当たりの伝送速度が低下するため、デバイスに必要な高速特性を緩和でき、また並列信号間の位相整合がとりやすくなる。しかし、その一方で、ＩＣやＬＳＩ回路、モジュールのピン数の増加、それに伴うパッケージ等のサイズ増大、伝送線路の実装面積増大、といった課題が発生する。

現在、４０Ｇｂ／ｓの信号を並列伝送する方式として、２．５Ｇｂ／ｓ×１６チャンネルで伝送を行なうSFI（Serdes Framer Interface）-5という方式がOIF（Optical Internetworking Forum）により標準化されている。このSFI-5は、送受信インタフェースや伝送路で位相ずれが発生することを前提として、ずれた位相を元に戻すデスキュー回路を含んだ方式である。

図１２にSFI-5に準拠した４０Ｇｂ／ｓトランスポンダモジュールの構成を示し、図１３にこのトランスポンダモジュールにおける送信側インタフェース（ＩＦ）及び受信側インタフェース（ＩＦ）に着目した構成を示す。
まず、図１２に示すように、SFI-5に準拠した送信側ＩＦ１０１及び受信側ＩＦ１０２を有するフレーマ（又はＦＥＣ）１００と、SFI-5に準拠した受信側ＩＦ２０１及び送信側ＩＦ２０６並びに１６：１多重化（ＭＵＸ）回路２０２及びクロックデータリカバリ（ＣＤＲ）／１：１６分離（ＤＭＵＸ）回路２０５から成るシリアライザ／デシリアライザ（SERDES）部２０８、電気／光変換部２０３、光／電気変換部２０４、及び、ＣＰＵ２０７を有するトランスポンダ部２００とをそなえて構成されている。

かかる構成において、フレーマ１００の送信側ＩＦ１０１とトランスポンダ部２００（SERDES部２０８）の受信側ＩＦ２０１との間、および、トランスポンダ部２００（SERDES部２０８）の送信側ＩＦ２０６とフレーマ１００の受信側ＩＦ１０２との間で、４０Ｇｂ／ｓのデータ信号（主信号）が２．５Ｇｂ／ｓ×１６チャンネルの並列信号として２．５Ｇｂ／ｓ×１のデスキュー信号とともに送受される（つまり、２．５Ｇｂ／ｓのデスキューチャンネルを追加した２．５Ｇｂ／ｓ×１７チャンネルの並列信号が送受される）。

そして、受信側ＩＦ２０１で受信された２．５Ｇｂ／ｓ×１６チャンネルの並列データ信号は、送信側ＩＦ１０１からの上記デスキュー信号を用いて各チャンネルのデータ信号間の位相ずれ（スキュー）を検出、補償した上で、ＭＵＸ回路２０２にて４０Ｇｂ／ｓのシリアル信号に多重化された後、電気／光変換部２０３にて４０Ｇｂ／ｓの光信号に変換されて、光伝送路（光ファイバ）３００へ出力される。

一方、対向の光伝送路４００から伝送されてきた４０Ｇｂ／ｓの光信号は、光／電気変換部２０４にて４０Ｇｂ／ｓの電気信号に変換された後、ＣＤＲ／ＤＭＵＸ回路２０５にてクロックデータリカバリ処理が施された上で２．５Ｇｂ／ｓ×１６チャンネルの並列信号に変換され、送信側ＩＦ２０６にて２．５Ｇｂ／ｓ×１チャンネルのデスキュー信号とともに１７並列信号としてフレーマ１００の受信側ＩＦ１０２へ出力される。受信側ＩＦ１０２では、前記受信側ＩＦ２０１と同様に、送信側ＩＦ２０６からのデスキュー信号を用いて１６並列の各データ信号間のスキューを検出、補償する。なお、上記の電気／光変換部２０３，光／電気変換部２０４，ＭＵＸ回路２０２及びＣＤＲ／ＤＭＵＸ回路２０５の動作の監視、制御はＣＰＵ２０７が統括的に行なう。

このように、上記トランスポンダモジュールでは、送信側ＩＦ１０１（２０６）と受信側ＩＦ２０１（１０２）との間で伝送される１６チャンネルの並列データ信号間のスキューを、デスキュー信号を用いて検出、補償する。そのため、図１３に示すように、送信側ＩＦ１０１（２０６）にはデスキュー信号生成回路５００が設けられ、受信側ＩＦ２０１（１０２）にはデスキュー回路６００が設けられる。

より詳細には、送信側ＩＦ１０１（２０６）は、デスキュー信号生成回路５００として、フレーミングコントローラ５０１，１６：１多重化（ＭＵＸ）回路５０２及びセレクタ５０３をそなえるとともに、２．５Ｇｂ／ｓ×１６チャンネルの並列データ信号を出力するコアロジック回路５１０と、当該並列データ信号毎に設けられたバッファ５１１とをそなえて構成され、受信側ＩＦ２０１（１０２）は、デスキュー信号について設けられたデータリカバリ（ＤＲ）回路６０１及びバッファ６０２と、１６チャンネルのデータ信号のそれぞれについて設けられたＤＲ回路６０３，バッファ６０４及び可変遅延回路６０５と、１６チャンネルの並列データ信号を多重化出力する多重化（ＭＵＸ）回路６０６（図１２におけるＭＵＸ回路２０２に相当する）と、各可変遅延回路６０５の遅延量を個々に制御することで並列データ信号間のスキューを補償するデスキューコントローラ６０７とをそなえて構成される。なお、可変遅延回路６０５及びデスキューコントローラ６０７から成るブロックが、前記デスキュー回路６００として機能する。

上述のごとく構成された送信側ＩＦ１０１（２０６）では、コアロジック回路５１０から２．５Ｇｂ／ｓ×１６チャンネルの並列データ信号が出力され、それぞれバッファ５１１にて一時的に保持された後、受信側ＩＦ２０１（１０２）へ伝送される。なお、SFI-5では、送信側ＩＦ１０１（２０６）からのチャンネル間の出力スキューが３ＵＩ（Unit Interval）〔１ＵＩ＝１ビット（４００ピコ秒）〕以内に収まるように設計される。

またこのとき、各バッファ５１１の出力が、一部分岐されて１：１６多重化部５０２へ入力され、フレーミングコントローラ５０１の制御によりセレクタ５０３へ選択的に出力され、さらに、セレクタ５０３にて、フレーミングコントローラ５０１からの信号と選択的に出力されることにより、所定フレームフォーマットを有するデスキュー信号が生成される。

具体的に、SFI-5のデスキュー信号のフレームフォーマットは、例えば図１４に示すごとく、１フレームあたり１０８８ビットを有し、先頭から１〜３２番目の３２ビット（４バイト）を用いてフレーム同期パターンであるＡ１バイト（11110110)及びＡ２バイト（00101000）が伝送され、６５〜１２８番目の６４ビット（８バイト）を用いてチャンネル番号＃０〜＃１５のうちのチャンネル番号＃１５のデータ信号が、これに続く１２９〜１９２番目の６４ビット（８バイト）を用いてチャンネル番号＃１４のデータ信号がそれぞれ伝送され、以下、同様に、チャンネル番号＃１３〜＃０のデータ信号が１９３〜１０８８番目のビットを用いてそれぞれ伝送されるようになっている。なお、３３〜６４番目のビット（４バイト）は、将来使用のための拡張ヘッダとして定義されている。

このようなフレームフォーマットを有するデスキュー信号を１６チャンネルの並列データ信号とともに伝送することにより、受信側ＩＦ２０１（１０２）では、デスキュー信号の上記フレーム同期パターン（Ａ１及びＡ２バイト）を検出することで各チャンネルのデータ信号の配置（つまり、受信タイミング）を一義に確定でき、そのタイミングで８バイト（６４ビット）単位の連続パターンマッチングを行なうことにより、各チャンネル間のスキューを検出することが可能となる。

即ち、受信側ＩＦ２０１（１０２）では、送信側ＩＦ１０１（２０６）において上述のごとく生成されて送信されてくるデスキュー信号について、ＤＲ回路６０１にてデータリカバリ処理が施された上で一時的にバッファ６０２に保持された後、デスキューコントローラ６０７に入力される。
デスキューコントローラ６０７では、当該デスキュー信号の上記フレーム同期パターン（Ａ１及びＡ２バイト）を検出することで各チャンネルのデータ信号の配置（受信タイミング）を確認し、そのタイミングで、上記デスキュー信号と同様にＤＲ回路６０３にてデータリカバリ処理が施された上でバッファ６０４にて一時的に保持された後に出力されてくる１６チャンネル分の並列データ信号について８バイト（６４ビット）単位の連続パターンマッチングを行なってチャンネル間のスキューを検出する。

そして、デスキューコントローラ６０７は、検出したスキューがなくなるように、可変遅延回路６０５の遅延量を個々に制御することで、１６チャンネルの並列データ信号間のスキューを補償する。なお、SFI-5では、受信側ＩＦ２０１（１０２）での入力許容スキューが６ＵＩ以内（つまり、６ＵＩ以内のスキューなら補償可能）となるように設計される。

そして、上述のごとく各チャンネル間のスキューを補償された並列データ信号は、ＭＵＸ回路６０６（２０２）にてシリアル信号に多重化されて４０Ｇｂ／ｓの信号として出力される。
なお、データビット間のスキューを調整する回路として、例えば下記特許文献１により提案されている技術（以下、公知技術１という）もある。この公知技術１は、送信側で作成する擬似ランダムパターン（ＰＮパターン）を基に、受信側においてスキューを調整するものである。この技術は、前記デスキュー信号の代わりにＰＮパターンを用いた技術に相当すると考えることができる。

また、非同期データストリームの最適サンプリングを可能にする高速シグナリングのデータキャプチャ技法として、例えば下記特許文献２により提案されている技術（以下、公知技術２という）がある。この公知技術２は、原信号から遅延させた信号（遅延タップ出力）をヒストリレコードとし、これを検査することによって、最適なサンプリングを可能とするものである。
特開平１０−１６４０３７号公報 特表２００４−５３１１１７号公報

しかしながら、上述したSFI-5に準拠したトランスポンダモジュールでは、デスキュー信号生成回路５００や、そのデスキュー信号に基づくデスキュー処理を行なうデスキュー回路６００の回路規模が大きいため、全体としての消費電力や回路規模が増大してしまう。
特に、トランスポンダ部２００においては、並列信号と光の伝送速度をもつシリアル信号との間の変換回路であるＭＵＸ回路２０２（６０６）及びＤＭＵＸ回路２０５に対して高速特性が要求される上に、さらにデスキュー回路６００も必要とされるため、その実現方法が課題となっている。即ち、従来、デスキューを行なうためには、数１００〜数１０００ゲート規模のロジック回路が必要であり、これを高速特性に優れた回路で実現することは、消費電力や回路規模の点から、非常に困難なのである。

また、SFI-5の次世代方式として、１０Ｇｂ／ｓ×４チャンネルの並列信号伝送が検討されており、ＭＵＸ回路２０２（６０６）及びＤＭＵＸ回路２０５に対する消費電力や回路規模増大がさらに大きな課題となっている。なお、上記の公知技術１及び２を単純に適用したとしても、以上のような高速特性の要求されるトランスポンダモジュールに特有の課題は解決されない。

本発明は、このような課題に鑑み創案されたもので、高速特性が要求される回路での並列信号の伝送に対して、スキュー調整（スキュー検出及びデスキュー）のために追加すべきロジック処理回路の増加を抑えながら、消費電力及び回路規模を削減可能とすることを目的とする。

上記の目的を達成するために、本発明では、下記の並列信号のスキュー調整回路及びスキュー調整方法を用いることを特徴としている。即ち、
（１）本発明の並列信号のスキュー調整回路は、送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整する回路であって、上記並列信号のいずれかを巡回的に選択する選択回路と、該選択回路で選択されたデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送するデスキュー信号生成回路と、該受信回路において、該デスキュー信号と該選択回路によって選択されたデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出するスキュー検出回路と、該受信回路において、該スキュー検出回路で得られた前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整する遅延量調整回路とをそなえたことを特徴としている。

（２）ここで、該デスキュー信号生成回路は、前記スキューの量に応じて該スキュー検出回路で求められる前記平均値が特定の変化を示すように前記データ信号の連続する複数ビットを用いて前記論理演算を行なう論理回路をそなえて構成されるのが好ましい。
（３）また、該論理回路は、マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，１ビット進み，１ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、１／２，１／４，３／４となるように前記データ信号の連続する３ビットを用いて前記論理演算を行なうように構成されてもよい。

（４）具体的に、該論理回路は、例えば、前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、前記データ信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されるのが好ましい。

（５）また、該論理回路は、前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されてもよい。

（６）さらに、該論理回路は、前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されてもよい。

（７）また、該論理回路は、前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、前記データ信号を１ビット遅延させた信号の反転信号と遅延前の前記データ信号の反転信号との論理積をとる論理積回路と、上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されてもよい。

（８）さらに、該論理回路は、マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，２ビット進み、１ビット進み，１ビット遅れ、２ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、４／８，２／８，３／８，５／８，６／８となるように前記データ信号の連続する５ビットを用いて前記論理演算を行なうように構成されてもよい。

（９）また、該スキュー検出回路は、前記デスキュー信号と前記データ信号との排他的論理和をとることにより前記相関をとる排他的論理和回路と、該排他的論理和回路による排他的論理和結果を平均化する平均化回路とをそなえて構成されるのが好ましい。
（１０）さらに、本発明の並列信号のスキュー調整方法は、送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整する方法であって、上記並列信号のいずれかを巡回的に選択し、選択したデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送し、該受信回路において、該デスキュー信号と前記選択したデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出し、該受信回路において、前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整することを特徴としている。

上記本発明によれば、並列伝送するデータ信号のいずれかの連続する複数ビットからデスキュー信号を生成し、受信回路において、そのデータ信号とデスキュー信号との相関をとって平均化することにより、その平均値の変化に応じたスキューを検出し、そのスキューをデータ信号の遅延量を制御することにより、デスキューを行なうので、個々のビットを比較（ビットパターンマッチング）することなく、上記平均値のみでスキューの検出およびデスキューを行なうことができる。

したがって、例えば４０Ｇｂ／ｓといった高速信号を１０Ｇｂ／ｓ×４チャンネルのように並列化して伝送する際においても、フレーム同期や各チャンネル内のデータ信号の個々のビットについてのパターンマッチング等の大規模なロジック処理を行なう必要が無く、大幅な回路規模及び消費電力の削減が可能となる。

〔Ａ〕第１実施形態の説明
図１及び図２はそれぞれ本発明の第１実施形態に係る並列信号のスキュー調整回路が適用される送信側インタフェース（ＩＦ）及び受信側インタフェース（ＩＦ）の構成を示すブロック図で、これらの図１及び図２に示す送信側ＩＦ（送信回路）１は、例えば、図１２により前述したトランスポンダモジュールにおける送信側ＩＦ１０１又は２０６として適用することができ、受信側ＩＦ（受信回路）２も、同モジュールにおける受信側ＩＦ２０１又は１０２として適用することができるものであるが、本実施形態では、それぞれ要部に着目すると、送信側ＩＦ１は、セレクタ１１とデスキュー信号生成回路１２とをそなえて構成され、受信側ＩＦ２は、複数チャンネル（例えば、１０Ｇｂ／ｓ×４チャンネル）の並列データ信号（主信号）のそれぞれについて設けられた、クロックデータリカバリ（ＣＤＲ）回路２１，バッファ２２及び可変遅延回路２５と、デスキュー信号生成回路１２からのデスキュー信号について設けられた、ＣＤＲ回路２３及びバッファ２４と、スキュー検出回路２６と、チャンネル選択回路２７と、セレクタ２８及び２９とをそなえて構成されている。

ここで、送信側ＩＦ１において、セレクタ１１は、受信側ＩＦ２のチャンネル選択回路２７からのチャンネル選択信号に従って上記チャンネルのいずれかのデータ信号（主信号）を巡回的に選択してデスキュー信号生成回路１２へ出力するものであり、デスキュー信号生成回路１２は、セレクタ１１から選択出力されたチャンネルのデータ信号の連続する複数ビット（例えば、３ビット）からスキュー調整用の信号（デスキュー信号）を生成して受信側ＩＦ２へ出力するものである。

具体的に、このデスキュー信号生成回路１２は、例えば図２に示すように、１ビット遅延回路１２１，１２２と、反転回路１２３，１２５，ＡＮＤ（論理積）回路１２４，１２６及びＯＲ（論理和）回路１２７から成る論理回路ｆｄとをそなえて構成され、１ビット遅延回路１２１及び１２２で２ビット遅延させたデータ信号ａ１を反転回路１２５で反転させた反転信号と、１ビット遅延回路１２１で遅延させたデータ信号ａ２とについてＡＮＤ回路１２６で論理積をとり、また、１ビット遅延回路１２１で１ビット遅延させた前記データ信号ａ２を反転回路１２３で反転させた反転信号と、１ビット遅延回路１２１で遅延させる前のデータ信号ａ３とについてＡＮＤ回路１２４で論理積をとり、これらのＡＮＤ回路１２４，１２６の論理積結果についてＯＲ回路１２７で論理和をとることでデスキュー信号を生成するようになっている。つまり、デスキュー信号生成回路１２は、データ信号の連続する３ビット（ａ１，ａ２，ａ３）について下記式（１）で表される演算を行なう論理回路ｆｄ（ａ１，ａ２，ａ３）によってデスキュー信号を生成するのである。

一方、受信側ＩＦ２において、ＣＤＲ回路２１は、それぞれ、送信側ＩＦ１からのデータ信号（主信号）を受けてクロック及びデータの再生処理を行なうものであり、バッファ２２は、それぞれ、ＣＤＲ回路２１によるクロック及びデータ再生処理後のデータ信号を一時的に保持するものであり、可変遅延回路（遅延量調整回路）２５は、スキュー検出回路２６でのスキュー検出結果（上記チャンネル選択信号に従ってセレクタ２８でチャンネル別に選択される）に応じてバッファ２２からのデータ信号の遅延量を制御してチャンネル間スキューを補償（調整）する（デスキューを行なう）ものである。

ＣＤＲ回路２３は、送信側ＩＦ１のデスキュー信号生成回路１２からのデスキュー信号を受けてクロック及びデータ再生処理を行なうものであり、バッファ２４は、このＣＤＲ回路２３によるクロック及びデータ再生処理後のデータ信号を一時的に保持するものであり、スキュー検出回路２６は、上記チャンネル選択信号に従ってセレクタ２９でチャンネル別に選択される、可変遅延回路２５の出力（データ信号）とバッファ２４からのデスキュー信号とに基づいてデータ信号のスキューを検出するもので、ここでは、可変遅延回路２５の出力（データ信号）とバッファ２４からのデスキュー信号とについてＥＸＯＲ（排他的論理和）回路２６１で排他的論理和演算（ビットパターンの相関演算）を行ない、その結果を平均化回路としてのローパスフィルタ（ＬＰＦ）２６２で平均化することにより、±１ビットのスキューを検出するようになっている。

なお、１チャンネルあたりのデータ信号が１０Ｇｂ／ｓの場合、上記ＥＸＯＲ回路２６１も１０Ｇｂ／ｓで動作し、ＬＰＦ２６２は、カットオフ周波数ｆｃが１ＭＨｚ以下であるのが好ましい。また、データ信号にビットパターンに偏りのあるヘッダ信号等が含まれる場合には、ＬＰＦ２６２の時定数をそのヘッダ長よりも十分に長い時定数に設定するのが好ましい。例えば、ＳＤＨでのＳＴＭ−２５６（ＳＯＮＥＴでのＯＣ−７６８）信号を扱う場合には、フレーム同期パターン等の一定ビットパターンの繰り返しがヘッダに含まれるので、そのヘッダ長よりも十分に長い時定数に設定するのが好ましい。

チャンネル選択回路２７は、セレクタ２８，２９，送信側ＩＦ１のセレクタ１１でそれぞれ選択すべきチャンネルを指定するチャンネル選択信号を生成するもので、例えば、１チャンネルあたり１０μｓ程度で、順次、選択チャンネルを巡回的に切り替えることで、SFI-5と同程度のデスキュー時間を実現できる。
セレクタ２８は、上記チャンネル選択回路２７からのチャンネル選択信号に従って、スキュー検出回路２６でのスキュー検出結果（ＬＰＦ２６２の出力）をデスキュー信号として供給すべきチャンネルの可変遅延回路２５を選択するものであり、セレクタ２９は、上記チャンネル選択回路２７からのチャンネル選択信号に従って、スキュー検出回路２６へ出力すべきスキュー検出対象チャンネルのデータ信号を選択するものである。

つまり、上記のセレクタ１１，デスキュー信号生成回路１２，スキュー検出回路２６，チャンネル選択回路２７，可変遅延回路２５，セレクタ２８，２９から成るブロックが、本発明の並列信号のスキュー調整回路として機能する。
以下、上述のごとく構成された本実施形態の送信側ＩＦ１と受信側ＩＦ２との間の並列信号伝送時のデスキュー動作について、図２〜図５を参照しながら詳述する。なお、各チャンネルの動作はそれぞれ同じであるので、図２では１チャンネル分のみの構成を抜粋して示している。また、図３はスキュー検出回路２６で検出されたスキューが０の場合、図４は同じくスキューが−１の場合、図５は同じくスキューが＋１の場合のタイミングチャートを示しており、図２中に(1)〜(8)で示す箇所の信号がそれぞれ図３〜図５中に(1)〜(8)で示す信号に対応している。ただし、図３〜図５では、紙面の都合上、(1)〜(4)で表される信号波形と(5)〜(8)で表される信号波形とを同一時間軸上に表示しているが、実際は、送信側ＩＦ１と受信側ＩＦ２との間の伝送距離に応じた遅延時間が前者の(1)〜(4)で表される信号波形に対して後者の(5)〜(8)で表される信号波形に生じている。図３〜図５中の一点鎖線１０はこのことを意味している。

まず、送信側ＩＦ１では、セレクタ１１で選択されたチャンネルのデータ信号からデスキュー信号生成回路１２によってデスキュー信号を生成する。例えば図３〜図５中にそれぞれ(1)で示すような波形のデータ信号（ａ１）がデスキュー信号生成回路１２に入力されたとすると、１ビット遅延回路１２１の出力（ａ２）は図３〜図５中にそれぞれ(2)で示す信号波形となり、１ビット遅延回路１２２の出力（ａ１）は図３〜図５中にそれぞれ(3)で示す信号波形となるので、論理回路ｆｄの出力（つまり、デスキュー信号）は、前記の式（１）で表される論理演算によって、図３〜図５中にそれぞれ(4)で示す信号となる。

上記データ信号及びデスキュー信号は、それぞれ、受信ＩＦ２へ伝送され、受信ＩＦ２では、データ信号及びデスキュー信号のそれぞれについて対応するＣＤＲ回路２１及び２３にてクロック及びデータ再生処理が施された後、バッファ２２及び２４に一時的に保持される。したがって、バッファ２２の出力（可変遅延回路２５の入力）は、図３〜図５中にそれぞれ(5)で示す信号波形となり、バッファ２４の出力は、図３〜図５中にそれぞれ(7)で示す信号波形となる。

ここで、可変遅延回路２５の可変遅延量を０ビット，１ビット，２ビットとし、受信したデータ信号とデスキュー信号の位相が一致している状態での可変遅延回路２５での基準遅延量を１ビットとすると、このときの可変遅延回路２５の出力は、図３中(6)で示す信号波形となり、したがって、スキュー検出回路２６のＥＸＯＲ回路２６１の出力は、図３中(8)で示す信号波形となり、ＬＰＦ２６２で平均化すると平均値（マーク率）≒１／２が得られる。

これに対し、データ信号がデスキュー信号に対して１ビット進んでいる状態（これは可変遅延回路２５での遅延量が０ビットの場合に相当する）では、可変遅延回路２５の出力は、図４中(6)で示す信号波形となり、したがって、スキュー検出回路２６のＥＸＯＲ回路２６１の出力は、図４中(8)で示す信号波形となり、ＬＰＦ２６２で平均化するとマーク率≒１／４が得られる。

また、データ信号がデスキュー信号に対して１ビット遅れている状態（これは可変遅延回路２５での遅延量が２ビットの場合に相当する）では、可変遅延回路２５の出力は、図５中(6)で示す信号波形となり、したがって、スキュー検出回路２６のＥＸＯＲ回路２６１の出力は、図５中(8)で示す信号波形となり、ＬＰＦ２６２で平均化するとマーク率≒３／４が得られる。

つまり、スキューが０，−１（１ビット進み），＋１ビット（１ビット遅れ）の場合のそれぞれに対して、ＥＸＯＲ回路２６１の出力信号の平均値が、１／２，１／４，３／４となるようにデスキュー信号生成回路１２（論理回路ｆｄ）を構成している。換言すれば、デスキュー信号生成回路１２は、前記スキューの量に応じてスキュー検出回路２６で求められる前記平均値が特定の変化を示すようにデータ信号（主信号）の連続する複数ビットを用いて論理演算を行なう論理回路ｆｄをそなえているのである。

なお、図３〜図５においては、１５ビット繰り返しパターンでの平均値を示しているため、理論値とずれがある（９／１５，５／１５，１１／１５となっている）が、マーク率１／２の信号に対しては、平均値はそれぞれ１／２，１／４，３／４となる。
したがって、ＬＰＦ２６２の出力（データ信号とデスキュー信号との排他的論理和の平均値）によって０ビット，±１ビットのスキューを検出することができ、その平均値によって可変遅延回路２５の遅延量を制御することで、デスキューを行なうことができる。

このように、本実施形態によれば、並列伝送する信号のいずれか（チャンネル）の連続する３ビットからデスキュー信号を生成し、受信側ＩＦ２において、そのチャンネルの信号とデスキュー信号との排他的論理和をとって平均化することにより、０ビット，±１ビットのスキューを検出し、そのスキューを可変遅延回路２５で制御することにより、デスキューを行なうので、個々のビットを比較（ビットパターンマッチング）することなく、上記平均値のみでスキューの検出およびデスキューを行なうことができる。

したがって、例えば４０Ｇｂ／ｓといった高速信号を１０Ｇｂ／ｓ×４チャンネルのように並列化して伝送する際においても、フレーム同期や各チャンネル内のデータ信号の個々のビットについてのパターンマッチング等の大規模なロジック処理を行なう必要が無く、大幅な回路規模及び消費電力の削減が可能となる。特に、本実施形態では、デスキュー範囲を±１ＵＩに限定するとともに、ＤＣ信号（平均値）によるスキュー検出を行なうので、デスキュー信号生成回路１２およびスキュー検出回路２６を単純かつ簡易なロジック回路（高速デバイス）で実現することができ、その効果は非常に大きい。

（Ａ１）デスキュー信号生成回路１２（論理回路ｆｄ）の変形例
なお、デスキュー信号生成回路１２（論理回路ｆｄ）は、図２により上述した構成に限定されず、他にも上記実施形態と同様の作用効果を発揮する構成が存在する。例えば図６，図７又は図８に示す構成を論理回路ｆｄの構成として採用しても、受信側ＩＦ２において、データ信号とデスキュー信号とのビットパターン相関（排他的論理和）の平均値をＥＸＯＲ回路２６１及びＬＰＦ２６２を用いて求めることによって、０ビット，±１ビットのスキューを検出することができ、その平均値によって可変遅延回路２５の遅延量を制御することで、デスキューを行なうことができる。

具体的に、図６は下記の式（２）で表される論理演算によってデスキュー信号を生成する構成を示し、図７は下記の式（３）で表される論理演算によってデスキュー信号を生成する構成を示し、図８は下記の式（４）で表される論理演算によってデスキュー信号を生成する構成を示しており、いずれの場合も、反転回路１２３，１２５，ＡＮＤ回路１２４，１２６及びＯＲ回路１２７とう単純なロジック回路を用いて簡易に構成でき、受信側ＩＦ２において、当該デスキュー信号とデータ信号との排他的論理和の平均値を求めることによって、０ビット，±１ビットのスキューを検出することが可能である。

より詳細には、図６に示す論理回路ｆｄは、データ信号を１ビット遅延回路１２１及び１２２で２ビット遅延させた信号ａ１を反転回路１２５で反転させた信号と前記データ信号を１ビット遅延させた信号ａ２を反転回路１２３で反転させた信号との論理積をとるＡＮＤ回路１２６と、データ信号を１ビット遅延回路１２１で１ビット遅延させた信号ａ２と遅延前のデータ信号ａ３との論理積をとるＡＮＤ回路１２４と、これらのＡＮＤ回路１２４，１２６の出力の論理和をとることによりデスキュー信号を生成するＯＲ回路１２７とをそなえて構成される。

また、図７に示す論理回路ｆｄは、データ信号を１ビット遅延回路１２１及び１２２で２ビット遅延させた信号ａ１と前記データ信号を１ビット遅延回路１２１で１ビット遅延させた信号ａ２を反転回路１２５で反転させた信号との論理積をとるＡＮＤ回路１２６と、前記データ信号を１ビット遅延回路１２１で１ビット遅延させた信号ａ２と遅延前の前記データ信号ａ３との論理積をとるＡＮＤ回路１２４と、これらのＡＮＤ回路１２４，１２６の出力の論理和をとることによりデスキュー信号を生成するＯＲ回路１２７とをそなえて構成される。

さらに、図８に示す論理回路ｆｄは、データ信号を１ビット遅延回路１２１及び１２２で２ビット遅延させた信号ａ１と前記データ信号を１ビット遅延回路１２１で１ビット遅延させた信号ａ２との論理積をとるＡＮＤ回路１２６と、前記データ信号を１ビット遅延回路１２１で１ビット遅延させた信号を反転回路１２５で反転させた信号と遅延前の前記データ信号ａ３を反転回路１２３で反転させた信号との論理積をとるＡＮＤ回路１２４と、これらのＡＮＤ回路１２４，１２６の出力の論理和をとることによりデスキュー信号を生成するＯＲ回路１２７とをそなえて構成される。

ただし、図７及び図８に示す構成の場合は、スキュー検出回路２６の出力の平均値変化とスキュー方向（進み、遅れ）との関係が図１及び図２により上述した実施形態の場合と逆になるため、スキュー検出回路２６の出力に反転回路を設ける必要がある。
なお、図１に示したチャンネル選択回路２７は、例えば図９に示すごとく、送信側ＩＦ１内に設けても、上述した例と同様の作用効果を得ることができ、この点は、以降の実施形態においても同様である。

〔Ｂ〕第２実施形態の説明
また、上述した第１実施形態では、データ信号（主信号）の連続する３ビットからデスキュー信号を生成することにより、±１ビット（１ＵＩ）の範囲でのデスキューを実現したが、例えば、連続する５ビットからデスキュー信号を生成することにより、±２ビット（２ＵＩ）の範囲のデスキューを実現することもできる。この場合の構成を図１０に示す。この図１０に示す構成も図２の構成と同様に１チャンネル分のみを抜粋して示しているが、図１及び図２に示す構成に比して、送信側ＩＦ１に、前記デスキュー信号生成回路１２として、１ビット遅延回路１２−１〜１２−４と、反転回路１２−５，１２−６，ＡＮＤ回路１２−７，１２−８，１２−９及びＯＲ回路１２−１０を有して成る論理回路ｆｄとがそなえられている点が異なる。受信側ＩＦ２の構成は、可変遅延回路２５の可変ビット幅として５ビット分が必要になることを除いて、特に断らない限り、図１及び図２により上述した構成と同一若しくは同様である。

ここで、上記の１ビット遅延回路１２−１〜１２−４は、それぞれ、受信側ＩＦ２へ伝送される、あるチャンネル（チャンネル選択回路２７により選択される）についてのデータ信号（主信号）をそれぞれ１ビット遅延するものであり、これらの１ビット遅延回路１２−１〜１２−４により、連続する５ビットの信号ａ１，ａ２，ａ３，ａ４，ａ５が得られるようになっている。

また、論理回路ｆｄにおいて、反転回路１２−５は、１ビット遅延回路１２−３の出力（ａ２）を反転するものであり、反転回路１２−６は、１ビット遅延回路１２−４の出力（ａ１）を反転するものである。
ＡＮＤ回路１２−７は、１ビット遅延回路１２−１による１ビット遅延前のデータ信号（ａ５）と上記反転回路１２−５の出力（つまり、ａ２の反転信号）との論理積をとるものであり、ＡＮＤ回路１２−８は、１ビット遅延回路１２−１による１ビット遅延前のデータ信号（ａ５）と反転回路１２−６の出力（つまり、ａ１の反転信号）との論理積をとるものであり、ＡＮＤ回路１２−９は、１ビット遅延回路１２−１の出力（ａ４）と反転回路１２−６の出力（つまり、ａ１の反転信号）との論理積をとるものであり、ＯＲ回路１２−１０は、これらのＡＮＤ回路１２−７，１２−８，１２−９の各出力の論理和をとることによりデスキュー信号を生成するものである。

つまり、本例の論理回路ｆｄは、データ信号の連続する５ビット（ａ１，ａ２，ａ３，ａ４，ａ５）について下記式（５）で表される演算を行なうことでデスキュー信号を生成するのである。

そして、かかるデスキュー信号を用いることによって、受信側ＩＦ２では、スキュー検出回路２６において、上記デスキュー信号とデータ信号との排他的論理和の平均値（マーク率）によって±２ビットのスキューを検出することが可能となる。即ち、図１０中に示すごとく、ＬＰＦ２６２の出力（平均値）＝６／８ならデータ信号がデスキュー信号に対して２ビット遅れ、平均値＝５／８なら同じく１ビット遅れ、平均値＝４／８ならデータ信号とデスキュー信号とが同位相、平均値＝３／８ならデータ信号がデスキュー信号に対して１ビット進み、平均値＝２／８なら同じく２ビット進みであることを検出することができる。

つまり、スキューが０，−２（２ビット進み），−１（１ビット進み），＋１ビット（１ビット遅れ），＋２（２ビット遅れ）の場合のそれぞれに対して、ＥＸＯＲ回路２６１の出力信号の平均値が、４／８，２／８，３／８，５／８，６／８となるようにデスキュー信号生成回路１２を構成しているのである。
したがって、ＬＰＦ２６２の出力（データ信号とデスキュー信号との排他的論理和の平均値）によって０ビット，±２ビットのスキューを検出することができ、その平均値によって可変遅延回路２５の遅延量を制御することで、デスキューを行なうことができる。

なお、本例における上記論理回路ｆｄについても、図１０中に示す構成に限定されず、他にも上記と同様の作用効果を発揮する構成が存在する。その一例として、例えば図１１に示す構成を論理回路ｆｄの構成として採用しても、受信側ＩＦ２において、データ信号とデスキュー信号との排他的論理和の平均値をＥＸＯＲ回路２６１及びＬＰＦ２６２を用いて求めることによって、０ビット，±２ビットのスキューを検出することができ、その平均値によって可変遅延回路２５の遅延量を制御することで、±２ビットの範囲のデスキューを行なうことができる。

具体的に、図１１は下記の式（６）で表される論理演算によってデスキュー信号を生成する構成を示しており、この場合も、反転回路１２−５，１２−６，ＡＮＤ回路１２−７，１２−８，１２−９及びＯＲ回路１２−１０という単純なロジック回路を用いて簡易に構成でき、受信側ＩＦ２（スキュー検出回路２６）において、当該デスキュー信号とデータ信号との排他的論理和の平均値を求めることによって、０ビット，±２ビットのスキュー検出（±２ビットの範囲のデスキュー）が可能である。

つまり、本例の論理回路ｆｄは、データ信号を１ビット遅延回路１２−１〜１２−４で４ビット遅延させた信号ａ１を反転回路１２−６で反転させた信号と前記データ信号を１ビット遅延回路１２−１〜１２−３で３ビット遅延させた信号ａ２を反転回路１２−５で反転させた信号との論理積をとるＡＮＤ回路１２−９と、前記データ信号を１ビット遅延回路１２−１〜１２−４で４ビット遅延させた信号ａ１を反転回路１２−６で反転させた信号と前記データ信号ａ５との論理積をとるＡＮＤ回路１２−８と、前記データ信号を１ビット遅延回路１２−１で１ビット遅延させた信号ａ４と遅延前の前記データ信号ａ５との論理積をとるＡＮＤ回路１２−７と、これらのＡＮＤ回路１２−７，１２−８，１２−９の出力の論理和をとることによりデスキュー信号を生成するＯＲ回路１２−１０とをそなえて構成されるのである。

以上のように、本実施形態によれば、並列伝送する信号のいずれか（チャンネル）の連続する５ビットからデスキュー信号を生成し、受信側ＩＦ２において、そのチャンネルの信号とデスキュー信号との排他的論理和をとって平均化することにより、０ビット，±２ビットのスキューを検出し、そのスキューを可変遅延回路２５で制御することにより、±２ビットの範囲のデスキューを行なうので、前記第１実施形態と同様の作用効果が得られるほか、デスキュー信号生成回路１２（論理回路ｆｄ）の構成を変更するだけでよい（スキュー検出回路２６に変更は不要）ため、柔軟性（拡張性）にも富んでいる。

なお、上記と同様にして、デスキュー信号生成回路１２（論理回路ｆｄ）でのデスキュー信号の生成に用いるデータ信号のビット数を変更（増加）すれば、さらに広範囲のスキュー検出及びデスキューを実現することが可能である。
そして、本発明は上述した実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々変形して実施できることはいうまでもない。

〔Ｃ〕付記
（付記１）
送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整するスキュー調整回路であって、
上記並列信号のいずれかを巡回的に選択する選択回路と、
該選択回路で選択されたデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送するデスキュー信号生成回路と、
該受信回路において、該デスキュー信号と該選択回路によって選択されたデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出するスキュー検出回路と、
該受信回路において、該スキュー検出回路で得られた前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整する遅延量調整回路とをそなえたことを特徴とする、並列信号のスキュー調整回路。

（付記２）
該デスキュー信号生成回路が、
前記スキューの量に応じて該スキュー検出回路で求められる前記平均値が特定の変化を示すように前記データ信号の連続する複数ビットを用いて前記論理演算を行なう論理回路をそなえて構成されたことを特徴とする、付記１記載の並列信号のスキュー調整回路。

（付記３）
該論理回路が、
マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，１ビット進み，１ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、１／２，１／４，３／４となるように前記データ信号の連続する３ビットを用いて前記論理演算を行なうように構成されたことを特徴とする、付記２記載の並列信号のスキュー検出回路。

（付記４）
該論理回路が、
前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、
前記データ信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記３記載の並列信号のスキュー調整回路。

（付記５）
該論理回路が、
前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記３記載の並列信号のスキュー調整回路。

（付記６）
該論理回路が、
前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記３記載の並列信号のスキュー調整回路。

（付記７）
該論理回路が、
前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、
前記データ信号を１ビット遅延させた信号の反転信号と遅延前の前記データ信号の反転信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記３記載の並列信号のスキュー検出回路。

（付記８）
該論理回路が、
マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，２ビット進み、１ビット進み，１ビット遅れ、２ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、４／８，２／８，３／８，５／８，６／８となるように前記データ信号の連続する５ビットを用いて前記論理演算を行なうように構成されたことを特徴とする、付記２記載の並列信号のスキュー検出回路。

（付記９）
該論理回路が、
前記データ信号を４ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、
前記データ信号を４ビット遅延させた信号の反転信号と前記データ信号との論理積をとる論理積回路と、
前記データ信号を３ビット遅延させた信号の反転信号と前記データ信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記８記載の並列信号のスキュー検出回路。

（付記１０）
該論理回路が、
前記データ信号を４ビット遅延させた信号の反転信号と前記データ信号を３ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
前記データ信号を４ビット遅延させた信号の反転信号と前記データ信号との論理積をとる論理積回路と、
前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、
上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、付記８記載の並列信号のスキュー検出回路。

（付記１１）
該スキュー検出回路が、
前記デスキュー信号と前記データ信号との排他的論理和をとることにより前記相関をとる排他的論理和回路と、
該排他的論理和回路による排他的論理和結果を平均化する平均化回路とをそなえて構成されたことを特徴とする、付記１〜６のいずれか１項に記載の並列信号のスキュー調整回路。

（付記１２）
該平均化回路が、ローパスフィルタにより構成されたことを特徴とする、付記１１記載の並列信号のスキュー検出回路。
（付記１３）
該選択回路が、該受信回路内に設けられたことを特徴とする、付記１〜１２のいずれか１項に記載の並列信号のスキュー調整回路。

（付記１４）
該選択回路が、該送信回路内に設けられたことを特徴とする、付記１〜１２のいずれか１項に記載の並列信号のスキュー調整回路。
（付記１５）
送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整するスキュー調整方法であって、
上記並列信号のいずれかを巡回的に選択し、
選択したデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送し、
該受信回路において、該デスキュー信号と前記選択したデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出し、
該受信回路において、前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整することを特徴とする、並列信号のスキュー調整方法。

以上詳述したように、本発明によれば、データ信号のビットパターンマッチングといった大規模なロジック処理を必要とせずに、データ信号とデスキュー信号との相関の平均値を用いてスキュー検出及びデスキューを行なうので、大幅に回路規模及び消費電力を削減でき、送受信回路間で信号の並列伝送を行なう通信装置に極めて有用と考えられる。

本発明の第１実施形態に係る並列信号のスキュー調整回路が適用される送信側インタフェース（ＩＦ）及び受信側インタフェース（ＩＦ）の構成を示すブロック図である。 本発明の第１実施形態に係る並列信号のスキュー調整回路が適用される送信側インタフェース（ＩＦ）及び受信側インタフェース（ＩＦ）の構成を示すブロック図である。 図１及び図２に示す構成でのスキュー検出及びデスキュー動作を説明するためのタイミングチャートである。 図１及び図２に示す構成でのスキュー検出及びデスキュー動作を説明するためのタイミングチャートである。 図１及び図２に示す構成でのスキュー検出及びデスキュー動作を説明するためのタイミングチャートである。 図１及び図２に示すデスキュー信号生成回路の第１変形例を示すブロック図である。 図１及び図２に示すデスキュー信号生成回路の第２変形例を示すブロック図である。 図１及び図２に示すデスキュー信号生成回路の第３変形例を示すブロック図である。 図１及び図２に示す構成の変形例を示すブロック図である。 本発明の第２実施形態に係る並列信号のスキュー調整回路が適用される送信側インタフェース（ＩＦ）及び受信側インタフェース（ＩＦ）の構成を示すブロック図である。 図１０に示す構成（デスキュー信号生成回路）の変形例を示すブロック図である。 SFI-5に準拠した４０Ｇｂ／ｓトランスポンダモジュールの構成を示すブロック図である。 図１２に示す送信側インタフェース及び受信側インタフェースに着目した構成を示すブロック図である。 SFI-5に準拠したデスキュー信号のフォーマットを示す図である。

符号の説明

１ 送信側インタフェース（ＩＦ）（送信回路）
１１ セレクタ
１２ デスキュー信号生成回路
１２−１，１２−２，１２−３，１２−４，１２１，１２２ １ビット遅延回路
１２−５，１２−６，１２３，１２５ 反転回路
１２−７，１２−８，１２−９，１２４，１２６ ＡＮＤ（論理積）回路
１２−１０，１２７ ＯＲ（論理和）回路
２ 受信側インタフェース（ＩＦ）（受信回路）
２１，２３ クロックデータリカバリ（ＣＤＲ）回路
２２，２４ バッファ
２５ 可変遅延回路（遅延量調整回路）
２６ スキュー検出回路
２６１ 排他的論理和（ＥＸＯＲ）回路
２６２ ローパスフィルタ（ＬＰＦ）（平均化回路）
２７ チャンネル選択回路
２８，２９ セレクタ

Claims (10)

1. 送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整するスキュー調整回路であって、
   上記並列信号のいずれかを巡回的に選択する選択回路と、
   該選択回路で選択されたデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送するデスキュー信号生成回路と、
   該受信回路において、該デスキュー信号と該選択回路によって選択されたデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出するスキュー検出回路と、
   該受信回路において、該スキュー検出回路で得られた前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整する遅延量調整回路とをそなえたことを特徴とする、並列信号のスキュー調整回路。
2. 該デスキュー信号生成回路が、
   前記スキューの量に応じて該スキュー検出回路で求められる前記平均値が特定の変化を示すように前記データ信号の連続する複数ビットを用いて前記論理演算を行なう論理回路をそなえて構成されたことを特徴とする、請求項１記載の並列信号のスキュー調整回路。
3. 該論理回路が、
   マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，１ビット進み，１ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、１／２，１／４，３／４となるように前記データ信号の連続する３ビットを用いて前記論理演算を行なうように構成されたことを特徴とする、請求項２記載の並列信号のスキュー検出回路。
4. 該論理回路が、
   前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、
   前記データ信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
   上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、請求項３記載の並列信号のスキュー調整回路。
5. 該論理回路が、
   前記データ信号を２ビット遅延させた信号の反転信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
   前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、
   上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、請求項３記載の並列信号のスキュー調整回路。
6. 該論理回路が、
   前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号の反転信号との論理積をとる論理積回路と、
   前記データ信号を１ビット遅延させた信号と遅延前の前記データ信号との論理積をとる論理積回路と、
   上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、請求項３記載の並列信号のスキュー調整回路。
7. 該論理回路が、
   前記データ信号を２ビット遅延させた信号と前記データ信号を１ビット遅延させた信号との論理積をとる論理積回路と、
   前記データ信号を１ビット遅延させた信号の反転信号と遅延前の前記データ信号の反転信号との論理積をとる論理積回路と、
   上記の各論理積回路の出力の論理和をとることにより前記デスキュー信号を生成する論理和回路とをそなえて構成されたことを特徴とする、請求項３記載の並列信号のスキュー検出回路。
8. 該論理回路が、
   マーク率が１／２の前記データ信号である場合の前記スキューが０ビット，２ビット進み、１ビット進み，１ビット遅れ、２ビット遅れの場合のそれぞれに対して、該スキュー検出回路での前記平均値が、４／８，２／８，３／８，５／８，６／８となるように前記データ信号の連続する５ビットを用いて前記論理演算を行なうように構成されたことを特徴とする、請求項２記載の並列信号のスキュー検出回路。
9. 該スキュー検出回路が、
   前記デスキュー信号と前記データ信号との排他的論理和をとることにより前記相関をとる排他的論理和回路と、
   該排他的論理和回路による排他的論理和結果を平均化する平均化回路とをそなえて構成されたことを特徴とする、請求項１〜８のいずれか１項に記載の並列信号のスキュー調整回路。
10. 送信回路から受信回路へデータ信号を並列化して伝送する際の並列信号間のスキューを調整するスキュー調整方法であって、
    上記並列信号のいずれかを巡回的に選択し、
    選択したデータ信号の連続する複数ビットから所定の論理演算によりスキュー調整用の信号であるデスキュー信号を生成して該受信回路へ伝送し、
    該受信回路において、該デスキュー信号と前記選択したデータ信号との相関をとり、その平均値を求めることにより前記スキューを検出し、
    該受信回路において、前記平均値に応じて前記データ信号の遅延量を制御することにより前記スキューを調整することを特徴とする、並列信号のスキュー調整方法。

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