JPH10164037A - データビット間スキュー調整回路 - Google Patents
データビット間スキュー調整回路Info
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- JPH10164037A JPH10164037A JP8321967A JP32196796A JPH10164037A JP H10164037 A JPH10164037 A JP H10164037A JP 8321967 A JP8321967 A JP 8321967A JP 32196796 A JP32196796 A JP 32196796A JP H10164037 A JPH10164037 A JP H10164037A
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Abstract
(57)【要約】
【課題】 データ伝送を高速化するための設計及び、回
路設計時の遅延要因の考慮を容易にし、各素子の製造バ
ラツキによる不具合を生じにくくし、生産性を向上させ
ることができるデータビット間スキュー調整回路を提供
する。 【解決手段】 Ｎ個のフリップフロップ１５、・・・、
１６を有する送信ＬＳＩ１内に、ＰＮパターンを各フリ
ップフロップ１５、・・・、１６に出力するＰＮパター
ン出力回路１１を設け、Ｎ個のフリップフロップ２７、
・・・、２８を有する受信ＬＳＩ３内に、ＰＮパターン
出力回路１１と同じ波形のＰＮパターンを出力するＰＮ
パターン出力回路２４を設け、受信ＬＳＩ３内に設けら
れた比較器２５において、送信ＬＳＩ１から出力された
ＰＮパターンと、ＰＮパターン出力回路２４から出力さ
れたＰＮパターンとを比較し、この比較結果に基づきＮ
個の各遅延調整回路１８、・・・、１９の最適遅延量を
判定部２２が判定する。
路設計時の遅延要因の考慮を容易にし、各素子の製造バ
ラツキによる不具合を生じにくくし、生産性を向上させ
ることができるデータビット間スキュー調整回路を提供
する。 【解決手段】 Ｎ個のフリップフロップ１５、・・・、
１６を有する送信ＬＳＩ１内に、ＰＮパターンを各フリ
ップフロップ１５、・・・、１６に出力するＰＮパター
ン出力回路１１を設け、Ｎ個のフリップフロップ２７、
・・・、２８を有する受信ＬＳＩ３内に、ＰＮパターン
出力回路１１と同じ波形のＰＮパターンを出力するＰＮ
パターン出力回路２４を設け、受信ＬＳＩ３内に設けら
れた比較器２５において、送信ＬＳＩ１から出力された
ＰＮパターンと、ＰＮパターン出力回路２４から出力さ
れたＰＮパターンとを比較し、この比較結果に基づきＮ
個の各遅延調整回路１８、・・・、１９の最適遅延量を
判定部２２が判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路間でのデ
ータ伝送に用いるデータビット間スキュー調整回路に関
し、特に受信集積回路のフリップフロップのセットアッ
プタイム及びホールドタイムを確保するためのデータビ
ット間スキュー調整回路に関する。
ータ伝送に用いるデータビット間スキュー調整回路に関
し、特に受信集積回路のフリップフロップのセットアッ
プタイム及びホールドタイムを確保するためのデータビ
ット間スキュー調整回路に関する。
【０００２】
【従来の技術】従来、集積回路（以下、ＬＳＩと言
う。）間での多ビットのデータ伝送において、受信ＬＳ
Ｉにおいて始めにデータが入力することとなる、つまり
初段の、一群のフリップフロップ（以下、Ｆ／Ｆと言
う。）のセットアップタイム及びホールドタイムを確保
するために、ＬＳＩ間の遅延（以下、スキューとも言
う。）要因及び多ビットのビット間の遅延差を考慮し
て、ＬＳＩ内に遅延素子を挿入していた。この従来のＬ
ＳＩ間での多ビットのデータ伝送におけるデータビット
間スキュー調整回路を図２に示す。
う。）間での多ビットのデータ伝送において、受信ＬＳ
Ｉにおいて始めにデータが入力することとなる、つまり
初段の、一群のフリップフロップ（以下、Ｆ／Ｆと言
う。）のセットアップタイム及びホールドタイムを確保
するために、ＬＳＩ間の遅延（以下、スキューとも言
う。）要因及び多ビットのビット間の遅延差を考慮し
て、ＬＳＩ内に遅延素子を挿入していた。この従来のＬ
ＳＩ間での多ビットのデータ伝送におけるデータビット
間スキュー調整回路を図２に示す。
【０００３】図２において、送信ＬＳＩ１はそれぞれＮ
個のフリップフロップ３０、・・・、３１を有し、それ
ぞれのフリップフロップには遅延素子３２、・・・、３
３が設けられている。さらに、Ｎ個のフリップフロップ
３０、・・・、３１のそれぞれにクロック信号が入力し
ている。また受信ＬＳＩ３もそれぞれＮ個のフリップフ
ロップ３８、・・・、３９を有し、それぞれのフリップ
フロップには遅延素子３５、・・・、３６が設けられ、
それぞれにクロック信号が入力している。これらの遅延
素子によりデータビット間のスキューを調整するとして
いる。
個のフリップフロップ３０、・・・、３１を有し、それ
ぞれのフリップフロップには遅延素子３２、・・・、３
３が設けられている。さらに、Ｎ個のフリップフロップ
３０、・・・、３１のそれぞれにクロック信号が入力し
ている。また受信ＬＳＩ３もそれぞれＮ個のフリップフ
ロップ３８、・・・、３９を有し、それぞれのフリップ
フロップには遅延素子３５、・・・、３６が設けられ、
それぞれにクロック信号が入力している。これらの遅延
素子によりデータビット間のスキューを調整するとして
いる。
【０００４】また、ＬＳＩの動作速度のバラツキをシュ
ミレーションにより算出し、このベスト条件とワースト
条件により実デバイスの規格を保証する方法も提案され
ている。
ミレーションにより算出し、このベスト条件とワースト
条件により実デバイスの規格を保証する方法も提案され
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、高速デ
ータ通信において多ビットのデータを１本のクロックで
同期をとって送受信する回路では、送信ＬＳＩ内の各ビ
ットに遅延のバラツキがあり、また、送信ＬＳＩと受信
ＬＳＩ間に存在する遅延要因を定量的に把握することが
非常に難しく、受信ＬＳＩ内の各ビットに遅延のバラツ
キ、及び各遅延要因となる素子が製造によりバラツキが
ある、等の理由により、設計時にセットアップタイムと
ホールドタイムを確保することが困難であり、又数年間
量産を続けた後に装置検査を行なうと不具合が発生す
る。
ータ通信において多ビットのデータを１本のクロックで
同期をとって送受信する回路では、送信ＬＳＩ内の各ビ
ットに遅延のバラツキがあり、また、送信ＬＳＩと受信
ＬＳＩ間に存在する遅延要因を定量的に把握することが
非常に難しく、受信ＬＳＩ内の各ビットに遅延のバラツ
キ、及び各遅延要因となる素子が製造によりバラツキが
ある、等の理由により、設計時にセットアップタイムと
ホールドタイムを確保することが困難であり、又数年間
量産を続けた後に装置検査を行なうと不具合が発生す
る。
【０００６】上記従来技術のように、これらの遅延要因
をすべて考慮して最悪条件でＬＳＩを設計すると、高速
データ伝送を行なう場合においては、クロック１タイム
スロット内に遅延バラツキが納まらなくなりマージンを
もったデータの受け渡しができなくなるという問題点を
有する。また、設計マージンの少ないＬＳＩができてし
まい、数年間にわたるＬＳＩの量産による遅延要因のバ
ラツキによりデータ伝送に不具合が生じるという問題点
を有する。
をすべて考慮して最悪条件でＬＳＩを設計すると、高速
データ伝送を行なう場合においては、クロック１タイム
スロット内に遅延バラツキが納まらなくなりマージンを
もったデータの受け渡しができなくなるという問題点を
有する。また、設計マージンの少ないＬＳＩができてし
まい、数年間にわたるＬＳＩの量産による遅延要因のバ
ラツキによりデータ伝送に不具合が生じるという問題点
を有する。
【０００７】本発明は上記事情に鑑みなされたもので、
データ伝送を高速化するための設計を容易にし、回路設
計時の遅延要因の考慮を容易にし、装置の量産時におい
ても各素子の製造バラツキによる不具合を生じにくく
し、生産性を向上させることができるデータビット間ス
キュー調整回路を提供することを目的とする。
データ伝送を高速化するための設計を容易にし、回路設
計時の遅延要因の考慮を容易にし、装置の量産時におい
ても各素子の製造バラツキによる不具合を生じにくく
し、生産性を向上させることができるデータビット間ス
キュー調整回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
Ｎを自然数としてＮビットのデータを送信する送信集積
回路と、前記送信集積回路が送信したＮビットのデータ
を受信する受信集積回路とを有し、前記送信集積回路
は、入力した信号に基づきそれぞれが第１のフリップフ
ロップ出力信号を受信集積回路に出力するＮ個のフリッ
プフロップと、前記Ｎ個のフリップフロップに入力する
信号を選択する第１のセレクタと、前記第１のセレクタ
に第１の疑似ランダムパターンを出力する第１の疑似ラ
ンダムパターン出力回路と、前記第１の疑似ランダムパ
ターン出力回路及び第１のセレクタの動作を制御すると
ともに、第１の疑似ランダムパターンの先頭を示す先頭
パルスを受信集積回路に出力する第１の制御回路とを有
し、前記受信集積回路は、前記Ｎ個の第１のフリップフ
ロップ出力信号に基づきそれぞれが第２のフリップフロ
ップ出力信号を出力するＮ個のフリップフロップと、前
記第１の疑似ランダムパターン出力回路が出力する第１
の疑似ランダムパターンと同じ疑似ランダムパターンを
出力する第２の疑似ランダムパターン出力回路と、前記
第１の制御回路から出力された先頭パルスを受信して前
記第２の疑似ランダムパターン出力回路の動作を制御す
る制御パルスを出力する第２の制御回路と、前記Ｎ個の
第２のフリップフロップ出力信号のうちからいずれか１
つの第２のフリップフロップ出力信号を選択して出力す
る第２のセレクタと、前記第２のセレクタから出力され
た第２のフリップフロップ出力信号と第２の疑似ランダ
ムパターン出力回路から出力された第２の疑似ランダム
パターンとが一致しているか否かの比較を行い、該比較
の結果を出力する比較回路と、前記比較の結果が一致し
ている場合は遅延調整回路の遅延量が適したものである
としてこの遅延量を記憶し、その後遅延調整回路の遅延
量を変化させ、前記比較の結果が一致していない場合は
遅延調整回路の遅延量が不適なものであるとしてこの遅
延量を記憶し、その後遅延調整回路の遅延量を変化さ
せ、前記適した遅延量の範囲の中間の値を遅延調整回路
の最適遅延量として固定する判定回路と、前記判定回路
の制御に従い、前記第２のセレクタにより選択された第
２のフリップフロップ出力信号を出力するフリップフロ
ップに入力する第１のフリップフロップ出力信号を遅延
させる遅延量を、変化又は固定する遅延調整回路とを有
することを特徴とする。
Ｎを自然数としてＮビットのデータを送信する送信集積
回路と、前記送信集積回路が送信したＮビットのデータ
を受信する受信集積回路とを有し、前記送信集積回路
は、入力した信号に基づきそれぞれが第１のフリップフ
ロップ出力信号を受信集積回路に出力するＮ個のフリッ
プフロップと、前記Ｎ個のフリップフロップに入力する
信号を選択する第１のセレクタと、前記第１のセレクタ
に第１の疑似ランダムパターンを出力する第１の疑似ラ
ンダムパターン出力回路と、前記第１の疑似ランダムパ
ターン出力回路及び第１のセレクタの動作を制御すると
ともに、第１の疑似ランダムパターンの先頭を示す先頭
パルスを受信集積回路に出力する第１の制御回路とを有
し、前記受信集積回路は、前記Ｎ個の第１のフリップフ
ロップ出力信号に基づきそれぞれが第２のフリップフロ
ップ出力信号を出力するＮ個のフリップフロップと、前
記第１の疑似ランダムパターン出力回路が出力する第１
の疑似ランダムパターンと同じ疑似ランダムパターンを
出力する第２の疑似ランダムパターン出力回路と、前記
第１の制御回路から出力された先頭パルスを受信して前
記第２の疑似ランダムパターン出力回路の動作を制御す
る制御パルスを出力する第２の制御回路と、前記Ｎ個の
第２のフリップフロップ出力信号のうちからいずれか１
つの第２のフリップフロップ出力信号を選択して出力す
る第２のセレクタと、前記第２のセレクタから出力され
た第２のフリップフロップ出力信号と第２の疑似ランダ
ムパターン出力回路から出力された第２の疑似ランダム
パターンとが一致しているか否かの比較を行い、該比較
の結果を出力する比較回路と、前記比較の結果が一致し
ている場合は遅延調整回路の遅延量が適したものである
としてこの遅延量を記憶し、その後遅延調整回路の遅延
量を変化させ、前記比較の結果が一致していない場合は
遅延調整回路の遅延量が不適なものであるとしてこの遅
延量を記憶し、その後遅延調整回路の遅延量を変化さ
せ、前記適した遅延量の範囲の中間の値を遅延調整回路
の最適遅延量として固定する判定回路と、前記判定回路
の制御に従い、前記第２のセレクタにより選択された第
２のフリップフロップ出力信号を出力するフリップフロ
ップに入力する第１のフリップフロップ出力信号を遅延
させる遅延量を、変化又は固定する遅延調整回路とを有
することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記第１のセレクタは、前記送信集積回路
内のＮ個のフリップフロップ毎に設けられたＮ個のセレ
クタにより構成され、それぞれのセレクタがデータを表
す主信号と第１の疑似ランダムパターン出力回路から出
力された疑似ランダムパターンとのいずれか一方を選択
してフリップフロップに出力することを特徴とする。
明において、前記第１のセレクタは、前記送信集積回路
内のＮ個のフリップフロップ毎に設けられたＮ個のセレ
クタにより構成され、それぞれのセレクタがデータを表
す主信号と第１の疑似ランダムパターン出力回路から出
力された疑似ランダムパターンとのいずれか一方を選択
してフリップフロップに出力することを特徴とする。
【００１０】請求項３記載の発明は、請求項１又は２に
記載の発明において、前記第２の制御回路は、前記第２
の疑似ランダムパターンの先頭が第２のフリップフロッ
プ出力信号と一致するように前記第２の疑似ランダムパ
ターン出力回路を制御する制御パルスを出力することを
特徴とする。
記載の発明において、前記第２の制御回路は、前記第２
の疑似ランダムパターンの先頭が第２のフリップフロッ
プ出力信号と一致するように前記第２の疑似ランダムパ
ターン出力回路を制御する制御パルスを出力することを
特徴とする。
【００１１】請求項４記載の発明は、請求項１から３の
いずれかに記載の発明において、前記遅延調整回路は、
前記受信集積回路内のＮ個のフリップフロップ毎に設け
られたＮ個の遅延調整回路により構成されることを特徴
とする。
いずれかに記載の発明において、前記遅延調整回路は、
前記受信集積回路内のＮ個のフリップフロップ毎に設け
られたＮ個の遅延調整回路により構成されることを特徴
とする。
【００１２】従って本発明は、送信ＬＳＩの最終段のＦ
／Ｆから、受信ＬＳＩの初段Ｆ／Ｆの間で生ずる不確定
な遅延量を実際のＬＳＩをプリント板に実装した状態で
受信ＬＳＩがデータの入力位相余裕の高いところを取れ
ることで、設計時の遅延要因の詳細な検討を緩和するこ
とができ、また数年間に渡る製造により設計当初想定で
きなかった遅延変動が起きても、プリント板に実装され
た状態での最適な遅延量を設定することができるという
作用効果を奏する。
／Ｆから、受信ＬＳＩの初段Ｆ／Ｆの間で生ずる不確定
な遅延量を実際のＬＳＩをプリント板に実装した状態で
受信ＬＳＩがデータの入力位相余裕の高いところを取れ
ることで、設計時の遅延要因の詳細な検討を緩和するこ
とができ、また数年間に渡る製造により設計当初想定で
きなかった遅延変動が起きても、プリント板に実装され
た状態での最適な遅延量を設定することができるという
作用効果を奏する。
【００１３】
【発明の実施の形態】次に、本発明に係るデータビット
間スキュー調整回路の一実施形態について図面を参照し
て詳細に説明する。図１は本発明に係るデータビット間
スキュー調整回路の一実施形態のブロック図である。
間スキュー調整回路の一実施形態について図面を参照し
て詳細に説明する。図１は本発明に係るデータビット間
スキュー調整回路の一実施形態のブロック図である。
【００１４】このデータビット間スキュー調整回路は、
送信ＬＳＩ１と受信ＬＳＩ３とを有する。送信ＬＳＩ１
は、入力した信号に基づき受信ＬＳＩ３に信号を出力
し、送信ＬＳＩ１内で最終段となるＮ個のフリップフロ
ップ１５、・・・、１６と、Ｎ個のフリップフロップ１
５、・・・、１６に入力する信号を選択するＮ個のセレ
クタ１３、・・・、１４と、疑似ランタムパターン（以
下、ＰＮパターンと言う。）をＮ個のセレクタ１３、・
・・、１４のそれぞれに出力するＰＮパターン出力回路
１１と、ＰＮパターン出力回路１１及びＮ個のセレクタ
１３、・・・、１４の動作を制御するとともに、ＰＮパ
ターンの先頭を示す先頭パルスをフリップフロップ１７
に出力する制御回路１２と、受信した先頭パルスに基づ
き受信ＬＳＩ３内の制御回路２１に先頭パルスを出力す
るフリップフロップ１７とを有する。
送信ＬＳＩ１と受信ＬＳＩ３とを有する。送信ＬＳＩ１
は、入力した信号に基づき受信ＬＳＩ３に信号を出力
し、送信ＬＳＩ１内で最終段となるＮ個のフリップフロ
ップ１５、・・・、１６と、Ｎ個のフリップフロップ１
５、・・・、１６に入力する信号を選択するＮ個のセレ
クタ１３、・・・、１４と、疑似ランタムパターン（以
下、ＰＮパターンと言う。）をＮ個のセレクタ１３、・
・・、１４のそれぞれに出力するＰＮパターン出力回路
１１と、ＰＮパターン出力回路１１及びＮ個のセレクタ
１３、・・・、１４の動作を制御するとともに、ＰＮパ
ターンの先頭を示す先頭パルスをフリップフロップ１７
に出力する制御回路１２と、受信した先頭パルスに基づ
き受信ＬＳＩ３内の制御回路２１に先頭パルスを出力す
るフリップフロップ１７とを有する。
【００１５】受信ＬＳＩ３は、Ｎ個のフリップフロップ
２７、・・・、２８と、送信ＬＳＩ１内の制御回路１２
から出力された先頭パルスを受信して制御パルスを出力
する制御回路２１と、送信ＬＳＩ１内のＰＮパターン出
力回路１１が出力するＰＮパターンと同じ波形のＰＮパ
ターンを出力するＰＮパターン出力回路２４と、Ｎ個の
フリップフロップ２７、・・・、２８から出力されたフ
リップフロップ出力信号の中から１つのフリップフロッ
プ出力信号を選択して出力するセレクタ２６と、セレク
タ２６から出力されたフリップフロップ出力信号とＰＮ
パターン出力回路２４から出力されたＰＮパターンとを
比較する比較器２５と、比較器２５の比較結果から状態
を判定し判定結果を複合器（ＤＥＣＯＤＥＲ）２３に出
力する判定部２２と、判定結果をＮ個の各遅延調整回路
１８、・・・、１９のいずれかに振り分けて出力するＤ
ＥＣＯＤＥＲ２３と、ＤＥＣＯＤＥＲ２３からの出力信
号に基づき遅延量を切り換えるＮ個の遅延調整回路１
８、・・・、１９とを有する。
２７、・・・、２８と、送信ＬＳＩ１内の制御回路１２
から出力された先頭パルスを受信して制御パルスを出力
する制御回路２１と、送信ＬＳＩ１内のＰＮパターン出
力回路１１が出力するＰＮパターンと同じ波形のＰＮパ
ターンを出力するＰＮパターン出力回路２４と、Ｎ個の
フリップフロップ２７、・・・、２８から出力されたフ
リップフロップ出力信号の中から１つのフリップフロッ
プ出力信号を選択して出力するセレクタ２６と、セレク
タ２６から出力されたフリップフロップ出力信号とＰＮ
パターン出力回路２４から出力されたＰＮパターンとを
比較する比較器２５と、比較器２５の比較結果から状態
を判定し判定結果を複合器（ＤＥＣＯＤＥＲ）２３に出
力する判定部２２と、判定結果をＮ個の各遅延調整回路
１８、・・・、１９のいずれかに振り分けて出力するＤ
ＥＣＯＤＥＲ２３と、ＤＥＣＯＤＥＲ２３からの出力信
号に基づき遅延量を切り換えるＮ個の遅延調整回路１
８、・・・、１９とを有する。
【００１６】上記ＰＮパターンは、一定間隔内でのラン
ダムな波形と同じ波形が繰り返されているパターンであ
り、ＰＮパターン出力回路１１及びＰＮパターン出力回
路１２から出力されるＰＮパターンはその一定間隔内で
のランダムな波形が同じものである。
ダムな波形と同じ波形が繰り返されているパターンであ
り、ＰＮパターン出力回路１１及びＰＮパターン出力回
路１２から出力されるＰＮパターンはその一定間隔内で
のランダムな波形が同じものである。
【００１７】送信ＬＳＩ１において、通常の主信号とＰ
Ｎパターン出力回路１２の出力はそれぞれセレクタ１３
に入力される。Ｎ個のセレクタ１３、・・・、１４は制
御回路１２の制御に基づきいずれか一方の信号を選択し
て最終段Ｆ／Ｆ１５、・・・、１６にその信号を出力す
る。制御回路１２はＰＮパターン出力回路１１とＮ個の
セレクタ１３、・・・、１４とを制御する。また、ＰＮ
パターン出力回路１１、制御回路１２、Ｎ個のフリップ
フロップ１５、・・・、１６及びフリップフロップ１７
にはクロック信号が入力されている。
Ｎパターン出力回路１２の出力はそれぞれセレクタ１３
に入力される。Ｎ個のセレクタ１３、・・・、１４は制
御回路１２の制御に基づきいずれか一方の信号を選択し
て最終段Ｆ／Ｆ１５、・・・、１６にその信号を出力す
る。制御回路１２はＰＮパターン出力回路１１とＮ個の
セレクタ１３、・・・、１４とを制御する。また、ＰＮ
パターン出力回路１１、制御回路１２、Ｎ個のフリップ
フロップ１５、・・・、１６及びフリップフロップ１７
にはクロック信号が入力されている。
【００１８】受信ＬＳＩ３において、Ｎビットのデータ
を表す主信号が図示しないデータの入力バッファからＮ
個の遅延調整回路１８、・・・、１９を介して、受信Ｌ
ＳＩ３では初段にあたるＮ個のＦ／Ｆ２７、・・・、２
８に入力される。Ｎ個のＦ／Ｆ２７、・・・、２８の出
力信号は受信ＬＳＩ３の内部回路及びセレクタ２６に入
力する。セレクタ２６はＮ個のＦ／Ｆ２７、・・・、２
８の出力信号のうちからいずれか１つの信号を選択して
比較器２５に出力する。比較器２５はＰＮパターン出力
回路２４の出力であるＰＮパターンとセレクタ２６の出
力信号とが一致しているか否かの比較を行い、比較結果
を判定部２２に出力する。判定部２２は、判定結果及び
制御回路２１の制御に基づき遅延制御信号をＤＥＣＯＤ
ＥＲ２３を介して遅延調整回路１８、・・・、１９のう
ちからセレクタ２６で選択された出力信号を出力したフ
リップフロップを制御する。制御回路２１は、ＰＮパタ
ーン出力回路２４の動作を制御し、判定器２２の判定結
果に基づきセレクタ２６とデコーダ２３を切り換える指
示を送る。また、制御回路２１、Ｎ個のフリップフロッ
プ２７、・・・、２８及びＰＮパターン出力回路２４に
はクロック信号が入力されている。
を表す主信号が図示しないデータの入力バッファからＮ
個の遅延調整回路１８、・・・、１９を介して、受信Ｌ
ＳＩ３では初段にあたるＮ個のＦ／Ｆ２７、・・・、２
８に入力される。Ｎ個のＦ／Ｆ２７、・・・、２８の出
力信号は受信ＬＳＩ３の内部回路及びセレクタ２６に入
力する。セレクタ２６はＮ個のＦ／Ｆ２７、・・・、２
８の出力信号のうちからいずれか１つの信号を選択して
比較器２５に出力する。比較器２５はＰＮパターン出力
回路２４の出力であるＰＮパターンとセレクタ２６の出
力信号とが一致しているか否かの比較を行い、比較結果
を判定部２２に出力する。判定部２２は、判定結果及び
制御回路２１の制御に基づき遅延制御信号をＤＥＣＯＤ
ＥＲ２３を介して遅延調整回路１８、・・・、１９のう
ちからセレクタ２６で選択された出力信号を出力したフ
リップフロップを制御する。制御回路２１は、ＰＮパタ
ーン出力回路２４の動作を制御し、判定器２２の判定結
果に基づきセレクタ２６とデコーダ２３を切り換える指
示を送る。また、制御回路２１、Ｎ個のフリップフロッ
プ２７、・・・、２８及びＰＮパターン出力回路２４に
はクロック信号が入力されている。
【００１９】次に本実施形態の動作について図１を参照
してさらに詳細に説明する。送信ＬＳＩ１において、強
制テスト信号が制御回路１２に入力すると、制御回路１
２はＮ個のセレクタ１３、・・・、１４をテストモード
に切り換え、ＰＮパターン出力回路１１を動作させ、Ｐ
Ｎパターンが送信ＬＳＩ１から出力される時点での先頭
の位置と一致する先頭パルスを生成して送信ＬＳＩ１外
部に出力する。ＰＮパターン出力回路１１は、制御回路
１２の指示によりＰＮパターンを発生させ、Ｎ個のセレ
クタ１３、・・・、１４に出力する。そのＰＮパターン
はＮ個のセレクタ１３、・・・、１４を介して送信ＬＳ
Ｉ１では最終段となるＮ個のＦ／Ｆ１５、・・・、１６
に入力し、その後送信ＬＳＩ１外部に出力される。
してさらに詳細に説明する。送信ＬＳＩ１において、強
制テスト信号が制御回路１２に入力すると、制御回路１
２はＮ個のセレクタ１３、・・・、１４をテストモード
に切り換え、ＰＮパターン出力回路１１を動作させ、Ｐ
Ｎパターンが送信ＬＳＩ１から出力される時点での先頭
の位置と一致する先頭パルスを生成して送信ＬＳＩ１外
部に出力する。ＰＮパターン出力回路１１は、制御回路
１２の指示によりＰＮパターンを発生させ、Ｎ個のセレ
クタ１３、・・・、１４に出力する。そのＰＮパターン
はＮ個のセレクタ１３、・・・、１４を介して送信ＬＳ
Ｉ１では最終段となるＮ個のＦ／Ｆ１５、・・・、１６
に入力し、その後送信ＬＳＩ１外部に出力される。
【００２０】受信ＬＳＩ３において、制御回路２１は送
信ＬＳＩ１から出力された先頭パルスを受信することに
よりＰＮパターン出力回路２４の動作を開始する指示を
行なう。ただし、この動作の開始は、ＰＮパターン出力
回路２４で発生されるＰＮパターンの先頭が、送信ＬＳ
Ｉ１から送られたＰＮパターンをＮ個のＦ／Ｆ２７、・
・・、２８で受信し、その後Ｎ個のＦ／Ｆ２７、・・
・、２８の出力のＰＮパターンの先頭とクロックで監視
したときに一致するようなタイミングになるようにＰＮ
パターン出力回路２４を制御して動作の開始を指示す
る。さらに、制御回路２４は各ビットの遅延調整を行な
うＮ個の遅延調整回路１８、・・・、１９の動作を、第
１の入力データから動作を行なわせるために、まず始め
にセレクタ２６の出力が第１のＦ／Ｆ２７の出力を選ぶ
ように指示を出し、またデコーダ２３の出力が第１の遅
延調整回路１８を制御する指示を出す。
信ＬＳＩ１から出力された先頭パルスを受信することに
よりＰＮパターン出力回路２４の動作を開始する指示を
行なう。ただし、この動作の開始は、ＰＮパターン出力
回路２４で発生されるＰＮパターンの先頭が、送信ＬＳ
Ｉ１から送られたＰＮパターンをＮ個のＦ／Ｆ２７、・
・・、２８で受信し、その後Ｎ個のＦ／Ｆ２７、・・
・、２８の出力のＰＮパターンの先頭とクロックで監視
したときに一致するようなタイミングになるようにＰＮ
パターン出力回路２４を制御して動作の開始を指示す
る。さらに、制御回路２４は各ビットの遅延調整を行な
うＮ個の遅延調整回路１８、・・・、１９の動作を、第
１の入力データから動作を行なわせるために、まず始め
にセレクタ２６の出力が第１のＦ／Ｆ２７の出力を選ぶ
ように指示を出し、またデコーダ２３の出力が第１の遅
延調整回路１８を制御する指示を出す。
【００２１】判定部２２は、比較器２５におけるセレク
タ２６から出力されたフリップフロップ出力信号とＰＮ
パターン出力回路２４から出力されたＰＮパターンとが
一致しているか否かの比較結果の一致／不一致情報及び
遅延量を記憶し、その後、Ｎ個の各遅延調整回路１８に
対し、ＤＥＣＯＤＥＲ２３を介して遅延量の変更を指示
する。遅延調整回路１８に所望の範囲の遅延量変更を指
示し終えると、各遅延量での記憶しておいた一致／不一
致情報から一致という結果を得た遅延量の範囲の中間の
遅延量を第１のデータの最終又は最適遅延量と判断し、
第１のデータが入力する遅延調整回路１８に最適遅延量
の指示を出す。また遅延調整回路１８の調整を終了した
ことを示す遅延調整終了信号を制御回路２１に通知す
る。遅延調整終了信号を受けた制御回路２１は、図示し
ない第２のデータが入力する遅延調整回路を制御するた
めに、セレクタ２６の出力が図示しない第２のＦ／Ｆの
出力を選ぶように、またデコーダ２３の出力は第２の遅
延調整回路を制御するように選ぶ。
タ２６から出力されたフリップフロップ出力信号とＰＮ
パターン出力回路２４から出力されたＰＮパターンとが
一致しているか否かの比較結果の一致／不一致情報及び
遅延量を記憶し、その後、Ｎ個の各遅延調整回路１８に
対し、ＤＥＣＯＤＥＲ２３を介して遅延量の変更を指示
する。遅延調整回路１８に所望の範囲の遅延量変更を指
示し終えると、各遅延量での記憶しておいた一致／不一
致情報から一致という結果を得た遅延量の範囲の中間の
遅延量を第１のデータの最終又は最適遅延量と判断し、
第１のデータが入力する遅延調整回路１８に最適遅延量
の指示を出す。また遅延調整回路１８の調整を終了した
ことを示す遅延調整終了信号を制御回路２１に通知す
る。遅延調整終了信号を受けた制御回路２１は、図示し
ない第２のデータが入力する遅延調整回路を制御するた
めに、セレクタ２６の出力が図示しない第２のＦ／Ｆの
出力を選ぶように、またデコーダ２３の出力は第２の遅
延調整回路を制御するように選ぶ。
【００２２】上記の動作を第Ｎのデータが入力する第Ｎ
の遅延調整回路１９の調整を終了するまで繰り返した
後、第Ｎの遅延調整終了信号を受信した制御回路２１
は、ＰＮパターン出力回路２４を停止させ、送信ＬＳＩ
１に対し終了信号を出力する。
の遅延調整回路１９の調整を終了するまで繰り返した
後、第Ｎの遅延調整終了信号を受信した制御回路２１
は、ＰＮパターン出力回路２４を停止させ、送信ＬＳＩ
１に対し終了信号を出力する。
【００２３】上記終了信号を受信した送信ＬＳＩ１の制
御回路１２は、ＰＮパターン出力回路１２を停止させ、
Ｎ個のセレクタ１３、・・・、１４に対して通常の主信
号を選ぶように指示を出す。以上で各ビットの遅延調整
回路の調整を終了し、通常使用状態に戻る。
御回路１２は、ＰＮパターン出力回路１２を停止させ、
Ｎ個のセレクタ１３、・・・、１４に対して通常の主信
号を選ぶように指示を出す。以上で各ビットの遅延調整
回路の調整を終了し、通常使用状態に戻る。
【００２４】従って本実施形態では、送信ＬＳＩ１にて
強制テスト信号により、制御回路１２は主信号を選択す
るセレクタ１３、・・・、１４をテストモードに切り替
え、ＰＮパターン出力回路１１を動作させ、ＰＮパター
ンの先頭を示す先頭パルスを出力する。
強制テスト信号により、制御回路１２は主信号を選択す
るセレクタ１３、・・・、１４をテストモードに切り替
え、ＰＮパターン出力回路１１を動作させ、ＰＮパター
ンの先頭を示す先頭パルスを出力する。
【００２５】また、受信ＬＳＩ３は受信した先頭パルス
によりＰＮパターン出力回路２４を受信ＬＳＩ３内で初
段となるフリップフロップから出力されたＰＮパターン
の先頭が一致するタイミングで動作させ、比較器２５で
その一致／不一致を比較する。この比較結果により判定
部２２は、遅延調整回路１８の遅延量を変化させる。遅
延量変更期間中も比較器２５において一致という結果を
出した遅延量の範囲の中間を、検証しているビットの最
適遅延量と判断して、遅延調整回路１８の遅延量を固定
させる。
によりＰＮパターン出力回路２４を受信ＬＳＩ３内で初
段となるフリップフロップから出力されたＰＮパターン
の先頭が一致するタイミングで動作させ、比較器２５で
その一致／不一致を比較する。この比較結果により判定
部２２は、遅延調整回路１８の遅延量を変化させる。遅
延量変更期間中も比較器２５において一致という結果を
出した遅延量の範囲の中間を、検証しているビットの最
適遅延量と判断して、遅延調整回路１８の遅延量を固定
させる。
【００２６】以上の動作を各ビット単位に順番に行い、
すべてのビットの最適遅延量が決まると、判定部２２は
制御回路２１に対し終了信号を出力し、ＰＮパターン出
力回路２４の動作を終了する。また、送信ＬＳＩ１に対
して終了パルスを出力する。送信ＬＳＩ１は、終了パル
スを受信すると、ＰＮパターン出力回路１１の動作を終
了し、Ｎ個のセレクタ１３、・・・、１４を通常モード
に切り替え、テストを終了する。
すべてのビットの最適遅延量が決まると、判定部２２は
制御回路２１に対し終了信号を出力し、ＰＮパターン出
力回路２４の動作を終了する。また、送信ＬＳＩ１に対
して終了パルスを出力する。送信ＬＳＩ１は、終了パル
スを受信すると、ＰＮパターン出力回路１１の動作を終
了し、Ｎ個のセレクタ１３、・・・、１４を通常モード
に切り替え、テストを終了する。
【００２７】従って本実施形態によれば、１本のクロッ
ク信号で多数のデータの同期をとらなければならない場
合でも、各データビット間の遅延を適した状態に調整す
ることができるので、データ伝送を高速化するための設
計を容易にし、回路設計時の遅延要因の考慮を容易にし
て装置の量産時においても各素子の製造バラツキによる
不具合を生じにくくし、生産性を向上させることができ
る。
ク信号で多数のデータの同期をとらなければならない場
合でも、各データビット間の遅延を適した状態に調整す
ることができるので、データ伝送を高速化するための設
計を容易にし、回路設計時の遅延要因の考慮を容易にし
て装置の量産時においても各素子の製造バラツキによる
不具合を生じにくくし、生産性を向上させることができ
る。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、送信ＬＳＩの主信号の最終Ｆ／Ｆの前段でＰ
Ｎパターンを割り込ませ、受信ＬＳＩの初段Ｆ／Ｆの後
段で前記ＰＮパターンを監視し、前記初段Ｆ／Ｆのセッ
トアップタイム及びホールドタイムを十分確保できる遅
延量に自動調整することができる。
によれば、送信ＬＳＩの主信号の最終Ｆ／Ｆの前段でＰ
Ｎパターンを割り込ませ、受信ＬＳＩの初段Ｆ／Ｆの後
段で前記ＰＮパターンを監視し、前記初段Ｆ／Ｆのセッ
トアップタイム及びホールドタイムを十分確保できる遅
延量に自動調整することができる。
【００２９】従って、第１の効果として、ＬＳＩ間で高
速にデータを伝送する際のＬＳＩを設計する上で、送信
ＬＳＩにおける出力するＮビットのビット間データビッ
ト間スキュー差を無くすための設計、及び受信ＬＳＩに
おける、送信ＬＳＩでの遅延量、受信ＬＳＩまでの各遅
延素子及び受信ＬＳＩ内でのＮビット間スキュー差等を
考慮した厳密な設計を行なうためのシュミレーション
を、ある程度のデータの遅延合わせ込みを行なってシュ
ミレーションを終えることが出来るようになるので、そ
の設計にかかる時間を短縮することができるデータビッ
ト間スキュー調整回路を提供することができる。
速にデータを伝送する際のＬＳＩを設計する上で、送信
ＬＳＩにおける出力するＮビットのビット間データビッ
ト間スキュー差を無くすための設計、及び受信ＬＳＩに
おける、送信ＬＳＩでの遅延量、受信ＬＳＩまでの各遅
延素子及び受信ＬＳＩ内でのＮビット間スキュー差等を
考慮した厳密な設計を行なうためのシュミレーション
を、ある程度のデータの遅延合わせ込みを行なってシュ
ミレーションを終えることが出来るようになるので、そ
の設計にかかる時間を短縮することができるデータビッ
ト間スキュー調整回路を提供することができる。
【００３０】また、第２の効果として、長期間に渡って
ＬＳＩを製造することにより設計段階で考慮しきれなか
った遅延量のバラツキが生じた場合でも、装置上でのデ
ータ伝送に不具合を生じることがないデータビット間ス
キュー調整回路を提供することができる。
ＬＳＩを製造することにより設計段階で考慮しきれなか
った遅延量のバラツキが生じた場合でも、装置上でのデ
ータ伝送に不具合を生じることがないデータビット間ス
キュー調整回路を提供することができる。
【図１】本発明に係るデータビット間スキュー調整回路
を示すブロック図である。
を示すブロック図である。
【図２】従来のデータビット間スキュー調整回路を示す
ブロック図である。
ブロック図である。
１ 送信ＬＳＩ ３ 受信ＬＳＩ １１ ＰＮパターン出力回路 １２ 制御回路 １３、１４ セレクタ １５、１６、１７ フリップフロップ １８、１９ 遅延調整回路 ２１ 制御回路 ２２ 判定部 ２３ 複合器（ＤＥＣＯＤＥＲ） ２４ ＰＮパターン出力回路 ２５ 比較器 ２６ セレクタ ２７、２８ フリップフロップ
Claims (4)
- 【請求項１】 Ｎを自然数としてＮビットのデータを送
信する送信集積回路と、 前記送信集積回路が送信したＮビットのデータを受信す
る受信集積回路とを有し、 前記送信集積回路は、 入力した信号に基づきそれぞれが第１のフリップフロッ
プ出力信号を受信集積回路に出力するＮ個のフリップフ
ロップと、 前記Ｎ個のフリップフロップに入力する信号を選択する
第１のセレクタと、 前記第１のセレクタに第１の疑似ランダムパターンを出
力する第１の疑似ランダムパターン出力回路と、 前記第１の疑似ランダムパターン出力回路及び第１のセ
レクタの動作を制御するとともに、第１の疑似ランダム
パターンの先頭を示す先頭パルスを受信集積回路に出力
する第１の制御回路とを有し、 前記受信集積回路は、 前記Ｎ個の第１のフリップフロップ出力信号に基づきそ
れぞれが第２のフリップフロップ出力信号を出力するＮ
個のフリップフロップと、 前記第１の疑似ランダムパターン出力回路が出力する第
１の疑似ランダムパターンと同じ疑似ランダムパターン
を出力する第２の疑似ランダムパターン出力回路と、 前記第１の制御回路から出力された先頭パルスを受信し
て前記第２の疑似ランダムパターン出力回路の動作を制
御する制御パルスを出力する第２の制御回路と、 前記Ｎ個の第２のフリップフロップ出力信号のうちから
いずれか１つの第２のフリップフロップ出力信号を選択
して出力する第２のセレクタと、 前記第２のセレクタから出力された第２のフリップフロ
ップ出力信号と第２の疑似ランダムパターン出力回路か
ら出力された第２の疑似ランダムパターンとが一致して
いるか否かの比較を行い、該比較の結果を出力する比較
回路と、 前記比較の結果が一致している場合は遅延調整回路の遅
延量が適したものであるとしてこの遅延量を記憶し、そ
の後遅延調整回路の遅延量を変化させ、前記比較の結果
が一致していない場合は遅延調整回路の遅延量が不適な
ものであるとしてこの遅延量を記憶し、その後遅延調整
回路の遅延量を変化させ、前記適した遅延量の範囲の中
間の値を遅延調整回路の最適遅延量として固定する判定
回路と、 前記判定回路の制御に従い、前記第２のセレクタにより
選択された第２のフリップフロップ出力信号を出力する
フリップフロップに入力する第１のフリップフロップ出
力信号を遅延させる遅延量を、変化又は固定する遅延調
整回路とを有することを特徴とするデータビット間スキ
ュー調整回路。 - 【請求項２】 前記第１のセレクタは、前記送信集積回
路内のＮ個のフリップフロップ毎に設けられたＮ個のセ
レクタにより構成され、それぞれのセレクタがデータを
表す主信号と第１の疑似ランダムパターン出力回路から
出力された疑似ランダムパターンとのいずれか一方を選
択してフリップフロップに出力することを特徴とする請
求項１記載のデータビット間スキュー調整回路。 - 【請求項３】 前記第２の制御回路は、前記第２の疑似
ランダムパターンの先頭が第２のフリップフロップ出力
信号と一致するように前記第２の疑似ランダムパターン
出力回路を制御する制御パルスを出力することを特徴と
する請求項１又は２に記載のデータビット間スキュー調
整回路。 - 【請求項４】 前記遅延調整回路は、前記受信集積回路
内のＮ個のフリップフロップ毎に設けられたＮ個の遅延
調整回路により構成されることを特徴とする請求項１か
ら３の何れかに記載のデータビット間スキュー調整回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321967A JPH10164037A (ja) | 1996-12-02 | 1996-12-02 | データビット間スキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321967A JPH10164037A (ja) | 1996-12-02 | 1996-12-02 | データビット間スキュー調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10164037A true JPH10164037A (ja) | 1998-06-19 |
Family
ID=18138437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8321967A Pending JPH10164037A (ja) | 1996-12-02 | 1996-12-02 | データビット間スキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10164037A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222893B1 (en) | 1998-07-17 | 2001-04-24 | Nec Corporation | Synchronizing circuit |
| US6798856B1 (en) | 1999-10-12 | 2004-09-28 | Fujitsu Limited | Automatic clock tuning method, automatic clock tuning control system and apparatus having automatic clock tuning function |
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| JP2007060217A (ja) * | 2005-08-24 | 2007-03-08 | Fujitsu Ltd | 並列信号のスキュー調整回路及びスキュー調整方法 |
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
| WO2010100730A1 (ja) * | 2009-03-04 | 2010-09-10 | 富士通株式会社 | データ転送装置、データ送信装置、データ受信装置および制御方法 |
| WO2010109668A1 (ja) * | 2009-03-27 | 2010-09-30 | 富士通株式会社 | 位相調整方法、データ転送装置およびデータ転送システム |
| WO2011161828A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | データ伝送システム、データ伝送方法および送信装置 |
| JP2012231290A (ja) * | 2011-04-26 | 2012-11-22 | Fujitsu Semiconductor Ltd | 電子回路及びそのタイミング調整方法 |
| WO2013038562A1 (ja) * | 2011-09-16 | 2013-03-21 | 富士通株式会社 | 伝送システム、送信装置、受信装置および伝送方法 |
| US9025701B2 (en) | 2013-02-28 | 2015-05-05 | Renesas Sp Drivers Inc. | Receiver and transmission and reception system |
-
1996
- 1996-12-02 JP JP8321967A patent/JPH10164037A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222893B1 (en) | 1998-07-17 | 2001-04-24 | Nec Corporation | Synchronizing circuit |
| US6798856B1 (en) | 1999-10-12 | 2004-09-28 | Fujitsu Limited | Automatic clock tuning method, automatic clock tuning control system and apparatus having automatic clock tuning function |
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| US7430142B2 (en) | 2000-12-20 | 2008-09-30 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| US7522684B2 (en) | 2002-09-17 | 2009-04-21 | Fuji Xerox Co., Ltd. | Signal transmission system |
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
| JP2007060217A (ja) * | 2005-08-24 | 2007-03-08 | Fujitsu Ltd | 並列信号のスキュー調整回路及びスキュー調整方法 |
| US7441139B2 (en) | 2005-08-24 | 2008-10-21 | Fujitsu Limited | Skew adjusting circuit and method for parallel signals |
| WO2010100730A1 (ja) * | 2009-03-04 | 2010-09-10 | 富士通株式会社 | データ転送装置、データ送信装置、データ受信装置および制御方法 |
| US8401139B2 (en) | 2009-03-04 | 2013-03-19 | Fujitsu Limited | Data transfer unit, data transmission device, data receiving device, and control method |
| JP5263386B2 (ja) * | 2009-03-04 | 2013-08-14 | 富士通株式会社 | データ転送装置、データ送信装置、データ受信装置および制御方法 |
| WO2010109668A1 (ja) * | 2009-03-27 | 2010-09-30 | 富士通株式会社 | 位相調整方法、データ転送装置およびデータ転送システム |
| WO2011161828A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | データ伝送システム、データ伝送方法および送信装置 |
| US8744030B2 (en) | 2010-06-25 | 2014-06-03 | Fujitsu Limited | Data transmission system, data transmission method, and transmission device |
| JP5573950B2 (ja) * | 2010-06-25 | 2014-08-20 | 富士通株式会社 | データ伝送システム、データ伝送方法および送信装置 |
| JP2012231290A (ja) * | 2011-04-26 | 2012-11-22 | Fujitsu Semiconductor Ltd | 電子回路及びそのタイミング調整方法 |
| WO2013038562A1 (ja) * | 2011-09-16 | 2013-03-21 | 富士通株式会社 | 伝送システム、送信装置、受信装置および伝送方法 |
| US9025701B2 (en) | 2013-02-28 | 2015-05-05 | Renesas Sp Drivers Inc. | Receiver and transmission and reception system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |