JPH10224334A - データサンプリング回路及びその方法 - Google Patents
データサンプリング回路及びその方法Info
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- JPH10224334A JPH10224334A JP33989897A JP33989897A JPH10224334A JP H10224334 A JPH10224334 A JP H10224334A JP 33989897 A JP33989897 A JP 33989897A JP 33989897 A JP33989897 A JP 33989897A JP H10224334 A JPH10224334 A JP H10224334A
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- 238000000034 method Methods 0.000 title claims description 16
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- 238000012544 monitoring process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- G—PHYSICS
- G01—MEASURING; TESTING
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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Abstract
(57)【要約】
【課題】 データとクロックを自動で最適な位相条件に
設定する回路を提供する。 【解決手段】 データをクロックでサンプリングするデ
ータサンプリング回路において、クロックの立上がりエ
ッジでデータをサンプリングし、第１中間データ信号及
びエラー状態信号を発生する立上がりエッジサンプリン
グ回路２０と、クロックの立下がりエッジでデータをサ
ンプリングし、第２中間データ信号及びエラー状態信号
を発生する立下がりエッジサンプリング回路３０と、第
１及び第２中間データ信号とエラー状態信号とを受信し
て、エラー状態信号にエラーが無い場合は予め設定して
おいた方の前記中間データを出力し、エラーがある場合
にはエラーが無い方の前記中間データを選択して出力す
るエッジ選択回路４０とを含んでなることを特徴とする
データサンプリング回路。
設定する回路を提供する。 【解決手段】 データをクロックでサンプリングするデ
ータサンプリング回路において、クロックの立上がりエ
ッジでデータをサンプリングし、第１中間データ信号及
びエラー状態信号を発生する立上がりエッジサンプリン
グ回路２０と、クロックの立下がりエッジでデータをサ
ンプリングし、第２中間データ信号及びエラー状態信号
を発生する立下がりエッジサンプリング回路３０と、第
１及び第２中間データ信号とエラー状態信号とを受信し
て、エラー状態信号にエラーが無い場合は予め設定して
おいた方の前記中間データを出力し、エラーがある場合
にはエラーが無い方の前記中間データを選択して出力す
るエッジ選択回路４０とを含んでなることを特徴とする
データサンプリング回路。
Description
【０００１】
【発明の属する技術分野】本発明はデータサンプリング
回路に係り、より具体的にはデータとクロックを自動的
に最適な位相に調整するデータサンプリング回路に関す
る。
回路に係り、より具体的にはデータとクロックを自動的
に最適な位相に調整するデータサンプリング回路に関す
る。
【０００２】
【従来の技術】データ信号は、回路に入力された後クロ
ック信号によりサンプリングされる。データ信号は、サ
ンプリングするクロックエッジの前後期間で論理が安定
化する必要がある。このような安定期間はそれぞれセッ
トアップ及びホールド時間と呼ばれている。
ック信号によりサンプリングされる。データ信号は、サ
ンプリングするクロックエッジの前後期間で論理が安定
化する必要がある。このような安定期間はそれぞれセッ
トアップ及びホールド時間と呼ばれている。
【０００３】データ信号は完全性を保持するためにセッ
トアップ及びホールド時間の要件を満たさなければなら
ない。セットアップ及びホールド時間の要件は回路の搭
載される印刷回路基板（ＰＣＢ）のレイアウトにより大
きく左右される。データのサンプリングタイミングはそ
れぞれの回路に対して設計者により手動でチェックされ
る。この工程は時間が掛かるだけでなく誤りの発生する
可能性も高くなる。
トアップ及びホールド時間の要件を満たさなければなら
ない。セットアップ及びホールド時間の要件は回路の搭
載される印刷回路基板（ＰＣＢ）のレイアウトにより大
きく左右される。データのサンプリングタイミングはそ
れぞれの回路に対して設計者により手動でチェックされ
る。この工程は時間が掛かるだけでなく誤りの発生する
可能性も高くなる。
【０００４】
【発明が解決しようとする課題】このような観点から、
データとクロックを自動で最適な位相条件に設定する回
路の必要性が高まりつつある。本発明の目的は、そのよ
うな回路の提供にある。
データとクロックを自動で最適な位相条件に設定する回
路の必要性が高まりつつある。本発明の目的は、そのよ
うな回路の提供にある。
【０００５】
【課題を解決するための手段】以上のような目的を達成
する本発明のデータサンプリング回路は、クロックの立
上がりエッジでデータをサンプリングし、第１中間デー
タ信号及びエラー状態信号を発生する立上がりエッジサ
ンプリング回路と、クロックの立下がりエッジでデータ
をサンプリングし、第２中間データ信号及びエラー状態
信号を発生する立下がりエッジサンプリング回路と、第
１及び第２中間データ信号とエラー状態信号とを受信し
て、エラー状態信号にエラーが無い場合は予め設定して
置いた方の中間データを出力し、エラーがある場合には
エラーが無い方の中間データを選択して出力するエッジ
選択回路とを含んでなることを特徴とする。立上がり及
び立下がりエッジサンプリング回路は同じ回路構成であ
る。立上がり及び立下がりエッジサンプリング回路はデ
ータを遅延して第１遅延データ及び第２遅延データを発
生する第１、第２遅延回路と、入力データ及び第１、第
２遅延データをそれぞれサンプリングする第１〜３フリ
ップフロップと、第１、第３フリップフロップの出力を
論理演算してエラー状態信号を発生する論理回路とを備
える。論理回路は排他的論理和を行う。第１、第２遅延
回路のそれぞれの遅延時間は第１〜第３フリップフロッ
プのセットアップ及びホールド時間の和より長い。第１
及び第２中間データ信号の出力をオーバーライドするた
めにエッジ選択回路に手動で選択された多数の入力信号
をさらに備える。クロック信号の立上がりエッジ又は立
下がりエッジのうちいずれか一つを出力するために手動
選択に対応する手段をエッジ選択回路にさらに備える。
する本発明のデータサンプリング回路は、クロックの立
上がりエッジでデータをサンプリングし、第１中間デー
タ信号及びエラー状態信号を発生する立上がりエッジサ
ンプリング回路と、クロックの立下がりエッジでデータ
をサンプリングし、第２中間データ信号及びエラー状態
信号を発生する立下がりエッジサンプリング回路と、第
１及び第２中間データ信号とエラー状態信号とを受信し
て、エラー状態信号にエラーが無い場合は予め設定して
置いた方の中間データを出力し、エラーがある場合には
エラーが無い方の中間データを選択して出力するエッジ
選択回路とを含んでなることを特徴とする。立上がり及
び立下がりエッジサンプリング回路は同じ回路構成であ
る。立上がり及び立下がりエッジサンプリング回路はデ
ータを遅延して第１遅延データ及び第２遅延データを発
生する第１、第２遅延回路と、入力データ及び第１、第
２遅延データをそれぞれサンプリングする第１〜３フリ
ップフロップと、第１、第３フリップフロップの出力を
論理演算してエラー状態信号を発生する論理回路とを備
える。論理回路は排他的論理和を行う。第１、第２遅延
回路のそれぞれの遅延時間は第１〜第３フリップフロッ
プのセットアップ及びホールド時間の和より長い。第１
及び第２中間データ信号の出力をオーバーライドするた
めにエッジ選択回路に手動で選択された多数の入力信号
をさらに備える。クロック信号の立上がりエッジ又は立
下がりエッジのうちいずれか一つを出力するために手動
選択に対応する手段をエッジ選択回路にさらに備える。
【０００６】またその方法は、データを正確なクロック
位相条件でサンプリングするデータサンプリング方法で
あって、クロックの立上がりエッジでデータ信号をサン
プリングし、第１中間データ信号及びエラー状態信号を
発生させる段階と、クロックの立下がりエッジでデータ
信号をサンプリングし、第２中間データ信号及びエラー
状態信号を発生させる段階と、そのエラー状態信号にエ
ラーが無い場合は予め設定しておいた方の前記中間デー
タを出力し、エラーがある場合にはエラーが無い方の前
記中間データを選択する段階とを含むことを特徴とす
る。第１又は第２中間データ信号及びエラー状態信号を
発生する段階は、入力データを遅延して第１、第２遅延
データを発生する第１、第２遅延段階と、入力データ、
第１、第２遅延データをそれぞれサンプリングして第１
遅延データから中間データ信号を発生するサンプリング
段階と、入力データと第２遅延データのサンプリングデ
ータを演算してエラー状態信号を発生する段階とを含
む。第１及び第２中間データ信号の出力をオーバーライ
ドする段階をさらに含む。オーバーライド段階に対応し
てデータ入力サンプリングのためのクロック信号の立上
がりエッジ又は立下がりエッジのうちいずれか一つを出
力する段階をさらに含む。
位相条件でサンプリングするデータサンプリング方法で
あって、クロックの立上がりエッジでデータ信号をサン
プリングし、第１中間データ信号及びエラー状態信号を
発生させる段階と、クロックの立下がりエッジでデータ
信号をサンプリングし、第２中間データ信号及びエラー
状態信号を発生させる段階と、そのエラー状態信号にエ
ラーが無い場合は予め設定しておいた方の前記中間デー
タを出力し、エラーがある場合にはエラーが無い方の前
記中間データを選択する段階とを含むことを特徴とす
る。第１又は第２中間データ信号及びエラー状態信号を
発生する段階は、入力データを遅延して第１、第２遅延
データを発生する第１、第２遅延段階と、入力データ、
第１、第２遅延データをそれぞれサンプリングして第１
遅延データから中間データ信号を発生するサンプリング
段階と、入力データと第２遅延データのサンプリングデ
ータを演算してエラー状態信号を発生する段階とを含
む。第１及び第２中間データ信号の出力をオーバーライ
ドする段階をさらに含む。オーバーライド段階に対応し
てデータ入力サンプリングのためのクロック信号の立上
がりエッジ又は立下がりエッジのうちいずれか一つを出
力する段階をさらに含む。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態をより詳しく説明する。
明の実施形態をより詳しく説明する。
【０００８】本発明はデータ信号のセットアップ及びホ
ールド時間をモニタし、最適な位相を自動で選択する回
路を提供する。この特徴により、任意のクロック−出力
特性を有するデータ信号をサンプリングしたり、所定の
長さを有するワイヤを用いて信号をモニタすることがで
きる。
ールド時間をモニタし、最適な位相を自動で選択する回
路を提供する。この特徴により、任意のクロック−出力
特性を有するデータ信号をサンプリングしたり、所定の
長さを有するワイヤを用いて信号をモニタすることがで
きる。
【０００９】図１は本発明のデータサンプリング回路１
０のブロック図である。サンプリング回路１０は立上が
りエッジサンプリング回路２０、立下がりエッジサンプ
リング回路３０及びクロックエッジ選択回路４０を含
む。立ち上がりエッジサンプリング回路２０と立ち下が
りエッジサンプリング回路３０は同じ回路構成である。
０のブロック図である。サンプリング回路１０は立上が
りエッジサンプリング回路２０、立下がりエッジサンプ
リング回路３０及びクロックエッジ選択回路４０を含
む。立ち上がりエッジサンプリング回路２０と立ち下が
りエッジサンプリング回路３０は同じ回路構成である。
【００１０】その動作により、入力データ信号DataInが
立上がりエッジサンプリング回路２０及び立下がりエッ
ジサンプリング回路３０で入力クロックClkinの立上が
りエッジ及び立下がりエッジによりサンプリングされ
る。ここでもしセットアップ及びホールド時間の要件を
満たさなければ、エラー信号ErrIntが発生する。サンプ
リング回路２０、３０でサンプリングされたデータ及び
エラー信号はクロックエッジ選択回路４０に伝送され
る。選択回路４０において、エラー信号はサンプリング
データからスクリーニングされる。スクリーニングされ
た出力データ信号DataOutはプログラマブル論理回路
（ＰＬＤ）、フィールドプログラマブルゲートアレー
（ＦＰＧＡ）などの他の論理ブロック（図示せず）に伝
送される。
立上がりエッジサンプリング回路２０及び立下がりエッ
ジサンプリング回路３０で入力クロックClkinの立上が
りエッジ及び立下がりエッジによりサンプリングされ
る。ここでもしセットアップ及びホールド時間の要件を
満たさなければ、エラー信号ErrIntが発生する。サンプ
リング回路２０、３０でサンプリングされたデータ及び
エラー信号はクロックエッジ選択回路４０に伝送され
る。選択回路４０において、エラー信号はサンプリング
データからスクリーニングされる。スクリーニングされ
た出力データ信号DataOutはプログラマブル論理回路
（ＰＬＤ）、フィールドプログラマブルゲートアレー
（ＦＰＧＡ）などの他の論理ブロック（図示せず）に伝
送される。
【００１１】図２は前記立上がりエッジサンプリング回
路２０及び立下がりエッジサンプリング回路３０のサン
プリング回路の詳細回路図である。
路２０及び立下がりエッジサンプリング回路３０のサン
プリング回路の詳細回路図である。
【００１２】図２に示すように、入力データ信号 DataI
nは遅延回路 TAUadv２１及び TAUdly２２により二回遅
延される。各遅延回路２１、２２の遅延時間は回路によ
り求められるセットアップ時間及びホールド時間の和よ
り長く選択されなければならない。すなわち、TAUadv＞
＝セットアップ時間＋ホールド時間、TAUdly＞＝セット
アップ時間＋ホールド時間である。したがって、入力デ
ータ信号はセットアップ時間及びホールド時間の二倍以
上遅延される。遅延回路２１、２２はエラー信号を検出
するのに用いられる。
nは遅延回路 TAUadv２１及び TAUdly２２により二回遅
延される。各遅延回路２１、２２の遅延時間は回路によ
り求められるセットアップ時間及びホールド時間の和よ
り長く選択されなければならない。すなわち、TAUadv＞
＝セットアップ時間＋ホールド時間、TAUdly＞＝セット
アップ時間＋ホールド時間である。したがって、入力デ
ータ信号はセットアップ時間及びホールド時間の二倍以
上遅延される。遅延回路２１、２２はエラー信号を検出
するのに用いられる。
【００１３】遅延回路２１により遅延された入力データ
はフリップフロップ２７で入力クロックClkinによりサ
ンプリングされた後、中間データ出力Dataintとして選
択回路４０に伝送される。立上がりエッジサンプリング
回路２０は第１中間データを発生し、立下がりエッジサ
ンプリング回路３０は第２中間データ信号を発生する。
入力データは、フリップフロップ２６で入力クロックCl
kinによりサンプリングされ、遅延回路２１、２２によ
り二回遅延された入力データはＤフリップフロップ２８
で入力クロックClkinによりサンプリングされ、それぞ
れ排他的論理和（ＸＯＲ）ゲート２４に伝送される。Ｘ
ＯＲゲート２４の出力は出力エラー信号Errintであり、
クロックエッジ選択回路４０に伝送される。
はフリップフロップ２７で入力クロックClkinによりサ
ンプリングされた後、中間データ出力Dataintとして選
択回路４０に伝送される。立上がりエッジサンプリング
回路２０は第１中間データを発生し、立下がりエッジサ
ンプリング回路３０は第２中間データ信号を発生する。
入力データは、フリップフロップ２６で入力クロックCl
kinによりサンプリングされ、遅延回路２１、２２によ
り二回遅延された入力データはＤフリップフロップ２８
で入力クロックClkinによりサンプリングされ、それぞ
れ排他的論理和（ＸＯＲ）ゲート２４に伝送される。Ｘ
ＯＲゲート２４の出力は出力エラー信号Errintであり、
クロックエッジ選択回路４０に伝送される。
【００１４】図３は図２のエッジサンプリング回路にお
ける入力データDataInと入力クロックClkinとのタイム
チャートである。サンプリングのためにはクロックの立
上がりエッジ又は立下がりエッジが用いられるが、ここ
では立上がりエッジを用いる。次の４種のシナリオは入
力データDataInと入力クロックClkin信号が異なるタイ
ミングを有するとき、本発明による回路の反応状態を示
す。各シナリオにおいて、Ｔ（信号エッジ）は特定信号
の遷移エッジが発生する時間を示す。例えば、次のシナ
リオでＴ（クロックエッジ）はクロックの立上がりエッ
ジが発生する時間を示す。また、DataIn（1dly）は一回
遅延されたデータ、DataIn（2dly）は二回遅延されたデ
ータを示し、第１遅延回路の遅延量は TAUadv、第２遅
延回路の遅延量はTAUdlyである。DataIn（1dly）はデー
タを出力するために用いられるが、DataIn及び DataIn
（2dly）はエラーをモニタするために用いられる。
ける入力データDataInと入力クロックClkinとのタイム
チャートである。サンプリングのためにはクロックの立
上がりエッジ又は立下がりエッジが用いられるが、ここ
では立上がりエッジを用いる。次の４種のシナリオは入
力データDataInと入力クロックClkin信号が異なるタイ
ミングを有するとき、本発明による回路の反応状態を示
す。各シナリオにおいて、Ｔ（信号エッジ）は特定信号
の遷移エッジが発生する時間を示す。例えば、次のシナ
リオでＴ（クロックエッジ）はクロックの立上がりエッ
ジが発生する時間を示す。また、DataIn（1dly）は一回
遅延されたデータ、DataIn（2dly）は二回遅延されたデ
ータを示し、第１遅延回路の遅延量は TAUadv、第２遅
延回路の遅延量はTAUdlyである。DataIn（1dly）はデー
タを出力するために用いられるが、DataIn及び DataIn
（2dly）はエラーをモニタするために用いられる。
【００１５】第１シナリオ：Ｔ［DataIn（1dly）エッ
ジ］−ホールド時間＜Ｔ［クロックエッジ］＜Ｔ［ Dat
aIn（1dly）エッジ］＋セットアップ時間であれば、タ
イミングエラーが発生し、エラー信号が確認される（論
理ハイ状態）。
ジ］−ホールド時間＜Ｔ［クロックエッジ］＜Ｔ［ Dat
aIn（1dly）エッジ］＋セットアップ時間であれば、タ
イミングエラーが発生し、エラー信号が確認される（論
理ハイ状態）。
【００１６】第２シナリオ：Ｔ［クロックエッジ］＜Ｔ
［ DataInエッジ］−ホールド時間であれば、タイミン
グエラーは発生することなく、エラー信号が確認されな
い（論理ロー状態）。
［ DataInエッジ］−ホールド時間であれば、タイミン
グエラーは発生することなく、エラー信号が確認されな
い（論理ロー状態）。
【００１７】第３シナリオ：Ｔ［クロックエッジ］＞Ｔ
［ DataIn（2dly）エッジ］＋セットアップ時間であれ
ば、タイミングエラーは発生することなく、エラー信号
が確認されない（論理ロー状態）。
［ DataIn（2dly）エッジ］＋セットアップ時間であれ
ば、タイミングエラーは発生することなく、エラー信号
が確認されない（論理ロー状態）。
【００１８】第４シナリオ：クロックエッジが DataIn
又は DataIn（2dly）エッジの位置に近接すると、タイ
ミングはクリチカルになり、エラー信号が確認される
（論理ハイ状態）。
又は DataIn（2dly）エッジの位置に近接すると、タイ
ミングはクリチカルになり、エラー信号が確認される
（論理ハイ状態）。
【００１９】クロックエッジがＴ［DataIn］から［Data
In（2dly）］までの時間領域（保護領域）内にあると、
タイミングエラーが発生する。このような誤動作が発生
すれば、前記第１及び第４シナリオのエラー信号 Errin
tが確認される。
In（2dly）］までの時間領域（保護領域）内にあると、
タイミングエラーが発生する。このような誤動作が発生
すれば、前記第１及び第４シナリオのエラー信号 Errin
tが確認される。
【００２０】次に、クロックエッジ選択回路４０の動作
を説明する。
を説明する。
【００２１】エラー信号 ErrRise又は ErrFallが立上が
りエッジ又は立下がりエッジサンプリング回路２０、３
０のいずれかから確認されると、選択回路４０はサンプ
リング回路２０、３０のうち、エラーが発生していない
回路でサンプリングされた入力データを出力DataOutに
伝送する。
りエッジ又は立下がりエッジサンプリング回路２０、３
０のいずれかから確認されると、選択回路４０はサンプ
リング回路２０、３０のうち、エラーが発生していない
回路でサンプリングされた入力データを出力DataOutに
伝送する。
【００２２】このような自動選択過程を行うための選択
回路４０のコードを下記の表１に基づいて説明する。
回路４０のコードを下記の表１に基づいて説明する。
【表１】 1 --Name： EdgeSel.tdf --Function：エラー条件に基づいてデータ入力を選択する CONSTANT YES=B″１″ CONSTANT NO=B″０″ 5 CONSTANT USERISEEDGE=B″１″ CONSTANT USEFALLEDGE=B″０″ SUBDESIGN EdgeSel （ 10 DataRise、 ErrRise、 Clkln、/Clr DataFall、 ErrFall、 ForceRise、 ForceFall： INPUT； DataOut、 15 UseRise/Fall ： OUTPUT； ） VARLABLE dDataOut、 20 dUseRise/Fall、 dErrRise、dErrFall ： DFF； BEGIN --入力定義 25 dErrRise＝ErrRise dErrFall＝ErrFall --出力定義 DataOut＝dDataOut 30 UseRise/Fall＝dUseRise/Fall； --クロック及びリセットスキーム （dDataOut、 dUseRise/Fall）. CLK＝Clkin； （dDataOut、 dUseRise/Fall）. Clm＝Clr； 35 （dErrRise、 dErrFall）. CLK＝Clkin； （dErrRise、 dErrFall）. Clm＝/Clr； --入力テ゛ータサンフ゜リンク゛のためのクロックエッシ゛を選択、defaultはfalling edge if（ForceRise＝YES and ForceFall＝NO）then 40 dUseRise/Fall＝USERISEEDGE；--立上がりエッジを選択 elsif（ForceFall＝YES and ForceRise＝NO）then dUseRise/Fall＝USEFALLEDGE；--立下がりエッジを選択 else if（dErrRise＝YES and dErrFall＝NO）then 45 dUseRise/Fall＝USEFALLEDGE； elsif（dErrFall＝YES and dErrRise＝NO）then dUseRise/Fall＝USERISEEDGE； else dUseRise/Fall＝dUseRise/Fall；--変化せず 50 end if； end if； --出力のためにサンフ゜リンク゛されたテ゛ータを選択、defaultはfalling edge if（dUseRise/Fall＝USERISEEDGE）then 55 dDataOut＝DataRise；--立上がりエッジによりサンプリングされたデー タを選択 else dDataOut＝DataFall；--立下がりエッジによりサンプリングされたデー タを選択 end if； END；
【００２３】このような自動動作は、設計者がデータサ
ンプリングのための特定クロックエッジを用いる場合、
ForceRise及びForceFall信号（図１）によりオーバーラ
イドすることができる。強制クロックエッジを選択する
過程は前記表１に示した状態マシーンコードの３９行目
で始まる。
ンプリングのための特定クロックエッジを用いる場合、
ForceRise及びForceFall信号（図１）によりオーバーラ
イドすることができる。強制クロックエッジを選択する
過程は前記表１に示した状態マシーンコードの３９行目
で始まる。
【００２４】例えば、ホストを通してユーザーによりFo
rceRise信号が確認され、ForceFall信号は確認されなけ
れば、データ入力サンプリングのために立上がりクロッ
クエッジが用いられる。一方、ForceRise信号は確認さ
れず、ForceFall信号が確認されると、データ入力サン
プリングのために立下がりクロックエッジが用いられ
る。また、ForceRise信号及び ForceFall信号の両方と
も確認されるか、両方とも確認されなければ、サンプリ
ング回路２０、３０で検出されたエラーの条件に基づい
て選択回路４０によりクロックエッジが選択される。
rceRise信号が確認され、ForceFall信号は確認されなけ
れば、データ入力サンプリングのために立上がりクロッ
クエッジが用いられる。一方、ForceRise信号は確認さ
れず、ForceFall信号が確認されると、データ入力サン
プリングのために立下がりクロックエッジが用いられ
る。また、ForceRise信号及び ForceFall信号の両方と
も確認されるか、両方とも確認されなければ、サンプリ
ング回路２０、３０で検出されたエラーの条件に基づい
て選択回路４０によりクロックエッジが選択される。
【００２５】図４はデータサンプリング回路１０の動作
を示した波形図である。同図において、Clkinは１０Ｍ
Ｈｚにセットされ、DataInはそれより若干速くセットさ
れる。したがって、クロックエッジはデータ信号エッジ
へ次第に接近する。約２．５μＳでクロック立上がりエ
ッジが保護領域に入る。エラーフラグdErrRiseが確認さ
れ、エッジ選択回路４０はUseRise/Fall＝lowで表され
るクロック立下がりエッジを用いるために自動で切り換
える。
を示した波形図である。同図において、Clkinは１０Ｍ
Ｈｚにセットされ、DataInはそれより若干速くセットさ
れる。したがって、クロックエッジはデータ信号エッジ
へ次第に接近する。約２．５μＳでクロック立上がりエ
ッジが保護領域に入る。エラーフラグdErrRiseが確認さ
れ、エッジ選択回路４０はUseRise/Fall＝lowで表され
るクロック立下がりエッジを用いるために自動で切り換
える。
【００２６】その逆過程は約５．０μＳで発生する。す
なわち、クロック立下がりエッジが保護領域に入る。エ
ラープラグdErrRiseが確認され、エッジ回路４０はUseR
ise/Fall＝highで表されるクロック立上がりエッジを用
いるために自動で切り換える。
なわち、クロック立下がりエッジが保護領域に入る。エ
ラープラグdErrRiseが確認され、エッジ回路４０はUseR
ise/Fall＝highで表されるクロック立上がりエッジを用
いるために自動で切り換える。
【００２７】
【発明の効果】本発明によるデータサンプリング回路は
データ信号を最適な位相で自動的にサンプリングできる
ので、設計者がデータのサンプリングタイミングを調整
する必要がなく、短時間で正確に位相条件を合わせるこ
とができる。
データ信号を最適な位相で自動的にサンプリングできる
ので、設計者がデータのサンプリングタイミングを調整
する必要がなく、短時間で正確に位相条件を合わせるこ
とができる。
【図１】本発明のデータサンプリング回路の回路図。
【図２】図１のエッジサンプリング回路の回路図。
【図３】図２のエッジサンプリング回路のタイミングチ
ャート。
ャート。
【図４】本発明のデータサンプリング回路のタイムチャ
ート。
ート。
Claims (11)
- 【請求項１】 データをクロックでサンプリングするデ
ータサンプリング回路において、 クロックの立上がりエッジでデータをサンプリングし、
第１中間データ信号及びエラー状態信号を発生する立上
がりエッジサンプリング回路と、クロックの立下がりエ
ッジでデータをサンプリングし、第２中間データ信号及
びエラー状態信号を発生する立下がりエッジサンプリン
グ回路と、第１及び第２中間データ信号とエラー状態信
号とを受信して、エラー状態信号にエラーが無い場合は
予め設定しておいた方の前記中間データを出力し、エラ
ーがある場合にはエラーが無い方の前記中間データを選
択して出力するエッジ選択回路とを含んでなることを特
徴とするデータサンプリング回路。 - 【請求項２】 立上がり及び立下がりエッジサンプリン
グ回路は同じ回路構成である請求項１記載のデータサン
プリング回路。 - 【請求項３】 立上がり及び立下がりエッジサンプリン
グ回路は、入力データを遅延して第１遅延データ及び第
２遅延データを発生する第１、第２遅延回路と、入力デ
ータ及び第１、第２遅延データをそれぞれサンプリング
する第１〜３フリップフロップと、第１、第３フリップ
フロップの出力を論理演算してエラー状態信号を発生す
る論理回路とを備える請求項２記載のデータサンプリン
グ回路。 - 【請求項４】 論理回路は排他的論理和を行う請求項３
記載のデータサンプリング回路。 - 【請求項５】 第１、第２遅延回路のそれぞれの遅延時
間は第１〜第３フリップフロップのセットアップ及びホ
ールド時間の和より長い請求項３又は請求項４記載のデ
ータサンプリング回路。 - 【請求項６】 第１及び第２中間データ信号の出力をオ
ーバーライドするためにエッジ選択回路に手動で選択可
能な多数の入力信号をさらに備える請求項１記載のデー
タサンプリング回路。 - 【請求項７】 クロック信号の立上がりエッジ又は立下
がりエッジのうちいずれか一つを出力するために手動選
択に対応する手段をエッジ選択回路にさらに備える請求
項６記載のデータサンプリング回路。 - 【請求項８】 データを正確なクロック位相条件でサン
プリングするデータサンプリング方法であって、 クロックの立上がりエッジでデータ信号をサンプリング
し、第１中間データ信号及びエラー状態信号を発生させ
る段階と、クロックの立下がりエッジでデータ信号をサ
ンプリングし、第２中間データ信号及びエラー状態信号
を発生させる段階と、そのエラー状態信号にエラーが無
い場合は予め設定しておいた方の前記中間データを出力
し、エラーがある場合にはエラーが無い方の前記中間デ
ータを選択する段階とを含むことを特徴とするデータサ
ンプリング方法。 - 【請求項９】 第１又は第２中間データ信号及びエラー
状態信号を発生する段階は、入力データを遅延して第
１、第２遅延データを発生する第１、第２遅延段階と、
入力データ、第１、第２遅延データをそれぞれサンプリ
ングして第１遅延データから中間データ信号を発生する
サンプリング段階と、入力データと第２遅延データのサ
ンプリングデータを演算してエラー状態信号を発生する
段階とを含む請求項８記載のデータサンプリング方法。 - 【請求項１０】 第１及び第２中間データ信号の出力を
オーバーライドする段階をさらに含む請求項８に記載の
データサンプリング方法。 - 【請求項１１】 オーバーライド段階に対応してデータ
入力サンプリングのためのクロック信号の立上がりエッ
ジ又は立下がりエッジのうちいずれか一つを出力する段
階をさらに含む請求項１０に記載のデータサンプリング
方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/763123 | 1996-12-10 | ||
| US08/763,123 US5742188A (en) | 1996-12-10 | 1996-12-10 | Universal input data sampling circuit and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224334A true JPH10224334A (ja) | 1998-08-21 |
| JP3442271B2 JP3442271B2 (ja) | 2003-09-02 |
Family
ID=25066940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33989897A Expired - Fee Related JP3442271B2 (ja) | 1996-12-10 | 1997-12-10 | データサンプリング回路及びその方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3442271B2 (ja) |
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| CN (1) | CN1106077C (ja) |
| GB (1) | GB2320378B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2323187B (en) * | 1997-03-14 | 2001-09-19 | Nokia Mobile Phones Ltd | Data processing circuit using both edges of a clock signal |
| SE513507C2 (sv) * | 1998-09-11 | 2000-09-25 | Switchcore Ab | Anordning och metod för att synkronisera data till en lokal klocka |
| US6507934B1 (en) * | 2000-04-18 | 2003-01-14 | Sun Microsystems, Inc. | Apparatus and method for source synchronous link testing of an integrated circuit |
| JP3622685B2 (ja) * | 2000-10-19 | 2005-02-23 | セイコーエプソン株式会社 | サンプリングクロック生成回路、データ転送制御装置及び電子機器 |
| US7113886B2 (en) * | 2002-01-23 | 2006-09-26 | Credence Systems Corporation | Circuit and method for distributing events in an event stream |
| CN100352194C (zh) * | 2003-04-23 | 2007-11-28 | 华为技术有限公司 | 调节采样时钟保障同步数据可靠接收的方法及其装置 |
| KR100780952B1 (ko) * | 2006-06-27 | 2007-12-03 | 삼성전자주식회사 | 디스큐 장치 및 방법, 그리고 이를 이용한 데이터 수신장치및 방법 |
| US7925912B1 (en) | 2006-07-31 | 2011-04-12 | Marvell International Ltd. | Method and apparatus for fine edge control on integrated circuit outputs |
| US8295182B2 (en) * | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
| TWI362834B (en) * | 2008-05-26 | 2012-04-21 | Novatek Microelectronics Corp | Differential transmitter and auto-adjustment method of data strobe thereof |
| CN101599926B (zh) * | 2008-06-04 | 2012-11-21 | 联咏科技股份有限公司 | 差动传输器及其数据截取自动调整方法 |
| CN102163967B (zh) * | 2011-01-17 | 2012-10-03 | 福建鑫诺通讯技术有限公司 | 一种对脉冲数据进行采样的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4821296A (en) * | 1987-08-26 | 1989-04-11 | Bell Communications Research, Inc. | Digital phase aligner with outrigger sampling |
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| ATE128296T1 (de) * | 1990-03-26 | 1995-10-15 | Siemens Ag | Taktsynchronisationsschaltung. |
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| US5623223A (en) * | 1994-10-12 | 1997-04-22 | National Semiconductor Corporation | Glitchless clock switching circuit |
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-
1996
- 1996-12-10 US US08/763,123 patent/US5742188A/en not_active Expired - Lifetime
-
1997
- 1997-11-18 GB GB9724292A patent/GB2320378B/en not_active Expired - Fee Related
- 1997-11-20 CN CN97122924A patent/CN1106077C/zh not_active Expired - Fee Related
- 1997-12-10 KR KR1019970067487A patent/KR100251699B1/ko not_active IP Right Cessation
- 1997-12-10 JP JP33989897A patent/JP3442271B2/ja not_active Expired - Fee Related
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| CN1188346A (zh) | 1998-07-22 |
| GB2320378A (en) | 1998-06-17 |
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| KR19980064006A (ko) | 1998-10-07 |
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