JPH09318704A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH09318704A JPH09318704A JP8137201A JP13720196A JPH09318704A JP H09318704 A JPH09318704 A JP H09318704A JP 8137201 A JP8137201 A JP 8137201A JP 13720196 A JP13720196 A JP 13720196A JP H09318704 A JPH09318704 A JP H09318704A
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- output
- test
- timing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 試験信号にジッタが含まれる場合であっても
より精度の高いスキュー調整を行うことが可能なIC試
験装置を提供すること。 【解決手段】 判定回路13は入力パルスと判定ストロ
ーブ信号との時間位置関係を判定し、ストローブ信号の
立ち上がり以降のパルスを“フェイル”として出力す
る。バイナリカウンタ21は判定回路13から出力され
る“フェイル”の数をカウントし、2進数に変換して出
力する。セレクタ22は精度セレクト信号により選択さ
れた入力ビットからの入力信号を出力する。F/F(S
−Rフリップフロップ)23はセレクタ22の出力信号
に応じてセットされる。AND回路24はF/F23か
ら出力される論理に応じて開状態又は閉状態をとる。カ
ウンタ25はAND回路24が開状態である場合に入力
されるテストクロックをカウントする。CPU15はカ
ウンタ25のカウント結果に応じて試験信号の時間位置
を制御する。
より精度の高いスキュー調整を行うことが可能なIC試
験装置を提供すること。 【解決手段】 判定回路13は入力パルスと判定ストロ
ーブ信号との時間位置関係を判定し、ストローブ信号の
立ち上がり以降のパルスを“フェイル”として出力す
る。バイナリカウンタ21は判定回路13から出力され
る“フェイル”の数をカウントし、2進数に変換して出
力する。セレクタ22は精度セレクト信号により選択さ
れた入力ビットからの入力信号を出力する。F/F(S
−Rフリップフロップ)23はセレクタ22の出力信号
に応じてセットされる。AND回路24はF/F23か
ら出力される論理に応じて開状態又は閉状態をとる。カ
ウンタ25はAND回路24が開状態である場合に入力
されるテストクロックをカウントする。CPU15はカ
ウンタ25のカウント結果に応じて試験信号の時間位置
を制御する。
Description
【0001】
【発明の属する技術分野】本発明は、IC(Integrated
Circuit)試験装置に係り、特に試験デバイスとの間で
信号の授受を行う際に生ずるスキュー(skew)を調整す
ることが可能なIC試験装置に関する。
Circuit)試験装置に係り、特に試験デバイスとの間で
信号の授受を行う際に生ずるスキュー(skew)を調整す
ることが可能なIC試験装置に関する。
【0002】
【従来の技術】スキューとは複数の伝送系において同一
の信号を伝送する際に、その信号間に生ずる位相又は時
間的な振幅の期待値からのずれである。IC試験装置に
おいては、試験デバイスに印加する試験信号がドライバ
を通過する際に、ドライバを形成する素子の特性誤差及
び回路誤差により生ずるドライバスキュー、及び試験デ
バイスから出力され、IC試験装置に入力された受信信
号がコンパレータを通過する際に生じるコンパレータス
キュー等がある。
の信号を伝送する際に、その信号間に生ずる位相又は時
間的な振幅の期待値からのずれである。IC試験装置に
おいては、試験デバイスに印加する試験信号がドライバ
を通過する際に、ドライバを形成する素子の特性誤差及
び回路誤差により生ずるドライバスキュー、及び試験デ
バイスから出力され、IC試験装置に入力された受信信
号がコンパレータを通過する際に生じるコンパレータス
キュー等がある。
【0003】図3は従来のIC試験装置の構成を示すブ
ロック図である。図3において、1−1〜1−n,2−
1〜2−nはスキュー調整回路であり、後述するスキュ
ー補正データに基づいて、試験信号形成回路(図示省
略)において形成され、各々が1ビットの試験信号d1
〜dn,D1〜Dnを遅延又は進行させる。3−1〜3
−n及び4−1〜4−nはそれぞれスキュー調整回路1
−1〜1−n及び2−1〜2−nに直列に接続されたド
ライバであり、入力される試験信号d1〜dn,D1〜
Dnを、試験デバイスに適合した電圧に変換して出力す
る。
ロック図である。図3において、1−1〜1−n,2−
1〜2−nはスキュー調整回路であり、後述するスキュ
ー補正データに基づいて、試験信号形成回路(図示省
略)において形成され、各々が1ビットの試験信号d1
〜dn,D1〜Dnを遅延又は進行させる。3−1〜3
−n及び4−1〜4−nはそれぞれスキュー調整回路1
−1〜1−n及び2−1〜2−nに直列に接続されたド
ライバであり、入力される試験信号d1〜dn,D1〜
Dnを、試験デバイスに適合した電圧に変換して出力す
る。
【0004】5−1〜5−nは、ドライバ4−1〜4−
nの出力端に接続されたコンパレータであり、上記試験
デバイスに適合した電圧に応じて予め設定された基準値
と、試験デバイスから出力される信号とを比較し、入力
される信号が上記基準値以上であれば“H(ハイ)”を
出力する。6−1〜6−nは上述したスキュー調整回路
1−1〜1−n,2−1〜2−nと同様のスキュー調整
回路であり、入力されるスキュー補正データに基づい
て、コンパレータ5−1〜5−nから出力される信号を
遅延又は進行させる。尚、ドライバ3−1〜3−nは試
験デバイスの信号ピンのうち、信号の入力のみを行う入
力ピンに接続され、ドライバ4−1〜4−n及びコンパ
レータ5−1〜5−nは、信号の入出力を行う入出力ピ
ンに接続される。
nの出力端に接続されたコンパレータであり、上記試験
デバイスに適合した電圧に応じて予め設定された基準値
と、試験デバイスから出力される信号とを比較し、入力
される信号が上記基準値以上であれば“H(ハイ)”を
出力する。6−1〜6−nは上述したスキュー調整回路
1−1〜1−n,2−1〜2−nと同様のスキュー調整
回路であり、入力されるスキュー補正データに基づい
て、コンパレータ5−1〜5−nから出力される信号を
遅延又は進行させる。尚、ドライバ3−1〜3−nは試
験デバイスの信号ピンのうち、信号の入力のみを行う入
力ピンに接続され、ドライバ4−1〜4−n及びコンパ
レータ5−1〜5−nは、信号の入出力を行う入出力ピ
ンに接続される。
【0005】10は複数の入出力端からなる入出力端
群、及び1ラインの入出力端を有するスキューマルチプ
レクサであり、入出力端群を形成する個々の入出力端
は、ドライバ3−1〜3−n,4−1〜4−nの出力端
に接続される。このスキューマルチプレクサ10は後述
するCPU(中央処理装置)15の制御のもと1ライン
の入出力端を入出力端群の何れか1つに順次接続する。
11はドライバ3−1〜3−n,4−1〜4−nと同様
のドライバであり、スキューマルチプレクサ10の1ラ
インの入出力端にその出力端が接続される。12はコン
パレータ5−1〜5−nと同様のコンパレータであり、
その入力端がスキューマルチプレクサ10の1ラインの
入出力端に接続される。
群、及び1ラインの入出力端を有するスキューマルチプ
レクサであり、入出力端群を形成する個々の入出力端
は、ドライバ3−1〜3−n,4−1〜4−nの出力端
に接続される。このスキューマルチプレクサ10は後述
するCPU(中央処理装置)15の制御のもと1ライン
の入出力端を入出力端群の何れか1つに順次接続する。
11はドライバ3−1〜3−n,4−1〜4−nと同様
のドライバであり、スキューマルチプレクサ10の1ラ
インの入出力端にその出力端が接続される。12はコン
パレータ5−1〜5−nと同様のコンパレータであり、
その入力端がスキューマルチプレクサ10の1ラインの
入出力端に接続される。
【0006】13は2入力1出力端を有する判定回路で
あり、一方の入力端はコンパレータ12の出力端に接続
され、他方の入力端には試験デバイスに印加するドライ
バ信号のタイミングの基準となる判定ストローブ信号が
入力される。この判定ストローブ信号は、スキュー調整
回路1−1〜1−n,2−1〜2−nに入力される試験
信号と同期した信号である。この判定回路12は、判定
ストローブ信号の立ち上がりにおいてコンパレータ12
から出力される信号をラッチしてタイミングを判定す
る。例えば、コンパレータ12から出力される信号が判
定ストローブ信号の立ち上がりにおいて“H”である場
合には“H”を出力し、“L(ロー)”である場合には
“L”を出力する(以下、判定回路13から出力される
信号が“L”である場合には“パス”と称し、“H”で
ある場合には“フェイル”と称し、これらの信号を判定
信号と総称する)。判定回路13から出力された“パ
ス”及び“フェイル”はOR回路14へ入力される。
あり、一方の入力端はコンパレータ12の出力端に接続
され、他方の入力端には試験デバイスに印加するドライ
バ信号のタイミングの基準となる判定ストローブ信号が
入力される。この判定ストローブ信号は、スキュー調整
回路1−1〜1−n,2−1〜2−nに入力される試験
信号と同期した信号である。この判定回路12は、判定
ストローブ信号の立ち上がりにおいてコンパレータ12
から出力される信号をラッチしてタイミングを判定す
る。例えば、コンパレータ12から出力される信号が判
定ストローブ信号の立ち上がりにおいて“H”である場
合には“H”を出力し、“L(ロー)”である場合には
“L”を出力する(以下、判定回路13から出力される
信号が“L”である場合には“パス”と称し、“H”で
ある場合には“フェイル”と称し、これらの信号を判定
信号と総称する)。判定回路13から出力された“パ
ス”及び“フェイル”はOR回路14へ入力される。
【0007】また、前述したスキュー調整回路6−1〜
6−nには判定回路13と同様な判定回路15−1〜1
5−nが接続され、これらの判定回路15−1〜15−
nは、判定回路13と同様な機能を有し、これらの判定
回路15−1〜15−nから出力される“パス”及び
“フェイル”もOR回路14へ入力される。15はCP
Uであり、OR回路14から出力される信号に基づい
て、スキュー調整回路1−1〜1−n,2−1〜2−
n,6−1〜6−nを制御するスキュー補正データを算
出するとともに、算出したスキュー補正データをファイ
ルの形式でハードディスク等の記憶装置(図示省略)に
格納する。さらに、上述したようにスキューマルチプレ
クサ10を制御する他、装置全体の動作の制御を行う。
16はスキュー調整回路1−1〜1−n,2−1〜2−
n,6−1〜6−n各々に対応したレジスタを有するス
キューレジスタであり、CPU15から出力されるスキ
ュー補正データは各レジスタに保存される。
6−nには判定回路13と同様な判定回路15−1〜1
5−nが接続され、これらの判定回路15−1〜15−
nは、判定回路13と同様な機能を有し、これらの判定
回路15−1〜15−nから出力される“パス”及び
“フェイル”もOR回路14へ入力される。15はCP
Uであり、OR回路14から出力される信号に基づい
て、スキュー調整回路1−1〜1−n,2−1〜2−
n,6−1〜6−nを制御するスキュー補正データを算
出するとともに、算出したスキュー補正データをファイ
ルの形式でハードディスク等の記憶装置(図示省略)に
格納する。さらに、上述したようにスキューマルチプレ
クサ10を制御する他、装置全体の動作の制御を行う。
16はスキュー調整回路1−1〜1−n,2−1〜2−
n,6−1〜6−n各々に対応したレジスタを有するス
キューレジスタであり、CPU15から出力されるスキ
ュー補正データは各レジスタに保存される。
【0008】まず、試験デバイスに印加する試験信号の
スキュー、即ちドライバスキューを調整する場合の動作
を図3及び図4を参照して説明する。図4は図3に示さ
れた従来のIC試験装置の各部の信号の波形を示すタイ
ミングチャートである。図4中の(a)に示された試験
信号d1〜dn,D1〜Dnがスキュー調整回路6−1
〜6−nへ入力されると、スキュー調整回路1−1〜1
−n,2−1〜2−n,6−1〜6−n及びドライバ3
−1〜3−n,4−1〜4−nにおいて、図4中(b)
に示されるように、(a)に示される元の試験信号に対
して、時間的タイミングがずれる。ドライバ3−1〜3
−n,4−1〜4−nからは、図4中の(c)に示され
るように、試験デバイスに適合した電圧の信号に変換さ
れた試験信号が出力される(この例では元の試験信号に
対してタイミングがずれていない場合を図示してい
る)。
スキュー、即ちドライバスキューを調整する場合の動作
を図3及び図4を参照して説明する。図4は図3に示さ
れた従来のIC試験装置の各部の信号の波形を示すタイ
ミングチャートである。図4中の(a)に示された試験
信号d1〜dn,D1〜Dnがスキュー調整回路6−1
〜6−nへ入力されると、スキュー調整回路1−1〜1
−n,2−1〜2−n,6−1〜6−n及びドライバ3
−1〜3−n,4−1〜4−nにおいて、図4中(b)
に示されるように、(a)に示される元の試験信号に対
して、時間的タイミングがずれる。ドライバ3−1〜3
−n,4−1〜4−nからは、図4中の(c)に示され
るように、試験デバイスに適合した電圧の信号に変換さ
れた試験信号が出力される(この例では元の試験信号に
対してタイミングがずれていない場合を図示してい
る)。
【0009】ドライバ3−1〜3−n,4−1〜4−n
から出力される試験信号のうち、CPU15によって選
択された試験信号のみが、コンパレータ12に入力され
る。例えば、最初にドライバ3−1から出力される試験
信号が入力され、次にドライバ3−2から出力される試
験信号が入力される、…といった具合である。コンパレ
ータ12では予め設定されている基準信号と入力される
試験信号とが比較され比較結果が出力される。コンパレ
ータ12から出力された信号は判定回路13へ入力さ
れ、図4中の(e)に示された判定ストローブ信号の立
ち上がりのタイミングでその値がラッチされる。コンパ
レータ12から出力された信号(この信号波形は図4中
の(f)である)は判定回路13に入力される。
から出力される試験信号のうち、CPU15によって選
択された試験信号のみが、コンパレータ12に入力され
る。例えば、最初にドライバ3−1から出力される試験
信号が入力され、次にドライバ3−2から出力される試
験信号が入力される、…といった具合である。コンパレ
ータ12では予め設定されている基準信号と入力される
試験信号とが比較され比較結果が出力される。コンパレ
ータ12から出力された信号は判定回路13へ入力さ
れ、図4中の(e)に示された判定ストローブ信号の立
ち上がりのタイミングでその値がラッチされる。コンパ
レータ12から出力された信号(この信号波形は図4中
の(f)である)は判定回路13に入力される。
【0010】判定回路13はラッチした信号に基づい
て、“パス”又は“フェイル”の判定信号を出力する。
出力された判定信号はOR回路14へ入力された後、C
PU15へ出力される。CPU15は入力された信号、
即ち、OR回路14を介して入力された各試験信号d1
に対する判定信号から、その信号が判定ストローブ信号
に対して進行しているか又は遅延しているかを判定し、
進行している場合には遅延させる旨を示すスキュー補正
データを算出し、遅延している場合には進行させる旨を
示すスキュー補正データを算出する。
て、“パス”又は“フェイル”の判定信号を出力する。
出力された判定信号はOR回路14へ入力された後、C
PU15へ出力される。CPU15は入力された信号、
即ち、OR回路14を介して入力された各試験信号d1
に対する判定信号から、その信号が判定ストローブ信号
に対して進行しているか又は遅延しているかを判定し、
進行している場合には遅延させる旨を示すスキュー補正
データを算出し、遅延している場合には進行させる旨を
示すスキュー補正データを算出する。
【0011】算出されたスキュー補正データはファイル
の形式で記憶装置に保存されるとともに、スキューレジ
スタ16の対応するレジスタに出力される。スキュー調
整回路1−1は、対応するスキューレジスタ16に格納
されたスキュー補正信号に基づいて遅延又は進行時間を
設定する(図4中(g),(h))。このような処理が
終了するとCPU15は、スキューレジスタへ出力する
スキュー補正データを徐々に変化させ、選択した試験信
号に対して判定回路13から出力される判定信号が“パ
ス”から“フェイル”へ、又は“フェイル”から“パ
ス”へ変化するまで行う(以下、この動作をバイナリサ
ーチと称する)。この変化点は図4中(i)の判定スト
ローブ信号の立ち上がりのタイミングであり、各試験信
号のタイミングはこのタイミングに一致する。
の形式で記憶装置に保存されるとともに、スキューレジ
スタ16の対応するレジスタに出力される。スキュー調
整回路1−1は、対応するスキューレジスタ16に格納
されたスキュー補正信号に基づいて遅延又は進行時間を
設定する(図4中(g),(h))。このような処理が
終了するとCPU15は、スキューレジスタへ出力する
スキュー補正データを徐々に変化させ、選択した試験信
号に対して判定回路13から出力される判定信号が“パ
ス”から“フェイル”へ、又は“フェイル”から“パ
ス”へ変化するまで行う(以下、この動作をバイナリサ
ーチと称する)。この変化点は図4中(i)の判定スト
ローブ信号の立ち上がりのタイミングであり、各試験信
号のタイミングはこのタイミングに一致する。
【0012】CPU15は、選択した試験信号に対する
バイナリサーチを終了すると、スキューマルチプレクサ
10に、他の試験信号を選択するよう指令信号を出力す
る。スキューマルチプレクサ10は、この指令信号に基
づいて試験信号を選択する。新たに選択された試験信号
に対しても上述したバイナリサーチが行われ、試験信号
のタイミングが調整される。このように全ての試験信号
d1〜dn,D1〜Dnに対してバイナリサーチを行
い、試験信号のタイミングを調整する。
バイナリサーチを終了すると、スキューマルチプレクサ
10に、他の試験信号を選択するよう指令信号を出力す
る。スキューマルチプレクサ10は、この指令信号に基
づいて試験信号を選択する。新たに選択された試験信号
に対しても上述したバイナリサーチが行われ、試験信号
のタイミングが調整される。このように全ての試験信号
d1〜dn,D1〜Dnに対してバイナリサーチを行
い、試験信号のタイミングを調整する。
【0013】このようにして、ドライバ3−1〜3−
n,4−1〜4−nから出力される試験信号のタイミン
グが一致した、即ちスキューズレがない試験信号が得ら
れる(図4中(j),(k))。スキューズレがない試
験信号が得られる各スキュー調整回路1−1〜1−n,
2−1〜2−nに対するスキュー補正信号は、スキュー
レジスタ16に格納されると共に記憶装置にファイルの
形式で保存される。この処理はドライバ3−1の出力試
験信号からドライバ4−nの出力試験信号に対して順次
行われる。
n,4−1〜4−nから出力される試験信号のタイミン
グが一致した、即ちスキューズレがない試験信号が得ら
れる(図4中(j),(k))。スキューズレがない試
験信号が得られる各スキュー調整回路1−1〜1−n,
2−1〜2−nに対するスキュー補正信号は、スキュー
レジスタ16に格納されると共に記憶装置にファイルの
形式で保存される。この処理はドライバ3−1の出力試
験信号からドライバ4−nの出力試験信号に対して順次
行われる。
【0014】次に、試験デバイスから出力され、IC試
験装置に入力された受信信号がコンパレータを通過する
際に生じるスキュー、即ちコンパレータスキューを調整
する際の動作を説明する。まず、図4中(a)に示され
た試験信号と同様のスキュー調整基準信号がドライバ1
1に入力される。このスキュー調整基準信号はドライバ
11によって、試験デバイスに適合した電圧値に変換さ
れスキューマルチプレクサ10の1ラインの入出力端に
入力される。スキューマルチプレクサ10はCPU15
の制御の元、1ラインの入出力端を入出力端群の各々の
入出力端群に接続する。例えば、コンパレータ5−1、
コンパレータ5−2…という具合に接続する。
験装置に入力された受信信号がコンパレータを通過する
際に生じるスキュー、即ちコンパレータスキューを調整
する際の動作を説明する。まず、図4中(a)に示され
た試験信号と同様のスキュー調整基準信号がドライバ1
1に入力される。このスキュー調整基準信号はドライバ
11によって、試験デバイスに適合した電圧値に変換さ
れスキューマルチプレクサ10の1ラインの入出力端に
入力される。スキューマルチプレクサ10はCPU15
の制御の元、1ラインの入出力端を入出力端群の各々の
入出力端群に接続する。例えば、コンパレータ5−1、
コンパレータ5−2…という具合に接続する。
【0015】コンパレータ5−1において、入力された
スキュー調整基準信号は予め入力される基準信号と比較
された後、スキュー調整回路6−1に入力され遅延又は
進行されて判定回路9−1に入力される。判定回路9−
1では入力される判定ストローブ信号のタイミングでラ
ッチされ、“パス”又は“フェイル”が判定される。判
定回路15−1から出力される判定信号はOR回路14
へ入力され、CPU15においてスキュー補正データが
算出される。算出されたスキュー補正データは記憶装置
にファイルの形式で保存されると共に、スキューレジス
タ16に出力され、スキュー調整回路6−1に対応する
レジスタに格納される。そして、上述したバイナリサー
チを順に行う。このようなバイナリ動作をコンパレータ
5−1〜5−nに対して順に行う。コンパレータ5−1
〜5−nに入力される信号がスキュー調整回路6−1〜
6−nから出力されるときに全て同一のタイミングで出
力されるように調整される。
スキュー調整基準信号は予め入力される基準信号と比較
された後、スキュー調整回路6−1に入力され遅延又は
進行されて判定回路9−1に入力される。判定回路9−
1では入力される判定ストローブ信号のタイミングでラ
ッチされ、“パス”又は“フェイル”が判定される。判
定回路15−1から出力される判定信号はOR回路14
へ入力され、CPU15においてスキュー補正データが
算出される。算出されたスキュー補正データは記憶装置
にファイルの形式で保存されると共に、スキューレジス
タ16に出力され、スキュー調整回路6−1に対応する
レジスタに格納される。そして、上述したバイナリサー
チを順に行う。このようなバイナリ動作をコンパレータ
5−1〜5−nに対して順に行う。コンパレータ5−1
〜5−nに入力される信号がスキュー調整回路6−1〜
6−nから出力されるときに全て同一のタイミングで出
力されるように調整される。
【0016】
【発明が解決しようとする課題】ところで、従来のIC
試験装置においては、前述したように、判定ストローブ
の立ち上がりの1箇所のみで、試験信号及びスキュー調
整基準信号の変化点を判定しスキュー補正を行ってい
た。しかし、実際の試験デバイス測定では試験信号d1
〜dn,D1〜Dnは連続的に出力される信号であるた
め、図4中(l)に示されるように時間的にタイミング
がずれたジッタが発生する可能性がある。このジッタが
発生する場合、従来のIC試験装置ではジッタのどのタ
イミングでスキュー補正が行われたかが不明であり、試
験信号d1〜dn,D1〜Dnのタイミングの精度に多
大な影響を及ぼす。また、ジッタは高周波の信号を出力
する場合により発生頻度が大きくなる傾向にあり大きな
問題となる。
試験装置においては、前述したように、判定ストローブ
の立ち上がりの1箇所のみで、試験信号及びスキュー調
整基準信号の変化点を判定しスキュー補正を行ってい
た。しかし、実際の試験デバイス測定では試験信号d1
〜dn,D1〜Dnは連続的に出力される信号であるた
め、図4中(l)に示されるように時間的にタイミング
がずれたジッタが発生する可能性がある。このジッタが
発生する場合、従来のIC試験装置ではジッタのどのタ
イミングでスキュー補正が行われたかが不明であり、試
験信号d1〜dn,D1〜Dnのタイミングの精度に多
大な影響を及ぼす。また、ジッタは高周波の信号を出力
する場合により発生頻度が大きくなる傾向にあり大きな
問題となる。
【0017】本発明は上記事情に鑑みて為されたもので
あり、信号にジッタが含まれる場合であってもより精度
の高いスキュー調整を行うことが可能なIC試験装置を
提供することを目的とする。
あり、信号にジッタが含まれる場合であってもより精度
の高いスキュー調整を行うことが可能なIC試験装置を
提供することを目的とする。
【0018】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明は、試験信号を遅延又は進行さ
せる少なくとも2つのタイミング調整手段と、前記少な
くとも2つのタイミング信号調整手段各々が接続される
接続端群と、1つの接続端とを有し、該1つの接続端に
対して、該接続端群の何れか1つを選択する選択手段
と、前記1つの接続端に接続され、前記試験信号のタイ
ミングを規定する判定ストローブ信号と、前記選択手段
から出力される試験信号との時間位置関係を判定し、判
定結果を出力する判定手段と、前記試験信号のタイミン
グの精度を規定する精度セレクト信号と、前記判定結果
とを比較し、比較結果を出力する比較手段と、前記比較
結果に基づいて前記タイミング調整手段を制御する制御
手段とを具備することを特徴とするものである。請求項
2記載の発明は、請求項1記載のIC試験装置におい
て、前記選択手段の1つの接続端に接続され、基準信号
を発生する基準信号発生手段と、前記タイミング調整手
段に対して並列に設けられ、基準信号を遅延又は進行さ
せる入力信号タイミング調整手段と、前記入力信号タイ
ミング調整手段から出力される基準信号と、該基準信号
のタイミングを規定する判定ストローブ信号との時間位
置関係を判定し、判定結果を出力する入力信号判定手段
とを具備し、前記比較手段は前記入力信号判定手段から
出力される判定結果と前記精度セレクト信号とを比較し
て比較結果を出力し、前記制御手段は該比較結果に基づ
いて前記入力タイミング調整手段を制御することを特徴
とするものである。
に、請求項1記載の発明は、試験信号を遅延又は進行さ
せる少なくとも2つのタイミング調整手段と、前記少な
くとも2つのタイミング信号調整手段各々が接続される
接続端群と、1つの接続端とを有し、該1つの接続端に
対して、該接続端群の何れか1つを選択する選択手段
と、前記1つの接続端に接続され、前記試験信号のタイ
ミングを規定する判定ストローブ信号と、前記選択手段
から出力される試験信号との時間位置関係を判定し、判
定結果を出力する判定手段と、前記試験信号のタイミン
グの精度を規定する精度セレクト信号と、前記判定結果
とを比較し、比較結果を出力する比較手段と、前記比較
結果に基づいて前記タイミング調整手段を制御する制御
手段とを具備することを特徴とするものである。請求項
2記載の発明は、請求項1記載のIC試験装置におい
て、前記選択手段の1つの接続端に接続され、基準信号
を発生する基準信号発生手段と、前記タイミング調整手
段に対して並列に設けられ、基準信号を遅延又は進行さ
せる入力信号タイミング調整手段と、前記入力信号タイ
ミング調整手段から出力される基準信号と、該基準信号
のタイミングを規定する判定ストローブ信号との時間位
置関係を判定し、判定結果を出力する入力信号判定手段
とを具備し、前記比較手段は前記入力信号判定手段から
出力される判定結果と前記精度セレクト信号とを比較し
て比較結果を出力し、前記制御手段は該比較結果に基づ
いて前記入力タイミング調整手段を制御することを特徴
とするものである。
【0019】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図1は、本発明の一実施形
態によるIC(Integrated Circuit)試験装置の構成を
示すブロック図であり、図3に示された従来のIC試験
装置と共通する部分には同一の符号を付し、その説明を
省略する。図1に示された本発明の一実施形態によるI
C試験装置が、図3に示された従来のIC試験装置と異
なる点は、OR回路14とCPU(中央処理装置)15
との間に、セレクタ20、バイナリカウンタ21、セレ
クタ22、S−Rフリップフロップ(以下、F/Fと称
する)23、AND回路24、及びカウンタ25が設け
られた点である。
実施形態について説明する。図1は、本発明の一実施形
態によるIC(Integrated Circuit)試験装置の構成を
示すブロック図であり、図3に示された従来のIC試験
装置と共通する部分には同一の符号を付し、その説明を
省略する。図1に示された本発明の一実施形態によるI
C試験装置が、図3に示された従来のIC試験装置と異
なる点は、OR回路14とCPU(中央処理装置)15
との間に、セレクタ20、バイナリカウンタ21、セレ
クタ22、S−Rフリップフロップ(以下、F/Fと称
する)23、AND回路24、及びカウンタ25が設け
られた点である。
【0020】上記セレクタ20はIC試験装置本体に設
けられた調整モード選択ボタン(図示省略)から、モー
ドライン20cを介して入力されたモード選択信号に応
じて、前述した従来の調整を行うか、ジッタを考慮した
精度の高い調整を行うかを選択する。従来の調整が選択
された場合には、OR回路14から出力され、セレクタ
20に入力された信号がライン20aを介してCPU1
5へ入力される。即ち、ライン20aに信号が出力され
る場合には、セレクタ20を介す以外は従来のIC試験
装置と同一の回路となる。
けられた調整モード選択ボタン(図示省略)から、モー
ドライン20cを介して入力されたモード選択信号に応
じて、前述した従来の調整を行うか、ジッタを考慮した
精度の高い調整を行うかを選択する。従来の調整が選択
された場合には、OR回路14から出力され、セレクタ
20に入力された信号がライン20aを介してCPU1
5へ入力される。即ち、ライン20aに信号が出力され
る場合には、セレクタ20を介す以外は従来のIC試験
装置と同一の回路となる。
【0021】ジッタを考慮した精度の高い調整が行われ
る場合には、OR回路14から出力され、セレクタ20
に入力された信号はライン20bを介してバイナリカウ
ンタ21のクロック入力端に入力される。このバイナリ
カウンタ21はクロック入力端に入力される信号をカウ
ントし、カウント結果を複数ビットの出力端から出力す
る。セレクタ22はバイナリカウンタ21の出力と、精
度セレクト信号とが入力され、精度セレクト信号により
選択された入力端の入力信号が出力端から出力される。
例えば、セレクタ22の入力端が7ビットである場合、
10進数に換算すると‘0’から‘127’までの信号
が入力される。精度セレクト信号の値が26に設定され
ている場合、即ち最上位ビットを選択するよう設定され
ている場合、最上位ビットに信号が入力されるとき即
ち、入力信号の値が‘64’以上である場合に、出力端
から“H”が出力される。
る場合には、OR回路14から出力され、セレクタ20
に入力された信号はライン20bを介してバイナリカウ
ンタ21のクロック入力端に入力される。このバイナリ
カウンタ21はクロック入力端に入力される信号をカウ
ントし、カウント結果を複数ビットの出力端から出力す
る。セレクタ22はバイナリカウンタ21の出力と、精
度セレクト信号とが入力され、精度セレクト信号により
選択された入力端の入力信号が出力端から出力される。
例えば、セレクタ22の入力端が7ビットである場合、
10進数に換算すると‘0’から‘127’までの信号
が入力される。精度セレクト信号の値が26に設定され
ている場合、即ち最上位ビットを選択するよう設定され
ている場合、最上位ビットに信号が入力されるとき即
ち、入力信号の値が‘64’以上である場合に、出力端
から“H”が出力される。
【0022】F/F23のS入力端にはセレクタ22の
出力信号が入力され、R入力端には後述するスキュー終
了信号が入力される。F/F23の出力はAND回路2
4のNOT入力端へ入力され、その反転値が後述するテ
ストクロックとAND演算され、その演算結果が出力さ
れる。このAND回路24の出力はカウンタ25のクロ
ック入力端へ入力される。カウンタ25はそのクロック
入力端に入力されるAND演算結果をカウントするもの
であり、カウント結果がCPU15へ出力される。
出力信号が入力され、R入力端には後述するスキュー終
了信号が入力される。F/F23の出力はAND回路2
4のNOT入力端へ入力され、その反転値が後述するテ
ストクロックとAND演算され、その演算結果が出力さ
れる。このAND回路24の出力はカウンタ25のクロ
ック入力端へ入力される。カウンタ25はそのクロック
入力端に入力されるAND演算結果をカウントするもの
であり、カウント結果がCPU15へ出力される。
【0023】上記構成において、精度の高い調整を行う
場合の動作を図1及び図2を参照して説明する。図2は
本発明の一実施形態によるIC試験装置のスキュー調整
時に使用される試験信号(図2中(a))及びテストク
ロック(図2中(b))を示すタイミングチャートであ
る。まず、この試験信号及びテストクロックについて説
明する。この試験信号は所定の時間内のパターン数がn
pであるテストパルス群が時間的に繰り返されたもので
あり、スキュー調整幅、即ち図4中(b)に示された時
間幅Twに応じてその繰り返し回数が設定される。ま
た、テストクロックは、図2中(b)に示されたよう
に、試験信号のテストパルス群とテストパルス群との間
の時間位置にパルスが出力されるクロックである。本実
施形態においては、パターン数npが‘128’であ
り、精度セレクト信号がnp/2、即ち‘64’に設定
されているものとする。
場合の動作を図1及び図2を参照して説明する。図2は
本発明の一実施形態によるIC試験装置のスキュー調整
時に使用される試験信号(図2中(a))及びテストク
ロック(図2中(b))を示すタイミングチャートであ
る。まず、この試験信号及びテストクロックについて説
明する。この試験信号は所定の時間内のパターン数がn
pであるテストパルス群が時間的に繰り返されたもので
あり、スキュー調整幅、即ち図4中(b)に示された時
間幅Twに応じてその繰り返し回数が設定される。ま
た、テストクロックは、図2中(b)に示されたよう
に、試験信号のテストパルス群とテストパルス群との間
の時間位置にパルスが出力されるクロックである。本実
施形態においては、パターン数npが‘128’であ
り、精度セレクト信号がnp/2、即ち‘64’に設定
されているものとする。
【0024】上記構成において、まず、CPU15はス
キューマルチプレクサ10の入出力端群のうち、ドライ
バ3−1が接続されている入出力端を選択し、1ライン
の入出力端に接続する。図2中(a)に示された試験信
号がスキュー調整回路1−1に入力すると、所定の時間
遅延又は進しドライバ3−1に入力する。ドライバ3−
1において、試験デバイスに適合した電圧に変換されて
出力される。ドライバ3−1から出力された試験信号は
スキューマルチプレクサ10を介してコンパレータ12
に入力する。コンパレータ12では、入力された試験信
号と予め設定された所定の基準値とが比較される。コン
パレータ12からは試験信号のテストパルス群を形成す
るパルスの時間周期と同じ周期を有する信号が出力され
る。
キューマルチプレクサ10の入出力端群のうち、ドライ
バ3−1が接続されている入出力端を選択し、1ライン
の入出力端に接続する。図2中(a)に示された試験信
号がスキュー調整回路1−1に入力すると、所定の時間
遅延又は進しドライバ3−1に入力する。ドライバ3−
1において、試験デバイスに適合した電圧に変換されて
出力される。ドライバ3−1から出力された試験信号は
スキューマルチプレクサ10を介してコンパレータ12
に入力する。コンパレータ12では、入力された試験信
号と予め設定された所定の基準値とが比較される。コン
パレータ12からは試験信号のテストパルス群を形成す
るパルスの時間周期と同じ周期を有する信号が出力され
る。
【0025】この信号が判定回路13に入力されると、
判定回路13からは判定ストローブ信号の立ち上がり以
降に入力されるパルスが判定信号として出力される。つ
まり、ストローブ信号の立ち上がりの時間位置と入力す
る信号との時間位置とが判定される。前述したように、
判定信号のレベルが“H”である場合には“フェイル”
信号となるので、判定ストローブの立ち上がり以降に入
力されるパルスの数だけ“フェイル”が出力される。
判定回路13からは判定ストローブ信号の立ち上がり以
降に入力されるパルスが判定信号として出力される。つ
まり、ストローブ信号の立ち上がりの時間位置と入力す
る信号との時間位置とが判定される。前述したように、
判定信号のレベルが“H”である場合には“フェイル”
信号となるので、判定ストローブの立ち上がり以降に入
力されるパルスの数だけ“フェイル”が出力される。
【0026】判定回路13から出力された判定信号はO
R回路14及びセレクタ20を介してライン20bに出
力され、バイナリカウンタ21のクロック入力端に入力
されカウントされる。バイナリカウンタ21からはカウ
ントしたパルス数が2進数で出力される。バイナリカウ
ンタ21から出力され、セレクタ22に入力されるパル
ス数の値が、精度セレクト信号より小さい場合には、精
度セレクト信号により選択された最上位ビットへの入力
信号は“L”であるので、F/F23はセットされず、
F/F23の出力は“L”である。F/F23の出力が
“L”の場合、AND回路24は開状態となる。1つの
テストパルス群の入力が終了すると、図2中(b)に示
されたテストクロックがバイナリカウンタ21に入力さ
れ、バイナリカウンタ21の内容をクリアすると共に、
AND回路24へ入力される。F/F23がセットされ
ていない場合にはAND回路24は開状態であるので、
カウンタ25によってカウントされる。
R回路14及びセレクタ20を介してライン20bに出
力され、バイナリカウンタ21のクロック入力端に入力
されカウントされる。バイナリカウンタ21からはカウ
ントしたパルス数が2進数で出力される。バイナリカウ
ンタ21から出力され、セレクタ22に入力されるパル
ス数の値が、精度セレクト信号より小さい場合には、精
度セレクト信号により選択された最上位ビットへの入力
信号は“L”であるので、F/F23はセットされず、
F/F23の出力は“L”である。F/F23の出力が
“L”の場合、AND回路24は開状態となる。1つの
テストパルス群の入力が終了すると、図2中(b)に示
されたテストクロックがバイナリカウンタ21に入力さ
れ、バイナリカウンタ21の内容をクリアすると共に、
AND回路24へ入力される。F/F23がセットされ
ていない場合にはAND回路24は開状態であるので、
カウンタ25によってカウントされる。
【0027】次に、CPU15はカウンタ25から出力
される信号に基づいて、スキューレジスタ16内の複数
のレジスタのうちスキュー調整回路1−1に対応するレ
ジスタへ、試験信号を初期状態から所定時間だけ進行さ
せる旨の内容のスキュー補正データを出力する。スキュ
ー調整回路1−1は、このスキュー補正データに基づい
て、試験信号を所定時間進行させる。この試験信号はス
キューマルチプレクサ10、コンパレータ12を介して
判定回路13へ入力され判定信号が出力される。進行さ
れた判定信号はOR回路14及びセレクタ20を介して
バイナリカウンタ21に入力される。このバイナリカウ
ンタに21に入力される判定信号中の“フェイル”の数
は、判定ストローブ信号に対して、時間的に試験信号が
進行した分多くなる。
される信号に基づいて、スキューレジスタ16内の複数
のレジスタのうちスキュー調整回路1−1に対応するレ
ジスタへ、試験信号を初期状態から所定時間だけ進行さ
せる旨の内容のスキュー補正データを出力する。スキュ
ー調整回路1−1は、このスキュー補正データに基づい
て、試験信号を所定時間進行させる。この試験信号はス
キューマルチプレクサ10、コンパレータ12を介して
判定回路13へ入力され判定信号が出力される。進行さ
れた判定信号はOR回路14及びセレクタ20を介して
バイナリカウンタ21に入力される。このバイナリカウ
ンタに21に入力される判定信号中の“フェイル”の数
は、判定ストローブ信号に対して、時間的に試験信号が
進行した分多くなる。
【0028】バイナリカウンタ21がカウントした“フ
ェイル”の数が精度セレクト信号より小さい場合にはF
/F23がセットされずカウンタ25はテストクロック
をカウントすることになる。CPU15はカウンタ25
のカウント内容に応じて試験信号を初期状態から進行さ
せる。このような動作、即ちバイナリサーチを行い、バ
イナリカウンタ21によりカウントされる“フェイル”
の数が精度セレクト信号以上になった場合にはF/F2
3がセットされ、AND回路24が閉状態となる。AN
D回路24が閉状態となると、カウンタ25にはテスト
クロックが入力されず、テストパルス群が全て入力され
るまで同一の値を出力する。
ェイル”の数が精度セレクト信号より小さい場合にはF
/F23がセットされずカウンタ25はテストクロック
をカウントすることになる。CPU15はカウンタ25
のカウント内容に応じて試験信号を初期状態から進行さ
せる。このような動作、即ちバイナリサーチを行い、バ
イナリカウンタ21によりカウントされる“フェイル”
の数が精度セレクト信号以上になった場合にはF/F2
3がセットされ、AND回路24が閉状態となる。AN
D回路24が閉状態となると、カウンタ25にはテスト
クロックが入力されず、テストパルス群が全て入力され
るまで同一の値を出力する。
【0029】その後、CPU15はカウンタ25から出
力される値を記憶装置にファイル形式で保存し、スキュ
ー終了信号を出力してF/F23及びカウンタ25をリ
セットする。その後、スキューマルチプレクサ10に対
して試験信号d2をコンパレータ12に入力させるよう
にする。以下、同様に各試験信号に対して前述した調整
を順に行う。また、コンパレータ5−1〜5−nのコン
パレータスキューを調整する場合には、図2中(a)に
示された試験信号と同様の基準信号をドライバ11に入
力させ、前述したバイナリサーチと同様な動作を行って
スキューを調整する。
力される値を記憶装置にファイル形式で保存し、スキュ
ー終了信号を出力してF/F23及びカウンタ25をリ
セットする。その後、スキューマルチプレクサ10に対
して試験信号d2をコンパレータ12に入力させるよう
にする。以下、同様に各試験信号に対して前述した調整
を順に行う。また、コンパレータ5−1〜5−nのコン
パレータスキューを調整する場合には、図2中(a)に
示された試験信号と同様の基準信号をドライバ11に入
力させ、前述したバイナリサーチと同様な動作を行って
スキューを調整する。
【0030】尚、セレクタ22はコンパレータであって
もよく、この場合精度セレクト信号の入力側にはレジス
タを配置し、このレジスタにCPU15からのデータを
格納し、バイナリカウンタ21の出力と比較することに
より、F/F23をセット状態とする条件を種々の条件
に設定することができる。
もよく、この場合精度セレクト信号の入力側にはレジス
タを配置し、このレジスタにCPU15からのデータを
格納し、バイナリカウンタ21の出力と比較することに
より、F/F23をセット状態とする条件を種々の条件
に設定することができる。
【0031】本発明の一実施形態によるIC試験装置に
よれば、ジッタの影響がない試験信号に対するスキュー
調整と、ジッタの影響のある試験信号に対するスキュー
調整とを切り換えて行えるので、広い分野で用いること
ができる。
よれば、ジッタの影響がない試験信号に対するスキュー
調整と、ジッタの影響のある試験信号に対するスキュー
調整とを切り換えて行えるので、広い分野で用いること
ができる。
【0032】
【発明の効果】以上、説明したように本発明によれば、
ジッタを含んだ信号のスキューを調整する際に、精度セ
レクト信号に応じた精度でスキュー調整が行えるという
効果がある。また、試験デバイスに印加する試験信号の
スキュー調整のみではなく、試験デバイスから出力され
る信号にジッタが含まれる場合であっても精度セレクト
信号に応じた精度でスキュー調整が行えるという効果が
ある。
ジッタを含んだ信号のスキューを調整する際に、精度セ
レクト信号に応じた精度でスキュー調整が行えるという
効果がある。また、試験デバイスに印加する試験信号の
スキュー調整のみではなく、試験デバイスから出力され
る信号にジッタが含まれる場合であっても精度セレクト
信号に応じた精度でスキュー調整が行えるという効果が
ある。
【図1】本発明の一実施形態によるIC試験装置の構成
を示すブロック図である。
を示すブロック図である。
【図2】本実施形態によるIC試験装置のスキュー調整
時に使用される試験信号及びテストクロックを示すタイ
ミングチャートである。
時に使用される試験信号及びテストクロックを示すタイ
ミングチャートである。
【図3】従来のIC試験装置の構成を示すブロック図で
ある。
ある。
【図4】図3に示された従来のIC試験装置の各部の信
号の波形を示すタイミングチャートである。
号の波形を示すタイミングチャートである。
1−1〜1−n,2−1〜2−n スキュー調整回路
(タイミング調整手段) 10 スキューマルチプレクサ(選択手段) 13 判定回路(判定手段) 21 バイナリカウンタ(比較手段) 22 セレクタ(比較手段) 23 F/F(制御手段) 24 AND回路(制御手段) 25 カウンタ(制御手段) 15 CPU(制御手段) 6−1〜6−n スキュー調整回路(入力信号タイミ
ング調整手段) 9−1〜9−n 判定回路(入力信号判定手段)
(タイミング調整手段) 10 スキューマルチプレクサ(選択手段) 13 判定回路(判定手段) 21 バイナリカウンタ(比較手段) 22 セレクタ(比較手段) 23 F/F(制御手段) 24 AND回路(制御手段) 25 カウンタ(制御手段) 15 CPU(制御手段) 6−1〜6−n スキュー調整回路(入力信号タイミ
ング調整手段) 9−1〜9−n 判定回路(入力信号判定手段)
Claims (2)
- 【請求項1】 試験信号を遅延又は進行させる少なくと
も2つのタイミング調整手段と、 前記少なくとも2つのタイミング信号調整手段各々が接
続される接続端群と、1つの接続端とを有し、該1つの
接続端に対して、該接続端群の何れか1つを選択する選
択手段と、 前記1つの接続端に接続され、前記試験信号のタイミン
グを規定する判定ストローブ信号と、前記選択手段から
出力される試験信号との時間位置関係を判定し、判定結
果を出力する判定手段と、 前記試験信号のタイミングの精度を規定する精度セレク
ト信号と、前記判定結果とを比較し、比較結果を出力す
る比較手段と、 前記比較結果に基づいて前記タイミング調整手段を制御
する制御手段とを具備することを特徴とするIC試験装
置。 - 【請求項2】 前記選択手段の1つの接続端に接続さ
れ、基準信号を発生する基準信号発生手段と、 前記タイミング調整手段に対して並列に設けられ、基準
信号を遅延又は進行させる入力信号タイミング調整手段
と、 前記入力信号タイミング調整手段から出力される基準信
号と、該基準信号のタイミングを規定する判定ストロー
ブ信号との時間位置関係を判定し、判定結果を出力する
入力信号判定手段とを具備し、 前記比較手段は前記入力信号判定手段から出力される判
定結果と前記精度セレクト信号とを比較して比較結果を
出力し、前記制御手段は該比較結果に基づいて前記入力
タイミング調整手段を制御することを特徴とする請求項
1記載のIC試験装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8137201A JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ic試験装置 |
US08/864,453 US5894226A (en) | 1996-05-30 | 1997-05-28 | IC testing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8137201A JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09318704A true JPH09318704A (ja) | 1997-12-12 |
Family
ID=15193162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8137201A Pending JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ic試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5894226A (ja) |
JP (1) | JPH09318704A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009042231A (ja) * | 2007-08-07 | 2009-02-26 | Advantest Corp | ジッタ印加回路、電子デバイス、および、試験装置 |
KR20190140704A (ko) * | 2018-06-12 | 2019-12-20 | 삼성전자주식회사 | 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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TW428092B (en) * | 1998-05-20 | 2001-04-01 | Advantest Corp | Semiconductor test system |
KR100305678B1 (ko) * | 1998-12-08 | 2001-11-30 | 윤종용 | 반도체장치의테스터 |
JP4138163B2 (ja) * | 1999-07-07 | 2008-08-20 | 株式会社ルネサステクノロジ | Lsi試験装置およびそのタイミングキャリブレーション方法 |
JP4406972B2 (ja) * | 1999-09-22 | 2010-02-03 | ソニー株式会社 | Cmos集積回路の試験方法および解析方法 |
JP4295894B2 (ja) * | 2000-04-14 | 2009-07-15 | 株式会社アドバンテスト | 半導体デバイスの試験装置および試験方法 |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
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