JPH09318704A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH09318704A JPH09318704A JP8137201A JP13720196A JPH09318704A JP H09318704 A JPH09318704 A JP H09318704A JP 8137201 A JP8137201 A JP 8137201A JP 13720196 A JP13720196 A JP 13720196A JP H09318704 A JPH09318704 A JP H09318704A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 試験信号にジッタが含まれる場合であっても
より精度の高いスキュー調整を行うことが可能なＩＣ試
験装置を提供すること。 【解決手段】 判定回路１３は入力パルスと判定ストロ
ーブ信号との時間位置関係を判定し、ストローブ信号の
立ち上がり以降のパルスを“フェイル”として出力す
る。バイナリカウンタ２１は判定回路１３から出力され
る“フェイル”の数をカウントし、２進数に変換して出
力する。セレクタ２２は精度セレクト信号により選択さ
れた入力ビットからの入力信号を出力する。Ｆ／Ｆ（Ｓ
−Ｒフリップフロップ）２３はセレクタ２２の出力信号
に応じてセットされる。ＡＮＤ回路２４はＦ／Ｆ２３か
ら出力される論理に応じて開状態又は閉状態をとる。カ
ウンタ２５はＡＮＤ回路２４が開状態である場合に入力
されるテストクロックをカウントする。ＣＰＵ１５はカ
ウンタ２５のカウント結果に応じて試験信号の時間位置
を制御する。
より精度の高いスキュー調整を行うことが可能なＩＣ試
験装置を提供すること。 【解決手段】 判定回路１３は入力パルスと判定ストロ
ーブ信号との時間位置関係を判定し、ストローブ信号の
立ち上がり以降のパルスを“フェイル”として出力す
る。バイナリカウンタ２１は判定回路１３から出力され
る“フェイル”の数をカウントし、２進数に変換して出
力する。セレクタ２２は精度セレクト信号により選択さ
れた入力ビットからの入力信号を出力する。Ｆ／Ｆ（Ｓ
−Ｒフリップフロップ）２３はセレクタ２２の出力信号
に応じてセットされる。ＡＮＤ回路２４はＦ／Ｆ２３か
ら出力される論理に応じて開状態又は閉状態をとる。カ
ウンタ２５はＡＮＤ回路２４が開状態である場合に入力
されるテストクロックをカウントする。ＣＰＵ１５はカ
ウンタ２５のカウント結果に応じて試験信号の時間位置
を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（Integrated
Circuit）試験装置に係り、特に試験デバイスとの間で
信号の授受を行う際に生ずるスキュー（skew）を調整す
ることが可能なＩＣ試験装置に関する。
Circuit）試験装置に係り、特に試験デバイスとの間で
信号の授受を行う際に生ずるスキュー（skew）を調整す
ることが可能なＩＣ試験装置に関する。
【０００２】
【従来の技術】スキューとは複数の伝送系において同一
の信号を伝送する際に、その信号間に生ずる位相又は時
間的な振幅の期待値からのずれである。ＩＣ試験装置に
おいては、試験デバイスに印加する試験信号がドライバ
を通過する際に、ドライバを形成する素子の特性誤差及
び回路誤差により生ずるドライバスキュー、及び試験デ
バイスから出力され、ＩＣ試験装置に入力された受信信
号がコンパレータを通過する際に生じるコンパレータス
キュー等がある。
の信号を伝送する際に、その信号間に生ずる位相又は時
間的な振幅の期待値からのずれである。ＩＣ試験装置に
おいては、試験デバイスに印加する試験信号がドライバ
を通過する際に、ドライバを形成する素子の特性誤差及
び回路誤差により生ずるドライバスキュー、及び試験デ
バイスから出力され、ＩＣ試験装置に入力された受信信
号がコンパレータを通過する際に生じるコンパレータス
キュー等がある。
【０００３】図３は従来のＩＣ試験装置の構成を示すブ
ロック図である。図３において、１−１〜１−ｎ，２−
１〜２−ｎはスキュー調整回路であり、後述するスキュ
ー補正データに基づいて、試験信号形成回路（図示省
略）において形成され、各々が１ビットの試験信号ｄ１
〜ｄｎ，Ｄ１〜Ｄｎを遅延又は進行させる。３−１〜３
−ｎ及び４−１〜４−ｎはそれぞれスキュー調整回路１
−１〜１−ｎ及び２−１〜２−ｎに直列に接続されたド
ライバであり、入力される試験信号ｄ１〜ｄｎ，Ｄ１〜
Ｄｎを、試験デバイスに適合した電圧に変換して出力す
る。
ロック図である。図３において、１−１〜１−ｎ，２−
１〜２−ｎはスキュー調整回路であり、後述するスキュ
ー補正データに基づいて、試験信号形成回路（図示省
略）において形成され、各々が１ビットの試験信号ｄ１
〜ｄｎ，Ｄ１〜Ｄｎを遅延又は進行させる。３−１〜３
−ｎ及び４−１〜４−ｎはそれぞれスキュー調整回路１
−１〜１−ｎ及び２−１〜２−ｎに直列に接続されたド
ライバであり、入力される試験信号ｄ１〜ｄｎ，Ｄ１〜
Ｄｎを、試験デバイスに適合した電圧に変換して出力す
る。
【０００４】５−１〜５−ｎは、ドライバ４−１〜４−
ｎの出力端に接続されたコンパレータであり、上記試験
デバイスに適合した電圧に応じて予め設定された基準値
と、試験デバイスから出力される信号とを比較し、入力
される信号が上記基準値以上であれば“Ｈ（ハイ）”を
出力する。６−１〜６−ｎは上述したスキュー調整回路
１−１〜１−ｎ，２−１〜２−ｎと同様のスキュー調整
回路であり、入力されるスキュー補正データに基づい
て、コンパレータ５−１〜５−ｎから出力される信号を
遅延又は進行させる。尚、ドライバ３−１〜３−ｎは試
験デバイスの信号ピンのうち、信号の入力のみを行う入
力ピンに接続され、ドライバ４−１〜４−ｎ及びコンパ
レータ５−１〜５−ｎは、信号の入出力を行う入出力ピ
ンに接続される。
ｎの出力端に接続されたコンパレータであり、上記試験
デバイスに適合した電圧に応じて予め設定された基準値
と、試験デバイスから出力される信号とを比較し、入力
される信号が上記基準値以上であれば“Ｈ（ハイ）”を
出力する。６−１〜６−ｎは上述したスキュー調整回路
１−１〜１−ｎ，２−１〜２−ｎと同様のスキュー調整
回路であり、入力されるスキュー補正データに基づい
て、コンパレータ５−１〜５−ｎから出力される信号を
遅延又は進行させる。尚、ドライバ３−１〜３−ｎは試
験デバイスの信号ピンのうち、信号の入力のみを行う入
力ピンに接続され、ドライバ４−１〜４−ｎ及びコンパ
レータ５−１〜５−ｎは、信号の入出力を行う入出力ピ
ンに接続される。
【０００５】１０は複数の入出力端からなる入出力端
群、及び１ラインの入出力端を有するスキューマルチプ
レクサであり、入出力端群を形成する個々の入出力端
は、ドライバ３−１〜３−ｎ，４−１〜４−ｎの出力端
に接続される。このスキューマルチプレクサ１０は後述
するＣＰＵ（中央処理装置）１５の制御のもと１ライン
の入出力端を入出力端群の何れか１つに順次接続する。
１１はドライバ３−１〜３−ｎ，４−１〜４−ｎと同様
のドライバであり、スキューマルチプレクサ１０の１ラ
インの入出力端にその出力端が接続される。１２はコン
パレータ５−１〜５−ｎと同様のコンパレータであり、
その入力端がスキューマルチプレクサ１０の１ラインの
入出力端に接続される。
群、及び１ラインの入出力端を有するスキューマルチプ
レクサであり、入出力端群を形成する個々の入出力端
は、ドライバ３−１〜３−ｎ，４−１〜４−ｎの出力端
に接続される。このスキューマルチプレクサ１０は後述
するＣＰＵ（中央処理装置）１５の制御のもと１ライン
の入出力端を入出力端群の何れか１つに順次接続する。
１１はドライバ３−１〜３−ｎ，４−１〜４−ｎと同様
のドライバであり、スキューマルチプレクサ１０の１ラ
インの入出力端にその出力端が接続される。１２はコン
パレータ５−１〜５−ｎと同様のコンパレータであり、
その入力端がスキューマルチプレクサ１０の１ラインの
入出力端に接続される。
【０００６】１３は２入力１出力端を有する判定回路で
あり、一方の入力端はコンパレータ１２の出力端に接続
され、他方の入力端には試験デバイスに印加するドライ
バ信号のタイミングの基準となる判定ストローブ信号が
入力される。この判定ストローブ信号は、スキュー調整
回路１−１〜１−ｎ，２−１〜２−ｎに入力される試験
信号と同期した信号である。この判定回路１２は、判定
ストローブ信号の立ち上がりにおいてコンパレータ１２
から出力される信号をラッチしてタイミングを判定す
る。例えば、コンパレータ１２から出力される信号が判
定ストローブ信号の立ち上がりにおいて“Ｈ”である場
合には“Ｈ”を出力し、“Ｌ（ロー）”である場合には
“Ｌ”を出力する（以下、判定回路１３から出力される
信号が“Ｌ”である場合には“パス”と称し、“Ｈ”で
ある場合には“フェイル”と称し、これらの信号を判定
信号と総称する）。判定回路１３から出力された“パ
ス”及び“フェイル”はＯＲ回路１４へ入力される。
あり、一方の入力端はコンパレータ１２の出力端に接続
され、他方の入力端には試験デバイスに印加するドライ
バ信号のタイミングの基準となる判定ストローブ信号が
入力される。この判定ストローブ信号は、スキュー調整
回路１−１〜１−ｎ，２−１〜２−ｎに入力される試験
信号と同期した信号である。この判定回路１２は、判定
ストローブ信号の立ち上がりにおいてコンパレータ１２
から出力される信号をラッチしてタイミングを判定す
る。例えば、コンパレータ１２から出力される信号が判
定ストローブ信号の立ち上がりにおいて“Ｈ”である場
合には“Ｈ”を出力し、“Ｌ（ロー）”である場合には
“Ｌ”を出力する（以下、判定回路１３から出力される
信号が“Ｌ”である場合には“パス”と称し、“Ｈ”で
ある場合には“フェイル”と称し、これらの信号を判定
信号と総称する）。判定回路１３から出力された“パ
ス”及び“フェイル”はＯＲ回路１４へ入力される。
【０００７】また、前述したスキュー調整回路６−１〜
６−ｎには判定回路１３と同様な判定回路１５−１〜１
５−ｎが接続され、これらの判定回路１５−１〜１５−
ｎは、判定回路１３と同様な機能を有し、これらの判定
回路１５−１〜１５−ｎから出力される“パス”及び
“フェイル”もＯＲ回路１４へ入力される。１５はＣＰ
Ｕであり、ＯＲ回路１４から出力される信号に基づい
て、スキュー調整回路１−１〜１−ｎ，２−１〜２−
ｎ，６−１〜６−ｎを制御するスキュー補正データを算
出するとともに、算出したスキュー補正データをファイ
ルの形式でハードディスク等の記憶装置（図示省略）に
格納する。さらに、上述したようにスキューマルチプレ
クサ１０を制御する他、装置全体の動作の制御を行う。
１６はスキュー調整回路１−１〜１−ｎ，２−１〜２−
ｎ，６−１〜６−ｎ各々に対応したレジスタを有するス
キューレジスタであり、ＣＰＵ１５から出力されるスキ
ュー補正データは各レジスタに保存される。
６−ｎには判定回路１３と同様な判定回路１５−１〜１
５−ｎが接続され、これらの判定回路１５−１〜１５−
ｎは、判定回路１３と同様な機能を有し、これらの判定
回路１５−１〜１５−ｎから出力される“パス”及び
“フェイル”もＯＲ回路１４へ入力される。１５はＣＰ
Ｕであり、ＯＲ回路１４から出力される信号に基づい
て、スキュー調整回路１−１〜１−ｎ，２−１〜２−
ｎ，６−１〜６−ｎを制御するスキュー補正データを算
出するとともに、算出したスキュー補正データをファイ
ルの形式でハードディスク等の記憶装置（図示省略）に
格納する。さらに、上述したようにスキューマルチプレ
クサ１０を制御する他、装置全体の動作の制御を行う。
１６はスキュー調整回路１−１〜１−ｎ，２−１〜２−
ｎ，６−１〜６−ｎ各々に対応したレジスタを有するス
キューレジスタであり、ＣＰＵ１５から出力されるスキ
ュー補正データは各レジスタに保存される。
【０００８】まず、試験デバイスに印加する試験信号の
スキュー、即ちドライバスキューを調整する場合の動作
を図３及び図４を参照して説明する。図４は図３に示さ
れた従来のＩＣ試験装置の各部の信号の波形を示すタイ
ミングチャートである。図４中の（ａ）に示された試験
信号ｄ１〜ｄｎ，Ｄ１〜Ｄｎがスキュー調整回路６−１
〜６−ｎへ入力されると、スキュー調整回路１−１〜１
−ｎ，２−１〜２−ｎ，６−１〜６−ｎ及びドライバ３
−１〜３−ｎ，４−１〜４−ｎにおいて、図４中（ｂ）
に示されるように、（ａ）に示される元の試験信号に対
して、時間的タイミングがずれる。ドライバ３−１〜３
−ｎ，４−１〜４−ｎからは、図４中の（ｃ）に示され
るように、試験デバイスに適合した電圧の信号に変換さ
れた試験信号が出力される（この例では元の試験信号に
対してタイミングがずれていない場合を図示してい
る）。
スキュー、即ちドライバスキューを調整する場合の動作
を図３及び図４を参照して説明する。図４は図３に示さ
れた従来のＩＣ試験装置の各部の信号の波形を示すタイ
ミングチャートである。図４中の（ａ）に示された試験
信号ｄ１〜ｄｎ，Ｄ１〜Ｄｎがスキュー調整回路６−１
〜６−ｎへ入力されると、スキュー調整回路１−１〜１
−ｎ，２−１〜２−ｎ，６−１〜６−ｎ及びドライバ３
−１〜３−ｎ，４−１〜４−ｎにおいて、図４中（ｂ）
に示されるように、（ａ）に示される元の試験信号に対
して、時間的タイミングがずれる。ドライバ３−１〜３
−ｎ，４−１〜４−ｎからは、図４中の（ｃ）に示され
るように、試験デバイスに適合した電圧の信号に変換さ
れた試験信号が出力される（この例では元の試験信号に
対してタイミングがずれていない場合を図示してい
る）。
【０００９】ドライバ３−１〜３−ｎ，４−１〜４−ｎ
から出力される試験信号のうち、ＣＰＵ１５によって選
択された試験信号のみが、コンパレータ１２に入力され
る。例えば、最初にドライバ３−１から出力される試験
信号が入力され、次にドライバ３−２から出力される試
験信号が入力される、…といった具合である。コンパレ
ータ１２では予め設定されている基準信号と入力される
試験信号とが比較され比較結果が出力される。コンパレ
ータ１２から出力された信号は判定回路１３へ入力さ
れ、図４中の（ｅ）に示された判定ストローブ信号の立
ち上がりのタイミングでその値がラッチされる。コンパ
レータ１２から出力された信号（この信号波形は図４中
の（ｆ）である）は判定回路１３に入力される。
から出力される試験信号のうち、ＣＰＵ１５によって選
択された試験信号のみが、コンパレータ１２に入力され
る。例えば、最初にドライバ３−１から出力される試験
信号が入力され、次にドライバ３−２から出力される試
験信号が入力される、…といった具合である。コンパレ
ータ１２では予め設定されている基準信号と入力される
試験信号とが比較され比較結果が出力される。コンパレ
ータ１２から出力された信号は判定回路１３へ入力さ
れ、図４中の（ｅ）に示された判定ストローブ信号の立
ち上がりのタイミングでその値がラッチされる。コンパ
レータ１２から出力された信号（この信号波形は図４中
の（ｆ）である）は判定回路１３に入力される。
【００１０】判定回路１３はラッチした信号に基づい
て、“パス”又は“フェイル”の判定信号を出力する。
出力された判定信号はＯＲ回路１４へ入力された後、Ｃ
ＰＵ１５へ出力される。ＣＰＵ１５は入力された信号、
即ち、ＯＲ回路１４を介して入力された各試験信号ｄ１
に対する判定信号から、その信号が判定ストローブ信号
に対して進行しているか又は遅延しているかを判定し、
進行している場合には遅延させる旨を示すスキュー補正
データを算出し、遅延している場合には進行させる旨を
示すスキュー補正データを算出する。
て、“パス”又は“フェイル”の判定信号を出力する。
出力された判定信号はＯＲ回路１４へ入力された後、Ｃ
ＰＵ１５へ出力される。ＣＰＵ１５は入力された信号、
即ち、ＯＲ回路１４を介して入力された各試験信号ｄ１
に対する判定信号から、その信号が判定ストローブ信号
に対して進行しているか又は遅延しているかを判定し、
進行している場合には遅延させる旨を示すスキュー補正
データを算出し、遅延している場合には進行させる旨を
示すスキュー補正データを算出する。
【００１１】算出されたスキュー補正データはファイル
の形式で記憶装置に保存されるとともに、スキューレジ
スタ１６の対応するレジスタに出力される。スキュー調
整回路１−１は、対応するスキューレジスタ１６に格納
されたスキュー補正信号に基づいて遅延又は進行時間を
設定する（図４中（ｇ），（ｈ））。このような処理が
終了するとＣＰＵ１５は、スキューレジスタへ出力する
スキュー補正データを徐々に変化させ、選択した試験信
号に対して判定回路１３から出力される判定信号が“パ
ス”から“フェイル”へ、又は“フェイル”から“パ
ス”へ変化するまで行う（以下、この動作をバイナリサ
ーチと称する）。この変化点は図４中（ｉ）の判定スト
ローブ信号の立ち上がりのタイミングであり、各試験信
号のタイミングはこのタイミングに一致する。
の形式で記憶装置に保存されるとともに、スキューレジ
スタ１６の対応するレジスタに出力される。スキュー調
整回路１−１は、対応するスキューレジスタ１６に格納
されたスキュー補正信号に基づいて遅延又は進行時間を
設定する（図４中（ｇ），（ｈ））。このような処理が
終了するとＣＰＵ１５は、スキューレジスタへ出力する
スキュー補正データを徐々に変化させ、選択した試験信
号に対して判定回路１３から出力される判定信号が“パ
ス”から“フェイル”へ、又は“フェイル”から“パ
ス”へ変化するまで行う（以下、この動作をバイナリサ
ーチと称する）。この変化点は図４中（ｉ）の判定スト
ローブ信号の立ち上がりのタイミングであり、各試験信
号のタイミングはこのタイミングに一致する。
【００１２】ＣＰＵ１５は、選択した試験信号に対する
バイナリサーチを終了すると、スキューマルチプレクサ
１０に、他の試験信号を選択するよう指令信号を出力す
る。スキューマルチプレクサ１０は、この指令信号に基
づいて試験信号を選択する。新たに選択された試験信号
に対しても上述したバイナリサーチが行われ、試験信号
のタイミングが調整される。このように全ての試験信号
ｄ１〜ｄｎ，Ｄ１〜Ｄｎに対してバイナリサーチを行
い、試験信号のタイミングを調整する。
バイナリサーチを終了すると、スキューマルチプレクサ
１０に、他の試験信号を選択するよう指令信号を出力す
る。スキューマルチプレクサ１０は、この指令信号に基
づいて試験信号を選択する。新たに選択された試験信号
に対しても上述したバイナリサーチが行われ、試験信号
のタイミングが調整される。このように全ての試験信号
ｄ１〜ｄｎ，Ｄ１〜Ｄｎに対してバイナリサーチを行
い、試験信号のタイミングを調整する。
【００１３】このようにして、ドライバ３−１〜３−
ｎ，４−１〜４−ｎから出力される試験信号のタイミン
グが一致した、即ちスキューズレがない試験信号が得ら
れる（図４中（ｊ），（ｋ））。スキューズレがない試
験信号が得られる各スキュー調整回路１−１〜１−ｎ，
２−１〜２−ｎに対するスキュー補正信号は、スキュー
レジスタ１６に格納されると共に記憶装置にファイルの
形式で保存される。この処理はドライバ３−１の出力試
験信号からドライバ４−ｎの出力試験信号に対して順次
行われる。
ｎ，４−１〜４−ｎから出力される試験信号のタイミン
グが一致した、即ちスキューズレがない試験信号が得ら
れる（図４中（ｊ），（ｋ））。スキューズレがない試
験信号が得られる各スキュー調整回路１−１〜１−ｎ，
２−１〜２−ｎに対するスキュー補正信号は、スキュー
レジスタ１６に格納されると共に記憶装置にファイルの
形式で保存される。この処理はドライバ３−１の出力試
験信号からドライバ４−ｎの出力試験信号に対して順次
行われる。
【００１４】次に、試験デバイスから出力され、ＩＣ試
験装置に入力された受信信号がコンパレータを通過する
際に生じるスキュー、即ちコンパレータスキューを調整
する際の動作を説明する。まず、図４中（ａ）に示され
た試験信号と同様のスキュー調整基準信号がドライバ１
１に入力される。このスキュー調整基準信号はドライバ
１１によって、試験デバイスに適合した電圧値に変換さ
れスキューマルチプレクサ１０の１ラインの入出力端に
入力される。スキューマルチプレクサ１０はＣＰＵ１５
の制御の元、１ラインの入出力端を入出力端群の各々の
入出力端群に接続する。例えば、コンパレータ５−１、
コンパレータ５−２…という具合に接続する。
験装置に入力された受信信号がコンパレータを通過する
際に生じるスキュー、即ちコンパレータスキューを調整
する際の動作を説明する。まず、図４中（ａ）に示され
た試験信号と同様のスキュー調整基準信号がドライバ１
１に入力される。このスキュー調整基準信号はドライバ
１１によって、試験デバイスに適合した電圧値に変換さ
れスキューマルチプレクサ１０の１ラインの入出力端に
入力される。スキューマルチプレクサ１０はＣＰＵ１５
の制御の元、１ラインの入出力端を入出力端群の各々の
入出力端群に接続する。例えば、コンパレータ５−１、
コンパレータ５−２…という具合に接続する。
【００１５】コンパレータ５−１において、入力された
スキュー調整基準信号は予め入力される基準信号と比較
された後、スキュー調整回路６−１に入力され遅延又は
進行されて判定回路９−１に入力される。判定回路９−
１では入力される判定ストローブ信号のタイミングでラ
ッチされ、“パス”又は“フェイル”が判定される。判
定回路１５−１から出力される判定信号はＯＲ回路１４
へ入力され、ＣＰＵ１５においてスキュー補正データが
算出される。算出されたスキュー補正データは記憶装置
にファイルの形式で保存されると共に、スキューレジス
タ１６に出力され、スキュー調整回路６−１に対応する
レジスタに格納される。そして、上述したバイナリサー
チを順に行う。このようなバイナリ動作をコンパレータ
５−１〜５−ｎに対して順に行う。コンパレータ５−１
〜５−ｎに入力される信号がスキュー調整回路６−１〜
６−ｎから出力されるときに全て同一のタイミングで出
力されるように調整される。
スキュー調整基準信号は予め入力される基準信号と比較
された後、スキュー調整回路６−１に入力され遅延又は
進行されて判定回路９−１に入力される。判定回路９−
１では入力される判定ストローブ信号のタイミングでラ
ッチされ、“パス”又は“フェイル”が判定される。判
定回路１５−１から出力される判定信号はＯＲ回路１４
へ入力され、ＣＰＵ１５においてスキュー補正データが
算出される。算出されたスキュー補正データは記憶装置
にファイルの形式で保存されると共に、スキューレジス
タ１６に出力され、スキュー調整回路６−１に対応する
レジスタに格納される。そして、上述したバイナリサー
チを順に行う。このようなバイナリ動作をコンパレータ
５−１〜５−ｎに対して順に行う。コンパレータ５−１
〜５−ｎに入力される信号がスキュー調整回路６−１〜
６−ｎから出力されるときに全て同一のタイミングで出
力されるように調整される。
【００１６】
【発明が解決しようとする課題】ところで、従来のＩＣ
試験装置においては、前述したように、判定ストローブ
の立ち上がりの１箇所のみで、試験信号及びスキュー調
整基準信号の変化点を判定しスキュー補正を行ってい
た。しかし、実際の試験デバイス測定では試験信号ｄ１
〜ｄｎ，Ｄ１〜Ｄｎは連続的に出力される信号であるた
め、図４中（ｌ）に示されるように時間的にタイミング
がずれたジッタが発生する可能性がある。このジッタが
発生する場合、従来のＩＣ試験装置ではジッタのどのタ
イミングでスキュー補正が行われたかが不明であり、試
験信号ｄ１〜ｄｎ，Ｄ１〜Ｄｎのタイミングの精度に多
大な影響を及ぼす。また、ジッタは高周波の信号を出力
する場合により発生頻度が大きくなる傾向にあり大きな
問題となる。
試験装置においては、前述したように、判定ストローブ
の立ち上がりの１箇所のみで、試験信号及びスキュー調
整基準信号の変化点を判定しスキュー補正を行ってい
た。しかし、実際の試験デバイス測定では試験信号ｄ１
〜ｄｎ，Ｄ１〜Ｄｎは連続的に出力される信号であるた
め、図４中（ｌ）に示されるように時間的にタイミング
がずれたジッタが発生する可能性がある。このジッタが
発生する場合、従来のＩＣ試験装置ではジッタのどのタ
イミングでスキュー補正が行われたかが不明であり、試
験信号ｄ１〜ｄｎ，Ｄ１〜Ｄｎのタイミングの精度に多
大な影響を及ぼす。また、ジッタは高周波の信号を出力
する場合により発生頻度が大きくなる傾向にあり大きな
問題となる。
【００１７】本発明は上記事情に鑑みて為されたもので
あり、信号にジッタが含まれる場合であってもより精度
の高いスキュー調整を行うことが可能なＩＣ試験装置を
提供することを目的とする。
あり、信号にジッタが含まれる場合であってもより精度
の高いスキュー調整を行うことが可能なＩＣ試験装置を
提供することを目的とする。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、試験信号を遅延又は進行さ
せる少なくとも２つのタイミング調整手段と、前記少な
くとも２つのタイミング信号調整手段各々が接続される
接続端群と、１つの接続端とを有し、該１つの接続端に
対して、該接続端群の何れか１つを選択する選択手段
と、前記１つの接続端に接続され、前記試験信号のタイ
ミングを規定する判定ストローブ信号と、前記選択手段
から出力される試験信号との時間位置関係を判定し、判
定結果を出力する判定手段と、前記試験信号のタイミン
グの精度を規定する精度セレクト信号と、前記判定結果
とを比較し、比較結果を出力する比較手段と、前記比較
結果に基づいて前記タイミング調整手段を制御する制御
手段とを具備することを特徴とするものである。請求項
２記載の発明は、請求項１記載のＩＣ試験装置におい
て、前記選択手段の１つの接続端に接続され、基準信号
を発生する基準信号発生手段と、前記タイミング調整手
段に対して並列に設けられ、基準信号を遅延又は進行さ
せる入力信号タイミング調整手段と、前記入力信号タイ
ミング調整手段から出力される基準信号と、該基準信号
のタイミングを規定する判定ストローブ信号との時間位
置関係を判定し、判定結果を出力する入力信号判定手段
とを具備し、前記比較手段は前記入力信号判定手段から
出力される判定結果と前記精度セレクト信号とを比較し
て比較結果を出力し、前記制御手段は該比較結果に基づ
いて前記入力タイミング調整手段を制御することを特徴
とするものである。
に、請求項１記載の発明は、試験信号を遅延又は進行さ
せる少なくとも２つのタイミング調整手段と、前記少な
くとも２つのタイミング信号調整手段各々が接続される
接続端群と、１つの接続端とを有し、該１つの接続端に
対して、該接続端群の何れか１つを選択する選択手段
と、前記１つの接続端に接続され、前記試験信号のタイ
ミングを規定する判定ストローブ信号と、前記選択手段
から出力される試験信号との時間位置関係を判定し、判
定結果を出力する判定手段と、前記試験信号のタイミン
グの精度を規定する精度セレクト信号と、前記判定結果
とを比較し、比較結果を出力する比較手段と、前記比較
結果に基づいて前記タイミング調整手段を制御する制御
手段とを具備することを特徴とするものである。請求項
２記載の発明は、請求項１記載のＩＣ試験装置におい
て、前記選択手段の１つの接続端に接続され、基準信号
を発生する基準信号発生手段と、前記タイミング調整手
段に対して並列に設けられ、基準信号を遅延又は進行さ
せる入力信号タイミング調整手段と、前記入力信号タイ
ミング調整手段から出力される基準信号と、該基準信号
のタイミングを規定する判定ストローブ信号との時間位
置関係を判定し、判定結果を出力する入力信号判定手段
とを具備し、前記比較手段は前記入力信号判定手段から
出力される判定結果と前記精度セレクト信号とを比較し
て比較結果を出力し、前記制御手段は該比較結果に基づ
いて前記入力タイミング調整手段を制御することを特徴
とするものである。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本発明の一実施形
態によるＩＣ（Integrated Circuit）試験装置の構成を
示すブロック図であり、図３に示された従来のＩＣ試験
装置と共通する部分には同一の符号を付し、その説明を
省略する。図１に示された本発明の一実施形態によるＩ
Ｃ試験装置が、図３に示された従来のＩＣ試験装置と異
なる点は、ＯＲ回路１４とＣＰＵ（中央処理装置）１５
との間に、セレクタ２０、バイナリカウンタ２１、セレ
クタ２２、Ｓ−Ｒフリップフロップ（以下、Ｆ／Ｆと称
する）２３、ＡＮＤ回路２４、及びカウンタ２５が設け
られた点である。
実施形態について説明する。図１は、本発明の一実施形
態によるＩＣ（Integrated Circuit）試験装置の構成を
示すブロック図であり、図３に示された従来のＩＣ試験
装置と共通する部分には同一の符号を付し、その説明を
省略する。図１に示された本発明の一実施形態によるＩ
Ｃ試験装置が、図３に示された従来のＩＣ試験装置と異
なる点は、ＯＲ回路１４とＣＰＵ（中央処理装置）１５
との間に、セレクタ２０、バイナリカウンタ２１、セレ
クタ２２、Ｓ−Ｒフリップフロップ（以下、Ｆ／Ｆと称
する）２３、ＡＮＤ回路２４、及びカウンタ２５が設け
られた点である。
【００２０】上記セレクタ２０はＩＣ試験装置本体に設
けられた調整モード選択ボタン（図示省略）から、モー
ドライン２０ｃを介して入力されたモード選択信号に応
じて、前述した従来の調整を行うか、ジッタを考慮した
精度の高い調整を行うかを選択する。従来の調整が選択
された場合には、ＯＲ回路１４から出力され、セレクタ
２０に入力された信号がライン２０ａを介してＣＰＵ１
５へ入力される。即ち、ライン２０ａに信号が出力され
る場合には、セレクタ２０を介す以外は従来のＩＣ試験
装置と同一の回路となる。
けられた調整モード選択ボタン（図示省略）から、モー
ドライン２０ｃを介して入力されたモード選択信号に応
じて、前述した従来の調整を行うか、ジッタを考慮した
精度の高い調整を行うかを選択する。従来の調整が選択
された場合には、ＯＲ回路１４から出力され、セレクタ
２０に入力された信号がライン２０ａを介してＣＰＵ１
５へ入力される。即ち、ライン２０ａに信号が出力され
る場合には、セレクタ２０を介す以外は従来のＩＣ試験
装置と同一の回路となる。
【００２１】ジッタを考慮した精度の高い調整が行われ
る場合には、ＯＲ回路１４から出力され、セレクタ２０
に入力された信号はライン２０ｂを介してバイナリカウ
ンタ２１のクロック入力端に入力される。このバイナリ
カウンタ２１はクロック入力端に入力される信号をカウ
ントし、カウント結果を複数ビットの出力端から出力す
る。セレクタ２２はバイナリカウンタ２１の出力と、精
度セレクト信号とが入力され、精度セレクト信号により
選択された入力端の入力信号が出力端から出力される。
例えば、セレクタ２２の入力端が７ビットである場合、
１０進数に換算すると‘０’から‘１２７’までの信号
が入力される。精度セレクト信号の値が２6に設定され
ている場合、即ち最上位ビットを選択するよう設定され
ている場合、最上位ビットに信号が入力されるとき即
ち、入力信号の値が‘６４’以上である場合に、出力端
から“Ｈ”が出力される。
る場合には、ＯＲ回路１４から出力され、セレクタ２０
に入力された信号はライン２０ｂを介してバイナリカウ
ンタ２１のクロック入力端に入力される。このバイナリ
カウンタ２１はクロック入力端に入力される信号をカウ
ントし、カウント結果を複数ビットの出力端から出力す
る。セレクタ２２はバイナリカウンタ２１の出力と、精
度セレクト信号とが入力され、精度セレクト信号により
選択された入力端の入力信号が出力端から出力される。
例えば、セレクタ２２の入力端が７ビットである場合、
１０進数に換算すると‘０’から‘１２７’までの信号
が入力される。精度セレクト信号の値が２6に設定され
ている場合、即ち最上位ビットを選択するよう設定され
ている場合、最上位ビットに信号が入力されるとき即
ち、入力信号の値が‘６４’以上である場合に、出力端
から“Ｈ”が出力される。
【００２２】Ｆ／Ｆ２３のＳ入力端にはセレクタ２２の
出力信号が入力され、Ｒ入力端には後述するスキュー終
了信号が入力される。Ｆ／Ｆ２３の出力はＡＮＤ回路２
４のＮＯＴ入力端へ入力され、その反転値が後述するテ
ストクロックとＡＮＤ演算され、その演算結果が出力さ
れる。このＡＮＤ回路２４の出力はカウンタ２５のクロ
ック入力端へ入力される。カウンタ２５はそのクロック
入力端に入力されるＡＮＤ演算結果をカウントするもの
であり、カウント結果がＣＰＵ１５へ出力される。
出力信号が入力され、Ｒ入力端には後述するスキュー終
了信号が入力される。Ｆ／Ｆ２３の出力はＡＮＤ回路２
４のＮＯＴ入力端へ入力され、その反転値が後述するテ
ストクロックとＡＮＤ演算され、その演算結果が出力さ
れる。このＡＮＤ回路２４の出力はカウンタ２５のクロ
ック入力端へ入力される。カウンタ２５はそのクロック
入力端に入力されるＡＮＤ演算結果をカウントするもの
であり、カウント結果がＣＰＵ１５へ出力される。
【００２３】上記構成において、精度の高い調整を行う
場合の動作を図１及び図２を参照して説明する。図２は
本発明の一実施形態によるＩＣ試験装置のスキュー調整
時に使用される試験信号（図２中（ａ））及びテストク
ロック（図２中（ｂ））を示すタイミングチャートであ
る。まず、この試験信号及びテストクロックについて説
明する。この試験信号は所定の時間内のパターン数がｎ
pであるテストパルス群が時間的に繰り返されたもので
あり、スキュー調整幅、即ち図４中（ｂ）に示された時
間幅Ｔwに応じてその繰り返し回数が設定される。ま
た、テストクロックは、図２中（ｂ）に示されたよう
に、試験信号のテストパルス群とテストパルス群との間
の時間位置にパルスが出力されるクロックである。本実
施形態においては、パターン数ｎpが‘１２８’であ
り、精度セレクト信号がｎp／２、即ち‘６４’に設定
されているものとする。
場合の動作を図１及び図２を参照して説明する。図２は
本発明の一実施形態によるＩＣ試験装置のスキュー調整
時に使用される試験信号（図２中（ａ））及びテストク
ロック（図２中（ｂ））を示すタイミングチャートであ
る。まず、この試験信号及びテストクロックについて説
明する。この試験信号は所定の時間内のパターン数がｎ
pであるテストパルス群が時間的に繰り返されたもので
あり、スキュー調整幅、即ち図４中（ｂ）に示された時
間幅Ｔwに応じてその繰り返し回数が設定される。ま
た、テストクロックは、図２中（ｂ）に示されたよう
に、試験信号のテストパルス群とテストパルス群との間
の時間位置にパルスが出力されるクロックである。本実
施形態においては、パターン数ｎpが‘１２８’であ
り、精度セレクト信号がｎp／２、即ち‘６４’に設定
されているものとする。
【００２４】上記構成において、まず、ＣＰＵ１５はス
キューマルチプレクサ１０の入出力端群のうち、ドライ
バ３−１が接続されている入出力端を選択し、１ライン
の入出力端に接続する。図２中（ａ）に示された試験信
号がスキュー調整回路１−１に入力すると、所定の時間
遅延又は進しドライバ３−１に入力する。ドライバ３−
１において、試験デバイスに適合した電圧に変換されて
出力される。ドライバ３−１から出力された試験信号は
スキューマルチプレクサ１０を介してコンパレータ１２
に入力する。コンパレータ１２では、入力された試験信
号と予め設定された所定の基準値とが比較される。コン
パレータ１２からは試験信号のテストパルス群を形成す
るパルスの時間周期と同じ周期を有する信号が出力され
る。
キューマルチプレクサ１０の入出力端群のうち、ドライ
バ３−１が接続されている入出力端を選択し、１ライン
の入出力端に接続する。図２中（ａ）に示された試験信
号がスキュー調整回路１−１に入力すると、所定の時間
遅延又は進しドライバ３−１に入力する。ドライバ３−
１において、試験デバイスに適合した電圧に変換されて
出力される。ドライバ３−１から出力された試験信号は
スキューマルチプレクサ１０を介してコンパレータ１２
に入力する。コンパレータ１２では、入力された試験信
号と予め設定された所定の基準値とが比較される。コン
パレータ１２からは試験信号のテストパルス群を形成す
るパルスの時間周期と同じ周期を有する信号が出力され
る。
【００２５】この信号が判定回路１３に入力されると、
判定回路１３からは判定ストローブ信号の立ち上がり以
降に入力されるパルスが判定信号として出力される。つ
まり、ストローブ信号の立ち上がりの時間位置と入力す
る信号との時間位置とが判定される。前述したように、
判定信号のレベルが“Ｈ”である場合には“フェイル”
信号となるので、判定ストローブの立ち上がり以降に入
力されるパルスの数だけ“フェイル”が出力される。
判定回路１３からは判定ストローブ信号の立ち上がり以
降に入力されるパルスが判定信号として出力される。つ
まり、ストローブ信号の立ち上がりの時間位置と入力す
る信号との時間位置とが判定される。前述したように、
判定信号のレベルが“Ｈ”である場合には“フェイル”
信号となるので、判定ストローブの立ち上がり以降に入
力されるパルスの数だけ“フェイル”が出力される。
【００２６】判定回路１３から出力された判定信号はＯ
Ｒ回路１４及びセレクタ２０を介してライン２０ｂに出
力され、バイナリカウンタ２１のクロック入力端に入力
されカウントされる。バイナリカウンタ２１からはカウ
ントしたパルス数が２進数で出力される。バイナリカウ
ンタ２１から出力され、セレクタ２２に入力されるパル
ス数の値が、精度セレクト信号より小さい場合には、精
度セレクト信号により選択された最上位ビットへの入力
信号は“Ｌ”であるので、Ｆ／Ｆ２３はセットされず、
Ｆ／Ｆ２３の出力は“Ｌ”である。Ｆ／Ｆ２３の出力が
“Ｌ”の場合、ＡＮＤ回路２４は開状態となる。１つの
テストパルス群の入力が終了すると、図２中（ｂ）に示
されたテストクロックがバイナリカウンタ２１に入力さ
れ、バイナリカウンタ２１の内容をクリアすると共に、
ＡＮＤ回路２４へ入力される。Ｆ／Ｆ２３がセットされ
ていない場合にはＡＮＤ回路２４は開状態であるので、
カウンタ２５によってカウントされる。
Ｒ回路１４及びセレクタ２０を介してライン２０ｂに出
力され、バイナリカウンタ２１のクロック入力端に入力
されカウントされる。バイナリカウンタ２１からはカウ
ントしたパルス数が２進数で出力される。バイナリカウ
ンタ２１から出力され、セレクタ２２に入力されるパル
ス数の値が、精度セレクト信号より小さい場合には、精
度セレクト信号により選択された最上位ビットへの入力
信号は“Ｌ”であるので、Ｆ／Ｆ２３はセットされず、
Ｆ／Ｆ２３の出力は“Ｌ”である。Ｆ／Ｆ２３の出力が
“Ｌ”の場合、ＡＮＤ回路２４は開状態となる。１つの
テストパルス群の入力が終了すると、図２中（ｂ）に示
されたテストクロックがバイナリカウンタ２１に入力さ
れ、バイナリカウンタ２１の内容をクリアすると共に、
ＡＮＤ回路２４へ入力される。Ｆ／Ｆ２３がセットされ
ていない場合にはＡＮＤ回路２４は開状態であるので、
カウンタ２５によってカウントされる。
【００２７】次に、ＣＰＵ１５はカウンタ２５から出力
される信号に基づいて、スキューレジスタ１６内の複数
のレジスタのうちスキュー調整回路１−１に対応するレ
ジスタへ、試験信号を初期状態から所定時間だけ進行さ
せる旨の内容のスキュー補正データを出力する。スキュ
ー調整回路１−１は、このスキュー補正データに基づい
て、試験信号を所定時間進行させる。この試験信号はス
キューマルチプレクサ１０、コンパレータ１２を介して
判定回路１３へ入力され判定信号が出力される。進行さ
れた判定信号はＯＲ回路１４及びセレクタ２０を介して
バイナリカウンタ２１に入力される。このバイナリカウ
ンタに２１に入力される判定信号中の“フェイル”の数
は、判定ストローブ信号に対して、時間的に試験信号が
進行した分多くなる。
される信号に基づいて、スキューレジスタ１６内の複数
のレジスタのうちスキュー調整回路１−１に対応するレ
ジスタへ、試験信号を初期状態から所定時間だけ進行さ
せる旨の内容のスキュー補正データを出力する。スキュ
ー調整回路１−１は、このスキュー補正データに基づい
て、試験信号を所定時間進行させる。この試験信号はス
キューマルチプレクサ１０、コンパレータ１２を介して
判定回路１３へ入力され判定信号が出力される。進行さ
れた判定信号はＯＲ回路１４及びセレクタ２０を介して
バイナリカウンタ２１に入力される。このバイナリカウ
ンタに２１に入力される判定信号中の“フェイル”の数
は、判定ストローブ信号に対して、時間的に試験信号が
進行した分多くなる。
【００２８】バイナリカウンタ２１がカウントした“フ
ェイル”の数が精度セレクト信号より小さい場合にはＦ
／Ｆ２３がセットされずカウンタ２５はテストクロック
をカウントすることになる。ＣＰＵ１５はカウンタ２５
のカウント内容に応じて試験信号を初期状態から進行さ
せる。このような動作、即ちバイナリサーチを行い、バ
イナリカウンタ２１によりカウントされる“フェイル”
の数が精度セレクト信号以上になった場合にはＦ／Ｆ２
３がセットされ、ＡＮＤ回路２４が閉状態となる。ＡＮ
Ｄ回路２４が閉状態となると、カウンタ２５にはテスト
クロックが入力されず、テストパルス群が全て入力され
るまで同一の値を出力する。
ェイル”の数が精度セレクト信号より小さい場合にはＦ
／Ｆ２３がセットされずカウンタ２５はテストクロック
をカウントすることになる。ＣＰＵ１５はカウンタ２５
のカウント内容に応じて試験信号を初期状態から進行さ
せる。このような動作、即ちバイナリサーチを行い、バ
イナリカウンタ２１によりカウントされる“フェイル”
の数が精度セレクト信号以上になった場合にはＦ／Ｆ２
３がセットされ、ＡＮＤ回路２４が閉状態となる。ＡＮ
Ｄ回路２４が閉状態となると、カウンタ２５にはテスト
クロックが入力されず、テストパルス群が全て入力され
るまで同一の値を出力する。
【００２９】その後、ＣＰＵ１５はカウンタ２５から出
力される値を記憶装置にファイル形式で保存し、スキュ
ー終了信号を出力してＦ／Ｆ２３及びカウンタ２５をリ
セットする。その後、スキューマルチプレクサ１０に対
して試験信号ｄ２をコンパレータ１２に入力させるよう
にする。以下、同様に各試験信号に対して前述した調整
を順に行う。また、コンパレータ５−１〜５−ｎのコン
パレータスキューを調整する場合には、図２中（ａ）に
示された試験信号と同様の基準信号をドライバ１１に入
力させ、前述したバイナリサーチと同様な動作を行って
スキューを調整する。
力される値を記憶装置にファイル形式で保存し、スキュ
ー終了信号を出力してＦ／Ｆ２３及びカウンタ２５をリ
セットする。その後、スキューマルチプレクサ１０に対
して試験信号ｄ２をコンパレータ１２に入力させるよう
にする。以下、同様に各試験信号に対して前述した調整
を順に行う。また、コンパレータ５−１〜５−ｎのコン
パレータスキューを調整する場合には、図２中（ａ）に
示された試験信号と同様の基準信号をドライバ１１に入
力させ、前述したバイナリサーチと同様な動作を行って
スキューを調整する。
【００３０】尚、セレクタ２２はコンパレータであって
もよく、この場合精度セレクト信号の入力側にはレジス
タを配置し、このレジスタにＣＰＵ１５からのデータを
格納し、バイナリカウンタ２１の出力と比較することに
より、Ｆ／Ｆ２３をセット状態とする条件を種々の条件
に設定することができる。
もよく、この場合精度セレクト信号の入力側にはレジス
タを配置し、このレジスタにＣＰＵ１５からのデータを
格納し、バイナリカウンタ２１の出力と比較することに
より、Ｆ／Ｆ２３をセット状態とする条件を種々の条件
に設定することができる。
【００３１】本発明の一実施形態によるＩＣ試験装置に
よれば、ジッタの影響がない試験信号に対するスキュー
調整と、ジッタの影響のある試験信号に対するスキュー
調整とを切り換えて行えるので、広い分野で用いること
ができる。
よれば、ジッタの影響がない試験信号に対するスキュー
調整と、ジッタの影響のある試験信号に対するスキュー
調整とを切り換えて行えるので、広い分野で用いること
ができる。
【００３２】
【発明の効果】以上、説明したように本発明によれば、
ジッタを含んだ信号のスキューを調整する際に、精度セ
レクト信号に応じた精度でスキュー調整が行えるという
効果がある。また、試験デバイスに印加する試験信号の
スキュー調整のみではなく、試験デバイスから出力され
る信号にジッタが含まれる場合であっても精度セレクト
信号に応じた精度でスキュー調整が行えるという効果が
ある。
ジッタを含んだ信号のスキューを調整する際に、精度セ
レクト信号に応じた精度でスキュー調整が行えるという
効果がある。また、試験デバイスに印加する試験信号の
スキュー調整のみではなく、試験デバイスから出力され
る信号にジッタが含まれる場合であっても精度セレクト
信号に応じた精度でスキュー調整が行えるという効果が
ある。
【図１】本発明の一実施形態によるＩＣ試験装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本実施形態によるＩＣ試験装置のスキュー調整
時に使用される試験信号及びテストクロックを示すタイ
ミングチャートである。
時に使用される試験信号及びテストクロックを示すタイ
ミングチャートである。
【図３】従来のＩＣ試験装置の構成を示すブロック図で
ある。
ある。
【図４】図３に示された従来のＩＣ試験装置の各部の信
号の波形を示すタイミングチャートである。
号の波形を示すタイミングチャートである。
１−１〜１−ｎ，２−１〜２−ｎ スキュー調整回路
（タイミング調整手段） １０ スキューマルチプレクサ（選択手段） １３ 判定回路（判定手段） ２１ バイナリカウンタ（比較手段） ２２ セレクタ（比較手段） ２３ Ｆ／Ｆ（制御手段） ２４ ＡＮＤ回路（制御手段） ２５ カウンタ（制御手段） １５ ＣＰＵ（制御手段） ６−１〜６−ｎ スキュー調整回路（入力信号タイミ
ング調整手段） ９−１〜９−ｎ 判定回路（入力信号判定手段）
（タイミング調整手段） １０ スキューマルチプレクサ（選択手段） １３ 判定回路（判定手段） ２１ バイナリカウンタ（比較手段） ２２ セレクタ（比較手段） ２３ Ｆ／Ｆ（制御手段） ２４ ＡＮＤ回路（制御手段） ２５ カウンタ（制御手段） １５ ＣＰＵ（制御手段） ６−１〜６−ｎ スキュー調整回路（入力信号タイミ
ング調整手段） ９−１〜９−ｎ 判定回路（入力信号判定手段）
Claims (2)
- 【請求項１】 試験信号を遅延又は進行させる少なくと
も２つのタイミング調整手段と、 前記少なくとも２つのタイミング信号調整手段各々が接
続される接続端群と、１つの接続端とを有し、該１つの
接続端に対して、該接続端群の何れか１つを選択する選
択手段と、 前記１つの接続端に接続され、前記試験信号のタイミン
グを規定する判定ストローブ信号と、前記選択手段から
出力される試験信号との時間位置関係を判定し、判定結
果を出力する判定手段と、 前記試験信号のタイミングの精度を規定する精度セレク
ト信号と、前記判定結果とを比較し、比較結果を出力す
る比較手段と、 前記比較結果に基づいて前記タイミング調整手段を制御
する制御手段とを具備することを特徴とするＩＣ試験装
置。 - 【請求項２】 前記選択手段の１つの接続端に接続さ
れ、基準信号を発生する基準信号発生手段と、 前記タイミング調整手段に対して並列に設けられ、基準
信号を遅延又は進行させる入力信号タイミング調整手段
と、 前記入力信号タイミング調整手段から出力される基準信
号と、該基準信号のタイミングを規定する判定ストロー
ブ信号との時間位置関係を判定し、判定結果を出力する
入力信号判定手段とを具備し、 前記比較手段は前記入力信号判定手段から出力される判
定結果と前記精度セレクト信号とを比較して比較結果を
出力し、前記制御手段は該比較結果に基づいて前記入力
タイミング調整手段を制御することを特徴とする請求項
１記載のＩＣ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137201A JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ｉｃ試験装置 |
| US08/864,453 US5894226A (en) | 1996-05-30 | 1997-05-28 | IC testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137201A JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09318704A true JPH09318704A (ja) | 1997-12-12 |
Family
ID=15193162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8137201A Pending JPH09318704A (ja) | 1996-05-30 | 1996-05-30 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894226A (ja) |
| JP (1) | JPH09318704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009042231A (ja) * | 2007-08-07 | 2009-02-26 | Advantest Corp | ジッタ印加回路、電子デバイス、および、試験装置 |
| KR20190140704A (ko) * | 2018-06-12 | 2019-12-20 | 삼성전자주식회사 | 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10239397A (ja) * | 1997-02-27 | 1998-09-11 | Ando Electric Co Ltd | Ｉｃ試験装置 |
| TW428092B (en) * | 1998-05-20 | 2001-04-01 | Advantest Corp | Semiconductor test system |
| KR100305678B1 (ko) * | 1998-12-08 | 2001-11-30 | 윤종용 | 반도체장치의테스터 |
| JP4138163B2 (ja) * | 1999-07-07 | 2008-08-20 | 株式会社ルネサステクノロジ | Ｌｓｉ試験装置およびそのタイミングキャリブレーション方法 |
| JP4406972B2 (ja) * | 1999-09-22 | 2010-02-03 | ソニー株式会社 | Ｃｍｏｓ集積回路の試験方法および解析方法 |
| JP4295894B2 (ja) * | 2000-04-14 | 2009-07-15 | 株式会社アドバンテスト | 半導体デバイスの試験装置および試験方法 |
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