JP2787725B2 - データ・クロックのタイミング合わせ回路 - Google Patents

データ・クロックのタイミング合わせ回路

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JP2787725B2
JP2787725B2 JP3350790A JP3350790A JP2787725B2 JP 2787725 B2 JP2787725 B2 JP 2787725B2 JP 3350790 A JP3350790 A JP 3350790A JP 3350790 A JP3350790 A JP 3350790A JP 2787725 B2 JP2787725 B2 JP 2787725B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル・データ処理装置の入力インタ
ーフェース部において、入力データとディジタル・デー
タ処理装置間の同期をとるためのデータ・クロックのタ
イミング合せ回路に関するものである。
（従来の技術） 従来、ディジタル・データ処理装置の入力インターフ
ェース部に使用されているデータクロックのタイミング
合せ回路の一例として、第１図に示すようなものがあ
る。
第１図において、Ａはデータ・サンプリング回路で、
正論理クロックの遅延型フリップフロップ（FF1a）で構
成され、基本クロック入力端子（２）から入力された基
本クロックと同期して、入力データ端子（１）からの入
力データをサンプリングするものである。
Ｂはデータエッジ検出回路で、負論理クロックの遅延
型フリップフロップ（FF2a）と排他的負論理和ゲート
（EX−NORa）とから構成され、基本クロックと同期した
データエッジ検出信号を発生する。
また、Ｃは同期パルス発生回路で、前記データ・エッ
ジ検出回路（Ｂ）のデータエッジ検出信号をリセット入
力信号とする多段カウンタで構成され、等周期の繰り返
しパルスを発生するものである。なおこの繰り返しパル
スの周期は、入力データの最小単位パルス幅と一致する
ように設定されている例が多い。
Ｄは波形整形回路で、ハザード的な信号（「ひげ」と
呼ばれる。）を取り除くためのもので、正論理クロック
の遅延型フリップフロップ（FF4a）より構成される。
Ｅは出力タイミング回路で、前記波形整形回路（Ｄ）
から出力される同期クロックと出力データとの出力タイ
ミングを合せるためのもので、正論理クロックの遅延型
フリップフロップ（FF3a）で構成される。
第１図に示された従来のデータクロックタイミング回
路において、入力データ端子（１）より入った入力デー
タは、データサンプリング回路（Ａ）でサンプリングさ
れた後、データエッジ検出回路（Ｂ）、出力タイミング
回路（Ｅ）を経て、出力データ端子（３）よりディジタ
ルデータ処理装置へ伝送される。
また、基本クロック入力端子（２）により入力された
基本クロックは、この回路の動作基準となるものであ
り、FF1a,FF2a,COUNTa,FF3a,FF4aに供給される。又、FF
1aにおいては、これがサンプリングクロックとなる。
同期パルス発生回路（Ｃ）で発生した繰返しパルス
は、波形整形回路（Ｅ）を経て、同期クロック出力端子
（４）よりディジタルデータ処理装置へ伝送される。
（発明が解決しようとする課題） 第１図で示す従来のデータ・クロックのタイミング合
せ回路は、入力データ端子（１）からの入力データの最
小単位パルス幅をＬとしたときに入力データがnL（ｎは
自然数）のパルス幅で構成され、基本クロックの同期が
L/4であったときに、入力データ端子（１）からの入力
波形が信号線の負荷容量等により±1/4L以上歪んでいる
と同期クロック（４）からの出力は正常な出力を得られ
ず、入力データのパルス幅歪に対しての許容範囲が充分
でないという解決すべき課題があった。
また、第１図の回路の正常動作を示すタイミングチャ
ートを第２図に、第１図の回路の問題点を例示するタイ
ミングチャートを第３図に示す。
この例から明らかに示されるように、ホ、ヘにおい
て、同期クロックが発生し得ないという解決すべき課題
があった。
（課題を解決しようとする手段） 本発明は、前記現状に鑑みてなされたものであって、
基本クロックを上げずに、入力データのパルス幅歪に対
する許容範囲を向上させ、或は、入力データのパルス幅
歪に対する許容範囲を下げることなく回路の動作クロッ
クのみを下げたいという要求を解決できるデータ・クロ
ックのタイミング合せ回路を提供することを目的とする
もので、第１図の回路を正論理クロックで作動させて得
られた出力データ及び同期クロックと、同一の入力デー
タを第１図の回路を負論理クロックで動作させて得られ
た出力データ及び同期クロックと論理和演算処理するこ
とにより、前記課題を解決することができる。
（作 用） 本発明においては、データを分岐し、一方を正論理回
路で、他方を負論理回路で処理し、これらを処理後加算
することにより、基本クロックを変えることなく、入力
データのパルス幅歪に対する許容範囲を拡大されたり、
或は、入力データのパルス幅歪に対する許容範囲を保ち
ながら、基本クロックを従来の半分の周波数に下げるこ
とができるので、前記課題が解決される。
本発明の作用を表わす一例を第５図に示す。この例
で、第３図では得られないホ、ヘの同期クロックが得ら
れていることが明瞭に分かる。
（実施例） 以下、第４図に基づき、本発明を説明する。
第４図は、本発明に係るデータ・サンプリングのタイ
ミング合せ回路を示すものであって、第４図において、
Ａはサンプリング回路で、正論理クロックの遅延型フリ
ップフロップ（FF1a）で構成され、基本クロック入力端
子（２）からの入力された基本クロックをサンプリング
クロックとして入力データ端子（１）からの入力データ
をサンプリングするものである。
Ｂは、データエッジ検出回路で、基本クロックに同期
したデータエッジ検出信号を発生するもので、これは負
論理クロックの遅延型フリップフロップ（FF2a）と排他
的負論理和ゲート（EX−NORa）とから構成されている。
Ｃは同期パルス発生回路で、上記データエッジ検出回
路（Ｂ）のデータエッジ検出信号をリセット入力信号と
するカウンタ（COUNTa）で構成され、前記遅延型フリッ
プフロップ（FF2a）からの出力と同期した繰り返しパル
スを発生するものである。
Ｄは波形整形回路で、ハザード的な信号（ひげ）を取
り除くためのもので、正論理クロックの遅延型フリップ
フロップ（FF4a）より構成される。
Ｅは出力タイミング回路で、同期クロックと出力デー
タとの出力タイミングを合せるものである。
Ｆは反転回路で、以下に述べるＡ′,B′,C′の各回路
を負論理に動作させるためのもので、本発明を特徴づけ
る一つである。
Ａ′は、サブデータサンプリング回路で、入力データ
を負論理クロックで、サンプリングするものである。
Ｂ′はサブデータエッジ検出回路で、上記サブデータ
サンプリング回路（Ａ′）の出力データのエッジを検出
するものである。
Ｃ′はカウンタ（COUNTb）より構成されるサブ同期パ
ルス発生回路で、前記のサブ・データ・エッヂ検出回路
（Ｂ′）からのデータ・エッヂ検出信号をリセット入力
とし、FF2bの出力に同期した繰り返しパルスを発生す
る。
ＧはORゲート（OR2b）よりなる加算回路で、前記同期
パルス発生回路（Ｃ）とサブ同期パルス発生回路
（Ｃ′）の出力の論理和演算処理を行うものである。
Ｇ′はORゲート（OR1b）よりなるサブ加算回路で、前
記のFF2aとFF2bの出力の論理和演算処理を行うものであ
る。
本発明に関るタイミング合わせ回路において、データ
入力端子（１）よりデータが入力されると、データは２
つに分けられ、一方はデータサンプリング回路（Ａ）
に、他方はサブ・データ・サンプリング回路（Ａ′）に
伝送される。
２つに分けられデータサンプリング回路（Ａ）に伝送
されたデータはデータサンプリング回路（Ａ）でサンプ
リングされた後、２つに分けられ、一方はデータ・エッ
ジ検出回路（Ｂ）のFF2aに、他方はEX−NORaに伝送され
る。
FF2aを経たデータはさらに２つに分けられ、一方はEX
−NORaに入力され、前述のFF1aからの出力と排他的負論
理演算処理され、COUNTaのリセット信号入力となる。他
方はサブ加算回路に入力され、後述のFF2bからの出力と
論理和演算処理された後FF3aにて出力タイミングを合わ
せ出力データ端子（３）よりディジタル・データ処理装
置へ伝送される。
COUNTaより発生した繰り返しパルスはOR1bに入力さ
れ、後述のCOUNTbの出力と論理和演算処理され、FF4aに
て波形整形後同期クロック出力端子（４）よりディジタ
ル・データ処理装置へ伝送される。
入力データ端子（１）より２つに分けられ、FF1bに入
力されたデータはFF1bでサンプリングされた後２つに分
けられ、一方はFF2bに、他方はEX−NORbに入力される。
FF2bを経たデータはさらに２つに分けられ、一方はEX−
NORbに入力され、前述のFF1bからの出力と排他的負論理
和演算処理され、COUNTbのリセット信号入力となって、
他方は前述のサブ加算回路に入力される。COUNTbより発
生した繰り返しパルスは前述のOR1bに入力される。
（発明の効果） 本発明は、以上述べた構成及び作用を有するものであ
るから、次の如き、本発明独特の顕著な効果を有する。
１）クロック（周波数）が従来のものと同一であるにも
かかわらず、データ歪に対しての許容範囲を向上できる
（前記実施例では、1.5倍向上する）。
２）従来と同じデータ歪に対する許容範囲を保ちなが
ら、クロック（周波数）を半分にすることができる。
３）基本クロックと同期した出力データ、及びこの出力
データと同期した同期クロックが得られるから、入力デ
ータと基本クロックのタイミングを考慮に入れずにデジ
タル・データ処理装置の回路を同期式の回路とすること
ができ、回路設計が容易となる。又、この回路では回路
構成素子の伝搬遅延時間は利用していないため、回路動
作を素子の伝搬遅延時間を無視したロジックとして表現
できるため、例えば、コンピュータシュミレーションを
必要とする素子（ゲートアレー）を使った回路を設計す
る場合には極めて有効である。
又、この回路はシリアル→パラレル変換回路のような
データのパルス幅歪が問題となる回路に特に有効であ
る。
【図面の簡単な説明】
第１図は従来のデータ・サンプリングのタイミング合せ
回路を示したものである。 第２図は従来の回路における正常時のタイミングチャー
トである。 第３図は従来の回路における異常時のタイミングチャー
トである。 第４図は本発明に係るデータ・サンプリングのタイミン
グ合せ回路を示したものである。 第５図は本発明の回路におけるタイミングチャートであ
る。 Ａ……データサンプリング回路、Ａ′……サブデータサ
ンプリング回路、Ｂ……データエッジ検出回路、Ｂ′…
…サブデータエッジ検出回路、Ｃ……同期パルス発生回
路、Ｃ′……サブ同期パルス発生回路、Ｅ……出力タイ
ミング回路、Ｆ……反転回路、Ｇ……加算回路、Ｇ′…
…サブ加算回路、１……データ入力端子、２……基本ク
ロック入力端子、３……データ出力端子、４……同期ク
ロック出力端子。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】正論理クロック動作の遅延型フリップフロ
    ップ（FF1a）で構成され、外部より入力されたデータを
    ディジタル・データ処理装置より供給された基本クロッ
    クに同期してサンプリングするデータ・サンプリング回
    路（Ａ）と 負論理クロック動作の遅延型フリップフロップ（FF2
    a）、及び排他的負論理和ゲート（EX−NORa）より構成
    され、上記データ・サンプリング回路からの出力データ
    の信号変化を検出し、基本クロツクに同期したデータエ
    ッヂ検出信号を出力するデータエッヂ検出回路（Ｂ）と 上記データエッヂ検出信号をリセット入力信号とする正
    論理クロック動作のカウンタ（COUNTa）で構成され、前
    記遅延型フリップフロップ（FF2a）からの出力と同期し
    た繰り返しパルスを発生する同期パルス発生回路（Ｃ）
    と ディジタル・データ処理装置より供給された基本クロッ
    クの一部を分岐し、これを反転する反転回路（Ｆ）と 正論理クロック動作の遅延型フリップフロップ（FF1b）
    で構成され、入力データ端子（１）より分岐された入力
    データを前述の反転された基本クロックでサンプリング
    するサブデータサンプリング回路（Ａ′）と 負論理クロック動作の遅延型フリップフロップ（FF2
    b）、及び排他的負論理和ゲート（EX−NORb）より構成
    され、上記サブデータ・サンプリング回路からの出力デ
    ータの信号変化を検出し、前述の反転された基本クロツ
    クに同期したデータエッヂ検出信号を出力するサブデー
    タエッヂ検出回路（Ｂ′）と 上記サブデータエッヂ検出回路のデータエッヂ検出信号
    をリセット入力信号とする正論理クロック動作のカウン
    タ（COUNTb）で構成され、前記の遅延型フリップフロッ
    プ（FF2b）からの出力と同期した繰り返しパルスを発生
    するサブ同期パルス発生回路（Ｃ′）と 前記同期パルス発生回路（COUNTa）の出力とサブ同期パ
    ルス発生回路（COUNTb）の出力との論理和演算処理を行
    う加算回路（Ｇ）と 前記遅延型フリップフロップ（FF2a,FF2b）の出力の論
    理和演算処理を行う加算回路（Ｇ′）と 前記COUNTa、及びCOUNTbにおいて、カウント動作による
    出力信号の立ち上がりとリセット信号入力による出力信
    号の立ち下がりが同時に生じハザード的な信号（ひげ）
    が発生するためにこれを取り除くための、正論理クロッ
    ク動作の遅延型フリップフロップ（FF4a）により構成さ
    れる波形整形回路（Ｄ）と 正論理クロック動作の遅延型フリップフロップ（FF3a）
    により構成され、前記波型整形回路から出力される同期
    クロックと、出力データとの出力タイミングを合わせる
    ための出力タイミング回路（Ｅ）と からなるデータ・クロックのタイミング合わせ回路。
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