JPH04140912A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04140912A JPH04140912A JP2264413A JP26441390A JPH04140912A JP H04140912 A JPH04140912 A JP H04140912A JP 2264413 A JP2264413 A JP 2264413A JP 26441390 A JP26441390 A JP 26441390A JP H04140912 A JPH04140912 A JP H04140912A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- data
- clock
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- Pending
Links
- 238000003708 edge detection Methods 0.000 claims abstract description 20
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000001934 delay Effects 0.000 claims 3
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用公費〕
本発明は論理回路に関し、特にクロック入力とデータ入
力が非同期で入力されるフリップフロップにおける準安
定状態の発生を防止する論理回路に関する。
力が非同期で入力されるフリップフロップにおける準安
定状態の発生を防止する論理回路に関する。
一般に７リツプフロツプの準安定状態発生による誤動作
を防止するための論理回路は、準安定状態発生時の伝達
遅延時間の増大をあらかじめ見積り、回路の設計をして
いた。
を防止するための論理回路は、準安定状態発生時の伝達
遅延時間の増大をあらかじめ見積り、回路の設計をして
いた。
従来の論理回路の一例を第３図に示す。
第３図において、従来の論理回路は、２つのフリップフ
ロップ８．９をシフト・レジスタ構成とし、前段のフリ
ップフロ・ツブ８で準安定状態の発生が有っても、後段
のクリッププロップ９で再度クロック人力Ｂによりデー
タＡどの同期を仮り直し、論理回路部１０に対する信号
の伝達遅延時間の増大を防止していた。
ロップ８．９をシフト・レジスタ構成とし、前段のフリ
ップフロ・ツブ８で準安定状態の発生が有っても、後段
のクリッププロップ９で再度クロック人力Ｂによりデー
タＡどの同期を仮り直し、論理回路部１０に対する信号
の伝達遅延時間の増大を防止していた。
次に、従来の論理回路の動作を第４図のタイプ、チャー
トで説明する。
トで説明する。
今データ人力Ａとクロック人力Ｂが同一タイミングで入
力されたとすると、。クリッププロップ８は準安定状態
が発生しフリップフロップ８の出力Ｈは通常状態よりも
、伝達遅延時間が増大し、その間は不安定な状態が続く
。クリッププロップ８の出力Ｈを仮りに出力にとし７て
使用すると、伝達遅延時間の増大が原因で後段の論理回
ｎ部１０が誤動作しでし５まう９ このため、もう−段フリップフロッグ９を追加し１１、
フリップフロップ８，９をシフトレジスト構成どし１１
１人、力信号Ａ、Ｂが同一タイミングで入力した点から
１周期遅らせて出力にとして出力させるというものであ
った。
力されたとすると、。クリッププロップ８は準安定状態
が発生しフリップフロップ８の出力Ｈは通常状態よりも
、伝達遅延時間が増大し、その間は不安定な状態が続く
。クリッププロップ８の出力Ｈを仮りに出力にとし７て
使用すると、伝達遅延時間の増大が原因で後段の論理回
ｎ部１０が誤動作しでし５まう９ このため、もう−段フリップフロッグ９を追加し１１、
フリップフロップ８，９をシフトレジスト構成どし１１
１人、力信号Ａ、Ｂが同一タイミングで入力した点から
１周期遅らせて出力にとして出力させるというものであ
った。
従来の論理回路は、シフトレジスタ構成となっているの
で、前述のように出力信号がクロック周波数の一周期分
遅ｔしるという欠点があった。
で、前述のように出力信号がクロック周波数の一周期分
遅ｔしるという欠点があった。
本発明の目的は以上の欠点を解決し、出力信号の遅れが
少ないフリップフロップの準安定状態の発生防止用の論
理回路を提供することにある。
少ないフリップフロップの準安定状態の発生防止用の論
理回路を提供することにある。
１２課題を解決するための手段〕
本発明の論理回路は４クロツクの立上りエツジを検出す
る第一のエツジ検出回路と、 入カデ・−タの立しリエッジを検出する第二のエツジ検
出回Ｈと、 前記第一・および第一のユ、ツジ検出回路のそれぞれの
出力の論理積を取るＡＮＤ［ｉ！ｌ蕗と、前記ＡＮＤ回
路の出力を遅延する出力の立Ｆリエッジの遅延時間が前
記出力の立上りエツジの遅延時間より大きい遅延回路と
、 前記遅延回路の出力ど前記第二のエツジ検出回路の出力
との論理和を取るＮ ＯＲ回路と、前記ＮＯＲ回路の出
力をクロック入力と１．前記入力データをデータ入力と
するフリップ７０ツブとを有するものである。
る第一のエツジ検出回路と、 入カデ・−タの立しリエッジを検出する第二のエツジ検
出回Ｈと、 前記第一・および第一のユ、ツジ検出回路のそれぞれの
出力の論理積を取るＡＮＤ［ｉ！ｌ蕗と、前記ＡＮＤ回
路の出力を遅延する出力の立Ｆリエッジの遅延時間が前
記出力の立上りエツジの遅延時間より大きい遅延回路と
、 前記遅延回路の出力ど前記第二のエツジ検出回路の出力
との論理和を取るＮ ＯＲ回路と、前記ＮＯＲ回路の出
力をクロック入力と１．前記入力データをデータ入力と
するフリップ７０ツブとを有するものである。
次に、本発明についで図面を参照して説明する。
第１図は、本発明の第一の実施例を示す回路図である。
第１図において、本発明の論理、＠路は、二つのエツジ
検出回路１．２と、エツジ検出回路〕−１２それぞれの
出力の論理積を取るＡＮＩ：）回路３と、立上り時間よ
り立下り時間が遅い遅延回νｔ４と、遅延回路４の出力
とエツジ検出回路１の出力が入力されるＮＯＲ回路５と
、フリップフロラ１６と、データ人力Ａを遅延させるデ
イレイ回路７とから構成されている。
検出回路１．２と、エツジ検出回路〕−１２それぞれの
出力の論理積を取るＡＮＩ：）回路３と、立上り時間よ
り立下り時間が遅い遅延回νｔ４と、遅延回路４の出力
とエツジ検出回路１の出力が入力されるＮＯＲ回路５と
、フリップフロラ１６と、データ人力Ａを遅延させるデ
イレイ回路７とから構成されている。
エツジ検出回路ｊは、デイレイ回路】１と２排他的論理
和回路１２と、ＡＮＤ回路回路上３ら構成され、クロッ
ク人力Ｂの立上りエツジの変化を検出する。
和回路１２と、ＡＮＤ回路回路上３ら構成され、クロッ
ク人力Ｂの立上りエツジの変化を検出する。
エツジ検出回路２は、デイレイ回路２１と、排他的論理
和ρ１路２２とがら構成され、データ入力Ａの変化を検
出する。
和ρ１路２２とがら構成され、データ入力Ａの変化を検
出する。
クリッププロップ６には、デイレイ回路７の出力がデ・
−タ端子に入力されＮＯＲ回路５の出力がタロツク端子
に入力される。
−タ端子に入力されＮＯＲ回路５の出力がタロツク端子
に入力される。
次に、本実施例の動作について説明する。
第２図（ａ）〜（ｄ）は、第１図で示す本実施例の回路
のタイムチャートである。
のタイムチャートである。
第２図（ｂ）に示すように、デ・−少入力Ａと、クロッ
ク入力Ｂの立上りが同一タイミングで入力された場合の
み、ＡＮＤ回路３の出力Ｅには′Ｏ→１→０′の波形の
信号が伝達される。
ク入力Ｂの立上りが同一タイミングで入力された場合の
み、ＡＮＤ回路３の出力Ｅには′Ｏ→１→０′の波形の
信号が伝達される。
その信号Ｅが遅延回路４の入力となり、しながって、遅
延回路４の出力ＦにはＡＮＤ回路３の出力信号Ｅの幅よ
り広い“０→１→０”の波形が伝達される。
延回路４の出力ＦにはＡＮＤ回路３の出力信号Ｅの幅よ
り広い“０→１→０”の波形が伝達される。
遅延回路４の出力Ｆと、エツジ検出回路１の出力Ｃのっ
論理和をとるＮＯＲ回路５の出力Ｇの波形は、データ人
力Ａとクロック人力Ｂの立上りエツジとが同一タイミン
グの場合のみ立上りエツジが遅れるため、フリップフロ
ップ６の入力データはデータ人力Ａをデイレイ回路７に
より遅らせることによりクロック端子りの入力とデータ
端子りの入力間の競合を回避する。
論理和をとるＮＯＲ回路５の出力Ｇの波形は、データ人
力Ａとクロック人力Ｂの立上りエツジとが同一タイミン
グの場合のみ立上りエツジが遅れるため、フリップフロ
ップ６の入力データはデータ人力Ａをデイレイ回路７に
より遅らせることによりクロック端子りの入力とデータ
端子りの入力間の競合を回避する。
また第２図（ａ）に示すように、クロック人力Ｂが無変
化の時データ入力Ａが変化しても、エツジ検出回路１の
出力Ｃは“０”であるため、ＡＮＤ回路３の出力Ｅは“
０”であり、したがって、フリップフロップ６のクロッ
ク端子Ｃには信号は伝達されない。
化の時データ入力Ａが変化しても、エツジ検出回路１の
出力Ｃは“０”であるため、ＡＮＤ回路３の出力Ｅは“
０”であり、したがって、フリップフロップ６のクロッ
ク端子Ｃには信号は伝達されない。
逆に、第２図（ｄ）に示すように、データＡが無変化の
時、クロック人力Ｂが変化しても同様である。
時、クロック人力Ｂが変化しても同様である。
したがってデータＡとクロック人力Ｂが同一タイミング
でない場合のＮＯＲゲート５の出力Ｇは、両者が同一タ
イミングである場合と比較してわずかな遅れがある。
でない場合のＮＯＲゲート５の出力Ｇは、両者が同一タ
イミングである場合と比較してわずかな遅れがある。
以上説明したように本発明によれば、クロック周波数の
１周期分の遅れを生じることなく、フリップフロップの
準安定状態の発生を防止する効果がある。
１周期分の遅れを生じることなく、フリップフロップの
準安定状態の発生を防止する効果がある。
第１図は、本発明の一実施例を示す回路図、第２図（ａ
）〜（ｄ）は、第１図に示した回路の動作タイムチャー
ト、第３図は従来の論理回路の一例を示す回路図、第４
図は第３図に示した回路の動作タイムチャートである。 １．２・・・エツジ検出回路、３．１３・・・ＡＮＤ回
路、４・・・遅延回路、５・・・ＮＯＲ回路、６．８．
９・・・フリップフロップ、７，１１．２１・・・デイ
レイ回路、１０・・・論理回路部、１２．２２・・−排
他的論理和回路。
）〜（ｄ）は、第１図に示した回路の動作タイムチャー
ト、第３図は従来の論理回路の一例を示す回路図、第４
図は第３図に示した回路の動作タイムチャートである。 １．２・・・エツジ検出回路、３．１３・・・ＡＮＤ回
路、４・・・遅延回路、５・・・ＮＯＲ回路、６．８．
９・・・フリップフロップ、７，１１．２１・・・デイ
レイ回路、１０・・・論理回路部、１２．２２・・−排
他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １、クロックの立上りエッジを検出する第一のエッジ検
出回路と、 入力データの立上りエッジを検出する第二のエッジ検出
回路と、 前記第一および第二のエッジ検出回路のそれぞれの出力
の論理積を取るＡＮＤ回路と、 前記ＡＮＤ回路の出力を遅延する出力の立下りエッジの
遅延時間が前記出力の立上りエッジの遅延時間より大き
い遅延回路と、 前記遅延回路の出力と前記第一のエッジ検出回路の出力
との論理和を取るＮＯＲ回路と、 前記ＮＯＲ回路の出力をクロック入力とし前記入力デー
タをデータ入力とするフリップフロップとを有すること
を特徴とする論理回路。 ２、前記第一のエッジ検出回路は、前記クロックを遅延
するクロック遅延回路と、前記クロック遅延回路の出力
と前記クロックとの排他的論理和を取る第一の排他的論
理和回路と、前記第一の排他的論理和回路の出力と前記
クロックとの論理積を取るＡＮＤ回路とを有し、 前記第二のエッジ検出回路は、前記データを遅延するデ
ータ遅延回路と、前記データ遅延回路の出力と前記デー
タとの排他的論理和を取る第二の排他的論理和回路とを
有することを特徴とする請求項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264413A JPH04140912A (ja) | 1990-10-01 | 1990-10-01 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264413A JPH04140912A (ja) | 1990-10-01 | 1990-10-01 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140912A true JPH04140912A (ja) | 1992-05-14 |
Family
ID=17402824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264413A Pending JPH04140912A (ja) | 1990-10-01 | 1990-10-01 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452635B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 엣지 검출기 |
-
1990
- 1990-10-01 JP JP2264413A patent/JPH04140912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452635B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 엣지 검출기 |
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