JPH048012A - ２相クロック発生回路 - Google Patents
２相クロック発生回路Info
- Publication number
- JPH048012A JPH048012A JP2111111A JP11111190A JPH048012A JP H048012 A JPH048012 A JP H048012A JP 2111111 A JP2111111 A JP 2111111A JP 11111190 A JP11111190 A JP 11111190A JP H048012 A JPH048012 A JP H048012A
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- JP
- Japan
- Prior art keywords
- reference clock
- time
- gate
- delay
- circuit
- Prior art date
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- Pending
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- 230000003111 delayed effect Effects 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 4
- 230000000979 retarding effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は１つの基準クロックに基づき２相のクロック
を発生する２相クロック発生回路に関する。
を発生する２相クロック発生回路に関する。
第３図は従来の２相クロック発生回路を示す回路図であ
る。同図に示すように、デユーティ比が５０％の基準ク
ロックＩＮがＮＯＲゲート１の一方入力に与えられると
ともにインバータ３の入力にも与えられ、インバータ３
の出力信号である反転基準クロックＳ３がＮＯＲゲート
２の一方入力与えられる。
る。同図に示すように、デユーティ比が５０％の基準ク
ロックＩＮがＮＯＲゲート１の一方入力に与えられると
ともにインバータ３の入力にも与えられ、インバータ３
の出力信号である反転基準クロックＳ３がＮＯＲゲート
２の一方入力与えられる。
ＮＯＲゲート１の出力信号０ＵＴＩがＮＯＲゲート２の
他方入力に与えられ、ＮＯＲゲート２の出力信号０ＵＴ
２がＮＯＲゲート１の他方入力に与えられることにより
、ＮＯＲゲート１とＮＯＲゲート２とでＲＳフリップフ
ロップを構成している。これらの出力信号０ＵＴ１及び
０ＵＴ２が互いに論理レベルが反転した２相クロックと
なる。
他方入力に与えられ、ＮＯＲゲート２の出力信号０ＵＴ
２がＮＯＲゲート１の他方入力に与えられることにより
、ＮＯＲゲート１とＮＯＲゲート２とでＲＳフリップフ
ロップを構成している。これらの出力信号０ＵＴ１及び
０ＵＴ２が互いに論理レベルが反転した２相クロックと
なる。
第４図は第３図で示した２相クロック発生回路の動作を
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、同図において時刻ｔ１直前は基準ク
ロックＩＮは“Ｌ２ インバータ３の反転基準クロック
Ｓ３は“Ｈｏ ＮＯＲゲート］及び２の出力信号０ＵＴ
１及び０ＵＴ２は各々“Ｈｏ及び“Ｌ”状態である。
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、同図において時刻ｔ１直前は基準ク
ロックＩＮは“Ｌ２ インバータ３の反転基準クロック
Ｓ３は“Ｈｏ ＮＯＲゲート］及び２の出力信号０ＵＴ
１及び０ＵＴ２は各々“Ｈｏ及び“Ｌ”状態である。
時刻ｔ１に基準クロックＩＮが“Ｌ”から“Ｈ”に立ち
上がると、これをトリガとして時刻ｔ２に反転基準クロ
ックＳ３が“Ｈ”から“Ｌ”に立ち下がるとともに、一
方式力が“Ｈ”のためＮＯＲゲート１の出力信号０ＵＴ
１が“Ｈ”から“Ｌ”に立ち下がる。そして、反転基準
クロックＳ３及びＮＯＲゲート１の出力信号０ＵＴ１の
立ち下がりをトリガとして時刻ｔ３にＮＯＲゲート２の
出力信号０ＵＴ２が“Ｌ”から“Ｈ”に立ち上がる。
上がると、これをトリガとして時刻ｔ２に反転基準クロ
ックＳ３が“Ｈ”から“Ｌ”に立ち下がるとともに、一
方式力が“Ｈ”のためＮＯＲゲート１の出力信号０ＵＴ
１が“Ｈ”から“Ｌ”に立ち下がる。そして、反転基準
クロックＳ３及びＮＯＲゲート１の出力信号０ＵＴ１の
立ち下がりをトリガとして時刻ｔ３にＮＯＲゲート２の
出力信号０ＵＴ２が“Ｌ”から“Ｈ”に立ち上がる。
その後、時刻ｔ４に基準クロックＩＮが“Ｈ”から“Ｌ
”に立ち下がると、これをトリガとして時刻ｔ５に反転
基準クロックＳ３が“Ｌ”からＨ”に立ち上がる。そし
て、この反転基準クロックＳ３の立ち」二がりをトリガ
として、時刻ｔ６に、一方式力が“ＨｏのためＮＯＲゲ
ート２の出力信号０ＵＴ２か“Ｈ”から“Ｌ”に立ち下
がる。
”に立ち下がると、これをトリガとして時刻ｔ５に反転
基準クロックＳ３が“Ｌ”からＨ”に立ち上がる。そし
て、この反転基準クロックＳ３の立ち」二がりをトリガ
として、時刻ｔ６に、一方式力が“ＨｏのためＮＯＲゲ
ート２の出力信号０ＵＴ２か“Ｈ”から“Ｌ”に立ち下
がる。
そして、ＮＯＲゲート２の出力信号０ＵＴ２の立ち下が
りをトリガとして時刻ｔ７にＮＯＲゲート１の出力信号
０ＵＴ１が“Ｌ”から“Ｈ”に立ち上がる。
りをトリガとして時刻ｔ７にＮＯＲゲート１の出力信号
０ＵＴ１が“Ｌ”から“Ｈ”に立ち上がる。
このように、基準クロックＩＮに基づきＮＯＲゲート１
及び２からなるＲＳフリップフロップから２相クロック
である出力信号０ＵＴ１及び０ＵＴ２が出力される。
及び２からなるＲＳフリップフロップから２相クロック
である出力信号０ＵＴ１及び０ＵＴ２が出力される。
従来の２相クロック発生回路は以上のように構成されて
おり、基準クロックＩＮの立ち上がり時刻ｔ１から、Ｎ
ＯＲゲート１（あるいはインバータ３）とＮＯＲゲート
２との２つの論理ゲートを信号が伝播するのに要する時
間ΔＳまたけ遅延した時刻ｔ３に、ＮＯＲゲート２の出
力信号０ＵＴ２が“Ｌ”から“Ｈｏに立ち上がる。一方
、基準クロックＩＮの立ち下かり時刻ｔ４から、インバ
ータ３、ＮＯＲゲート２及びＮＯＲゲート］の３つの論
理ゲートを信号が伝播するのに要する時間Δｓ２だけ遅
延した時刻ｔ７に、ＮＯＲゲート１の出力信号０ＵＴ１
が“Ｌ″から“Ｈｏに立ち上がる。つまり、遅延時間Δ
ｓ２の方が遅延時間Δｓ１よりも、信号伝播にインバー
タ３を余分に介する分だけ長くなる。
おり、基準クロックＩＮの立ち上がり時刻ｔ１から、Ｎ
ＯＲゲート１（あるいはインバータ３）とＮＯＲゲート
２との２つの論理ゲートを信号が伝播するのに要する時
間ΔＳまたけ遅延した時刻ｔ３に、ＮＯＲゲート２の出
力信号０ＵＴ２が“Ｌ”から“Ｈｏに立ち上がる。一方
、基準クロックＩＮの立ち下かり時刻ｔ４から、インバ
ータ３、ＮＯＲゲート２及びＮＯＲゲート］の３つの論
理ゲートを信号が伝播するのに要する時間Δｓ２だけ遅
延した時刻ｔ７に、ＮＯＲゲート１の出力信号０ＵＴ１
が“Ｌ″から“Ｈｏに立ち上がる。つまり、遅延時間Δ
ｓ２の方が遅延時間Δｓ１よりも、信号伝播にインバー
タ３を余分に介する分だけ長くなる。
このため、基準クロックＩＮのデユーティ比が正確に５
０％であっても、第２図示すように、出力信号０ＵＴ２
のパルス幅（“Ｈ”レベル期間）が出力信号０ＵＴ１の
パルス幅より長くなり、正確にパルス幅の等しい２相ク
ロックを出力できないという問題点があった。
０％であっても、第２図示すように、出力信号０ＵＴ２
のパルス幅（“Ｈ”レベル期間）が出力信号０ＵＴ１の
パルス幅より長くなり、正確にパルス幅の等しい２相ク
ロックを出力できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、正確にパルス幅の等しい２相クロックを出力
てきる２相クロック発生回路を得ることを目的とする。
たもので、正確にパルス幅の等しい２相クロックを出力
てきる２相クロック発生回路を得ることを目的とする。
この発明にがかる２相クロック発生回路は、基準クロッ
クを取り込みこれを所定の遅延時間遅延させて遅延基準
クロックを出力する遅延回路と、前記基準クロックを取
り込みその論理レベルを反転させて反転基準クロックを
出力する反転回路と、前記遅延基準クロック及び前記反
転基準クロックをセット信号及びリセット信号として受
け、互いに論理レベルか反転した２相のクロックを出力
するＲＳフリップフロップ回路とを備え、前記遅延回路
における前記所定の遅延時間を、前記反転回路が前記基
準クロックを受けてから前記反転基準クロックを出力す
るまでに要する時間と等しく設定している。
クを取り込みこれを所定の遅延時間遅延させて遅延基準
クロックを出力する遅延回路と、前記基準クロックを取
り込みその論理レベルを反転させて反転基準クロックを
出力する反転回路と、前記遅延基準クロック及び前記反
転基準クロックをセット信号及びリセット信号として受
け、互いに論理レベルか反転した２相のクロックを出力
するＲＳフリップフロップ回路とを備え、前記遅延回路
における前記所定の遅延時間を、前記反転回路が前記基
準クロックを受けてから前記反転基準クロックを出力す
るまでに要する時間と等しく設定している。
この発明における遅延回路では、基準クロックを遅延さ
せる時間である所定の遅延時間を、反転回路の遅延時間
すなわち反転回路が基準クロックを受けてから反転基準
クロックを出力するまでに要する時間と等しく設定して
いるため、遅延基準クロックと反転基準クロックとは同
期する。
せる時間である所定の遅延時間を、反転回路の遅延時間
すなわち反転回路が基準クロックを受けてから反転基準
クロックを出力するまでに要する時間と等しく設定して
いるため、遅延基準クロックと反転基準クロックとは同
期する。
〔実施例〕
第１図はこの発明の一実施例である２相クロック発生回
路を示す回路図である。同図に示すように、従来の構成
に加えて基準クロックＩＮとＮＯＲゲート１の一方入力
間に遅延回路４が介挿されている。この遅延回路４は基
準クロックＩＮを遅延させて遅延基準クロックＳ４を出
力する。遅延回路４の遅延時間は、インバータ３が基準
クロックＩＮを受けてから反転基準クロックＳ３を出力
するまでに要する時間と等しく設定される。なお、他の
構成は従来と同様であるため説明は省略する。
路を示す回路図である。同図に示すように、従来の構成
に加えて基準クロックＩＮとＮＯＲゲート１の一方入力
間に遅延回路４が介挿されている。この遅延回路４は基
準クロックＩＮを遅延させて遅延基準クロックＳ４を出
力する。遅延回路４の遅延時間は、インバータ３が基準
クロックＩＮを受けてから反転基準クロックＳ３を出力
するまでに要する時間と等しく設定される。なお、他の
構成は従来と同様であるため説明は省略する。
第２図は第１図で示した２相クロック発生回路の動作を
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、従来同様、同図において時刻ｔ１直
前は基準クロックＩＮは“Ｌ” インバータ３の反転基
準クロックＳ３は“Ｈ″ ＮＯＲゲート１及び２の出力
信号０ＵＴ１及び０ＵＴ２は各々“Ｈ”及び“Ｌ”状態
である。
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、従来同様、同図において時刻ｔ１直
前は基準クロックＩＮは“Ｌ” インバータ３の反転基
準クロックＳ３は“Ｈ″ ＮＯＲゲート１及び２の出力
信号０ＵＴ１及び０ＵＴ２は各々“Ｈ”及び“Ｌ”状態
である。
時刻ｔ１にデユーティ比が５０％の基準クロックＩＮが
“Ｌ”から“Ｈ”に立ち上がると、これをトリガとして
時刻ｔ１′に反転基準クロックＳ３が“Ｈ”から“Ｌ”
に立ち下がる。同時に、遅延基準クロックＳ４か“Ｌ′
から“Ｈ”に立ち上がる。そして、遅延基準クロックＳ
４の立ち上がりをトリガとして時刻ｔ２’ にＮＯＲゲ
ート１の出力信号０ＵＴ１が“Ｈ”から“Ｌ“に立ち下
がり、このＮＯＲゲート１の出力信号０ＵＴ１の立ち下
がりをトリガとして時刻ｔ３’ にＮＯＲゲート２の出
力信号０ＵＴ２が“Ｌ″から“Ｈ”に立ち上がる。
“Ｌ”から“Ｈ”に立ち上がると、これをトリガとして
時刻ｔ１′に反転基準クロックＳ３が“Ｈ”から“Ｌ”
に立ち下がる。同時に、遅延基準クロックＳ４か“Ｌ′
から“Ｈ”に立ち上がる。そして、遅延基準クロックＳ
４の立ち上がりをトリガとして時刻ｔ２’ にＮＯＲゲ
ート１の出力信号０ＵＴ１が“Ｈ”から“Ｌ“に立ち下
がり、このＮＯＲゲート１の出力信号０ＵＴ１の立ち下
がりをトリガとして時刻ｔ３’ にＮＯＲゲート２の出
力信号０ＵＴ２が“Ｌ″から“Ｈ”に立ち上がる。
その後、時刻ｔ４に基準クロックＩＮか“Ｈ”から“Ｌ
”に立ち下がると、これをトリガとして時刻ｔ５に反転
基準クロックＳ３が“Ｌ”から“Ｈ”に立ち上がる。同
時に、遅延基準クロックＳ４が“Ｈ”から“Ｌ”に立ち
下がる。そして、この反転基準クロックＳ３の立ち上が
りをトリがとして、時刻ｔ６に、ＮＯＲケート２の出力
信号０ＵＴ２が“Ｈ”から“Ｌ”に立ち下がり、このＮ
ＯＲゲート２の出力信号０ＵＴ２の立ち下がりをトリガ
として時刻ｔ７にＮＯＲケート１の出力信号０ＵＴ１が
“Ｌ”から“Ｈ”に立ち上がる。
”に立ち下がると、これをトリガとして時刻ｔ５に反転
基準クロックＳ３が“Ｌ”から“Ｈ”に立ち上がる。同
時に、遅延基準クロックＳ４が“Ｈ”から“Ｌ”に立ち
下がる。そして、この反転基準クロックＳ３の立ち上が
りをトリがとして、時刻ｔ６に、ＮＯＲケート２の出力
信号０ＵＴ２が“Ｈ”から“Ｌ”に立ち下がり、このＮ
ＯＲゲート２の出力信号０ＵＴ２の立ち下がりをトリガ
として時刻ｔ７にＮＯＲケート１の出力信号０ＵＴ１が
“Ｌ”から“Ｈ”に立ち上がる。
上記した動作かられかるように、基準クロックＩＮの立
ち上がり時刻ｔ１から、１つの遅延回路４と、ＮＯＲゲ
ート１及びＮＯＲゲート２の２つの論理ゲートとを信号
が伝播するのに要する時間Δｓ１′だけ遅延した時刻ｔ
３’ に、ＮＯＲゲート２の出力信号０ＵＴ２が“Ｌ”
から“Ｈ″に立ち上がる。また、基準クロックＩＮの立
ち下がり時刻ｔ４から、インバータ３、ＮＯＲゲート２
及びＮＯＲゲート１の３つの論理ゲートを信号が伝播す
るのに要する時間ΔＳ２だけ遅延した時刻ｔ７に、ＮＯ
Ｒゲート１の出力信号０ＵＴ１が“Ｌ”から“Ｈ”に立
ち上がる。これらの遅延時間ΔＳ１′とΔｓ２において
、遅延回路４による基準クロックＩＮの遅延時間はイン
バータ３の遅延時間（インバータ３が基準クロックＩＮ
を受けてから反転基準クロックＳ３を出力するまでに要
する時間）と等しく設定されており、他の遅延時間は共
に２つの同じ論理ゲート（ＮＯＲゲート１及び２）を信
号が伝播することにより生じる遅延時間であるため、遅
延時間Δｓ１′と遅延時間Δｓ２とは全く同じなる。し
たがって、デユーティ比が５０％の基準クロックＩＮを
取り込めば、ＮＯＲゲト１及び２からなるＲＳフリップ
フロップより出力される２相クロックである出力信号Ｏ
ＵＴ １と０ＵＴ２のパルス幅は正確に等しくなる。
ち上がり時刻ｔ１から、１つの遅延回路４と、ＮＯＲゲ
ート１及びＮＯＲゲート２の２つの論理ゲートとを信号
が伝播するのに要する時間Δｓ１′だけ遅延した時刻ｔ
３’ に、ＮＯＲゲート２の出力信号０ＵＴ２が“Ｌ”
から“Ｈ″に立ち上がる。また、基準クロックＩＮの立
ち下がり時刻ｔ４から、インバータ３、ＮＯＲゲート２
及びＮＯＲゲート１の３つの論理ゲートを信号が伝播す
るのに要する時間ΔＳ２だけ遅延した時刻ｔ７に、ＮＯ
Ｒゲート１の出力信号０ＵＴ１が“Ｌ”から“Ｈ”に立
ち上がる。これらの遅延時間ΔＳ１′とΔｓ２において
、遅延回路４による基準クロックＩＮの遅延時間はイン
バータ３の遅延時間（インバータ３が基準クロックＩＮ
を受けてから反転基準クロックＳ３を出力するまでに要
する時間）と等しく設定されており、他の遅延時間は共
に２つの同じ論理ゲート（ＮＯＲゲート１及び２）を信
号が伝播することにより生じる遅延時間であるため、遅
延時間Δｓ１′と遅延時間Δｓ２とは全く同じなる。し
たがって、デユーティ比が５０％の基準クロックＩＮを
取り込めば、ＮＯＲゲト１及び２からなるＲＳフリップ
フロップより出力される２相クロックである出力信号Ｏ
ＵＴ １と０ＵＴ２のパルス幅は正確に等しくなる。
以上説明したように、この発明の２相クロック発生回路
によれば、遅延回路の基準クロックを遅延させる時間で
ある所定の遅延時間を反転回路にの遅延時間すなわち反
転回路が基準クロックを受けてから反転基準クロックを
出力するまでに要する時間に等しく設定しているため、
遅延基準クロックと反転基準クロックとは同期する。
によれば、遅延回路の基準クロックを遅延させる時間で
ある所定の遅延時間を反転回路にの遅延時間すなわち反
転回路が基準クロックを受けてから反転基準クロックを
出力するまでに要する時間に等しく設定しているため、
遅延基準クロックと反転基準クロックとは同期する。
その結果、基準クロックのデユーティ比か５０％であれ
ば、遅延基準クロックと反転基準クロックとをセット信
号及びリセット信号として受けるＲＳフリップフロップ
回路から出力される２相のクロックのパルス幅が正確に
等しくなる効果かある。
ば、遅延基準クロックと反転基準クロックとをセット信
号及びリセット信号として受けるＲＳフリップフロップ
回路から出力される２相のクロックのパルス幅が正確に
等しくなる効果かある。
第１図はこの発明の一実施例である２相クロツり発生回
路を示す回路図、第２図はその動作を示すタイミング図
、第３図は従来の２相りロック発生回路を示す回路図、
第４図はその動作を示すタイミング図である。 図において、１，２はＮＯＲゲート、３はインバータ、
４は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。 ４゛遵延路
路を示す回路図、第２図はその動作を示すタイミング図
、第３図は従来の２相りロック発生回路を示す回路図、
第４図はその動作を示すタイミング図である。 図において、１，２はＮＯＲゲート、３はインバータ、
４は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。 ４゛遵延路
Claims (1)
- （１）基準クロックを取り込みこれを所定の遅延時間遅
延させて遅延基準クロックを出力する遅延回路と、 前記基準クロックを取り込みその論理レベルを反転させ
て反転基準クロックを出力する反転回路と、 前記遅延基準クロック及び前記反転基準クロックをセッ
ト信号及びリセット信号として受け、互いに論理レベル
が反転した２相のクロックを出力するＲＳフリップフロ
ップ回路とを備え、 前記遅延回路における前記所定の遅延時間を、前記反転
回路が前記基準クロックを受けてから前記反転基準クロ
ックを出力するまでに要する時間と等しく設定したこと
を特徴とする２相クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111111A JPH048012A (ja) | 1990-04-26 | 1990-04-26 | ２相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111111A JPH048012A (ja) | 1990-04-26 | 1990-04-26 | ２相クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH048012A true JPH048012A (ja) | 1992-01-13 |
Family
ID=14552691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111111A Pending JPH048012A (ja) | 1990-04-26 | 1990-04-26 | ２相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH048012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818275A (en) * | 1994-02-21 | 1998-10-06 | Texas Instruments Incorporated | Clock signal generating circuit |
-
1990
- 1990-04-26 JP JP2111111A patent/JPH048012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818275A (en) * | 1994-02-21 | 1998-10-06 | Texas Instruments Incorporated | Clock signal generating circuit |
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