JPH048012A - 2相クロック発生回路 - Google Patents

2相クロック発生回路

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Publication number
JPH048012A
JPH048012A JP2111111A JP11111190A JPH048012A JP H048012 A JPH048012 A JP H048012A JP 2111111 A JP2111111 A JP 2111111A JP 11111190 A JP11111190 A JP 11111190A JP H048012 A JPH048012 A JP H048012A
Authority
JP
Japan
Prior art keywords
reference clock
time
gate
delay
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2111111A
Other languages
English (en)
Inventor
Hideyuki Terane
寺根 秀幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2111111A priority Critical patent/JPH048012A/ja
Publication of JPH048012A publication Critical patent/JPH048012A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は1つの基準クロックに基づき2相のクロック
を発生する2相クロック発生回路に関する。
〔従来の技術〕
第3図は従来の2相クロック発生回路を示す回路図であ
る。同図に示すように、デユーティ比が50%の基準ク
ロックINがNORゲート1の一方入力に与えられると
ともにインバータ3の入力にも与えられ、インバータ3
の出力信号である反転基準クロックS3がNORゲート
2の一方入力与えられる。
NORゲート1の出力信号0UTIがNORゲート2の
他方入力に与えられ、NORゲート2の出力信号0UT
2がNORゲート1の他方入力に与えられることにより
、NORゲート1とNORゲート2とでRSフリップフ
ロップを構成している。これらの出力信号0UT1及び
0UT2が互いに論理レベルが反転した2相クロックと
なる。
第4図は第3図で示した2相クロック発生回路の動作を
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、同図において時刻t1直前は基準ク
ロックINは“L2 インバータ3の反転基準クロック
S3は“Ho NORゲート]及び2の出力信号0UT
1及び0UT2は各々“Ho及び“L”状態である。
時刻t1に基準クロックINが“L”から“H”に立ち
上がると、これをトリガとして時刻t2に反転基準クロ
ックS3が“H”から“L”に立ち下がるとともに、一
方式力が“H”のためNORゲート1の出力信号0UT
1が“H”から“L”に立ち下がる。そして、反転基準
クロックS3及びNORゲート1の出力信号0UT1の
立ち下がりをトリガとして時刻t3にNORゲート2の
出力信号0UT2が“L”から“H”に立ち上がる。
その後、時刻t4に基準クロックINが“H”から“L
”に立ち下がると、これをトリガとして時刻t5に反転
基準クロックS3が“L”からH”に立ち上がる。そし
て、この反転基準クロックS3の立ち」二がりをトリガ
として、時刻t6に、一方式力が“HoのためNORゲ
ート2の出力信号0UT2か“H”から“L”に立ち下
がる。
そして、NORゲート2の出力信号0UT2の立ち下が
りをトリガとして時刻t7にNORゲート1の出力信号
0UT1が“L”から“H”に立ち上がる。
このように、基準クロックINに基づきNORゲート1
及び2からなるRSフリップフロップから2相クロック
である出力信号0UT1及び0UT2が出力される。
〔発明が解決しようとする課題〕
従来の2相クロック発生回路は以上のように構成されて
おり、基準クロックINの立ち上がり時刻t1から、N
ORゲート1(あるいはインバータ3)とNORゲート
2との2つの論理ゲートを信号が伝播するのに要する時
間ΔSまたけ遅延した時刻t3に、NORゲート2の出
力信号0UT2が“L”から“Hoに立ち上がる。一方
、基準クロックINの立ち下かり時刻t4から、インバ
ータ3、NORゲート2及びNORゲート]の3つの論
理ゲートを信号が伝播するのに要する時間Δs2だけ遅
延した時刻t7に、NORゲート1の出力信号0UT1
が“L″から“Hoに立ち上がる。つまり、遅延時間Δ
s2の方が遅延時間Δs1よりも、信号伝播にインバー
タ3を余分に介する分だけ長くなる。
このため、基準クロックINのデユーティ比が正確に5
0%であっても、第2図示すように、出力信号0UT2
のパルス幅(“H”レベル期間)が出力信号0UT1の
パルス幅より長くなり、正確にパルス幅の等しい2相ク
ロックを出力できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、正確にパルス幅の等しい2相クロックを出力
てきる2相クロック発生回路を得ることを目的とする。
〔課題を解決するための手段〕
この発明にがかる2相クロック発生回路は、基準クロッ
クを取り込みこれを所定の遅延時間遅延させて遅延基準
クロックを出力する遅延回路と、前記基準クロックを取
り込みその論理レベルを反転させて反転基準クロックを
出力する反転回路と、前記遅延基準クロック及び前記反
転基準クロックをセット信号及びリセット信号として受
け、互いに論理レベルか反転した2相のクロックを出力
するRSフリップフロップ回路とを備え、前記遅延回路
における前記所定の遅延時間を、前記反転回路が前記基
準クロックを受けてから前記反転基準クロックを出力す
るまでに要する時間と等しく設定している。
〔作用〕
この発明における遅延回路では、基準クロックを遅延さ
せる時間である所定の遅延時間を、反転回路の遅延時間
すなわち反転回路が基準クロックを受けてから反転基準
クロックを出力するまでに要する時間と等しく設定して
いるため、遅延基準クロックと反転基準クロックとは同
期する。
〔実施例〕 第1図はこの発明の一実施例である2相クロック発生回
路を示す回路図である。同図に示すように、従来の構成
に加えて基準クロックINとNORゲート1の一方入力
間に遅延回路4が介挿されている。この遅延回路4は基
準クロックINを遅延させて遅延基準クロックS4を出
力する。遅延回路4の遅延時間は、インバータ3が基準
クロックINを受けてから反転基準クロックS3を出力
するまでに要する時間と等しく設定される。なお、他の
構成は従来と同様であるため説明は省略する。
第2図は第1図で示した2相クロック発生回路の動作を
示すタイミング図である。以下、同図を参照して動作の
説明を行う。なお、従来同様、同図において時刻t1直
前は基準クロックINは“L” インバータ3の反転基
準クロックS3は“H″ NORゲート1及び2の出力
信号0UT1及び0UT2は各々“H”及び“L”状態
である。
時刻t1にデユーティ比が50%の基準クロックINが
“L”から“H”に立ち上がると、これをトリガとして
時刻t1′に反転基準クロックS3が“H”から“L”
に立ち下がる。同時に、遅延基準クロックS4か“L′
から“H”に立ち上がる。そして、遅延基準クロックS
4の立ち上がりをトリガとして時刻t2’ にNORゲ
ート1の出力信号0UT1が“H”から“L“に立ち下
がり、このNORゲート1の出力信号0UT1の立ち下
がりをトリガとして時刻t3’ にNORゲート2の出
力信号0UT2が“L″から“H”に立ち上がる。
その後、時刻t4に基準クロックINか“H”から“L
”に立ち下がると、これをトリガとして時刻t5に反転
基準クロックS3が“L”から“H”に立ち上がる。同
時に、遅延基準クロックS4が“H”から“L”に立ち
下がる。そして、この反転基準クロックS3の立ち上が
りをトリがとして、時刻t6に、NORケート2の出力
信号0UT2が“H”から“L”に立ち下がり、このN
ORゲート2の出力信号0UT2の立ち下がりをトリガ
として時刻t7にNORケート1の出力信号0UT1が
“L”から“H”に立ち上がる。
上記した動作かられかるように、基準クロックINの立
ち上がり時刻t1から、1つの遅延回路4と、NORゲ
ート1及びNORゲート2の2つの論理ゲートとを信号
が伝播するのに要する時間Δs1′だけ遅延した時刻t
3’ に、NORゲート2の出力信号0UT2が“L”
から“H″に立ち上がる。また、基準クロックINの立
ち下がり時刻t4から、インバータ3、NORゲート2
及びNORゲート1の3つの論理ゲートを信号が伝播す
るのに要する時間ΔS2だけ遅延した時刻t7に、NO
Rゲート1の出力信号0UT1が“L”から“H”に立
ち上がる。これらの遅延時間ΔS1′とΔs2において
、遅延回路4による基準クロックINの遅延時間はイン
バータ3の遅延時間(インバータ3が基準クロックIN
を受けてから反転基準クロックS3を出力するまでに要
する時間)と等しく設定されており、他の遅延時間は共
に2つの同じ論理ゲート(NORゲート1及び2)を信
号が伝播することにより生じる遅延時間であるため、遅
延時間Δs1′と遅延時間Δs2とは全く同じなる。し
たがって、デユーティ比が50%の基準クロックINを
取り込めば、NORゲト1及び2からなるRSフリップ
フロップより出力される2相クロックである出力信号O
UT 1と0UT2のパルス幅は正確に等しくなる。
〔発明の効果〕
以上説明したように、この発明の2相クロック発生回路
によれば、遅延回路の基準クロックを遅延させる時間で
ある所定の遅延時間を反転回路にの遅延時間すなわち反
転回路が基準クロックを受けてから反転基準クロックを
出力するまでに要する時間に等しく設定しているため、
遅延基準クロックと反転基準クロックとは同期する。
その結果、基準クロックのデユーティ比か50%であれ
ば、遅延基準クロックと反転基準クロックとをセット信
号及びリセット信号として受けるRSフリップフロップ
回路から出力される2相のクロックのパルス幅が正確に
等しくなる効果かある。
【図面の簡単な説明】
第1図はこの発明の一実施例である2相クロツり発生回
路を示す回路図、第2図はその動作を示すタイミング図
、第3図は従来の2相りロック発生回路を示す回路図、
第4図はその動作を示すタイミング図である。 図において、1,2はNORゲート、3はインバータ、
4は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。 4゛遵延路

Claims (1)

    【特許請求の範囲】
  1. (1)基準クロックを取り込みこれを所定の遅延時間遅
    延させて遅延基準クロックを出力する遅延回路と、 前記基準クロックを取り込みその論理レベルを反転させ
    て反転基準クロックを出力する反転回路と、 前記遅延基準クロック及び前記反転基準クロックをセッ
    ト信号及びリセット信号として受け、互いに論理レベル
    が反転した2相のクロックを出力するRSフリップフロ
    ップ回路とを備え、 前記遅延回路における前記所定の遅延時間を、前記反転
    回路が前記基準クロックを受けてから前記反転基準クロ
    ックを出力するまでに要する時間と等しく設定したこと
    を特徴とする2相クロック発生回路。
JP2111111A 1990-04-26 1990-04-26 2相クロック発生回路 Pending JPH048012A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2111111A JPH048012A (ja) 1990-04-26 1990-04-26 2相クロック発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2111111A JPH048012A (ja) 1990-04-26 1990-04-26 2相クロック発生回路

Publications (1)

Publication Number Publication Date
JPH048012A true JPH048012A (ja) 1992-01-13

Family

ID=14552691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2111111A Pending JPH048012A (ja) 1990-04-26 1990-04-26 2相クロック発生回路

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JP (1) JPH048012A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818275A (en) * 1994-02-21 1998-10-06 Texas Instruments Incorporated Clock signal generating circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818275A (en) * 1994-02-21 1998-10-06 Texas Instruments Incorporated Clock signal generating circuit

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