JPS5831675B2 - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS5831675B2 JPS5831675B2 JP51138171A JP13817176A JPS5831675B2 JP S5831675 B2 JPS5831675 B2 JP S5831675B2 JP 51138171 A JP51138171 A JP 51138171A JP 13817176 A JP13817176 A JP 13817176A JP S5831675 B2 JPS5831675 B2 JP S5831675B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- signal
- output
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は記憶制御方式、具体的には外部からのクロック
信号の変動に対しても正常なリフレッシュサイクルで動
作し、記憶情報の保持を可能とする記憶制御方式に関す
る。
信号の変動に対しても正常なリフレッシュサイクルで動
作し、記憶情報の保持を可能とする記憶制御方式に関す
る。
従来、外部からのクロックに同期してメモリサイクルを
スタートする同期式のメモリシステムにおいて、記憶情
報保持の為のリフレッシュサイクルが必要な場合（揮発
性メモリ）、メモリサイクルの起動点とリフレッシュサ
イクルの起動点とが近接してレーシング（競合）するの
を避けるために、リフレッシュサイクルの要求信号を外
部クロックから一定の遅延をとって直接、又はカウント
ダウン等の修正を加えて発生させるか、もしくは外部ク
ロックとは非同期に動作する内部発振器の出力を外部ク
ロックによってフリップフロップ等にセットすることに
より、外部クロックに同期したリフレッシュサイクル要
求信号を発生させる等の手段が講じられている。
スタートする同期式のメモリシステムにおいて、記憶情
報保持の為のリフレッシュサイクルが必要な場合（揮発
性メモリ）、メモリサイクルの起動点とリフレッシュサ
イクルの起動点とが近接してレーシング（競合）するの
を避けるために、リフレッシュサイクルの要求信号を外
部クロックから一定の遅延をとって直接、又はカウント
ダウン等の修正を加えて発生させるか、もしくは外部ク
ロックとは非同期に動作する内部発振器の出力を外部ク
ロックによってフリップフロップ等にセットすることに
より、外部クロックに同期したリフレッシュサイクル要
求信号を発生させる等の手段が講じられている。
しかしながら、この様な方法によると外部クロック信号
の周期が大幅に延びたり、あるいは停止したり等変動が
生じると、リフレッシュサイクルの周期が大幅に延びて
情報保持ができなくなったり、あるいはリフレッシュサ
イクルそのものが停止して記憶情報が蒸発してしまう欠
点があった。
の周期が大幅に延びたり、あるいは停止したり等変動が
生じると、リフレッシュサイクルの周期が大幅に延びて
情報保持ができなくなったり、あるいはリフレッシュサ
イクルそのものが停止して記憶情報が蒸発してしまう欠
点があった。
本発明は上記欠点に鑑みてなされたものであり、外部か
らのクロック信号パルスが変動、即ちパルスが一時停止
したり、周期が大幅に延びたとしてもリフレッシュサイ
クルは正常に動作し続け、記憶情報の保持を可能とする
ものであり、更に上記クロック障害対策のみならず、メ
モリサイクルのスタートパルスの起点とリフレッシュサ
イクルのスタートパルスの起点とを所定の時間差（ごく
わずかな時間）だけのズレ発生を実現させるものであり
、メモリサイクルとリフレッシュサイクルを互いに競合
させることなく、早期に発生した方が二者択一され、そ
のサイクルをスタートさせる様な記憶制御装置を提供す
ることを目的とする。
らのクロック信号パルスが変動、即ちパルスが一時停止
したり、周期が大幅に延びたとしてもリフレッシュサイ
クルは正常に動作し続け、記憶情報の保持を可能とする
ものであり、更に上記クロック障害対策のみならず、メ
モリサイクルのスタートパルスの起点とリフレッシュサ
イクルのスタートパルスの起点とを所定の時間差（ごく
わずかな時間）だけのズレ発生を実現させるものであり
、メモリサイクルとリフレッシュサイクルを互いに競合
させることなく、早期に発生した方が二者択一され、そ
のサイクルをスタートさせる様な記憶制御装置を提供す
ることを目的とする。
以下、図面を使用して本発明の記憶制御方式に関し詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示したものであり、第２図
はその動作タイミングチャートである。
はその動作タイミングチャートである。
図において、１はアンドゲート、２〜４はインバータ、
５，６はナントゲート、７．８は遅延素子、９〜１１は
負クロックセット型フリップフロップ、１２は自己発振
器である。
５，６はナントゲート、７．８は遅延素子、９〜１１は
負クロックセット型フリップフロップ、１２は自己発振
器である。
又、Ｍ−ＲＥＱとあるものは、演算処理装置・ＣＰＵ等
外部装置から伝送されるメモリサイクル要求信号を示し
、ＣＬＫは外部装置から伝送されるクロック、Ｒ−ＲＥ
Ｇは自己発振器により一定周期で発生するリフレッシュ
サイクル要求信号、ＤＬ−ＲＥＦは前記リフレッシュサ
イクル要求信号Ｒ−ＲＥＱを一定時間だけ遅延した信号
、ＩＮＣＬＫは前記クロックＣＬＫより一定時間だけ遅
延させ、一定時間のパルス幅を発生させた信号、Ｍ−８
ＲＴはメモリサイクル起動信号、Ｒ８ＲＴはリフレッシ
ュサイクル起動信号である。
外部装置から伝送されるメモリサイクル要求信号を示し
、ＣＬＫは外部装置から伝送されるクロック、Ｒ−ＲＥ
Ｇは自己発振器により一定周期で発生するリフレッシュ
サイクル要求信号、ＤＬ−ＲＥＦは前記リフレッシュサ
イクル要求信号Ｒ−ＲＥＱを一定時間だけ遅延した信号
、ＩＮＣＬＫは前記クロックＣＬＫより一定時間だけ遅
延させ、一定時間のパルス幅を発生させた信号、Ｍ−８
ＲＴはメモリサイクル起動信号、Ｒ８ＲＴはリフレッシ
ュサイクル起動信号である。
以下、第２図のタイミングチャートを使用して第１図の
動作につき説明する。
動作につき説明する。
まず、負クロックセット型フリップフロップＦ／Ｆ ９
の正側出力Ｑ１は通常”ロー″レベルで安定している。
の正側出力Ｑ１は通常”ロー″レベルで安定している。
これはもし、正側出力Ｑ１が伺らかの外乱で”ハイ″レ
ベルになるとその状態が遅延素ＤＬ７を通って、インバ
ータＩＮＶ４で反転され”ロー″となり、リセット端子
Ｒ１に入力されて、前記負クロックセット型フリップフ
ロップＦ／Ｆ ９の負側出力Ｑ１が゛ハイ″となり、
その結果、正側出力Ｑ１ が°゛ロー″′なる。
ベルになるとその状態が遅延素ＤＬ７を通って、インバ
ータＩＮＶ４で反転され”ロー″となり、リセット端子
Ｒ１に入力されて、前記負クロックセット型フリップフ
ロップＦ／Ｆ ９の負側出力Ｑ１が゛ハイ″となり、
その結果、正側出力Ｑ１ が°゛ロー″′なる。
この正側出力Ｑ１ の状態が、やはりインバータＩＮＶ
４によって反転され、°′ハイパとなり、負側出力Ｑ１
はリセット状態である山ハイ″を維持するからである
。
４によって反転され、°′ハイパとなり、負側出力Ｑ１
はリセット状態である山ハイ″を維持するからである
。
即ち、負クロックセット型フリップフロップＦ／Ｆ
９はクロック人力Ｃ１に負のパルスが入力されると、正
側出力Ｑ１ は６０−”から”ハイ”に変化するが、主
に遅延素子ＤＬ７による遅延時間後には、又、元の゛′
ロー″に復帰する。
９はクロック人力Ｃ１に負のパルスが入力されると、正
側出力Ｑ１ は６０−”から”ハイ”に変化するが、主
に遅延素子ＤＬ７による遅延時間後には、又、元の゛′
ロー″に復帰する。
従って反転されたクロック信号即ちＩＮＣＬＫ信号はク
ロックＣＬＫと同期して１ハイ″から°′ロー′′に変
化し、又、一定時間経過すると゛ハイ″に復帰する。
ロックＣＬＫと同期して１ハイ″から°′ロー′′に変
化し、又、一定時間経過すると゛ハイ″に復帰する。
このＩＮＣＬＫ信号とＣＬＫ信号とは無関係に発生する
リフレッシュ要求信号Ｒ−ＲＥＱ信号とをナントゲート
５で論理積をとると、場合によっては負の微細パルス（
いわゆるヒゲであり、第２図中Ａで示す）が出、負クロ
ックセット型フリップフロップＦ／Ｆ１０はセット（Ｑ
２＝″１″）したり、しなかったり（Ｑ２＝ ｔ＝ Ｏ
ｌ”）するか、又、はＱ２ （又はＱ２）はリンギン
グ（振動）して一定時間ｔ３がたつと１″又は０″に安
定する。
リフレッシュ要求信号Ｒ−ＲＥＱ信号とをナントゲート
５で論理積をとると、場合によっては負の微細パルス（
いわゆるヒゲであり、第２図中Ａで示す）が出、負クロ
ックセット型フリップフロップＦ／Ｆ１０はセット（Ｑ
２＝″１″）したり、しなかったり（Ｑ２＝ ｔ＝ Ｏ
ｌ”）するか、又、はＱ２ （又はＱ２）はリンギン
グ（振動）して一定時間ｔ３がたつと１″又は０″に安
定する。
従ってナントゲート６の２入力端子に、このｔ３時間以
上の間隔がとれる様、遅延素子ＤＬ８によって、リフレ
ッシュ要求信号Ｒ−ＲＥＱを遅延し、ナントゲート６に
て論理積をとれば前記微細パルスは除去できる。
上の間隔がとれる様、遅延素子ＤＬ８によって、リフレ
ッシュ要求信号Ｒ−ＲＥＱを遅延し、ナントゲート６に
て論理積をとれば前記微細パルスは除去できる。
以上の説明は第２図に示しである。
図中、ケース１として、リフレッシュ要求信号Ｒ−ＲＥ
Ｑの立上り（起点）か、ＩＮＣＬＫ信号の正（”１′′
）の領域に発生し、最悪ヒゲが生じる場合も含れており
、ケース２としては、リフレッシュ要求信号Ｒ−ＲＥＱ
の立上り（起点）がＩＮＣＬＫの負（” ０ ” ）の
領域に発生する場合である。
Ｑの立上り（起点）か、ＩＮＣＬＫ信号の正（”１′′
）の領域に発生し、最悪ヒゲが生じる場合も含れており
、ケース２としては、リフレッシュ要求信号Ｒ−ＲＥＱ
の立上り（起点）がＩＮＣＬＫの負（” ０ ” ）の
領域に発生する場合である。
これらの場合、各々１クロック周期内より図示されてな
いが、他の全ての周期内でも同様の結果となる。
いが、他の全ての周期内でも同様の結果となる。
この結果をまとめたものが第３図である。
即ち、メモリサイクルのスタートパルス（Ｍ−８ＲＴ）
の起点とリフレッシュサイクルのスタートパルス（Ｒ−
８ＲＴ）の起点とが所定の時間差（１１，１２）だけず
れており、メモリサイクルとリフレッシュサイクルは互
いに競合することなく、早期に発生した方が二者択一さ
れ、そのサイクルがスタートするものである。
の起点とリフレッシュサイクルのスタートパルス（Ｒ−
８ＲＴ）の起点とが所定の時間差（１１，１２）だけず
れており、メモリサイクルとリフレッシュサイクルは互
いに競合することなく、早期に発生した方が二者択一さ
れ、そのサイクルがスタートするものである。
次に第１図において、クロックＣＬＫが途中から消滅し
た場合のタイミングチャートを第４図に示す。
た場合のタイミングチャートを第４図に示す。
前述したように負クロックセット型フリップフロップＦ
／Ｆ ９のクロック人力Ｃ１に負のパルス（即ち、ク
ロックＣＬＫの正パルスのインバータＩＮＶ２によるレ
ベル反転出力）が入力されルトその正側出力Ｑ１は”ロ
ー′′かう゛ハイ″ニ変化する。
／Ｆ ９のクロック人力Ｃ１に負のパルス（即ち、ク
ロックＣＬＫの正パルスのインバータＩＮＶ２によるレ
ベル反転出力）が入力されルトその正側出力Ｑ１は”ロ
ー′′かう゛ハイ″ニ変化する。
そしてこの正側出力Ｑ１ は遅延素子ＤＬ７による遅延
時間後にインパークＩＮＶ４によってレベル反転され（
゛ロー″）でリセット端子Ｒに供給され、これにより正
側出力Ｑ１ は元の“ロー″に復帰する。
時間後にインパークＩＮＶ４によってレベル反転され（
゛ロー″）でリセット端子Ｒに供給され、これにより正
側出力Ｑ１ は元の“ロー″に復帰する。
したがって、負クロックセット型フリップフロップＦ／
Ｆ ９の正側出力Ｑ。
Ｆ ９の正側出力Ｑ。
を一定時間遅延した後インバータＩＮＶ３によってレベ
ル反転することによって得られるＩＮＣＬＫ信号（内部
クロック信号）は、正側出力Ｑ１が”ローパから”ハイ
″に変化してから即ちクロックＣＬＫ（正パルス）が発
生してから上記一定時間経過後に”ハイ″から”ロー″
に変化する。
ル反転することによって得られるＩＮＣＬＫ信号（内部
クロック信号）は、正側出力Ｑ１が”ローパから”ハイ
″に変化してから即ちクロックＣＬＫ（正パルス）が発
生してから上記一定時間経過後に”ハイ″から”ロー″
に変化する。
更にＩＮＣＬＫ信号は、正側出力Ｑ、が”ハイ゛′に変
化してから（即ちクロックＣＬＫが発生してから）遅延
素子ＤＬ７による遅延時間＋上記一定時間後に”ローパ
から”ハイ″に変化する。
化してから（即ちクロックＣＬＫが発生してから）遅延
素子ＤＬ７による遅延時間＋上記一定時間後に”ローパ
から”ハイ″に変化する。
これは上述したように、正側出力Ｑ１が”ロー″から゛
”ハイ″に変化してから遅延素子ＤＬ７による遅延時間
後に、当該正側出力Ｑ１が゛′ハハイから元の”ロー“
′に復帰し、この復帰時点より上記一定時間後に、当該
正側出力Ｑ１ の゛ロー″出力のインバータＩＮＶ３に
よるレベル反転出力（ｔＴ、、ｉｌ １１出力）がＩＮ
ＣＬＫ信号として出現するためである。
”ハイ″に変化してから遅延素子ＤＬ７による遅延時間
後に、当該正側出力Ｑ１が゛′ハハイから元の”ロー“
′に復帰し、この復帰時点より上記一定時間後に、当該
正側出力Ｑ１ の゛ロー″出力のインバータＩＮＶ３に
よるレベル反転出力（ｔＴ、、ｉｌ １１出力）がＩＮ
ＣＬＫ信号として出現するためである。
しかして、クロックＣＬＫが途中から消滅した場合、負
クロックセット型フリップフロップＦ／Ｆ ９は状態遷
移せず、その正側出力Ｑ１ は、６０−″に復帰したま
まとなる。
クロックセット型フリップフロップＦ／Ｆ ９は状態遷
移せず、その正側出力Ｑ１ は、６０−″に復帰したま
まとなる。
このため、正側出力Ｑ１ を一定時間遅延した後インバ
ータＩＮＶ３によってレベル反転することによって得ら
れるＩＮＣＬＫ信号は第４図に示されるようにｌ、、１
＋ Ｉ！レベルのままとなり、この状態のときに発生し
たリフレッシュ要求信号Ｒ−ＲＥＱはナントゲート５を
素通りしてフリップフロップＦ７Ｆ′１０を確実にセッ
トし、正側出力Ｑ２を１ハイ”レベルに保持して、ナン
トゲート６を開き、前記リフレッシュ要求信号Ｒ−ＲＥ
Ｑを一定時間たけ遅延した信号ＤＬ−ＲＥＦによって、
フリップフロップＦ／Ｆ″ １１をセットする。
ータＩＮＶ３によってレベル反転することによって得ら
れるＩＮＣＬＫ信号は第４図に示されるようにｌ、、１
＋ Ｉ！レベルのままとなり、この状態のときに発生し
たリフレッシュ要求信号Ｒ−ＲＥＱはナントゲート５を
素通りしてフリップフロップＦ７Ｆ′１０を確実にセッ
トし、正側出力Ｑ２を１ハイ”レベルに保持して、ナン
トゲート６を開き、前記リフレッシュ要求信号Ｒ−ＲＥ
Ｑを一定時間たけ遅延した信号ＤＬ−ＲＥＦによって、
フリップフロップＦ／Ｆ″ １１をセットする。
この場合の正側出力Ｑ３即ちリフレッシュサイクル起動
信号Ｒ−８ＲＴは、クロックＣＬＫが正常に発生してお
ればメモリサイクル起動信号Ｍ−８ＲＴが立上るたろう
時点にも立上るが、メモリサイクル起動信号Ｍ−８ＲＴ
が発生していない為、リフレッシュサイクル起動信号Ｒ
−８ＲＴはメモリサイクル起動信号Ｍ −８ＲＴはとぶ
つかることなく、リフレッシュサイクルを開始すること
ができる。
信号Ｒ−８ＲＴは、クロックＣＬＫが正常に発生してお
ればメモリサイクル起動信号Ｍ−８ＲＴが立上るたろう
時点にも立上るが、メモリサイクル起動信号Ｍ−８ＲＴ
が発生していない為、リフレッシュサイクル起動信号Ｒ
−８ＲＴはメモリサイクル起動信号Ｍ −８ＲＴはとぶ
つかることなく、リフレッシュサイクルを開始すること
ができる。
又、クロックＣＬＫの周期が大幅に延びた場合は、上記
クロックＣＬＫが途中一部消滅した場合と同様であるた
め重複して説明することは避ける。
クロックＣＬＫが途中一部消滅した場合と同様であるた
め重複して説明することは避ける。
尚、本発明実施例においては便宜上ＩＮＣＬＫの周期は
クロックＣＬＫの周期と同一のものとしたが、「微細パ
ルス（ひげ）」をとる期間ｔ３を充分大きくとるために
ＩＮＣＬＫの周期をクロックＣＬＫの周期の整数倍にし
ても構わない。
クロックＣＬＫの周期と同一のものとしたが、「微細パ
ルス（ひげ）」をとる期間ｔ３を充分大きくとるために
ＩＮＣＬＫの周期をクロックＣＬＫの周期の整数倍にし
ても構わない。
以上説明の如く本発明によると、外部からのクロック信
号と同期してメモリサイクルを開始するメモリシステム
において、例えば外部からのクロック信号の周期が正常
時より長くなっても、又外部からのクロック信号が停止
しても、即ち外部クロックの周期変動に対しても、リフ
レッシュサイクルは正常に動作し、メモリサイクルスタ
ートとリフレッシュサイクルスタートとを競合させるこ
となく発生させることができる。
号と同期してメモリサイクルを開始するメモリシステム
において、例えば外部からのクロック信号の周期が正常
時より長くなっても、又外部からのクロック信号が停止
しても、即ち外部クロックの周期変動に対しても、リフ
レッシュサイクルは正常に動作し、メモリサイクルスタ
ートとリフレッシュサイクルスタートとを競合させるこ
となく発生させることができる。
第１図は本発明による実施例、第２，３，４図は本発明
の動作を示すためのタイミングチャートである。 １・・・アンドゲート、２〜４・・・インバータ、５゜
６・・・ナントゲート、７，８・・・遅延素子ＤＬ、９
〜１１・・・負クロックセット型フリップフロップＦ／
Ｆ、１２・・咄己発振器Ｏ８Ｃ０
の動作を示すためのタイミングチャートである。 １・・・アンドゲート、２〜４・・・インバータ、５゜
６・・・ナントゲート、７，８・・・遅延素子ＤＬ、９
〜１１・・・負クロックセット型フリップフロップＦ／
Ｆ、１２・・咄己発振器Ｏ８Ｃ０
Claims (1)
- １ 外部からのクロック信号と同期してメモリサイクル
を開始するメモリシステムにおいて、上記クロック信号
に応じて第１の状態から第２の状態に状態遷移する第１
フリツプフロツプと、この第１フリツプフロツプが上記
第１の状態から第２の状態に状態遷移してから第１の所
定時間経過後に上記第１フリツプフロツプを上記第１の
状態に復帰させる手段と、上記第１フリツプフ田ノブの
出力を第２の所定時間遅延させて内部クロック信号を発
生する手段と、この内部クロック信号と自己発振回路に
より所定間隔で発生するリフレッシュサイクル要求信号
とが共に有意レベルにある期間のみ特定論理レベルとな
る第１論理信号を出力する第１ゲート回路と、この第１
ゲ゛−ト回路の出力に応じて状態遷移する第２フリツプ
フロツプと、上記リフレッシュサイクル要求信号を第３
の所定時間遅延する遅延要素と、この遅延要素の出力と
上記第２フリツフフロツプの出力とが共に有意レベルに
ある期間のみ特定論理レベルとなる第２論理信号を出力
する第２ゲ゛−ト回路と、この第２ゲート回路の出力に
応じて状態遷移する第３フリツプフロツプとを具備し、
この第３フリツプフロツプの出力をリフレッシュサイク
ルのスタート信号とすることを特徴とする記憶制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138171A JPS5831675B2 (ja) | 1976-11-17 | 1976-11-17 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51138171A JPS5831675B2 (ja) | 1976-11-17 | 1976-11-17 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5362943A JPS5362943A (en) | 1978-06-05 |
| JPS5831675B2 true JPS5831675B2 (ja) | 1983-07-07 |
Family
ID=15215683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51138171A Expired JPS5831675B2 (ja) | 1976-11-17 | 1976-11-17 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831675B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879868U (ja) * | 1981-11-19 | 1983-05-30 | 松下電工株式会社 | 配線器具 |
| JPS63461U (ja) * | 1986-06-18 | 1988-01-05 | ||
| JPH0431034Y2 (ja) * | 1985-11-25 | 1992-07-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420627A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Memory unit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946839A (ja) * | 1972-09-08 | 1974-05-07 | ||
| JPS51140441A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | System for controlling dynamic semiconductor memory |
-
1976
- 1976-11-17 JP JP51138171A patent/JPS5831675B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946839A (ja) * | 1972-09-08 | 1974-05-07 | ||
| JPS51140441A (en) * | 1975-05-30 | 1976-12-03 | Hitachi Ltd | System for controlling dynamic semiconductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879868U (ja) * | 1981-11-19 | 1983-05-30 | 松下電工株式会社 | 配線器具 |
| JPH0431034Y2 (ja) * | 1985-11-25 | 1992-07-27 | ||
| JPS63461U (ja) * | 1986-06-18 | 1988-01-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5362943A (en) | 1978-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07114348B2 (ja) | 論理回路 | |
| JPH0311689B2 (ja) | ||
| JPH04319693A (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| JPH0611132B2 (ja) | 同期回路 | |
| JPS5831675B2 (ja) | 記憶制御方式 | |
| JP2611034B2 (ja) | 遅延回路 | |
| EP0225512A1 (en) | Digital free-running clock synchronizer | |
| US3935475A (en) | Two-phase MOS synchronizer | |
| JPS6316711A (ja) | タイミング装置 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JP4004668B2 (ja) | データ処理回路 | |
| JP2528965B2 (ja) | クロック位相制御回路 | |
| JPH07120940B2 (ja) | 発振回路 | |
| JP2550999B2 (ja) | 同期パルス発生回路 | |
| JPS6227913Y2 (ja) | ||
| JP2548784B2 (ja) | 周期信号発生装置 | |
| JPH05191224A (ja) | 同期化回路 | |
| JPH035946Y2 (ja) | ||
| JPH06291615A (ja) | インターフェース回路 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JPH0677228B2 (ja) | クロック信号発生回路 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| JPS6128426Y2 (ja) | ||
| JPH0767288B2 (ja) | サイリスタ・インバ−タのゲ−トパルス制御装置 | |
| JPH05122018A (ja) | ２相パルス発生回路 |