JPH0677228B2 - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPH0677228B2 JPH0677228B2 JP63220103A JP22010388A JPH0677228B2 JP H0677228 B2 JPH0677228 B2 JP H0677228B2 JP 63220103 A JP63220103 A JP 63220103A JP 22010388 A JP22010388 A JP 22010388A JP H0677228 B2 JPH0677228 B2 JP H0677228B2
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- Japan
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- clock signal
- signal
- frequency
- dividing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック信号発生回路に関し、特にディジタル
集積回路化されたクロック信号発生回路に関する。
集積回路化されたクロック信号発生回路に関する。
従来のマイクロコンピュータシステムにおいて、マイク
ロプロセッサがメモリや周辺回路に対してデータの読出
し又は書込み動作を実行する場合の、マイクロプロセッ
サの動作タイミングは、第３図に示すように、マイクロ
プロセッサとメモリや周辺回路との間で同期化を図る手
段としては、マイクロプロセッサに同期信号を入力し
て、同期信号がインアクティブの期間中、マイクロプロ
セッサが出力するアドレス信号や制御信号を延長する方
法が一般的であった。
ロプロセッサがメモリや周辺回路に対してデータの読出
し又は書込み動作を実行する場合の、マイクロプロセッ
サの動作タイミングは、第３図に示すように、マイクロ
プロセッサとメモリや周辺回路との間で同期化を図る手
段としては、マイクロプロセッサに同期信号を入力し
て、同期信号がインアクティブの期間中、マイクロプロ
セッサが出力するアドレス信号や制御信号を延長する方
法が一般的であった。
第３図において、T1〜T3（一般的にはＴｎ）はマイクロ
プロセッサの内部ステートであり、例えば、T2ステート
で同期信号を検出し、同期信号が高レベルであればT2ス
テートを繰返し、低レベルであればT3ステートへ進む。
プロセッサの内部ステートであり、例えば、T2ステート
で同期信号を検出し、同期信号が高レベルであればT2ス
テートを繰返し、低レベルであればT3ステートへ進む。
上述した従来のクロック信号発生回路では、マイクロプ
ロセッサとメモリや周辺回路との間でデータの読出し又
は書込み動作の同期化が、読出制御信号又は書込制御信
号のアクティブ期間を延長する方法でしか図れないの
で、メモリや周辺回路のその他の特性（例えば、読出制
御信号に対するアドレス信号の設定時間や、書込み動作
の終了と次の書込み動作の開始までのインターバル時間
など）の影響で、必要以上に高速のメモリや周辺回路を
使用しなければならないという欠点がある。
ロセッサとメモリや周辺回路との間でデータの読出し又
は書込み動作の同期化が、読出制御信号又は書込制御信
号のアクティブ期間を延長する方法でしか図れないの
で、メモリや周辺回路のその他の特性（例えば、読出制
御信号に対するアドレス信号の設定時間や、書込み動作
の終了と次の書込み動作の開始までのインターバル時間
など）の影響で、必要以上に高速のメモリや周辺回路を
使用しなければならないという欠点がある。
本発明の目的は、上述の欠点に鑑みなされたものであ
り、マイクロプロセッサ等で所定の動作の同期をとるた
めの複雑な同期回路を設けることなく、動作タイミング
をすべてのクロックサイクル毎に制御することを目的と
する。
り、マイクロプロセッサ等で所定の動作の同期をとるた
めの複雑な同期回路を設けることなく、動作タイミング
をすべてのクロックサイクル毎に制御することを目的と
する。
本発明のクロック信号発生回路は、所定の周期の第１の
クロック信号を発生する発振回路と、前記第１のクロッ
ク信号を所定の分周比で分周して第２のクロック信号を
出力する分周回路と、外部から供給される所定の同期信
号に応答して前記分周回路の動作を制御する分周制御手
段とを有するクロック信号発生回路において、前記分周
制御手段は、前記同期信号が前記補助クロック信号で同
期化され、前記分周回路のデータ読み込みタイミング時
に前記同期化された信号が一方のレベルのときは前記所
定の分周比で分周動作を継続し、もう一方のレベルのと
きは前記分周回路が前の出力状態を維持するようにした
ことを特徴とする。
クロック信号を発生する発振回路と、前記第１のクロッ
ク信号を所定の分周比で分周して第２のクロック信号を
出力する分周回路と、外部から供給される所定の同期信
号に応答して前記分周回路の動作を制御する分周制御手
段とを有するクロック信号発生回路において、前記分周
制御手段は、前記同期信号が前記補助クロック信号で同
期化され、前記分周回路のデータ読み込みタイミング時
に前記同期化された信号が一方のレベルのときは前記所
定の分周比で分周動作を継続し、もう一方のレベルのと
きは前記分周回路が前の出力状態を維持するようにした
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、このクロック信号発生回路は、発
振回路１、Ｄ型フリップフロップ回路からなる分周回路
２、同期化回路３、インバータ５、出力バッファ８およ
び９を備え、発振回路１には外部端子を介して水晶発振
子４が接続されている。同期回路３はＤ型フリップフロ
ップ回路31およびEXOR32からなり、Ｄ型フリップフロッ
プ回路31のＤ端子は同期信号入力端子８に、出力端子Ｑ
はEXOR32の一方の入力端子にそれぞれ接続され、EXOR32
の出力端子は分周回路２のＤ端子に接続されている。分
周回路２のＱ端子は出力バッファ９を介してクロック信
号出力端子６に接続され、QB（Ｑの反転信号出力）端子
はEXOR32の他方の入力端子にそれぞれ接続されている。
発振回路１の出力端子は、出力バッファ８を介して補助
クロック信号出力端子７にそれぞれ接続されるととも
に、さらに分周回路２のクロック端子CKおよびインバー
タ５を介して同期回路３のＤ型フリップフロップ回路回
路31のクロック端子CKにそれぞれ接続されている。
振回路１、Ｄ型フリップフロップ回路からなる分周回路
２、同期化回路３、インバータ５、出力バッファ８およ
び９を備え、発振回路１には外部端子を介して水晶発振
子４が接続されている。同期回路３はＤ型フリップフロ
ップ回路31およびEXOR32からなり、Ｄ型フリップフロッ
プ回路31のＤ端子は同期信号入力端子８に、出力端子Ｑ
はEXOR32の一方の入力端子にそれぞれ接続され、EXOR32
の出力端子は分周回路２のＤ端子に接続されている。分
周回路２のＱ端子は出力バッファ９を介してクロック信
号出力端子６に接続され、QB（Ｑの反転信号出力）端子
はEXOR32の他方の入力端子にそれぞれ接続されている。
発振回路１の出力端子は、出力バッファ８を介して補助
クロック信号出力端子７にそれぞれ接続されるととも
に、さらに分周回路２のクロック端子CKおよびインバー
タ５を介して同期回路３のＤ型フリップフロップ回路回
路31のクロック端子CKにそれぞれ接続されている。
上述した構成において、発振回路１は外部に接続された
水晶発振子４の共振周波数を持つパルス信号を生成す
る。生成されたパルス信号は補助クロック信号CL1とし
て、補助クロック信号出力端子７から外部に出力される
と共に、分周回路２によって1/2分周され、クロック信
号CL2としてクロック信号出力端子も６からマイクロプ
ロセッサ等へ供給される。
水晶発振子４の共振周波数を持つパルス信号を生成す
る。生成されたパルス信号は補助クロック信号CL1とし
て、補助クロック信号出力端子７から外部に出力される
と共に、分周回路２によって1/2分周され、クロック信
号CL2としてクロック信号出力端子も６からマイクロプ
ロセッサ等へ供給される。
又、同期信号入力端子８から入力された同期信号SYは同
期化回路３を経て、分周回路２を制御する。即ち、同期
信号SYの同期化回路３におけるＤ型フリップフロップ回
路13の出力Ｑがハイレベルの期間は、このハイレベルと
分周回路２のQBとのEXOR32による排他的論理和により1/
2分周の動作が抑えられ、分周回路２がその前の出力状
態であるロウレベルまたはハイレベルを維持する。その
ため、この期間の分周回路２は、同期化された信号SYが
ロウレベルのときのようなクロック信号CL1の立ち下り
のタイミング毎にそのタイミングに同期して出力状態が
反転する1/2分周動作をせず、1/2分周動作時よりも繰り
返し周期が長くなるので低い周波数となる。
期化回路３を経て、分周回路２を制御する。即ち、同期
信号SYの同期化回路３におけるＤ型フリップフロップ回
路13の出力Ｑがハイレベルの期間は、このハイレベルと
分周回路２のQBとのEXOR32による排他的論理和により1/
2分周の動作が抑えられ、分周回路２がその前の出力状
態であるロウレベルまたはハイレベルを維持する。その
ため、この期間の分周回路２は、同期化された信号SYが
ロウレベルのときのようなクロック信号CL1の立ち下り
のタイミング毎にそのタイミングに同期して出力状態が
反転する1/2分周動作をせず、1/2分周動作時よりも繰り
返し周期が長くなるので低い周波数となる。
第２図は第１図の実施例とそれを用いたマイクロプロセ
ッサの動作を説明するための波形図である。
ッサの動作を説明するための波形図である。
第２図において、T1〜T3は外部のマイクロプロセッサの
内部ステートであり、アドレス信号とデータ信号と書込
制御信号とはマイクロプロセッサの信号の例である。
内部ステートであり、アドレス信号とデータ信号と書込
制御信号とはマイクロプロセッサの信号の例である。
第２図に示すように、T1ステート及びT2ステートの時間
が長くなるように、同期信号SYが入力されている。
が長くなるように、同期信号SYが入力されている。
以上説明したように本発明は、外部から供給される同期
信号が第１のクロック信号で同期化され、第１のクロッ
ク信号を分周して第２のクロックを生成する分周回路の
データ読み込みタイミング時に、前記同期化された信号
が一方のレベルのときは所定の分周比で分周動作を継続
し、もう一方のレベルのときは分周回路が前の出力状態
を維持するようにした分周制御手段を有するので、マイ
クロプロセッサ等で動作の同期を図る機能を設ける必要
がなくなり、更にマイクロプロセッサ等の動作タイミン
グをすべてのクロックサイクルごとに制御することがで
きる効果がある。
信号が第１のクロック信号で同期化され、第１のクロッ
ク信号を分周して第２のクロックを生成する分周回路の
データ読み込みタイミング時に、前記同期化された信号
が一方のレベルのときは所定の分周比で分周動作を継続
し、もう一方のレベルのときは分周回路が前の出力状態
を維持するようにした分周制御手段を有するので、マイ
クロプロセッサ等で動作の同期を図る機能を設ける必要
がなくなり、更にマイクロプロセッサ等の動作タイミン
グをすべてのクロックサイクルごとに制御することがで
きる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例とそれを用いたマイクロプロセッサの動作を
説明するための波形図、第３図は従来のクロック信号発
生回路の一例とそれを用いたマイクロプロセッサの動作
を説明するための波形図である。 １……発振回路、２……分周回路、３……同期化回路、
４……水晶発振子、６……クロック信号出力端子、７…
…補助クロック信号出力端子、８……同期信号入力端
子、CL1……補助クロック信号、CL2……クロック信号、
SY……同期信号。
図の実施例とそれを用いたマイクロプロセッサの動作を
説明するための波形図、第３図は従来のクロック信号発
生回路の一例とそれを用いたマイクロプロセッサの動作
を説明するための波形図である。 １……発振回路、２……分周回路、３……同期化回路、
４……水晶発振子、６……クロック信号出力端子、７…
…補助クロック信号出力端子、８……同期信号入力端
子、CL1……補助クロック信号、CL2……クロック信号、
SY……同期信号。
Claims (1)
- 【請求項１】所定の周期の第１のクロック信号を発生す
る発振回路と、前記第１のクロック信号を所定の分周比
で分周して第２のクロック信号を出力する分周回路と、
外部から供給される所定の同期信号に応答して前記分周
回路の動作を制御する分周制御手段とを有するクロック
信号発生回路において、前記分周制御手段は、前記同期
信号が前記第１のクロック信号で同期化され、前記分周
回路のデータ読み込みタイミング時に前記同期化された
信号が一方のレベルのときは前記所定の分周比で分周動
作を継続し、もう一方のレベルのときは前記分周回路が
前の出力状態を維持するようにしたことを特徴とするク
ロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220103A JPH0677228B2 (ja) | 1988-09-01 | 1988-09-01 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220103A JPH0677228B2 (ja) | 1988-09-01 | 1988-09-01 | クロック信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267613A JPH0267613A (ja) | 1990-03-07 |
| JPH0677228B2 true JPH0677228B2 (ja) | 1994-09-28 |
Family
ID=16745961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220103A Expired - Fee Related JPH0677228B2 (ja) | 1988-09-01 | 1988-09-01 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677228B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3825722B2 (ja) | 2002-07-02 | 2006-09-27 | 東芝エルエスアイシステムサポート株式会社 | 半導体回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122733A (ja) * | 1984-11-19 | 1986-06-10 | Mitsubishi Electric Corp | マイクロプロセツサ装置 |
-
1988
- 1988-09-01 JP JP63220103A patent/JPH0677228B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267613A (ja) | 1990-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |