JPH05327486A - 同期信号生成回路 - Google Patents
同期信号生成回路Info
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- JPH05327486A JPH05327486A JP13086592A JP13086592A JPH05327486A JP H05327486 A JPH05327486 A JP H05327486A JP 13086592 A JP13086592 A JP 13086592A JP 13086592 A JP13086592 A JP 13086592A JP H05327486 A JPH05327486 A JP H05327486A
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- JP
- Japan
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- output
- cycle
- synchronizing signal
- count
- counter
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/047—Detection, control or error compensation of scanning velocity or position
- H04N1/053—Detection, control or error compensation of scanning velocity or position in main scanning direction, e.g. synchronisation of line start or picture elements in a line
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N2201/00—Indexing scheme relating to scanning, transmission or reproduction of documents or the like, and to details thereof
- H04N2201/04—Scanning arrangements
- H04N2201/047—Detection, control or error compensation of scanning velocity or position
- H04N2201/04753—Control or error compensation of scanning position or velocity
- H04N2201/04758—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area
- H04N2201/04767—Control or error compensation of scanning position or velocity by controlling the position of the scanned image area by controlling the timing of the signals, e.g. by controlling the frequency o phase of the pixel clock
- H04N2201/04781—Controlling the phase of the signals
- H04N2201/04786—Controlling a start time, e.g. for output of a line of data
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Facsimile Heads (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dot-Matrix Printers And Others (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】
【目的】 要求される周期の水平同期信号を確実に得る
ことができる。 【構成】 基準クロックＣＫＬを出力するクロック発生
部１と、基準クロックＣＫＬをカウントする第１のカウ
ンタ２と、このカウント値Ｋ１が設定値Ｋｎになったか
どうかを判別する第１の比較部３と、カウント値Ｋ１が
設定値Ｋｎになると水平同期信号ＨＳＹＮＣを生成し、
第１のカウンタ２をリセットする周期設定部６及び水平
同期信号生成部７と、水平同期信号ＨＳＹＮＣをカウン
トする第２のカウンタ４と、水平同期信号ＨＳＹＮＣの
カウント値Ｋ２が設定値Ｋｍになったかどうかを判別す
る第２の比較部５とを備えた。カウント値Ｋ２が設定値
Ｋｍになった場合に設定値Ｋｎを変更する。
ことができる。 【構成】 基準クロックＣＫＬを出力するクロック発生
部１と、基準クロックＣＫＬをカウントする第１のカウ
ンタ２と、このカウント値Ｋ１が設定値Ｋｎになったか
どうかを判別する第１の比較部３と、カウント値Ｋ１が
設定値Ｋｎになると水平同期信号ＨＳＹＮＣを生成し、
第１のカウンタ２をリセットする周期設定部６及び水平
同期信号生成部７と、水平同期信号ＨＳＹＮＣをカウン
トする第２のカウンタ４と、水平同期信号ＨＳＹＮＣの
カウント値Ｋ２が設定値Ｋｍになったかどうかを判別す
る第２の比較部５とを備えた。カウント値Ｋ２が設定値
Ｋｍになった場合に設定値Ｋｎを変更する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば画像形成装置に
用いられる同期信号の周期を調整可能にする同期信号生
成回路に関する。
用いられる同期信号の周期を調整可能にする同期信号生
成回路に関する。
【０００２】
【従来の技術】従来、アレイ状のＬＥＤヘッドを用いた
プリンタ等の画像形成装置においては、水晶発振器から
出力される基準クロックをカウンタでカウントし、この
カウント値が予め設定された値に一致する毎に、水平同
期信号を発生して画像出力部に出力するようになってい
る。そして、上記画像出力部は、上記水平同期信号に同
期して主走査方向の画像データを上記ＬＥＤヘッドに出
力して画像を形成するようになっている。
プリンタ等の画像形成装置においては、水晶発振器から
出力される基準クロックをカウンタでカウントし、この
カウント値が予め設定された値に一致する毎に、水平同
期信号を発生して画像出力部に出力するようになってい
る。そして、上記画像出力部は、上記水平同期信号に同
期して主走査方向の画像データを上記ＬＥＤヘッドに出
力して画像を形成するようになっている。
【０００３】
【発明が解決しようとする課題】ところで、上記画像形
成装置にあっては、水晶発振器の発振周波数が製造誤差
等により若干ばらつく傾向がある。そして、この発振周
波数のばらつきにより上記水平同期信号の周期が所要値
よりずれると、上記画像出力部からの画像データと上記
水平同期信号との同期が適正に行なわれないことにな
り、画像歪み等が生じる虞れがある。
成装置にあっては、水晶発振器の発振周波数が製造誤差
等により若干ばらつく傾向がある。そして、この発振周
波数のばらつきにより上記水平同期信号の周期が所要値
よりずれると、上記画像出力部からの画像データと上記
水平同期信号との同期が適正に行なわれないことにな
り、画像歪み等が生じる虞れがある。
【０００４】このため、装置毎に上記設定値を変更して
所要の水平同期信号の周期を得る方法も考えられるが、
水平同期信号の周期は基準クロックの周期の整数倍にし
か設定することができない。従って、水平同期信号とし
て要求される周期とのずれが基準クロックの周期以下の
場合、上記設定値の変更では、要求される周期の水平同
期信号が得られないことになる。
所要の水平同期信号の周期を得る方法も考えられるが、
水平同期信号の周期は基準クロックの周期の整数倍にし
か設定することができない。従って、水平同期信号とし
て要求される周期とのずれが基準クロックの周期以下の
場合、上記設定値の変更では、要求される周期の水平同
期信号が得られないことになる。
【０００５】本発明は、上記問題を解決するもので、要
求される周期の水平同期信号を確実に得ることができる
同期信号生成回路を提供することを目的とする。
求される周期の水平同期信号を確実に得ることができる
同期信号生成回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１は、基準クロックを出力するクロック発生
手段と、この基準クロックをカウントするクロックカウ
ンタと、このカウント動作がリセットから設定値までカ
ウントする第１のカウント周期に達したかどうかを判別
するクロック比較手段と、上記第１のカウント周期に達
する毎に同期信号を生成する同期信号生成手段と、上記
第１のカウント周期に達する毎に上記クロックカウンタ
をリセットするリセット手段とを有する同期信号生成回
路において、上記カウント周期に達する回数をカウント
する同期カウンタと、上記カウント周期に達する回数が
予め定めた所定回数に一致したかどうかを判別する同期
比較手段と、上記カウント周期に達する回数が上記所定
回数に一致する毎に上記第１のカウント周期を第２のカ
ウント周期に変更する変更手段とを備えたものである。
に、請求項１は、基準クロックを出力するクロック発生
手段と、この基準クロックをカウントするクロックカウ
ンタと、このカウント動作がリセットから設定値までカ
ウントする第１のカウント周期に達したかどうかを判別
するクロック比較手段と、上記第１のカウント周期に達
する毎に同期信号を生成する同期信号生成手段と、上記
第１のカウント周期に達する毎に上記クロックカウンタ
をリセットするリセット手段とを有する同期信号生成回
路において、上記カウント周期に達する回数をカウント
する同期カウンタと、上記カウント周期に達する回数が
予め定めた所定回数に一致したかどうかを判別する同期
比較手段と、上記カウント周期に達する回数が上記所定
回数に一致する毎に上記第１のカウント周期を第２のカ
ウント周期に変更する変更手段とを備えたものである。
【０００７】また、請求項２は、変更手段は、リセット
のタイミングを変更するようにした。
のタイミングを変更するようにした。
【０００８】さらに、請求項３は、変更手段は、設定値
を変更するようにした。
を変更するようにした。
【０００９】
【作用】上記請求項１の同期信号生成回路によれば、基
準クロックがカウントされ、このカウント動作がリセッ
トから設定値までカウントする第１のカウント周期に達
したときに同期信号が生成されるとともにクロックカウ
ンタがリセットされ、第１のカウント周期に達する回数
がカウントされ、この回数が予め定めた所定回数に達す
る毎に第１のカウント周期が第２のカウント周期に変更
されることにより、要求する周期の同期信号を得ること
ができる。
準クロックがカウントされ、このカウント動作がリセッ
トから設定値までカウントする第１のカウント周期に達
したときに同期信号が生成されるとともにクロックカウ
ンタがリセットされ、第１のカウント周期に達する回数
がカウントされ、この回数が予め定めた所定回数に達す
る毎に第１のカウント周期が第２のカウント周期に変更
されることにより、要求する周期の同期信号を得ること
ができる。
【００１０】また、上記請求項２の同期信号生成回路に
よれば、リセットのタイミングが変更されることによ
り、要求する周期の同期信号を得ることができる。
よれば、リセットのタイミングが変更されることによ
り、要求する周期の同期信号を得ることができる。
【００１１】さらに、上記請求項３の同期信号生成回路
によれば、設定値が変更されることにより、要求する周
期の同期信号を得ることができる。
によれば、設定値が変更されることにより、要求する周
期の同期信号を得ることができる。
【００１２】
【実施例】図１〜図３は、本発明に係る同期信号生成回
路の第１実施例を示すもので、図１は、この同期信号生
成回路のブロック構成図で、図２，図３は、この同期信
号生成回路の主要部を示す回路図である。
路の第１実施例を示すもので、図１は、この同期信号生
成回路のブロック構成図で、図２，図３は、この同期信
号生成回路の主要部を示す回路図である。
【００１３】この同期信号生成回路は、クロック発生部
１、第１のカウンタ２、第１の比較部３、第２のカウン
タ４、第２の比較部５、周期設定部６及び水平同期信号
生成部７から構成されている。
１、第１のカウンタ２、第１の比較部３、第２のカウン
タ４、第２の比較部５、周期設定部６及び水平同期信号
生成部７から構成されている。
【００１４】クロック発生部１は、水晶発振器等からな
り、予め設定された周期の基準クロックＣＬＫを第１の
カウンタ２等へ出力するものである。第１のカウンタ２
は、カウンタ２１，２２からなり、上記基準クロックＣ
ＬＫをカウントし、例えば８ビットのカウント値Ｋ１と
して第１の比較部３へ出力するものである。また、カウ
ンタ２１，２２は、周期設定部６から同期パルスＨＰが
入力されることによりリセットされるようになってい
る。
り、予め設定された周期の基準クロックＣＬＫを第１の
カウンタ２等へ出力するものである。第１のカウンタ２
は、カウンタ２１，２２からなり、上記基準クロックＣ
ＬＫをカウントし、例えば８ビットのカウント値Ｋ１と
して第１の比較部３へ出力するものである。また、カウ
ンタ２１，２２は、周期設定部６から同期パルスＨＰが
入力されることによりリセットされるようになってい
る。
【００１５】第１の比較部３は、コンパレータ３１及び
フリップフロップ３２からなり、このコンパレータ３１
により上記第１のカウンタ２からのカウント値Ｋ１と不
図示のスイッチ等で予め設定された８ビットの設定値Ｋ
ｎとを比較し、上記カウント値Ｋ１が設定値Ｋｎに一致
すると、水平同期信号を生成するためのローレベルの同
期タイミング信号ＳＹをフリップフロップ３２から第２
のカウンタ４及び周期設定部６へ出力するものである。
フリップフロップ３２からなり、このコンパレータ３１
により上記第１のカウンタ２からのカウント値Ｋ１と不
図示のスイッチ等で予め設定された８ビットの設定値Ｋ
ｎとを比較し、上記カウント値Ｋ１が設定値Ｋｎに一致
すると、水平同期信号を生成するためのローレベルの同
期タイミング信号ＳＹをフリップフロップ３２から第２
のカウンタ４及び周期設定部６へ出力するものである。
【００１６】第２のカウンタ４は、カウンタ４１からな
り、上記第１の比較部３から出力される同期タイミング
信号ＳＹをカウントし、例えば４ビットのカウント値Ｋ
２として第２の比較部５へ出力するものである。
り、上記第１の比較部３から出力される同期タイミング
信号ＳＹをカウントし、例えば４ビットのカウント値Ｋ
２として第２の比較部５へ出力するものである。
【００１７】第２の比較部５は、コンパレータ５１及び
設定スイッチ５２からなり、このコンパレータ５１によ
り上記カウント値Ｋ２と、設定スイッチ５２により予め
設定された設定値Ｋｍとを比較し、上記カウント値Ｋ２
が設定値Ｋｍに一致すると、すなわち同期タイミング信
号ＳＹがＫｍ個出力される毎にハイレベルの周期変更指
示信号ＴＲＳを周期設定部６へ出力するようになってい
る。
設定スイッチ５２からなり、このコンパレータ５１によ
り上記カウント値Ｋ２と、設定スイッチ５２により予め
設定された設定値Ｋｍとを比較し、上記カウント値Ｋ２
が設定値Ｋｍに一致すると、すなわち同期タイミング信
号ＳＹがＫｍ個出力される毎にハイレベルの周期変更指
示信号ＴＲＳを周期設定部６へ出力するようになってい
る。
【００１８】周期設定部６は、フリップフロップ６１〜
６３、設定スイッチ６４、ゲート回路６５〜６７、イン
バータ６８及びフリップフロップ６９からなり、上記第
１の比較部３からの同期タイミング信号ＳＹを受けて所
定周期の同期パルスＨＰを水平同期信号生成部７及び第
１のカウンタ２へ出力するものである。また、周期設定
部６は、上記第２の比較部５からの周期変更指示信号Ｔ
ＲＳを受けると、設定スイッチ６４により予め設定され
た値に応じて水平同期信号の周期を変更すべく上記同期
パルスＨＰの周期を変更するようになっている。なお、
上記回路６１〜６３，６５〜６９及び設定スイッチ６４
の詳細な説明については後述する。
６３、設定スイッチ６４、ゲート回路６５〜６７、イン
バータ６８及びフリップフロップ６９からなり、上記第
１の比較部３からの同期タイミング信号ＳＹを受けて所
定周期の同期パルスＨＰを水平同期信号生成部７及び第
１のカウンタ２へ出力するものである。また、周期設定
部６は、上記第２の比較部５からの周期変更指示信号Ｔ
ＲＳを受けると、設定スイッチ６４により予め設定され
た値に応じて水平同期信号の周期を変更すべく上記同期
パルスＨＰの周期を変更するようになっている。なお、
上記回路６１〜６３，６５〜６９及び設定スイッチ６４
の詳細な説明については後述する。
【００１９】水平同期信号生成部７は、コンパレータ７
１、ゲート回路７２，７４，７６及びフリップフロップ
７３，７５，７７からなり、上記周期設定部６からの同
期パルスＨＰを受けて不図示のスイッチ等により予め設
定されたデューティ比の水平同期信号ＨＳＹＮＣを出力
するものである。
１、ゲート回路７２，７４，７６及びフリップフロップ
７３，７５，７７からなり、上記周期設定部６からの同
期パルスＨＰを受けて不図示のスイッチ等により予め設
定されたデューティ比の水平同期信号ＨＳＹＮＣを出力
するものである。
【００２０】次いで、上記周期設定部６を構成する各回
路等の詳細について説明する。上記フリップフロップ６
１〜６３は、水平同期信号ＨＳＹＮＣの周期を設定する
ためのもので、フリップフロップ６１は、図４に示すよ
うに、フリップフロップ３２からの同期タイミング信号
ＳＹに対して基準クロックＣＬＫ１個分遅れた（ＳＨＯ
ＲＴ）パルスＳＹ１を設定スイッチ６４へ出力し、フリ
ップフロップ６２は、上記パルスＳＹに対して基準クロ
ックＣＬＫ２個分遅れたパルスＳＹ２を水平同期信号Ｈ
ＳＹＮＣの標準（ＮＯＲＭＡＬ）の周期設定用としてゲ
ート回路６６へ出力し、フリップフロップ６３は、上記
パルスＳＹに対して基準クロックＣＬＫ３個分遅れた
（ＬＯＮＧ）パルスＳＹ３を設定スイッチ６４へ出力す
るようになっている。
路等の詳細について説明する。上記フリップフロップ６
１〜６３は、水平同期信号ＨＳＹＮＣの周期を設定する
ためのもので、フリップフロップ６１は、図４に示すよ
うに、フリップフロップ３２からの同期タイミング信号
ＳＹに対して基準クロックＣＬＫ１個分遅れた（ＳＨＯ
ＲＴ）パルスＳＹ１を設定スイッチ６４へ出力し、フリ
ップフロップ６２は、上記パルスＳＹに対して基準クロ
ックＣＬＫ２個分遅れたパルスＳＹ２を水平同期信号Ｈ
ＳＹＮＣの標準（ＮＯＲＭＡＬ）の周期設定用としてゲ
ート回路６６へ出力し、フリップフロップ６３は、上記
パルスＳＹに対して基準クロックＣＬＫ３個分遅れた
（ＬＯＮＧ）パルスＳＹ３を設定スイッチ６４へ出力す
るようになっている。
【００２１】設定スイッチ６４は、水平同期信号ＨＳＹ
ＮＣの周期を調整するためのもので、ＳＨＯＲＴ側ある
いはＬＯＮＧ側のいずれか一方が設定されるようになっ
ている。そして、設定スイッチ６４がＳＨＯＲＴ側に設
定されたときは上記標準周期のパルスＳＹ２よりも周期
の短いパルスＳＹ１が出力され、ＬＯＮＧ側に設定され
たときは上記標準周期のパルスＳＹ２よりも周期の長い
パルスＳＹ３がゲート回路６５へ出力されるようになっ
ている。
ＮＣの周期を調整するためのもので、ＳＨＯＲＴ側ある
いはＬＯＮＧ側のいずれか一方が設定されるようになっ
ている。そして、設定スイッチ６４がＳＨＯＲＴ側に設
定されたときは上記標準周期のパルスＳＹ２よりも周期
の短いパルスＳＹ１が出力され、ＬＯＮＧ側に設定され
たときは上記標準周期のパルスＳＹ２よりも周期の長い
パルスＳＹ３がゲート回路６５へ出力されるようになっ
ている。
【００２２】ゲート回路６６は、同期信号生成回路外か
ら入力されたリセット信号がハイレベルで、フリップフ
ロップ６９の出力端子Ｑバーからハイ信号が入力された
場合にオンして、フリップフロップ６２からのパルスＳ
Ｙ２をゲート回路６７へ出力するものである。
ら入力されたリセット信号がハイレベルで、フリップフ
ロップ６９の出力端子Ｑバーからハイ信号が入力された
場合にオンして、フリップフロップ６２からのパルスＳ
Ｙ２をゲート回路６７へ出力するものである。
【００２３】フリップフロップ６９は、通常リセット信
号により出力端子Ｑがローレベルに、出力端子Ｑバーが
ハイレベルにされており、同期タイミング信号ＳＹがＫ
ｍ個出力される毎に出力されるコンパレータ５１からの
周期変更指示信号ＴＲＳを受けると、そのときの同期タ
イミング信号ＳＹに基づいて出力端子Ｑからゲート回路
６５にハイレベルを出力し、出力端子Ｑバーからゲート
回路６６にローレベルを出力するものである。
号により出力端子Ｑがローレベルに、出力端子Ｑバーが
ハイレベルにされており、同期タイミング信号ＳＹがＫ
ｍ個出力される毎に出力されるコンパレータ５１からの
周期変更指示信号ＴＲＳを受けると、そのときの同期タ
イミング信号ＳＹに基づいて出力端子Ｑからゲート回路
６５にハイレベルを出力し、出力端子Ｑバーからゲート
回路６６にローレベルを出力するものである。
【００２４】ゲート回路６５は、入力されるハイレベル
のリセット信号とフリップフロップ６９の出力端子Ｑか
らのハイレベルが入力された場合にオンして、設定スイ
ッチ６４からのパルスＳＹ１あるいはＳＹ３を同期パル
スＨＰとしてゲート回路６７へ出力するものである。ゲ
ート回路６７は、ゲート回路６５，６６から入力される
パルスを同期パルスＨＰとしてフリップフロップ７５へ
出力するとともに、カウンタ２１，２２へ出力するもの
である。
のリセット信号とフリップフロップ６９の出力端子Ｑか
らのハイレベルが入力された場合にオンして、設定スイ
ッチ６４からのパルスＳＹ１あるいはＳＹ３を同期パル
スＨＰとしてゲート回路６７へ出力するものである。ゲ
ート回路６７は、ゲート回路６５，６６から入力される
パルスを同期パルスＨＰとしてフリップフロップ７５へ
出力するとともに、カウンタ２１，２２へ出力するもの
である。
【００２５】ゲート回路８７は、フリップフロップ６９
の出力端子Ｑバーからローレベルが出力されると、カウ
ンタ４１をリセットするものである。これにより、カウ
ンタ４１は、同期タイミング信号ＳＹがＫｍ個出力され
る毎にリセットされることになる。
の出力端子Ｑバーからローレベルが出力されると、カウ
ンタ４１をリセットするものである。これにより、カウ
ンタ４１は、同期タイミング信号ＳＹがＫｍ個出力され
る毎にリセットされることになる。
【００２６】インバータ８１〜８４及びゲート回路８
５，８６は、設定スイッチ５２の各接点が全てオンの場
合にフリップフロップ６９の出力端子Ｑをローレベル
に、出力端子Ｑバーをハイレベルに維持するものであ
る。すなわち、水平同期信号の周期の変更を行なわない
場合には、設定スイッチ５２の各接点を全てオンさせて
上記設定値Ｋｍとして“００００”を設定する。この場
合、上述したようにコンパレータ５１の出力に関係なく
フリップフロップ６９の出力端子Ｑの出力がローレベル
に、出力端子Ｑバーの出力がハイレベルに維持され、こ
れにより上記パルスＳＹ２が上記カウント値Ｋ２の値に
関係なく常に同期パルスＨＰとしてゲート回路６６，６
７へ出力される。
５，８６は、設定スイッチ５２の各接点が全てオンの場
合にフリップフロップ６９の出力端子Ｑをローレベル
に、出力端子Ｑバーをハイレベルに維持するものであ
る。すなわち、水平同期信号の周期の変更を行なわない
場合には、設定スイッチ５２の各接点を全てオンさせて
上記設定値Ｋｍとして“００００”を設定する。この場
合、上述したようにコンパレータ５１の出力に関係なく
フリップフロップ６９の出力端子Ｑの出力がローレベル
に、出力端子Ｑバーの出力がハイレベルに維持され、こ
れにより上記パルスＳＹ２が上記カウント値Ｋ２の値に
関係なく常に同期パルスＨＰとしてゲート回路６６，６
７へ出力される。
【００２７】次に、上記同期信号生成回路の各回路の動
作について図４，図５のタイミングチャートを用いて説
明する。なお、設定スイッチ６４は、ＬＯＮＧ側に設定
されているものとする。
作について図４，図５のタイミングチャートを用いて説
明する。なお、設定スイッチ６４は、ＬＯＮＧ側に設定
されているものとする。
【００２８】電源が投入され、ｔ０時点でリセット信号
がローレベルからハイレベルになると、カウンタ２１，
２２はクロック発生部１からの基準クロックＣＬＫのカ
ウントを開始し、このカウント値Ｋ１が“０”，
“１”，…のように出力される。そして、このカウント
値Ｋ１がｔ１時点で“ｎ（値Ｋｎ）”になると、コンパ
レータ３１の出力がハイレベルからローレベルに反転す
る。
がローレベルからハイレベルになると、カウンタ２１，
２２はクロック発生部１からの基準クロックＣＬＫのカ
ウントを開始し、このカウント値Ｋ１が“０”，
“１”，…のように出力される。そして、このカウント
値Ｋ１がｔ１時点で“ｎ（値Ｋｎ）”になると、コンパ
レータ３１の出力がハイレベルからローレベルに反転す
る。
【００２９】この反転後のｔ２時点で基準クロックＣＬ
Ｋが立ち上がると、フリップフロップ３２の出力がハイ
レベルからローレベルに反転し、同期タイミング信号Ｓ
Ｙが出力される。また、カウント値Ｋ１が“ｎ＋１”に
なると、コンパレータ３１の出力がローレベルからハイ
レベルに反転する。これに伴って、ｔ３時点でフリップ
フロップ３２の出力がローレベルからハイレベルに反転
する。そして、カウンタ４１は、このフリップフロップ
３２からの同期タイミング信号ＳＹの立ち上がりでカウ
ントしてカウント値Ｋ２を“２”にインクリメントす
る。
Ｋが立ち上がると、フリップフロップ３２の出力がハイ
レベルからローレベルに反転し、同期タイミング信号Ｓ
Ｙが出力される。また、カウント値Ｋ１が“ｎ＋１”に
なると、コンパレータ３１の出力がローレベルからハイ
レベルに反転する。これに伴って、ｔ３時点でフリップ
フロップ３２の出力がローレベルからハイレベルに反転
する。そして、カウンタ４１は、このフリップフロップ
３２からの同期タイミング信号ＳＹの立ち上がりでカウ
ントしてカウント値Ｋ２を“２”にインクリメントす
る。
【００３０】一方、フリップフロップ６９からゲート回
路６５へローレベルが、ゲート回路６６へハイレベルが
出力されており、ゲート回路６６のみがオンする。この
ため、ｔ４時点でフリップフロップ６２からパルスＳＹ
２が出力されると、このパルスＳＹ２がゲート回路６
６，６７を介して同期パルスＨＰとして水平同期信号生
成部７へ出力され、この同期パルスＨＰに基づいて標準
周期Ｔの水平同期信号ＨＳＹＮＣが生成される。また、
同期パルスＨＰによりカウンタ２１，２２がリセットさ
れる。
路６５へローレベルが、ゲート回路６６へハイレベルが
出力されており、ゲート回路６６のみがオンする。この
ため、ｔ４時点でフリップフロップ６２からパルスＳＹ
２が出力されると、このパルスＳＹ２がゲート回路６
６，６７を介して同期パルスＨＰとして水平同期信号生
成部７へ出力され、この同期パルスＨＰに基づいて標準
周期Ｔの水平同期信号ＨＳＹＮＣが生成される。また、
同期パルスＨＰによりカウンタ２１，２２がリセットさ
れる。
【００３１】かかる周期Ｔの水平同期信号ＨＳＹＮＣの
生成は、図５に示すように、上記カウント値Ｋ２が
“ｍ”になるまで繰り返し行なわれる。
生成は、図５に示すように、上記カウント値Ｋ２が
“ｍ”になるまで繰り返し行なわれる。
【００３２】一方、ｔ５時点でカウンタ４１のカウント
値Ｋ２が“ｍ”になると、コンパレータ５１の出力がロ
ーレベルからハイレベルに反転して周期変更指示信号Ｔ
ＲＳが出力され、ｔ６時点でフリップフロップ６９の出
力端子Ｑからゲート回路６５へハイレベルが、出力端子
Ｑバーからゲート回路６６へローレベルが出力される。
このため、ゲート回路６５のみがオンするので、ｔ７時
点でカウント値Ｋ１が“ｎ＋３”になったときに出力さ
れる上記パルスＳＹ２よりも周期の長いパルスＳＹ３
が、設定スイッチ６４、ゲート回路６５及びゲート回路
６７を介して同期パルスＨＰとして水平同期信号生成部
７へ出力される。そして、この同期パルスＨＰに基づい
て周期Ｔ１（＞標準周期Ｔ）の水平同期信号ＨＳＹＮＣ
が生成される。
値Ｋ２が“ｍ”になると、コンパレータ５１の出力がロ
ーレベルからハイレベルに反転して周期変更指示信号Ｔ
ＲＳが出力され、ｔ６時点でフリップフロップ６９の出
力端子Ｑからゲート回路６５へハイレベルが、出力端子
Ｑバーからゲート回路６６へローレベルが出力される。
このため、ゲート回路６５のみがオンするので、ｔ７時
点でカウント値Ｋ１が“ｎ＋３”になったときに出力さ
れる上記パルスＳＹ２よりも周期の長いパルスＳＹ３
が、設定スイッチ６４、ゲート回路６５及びゲート回路
６７を介して同期パルスＨＰとして水平同期信号生成部
７へ出力される。そして、この同期パルスＨＰに基づい
て周期Ｔ１（＞標準周期Ｔ）の水平同期信号ＨＳＹＮＣ
が生成される。
【００３３】また、上記ｔ６時点でカウンタ４１がリセ
ットされ、更にｔ８時点でフリップフロップ６９の出力
端子Ｑからゲート回路６５へローレベルが、出力端子Ｑ
バーからゲート回路６６へハイレベルが出力され、これ
によりゲート回路６６のみがオンする。このため、パル
スＳＹ２が同期パルスＨＰとして水平同期信号生成部７
へ出力され、再び周期Ｔの水平同期信号ＨＳＹＮＣが生
成される。
ットされ、更にｔ８時点でフリップフロップ６９の出力
端子Ｑからゲート回路６５へローレベルが、出力端子Ｑ
バーからゲート回路６６へハイレベルが出力され、これ
によりゲート回路６６のみがオンする。このため、パル
スＳＹ２が同期パルスＨＰとして水平同期信号生成部７
へ出力され、再び周期Ｔの水平同期信号ＨＳＹＮＣが生
成される。
【００３４】このように、水平同期信号ＨＳＹＮＣを生
成するための同期タイミング信号ＳＹのカウント値Ｋ２
が“ｍ”になる毎に、設定スイッチ６４の設定に基づい
て標準周期Ｔよりも短い、あるいは長い周期の水平同期
信号ＨＳＹＮＣを生成して出力することができるので、
上記設定スイッチ６４の設定により要求される周期の水
平同期信号ＨＳＹＮＣを正確に得ることができる。
成するための同期タイミング信号ＳＹのカウント値Ｋ２
が“ｍ”になる毎に、設定スイッチ６４の設定に基づい
て標準周期Ｔよりも短い、あるいは長い周期の水平同期
信号ＨＳＹＮＣを生成して出力することができるので、
上記設定スイッチ６４の設定により要求される周期の水
平同期信号ＨＳＹＮＣを正確に得ることができる。
【００３５】なお、図１において、周期設定部６を第１
の比較部３と水平同期信号生成部７との間から外し、パ
ルスＳＹで第１のカウンタ２をリセットするとともに、
周期設定部６からの同期パルスＨＰを水平同期信号生成
部７のみに出力するようにしてもよい。
の比較部３と水平同期信号生成部７との間から外し、パ
ルスＳＹで第１のカウンタ２をリセットするとともに、
周期設定部６からの同期パルスＨＰを水平同期信号生成
部７のみに出力するようにしてもよい。
【００３６】続いて、同期信号生成回路の第２実施例に
ついて図６のブロック構成図及び図７，図８の回路図を
用いて説明する。なお、図１〜図３と同一符号が付され
たものは同一機能を果たすものである。
ついて図６のブロック構成図及び図７，図８の回路図を
用いて説明する。なお、図１〜図３と同一符号が付され
たものは同一機能を果たすものである。
【００３７】第２実施例では、第１実施例の周期設定部
６に代えて、設定値切換部８を備えている。この設定値
切換部８は、インバータ６８、フリップフロップ６９及
び切換回路９１，９２からなるもので、水平同期信号Ｈ
ＳＹＮＣがＫｍ個出力される毎に、第１の比較部３の設
定値Ｋｎとして標準値Ｋｎ１が補正値Ｋｎ２へ変更され
るようになっている。
６に代えて、設定値切換部８を備えている。この設定値
切換部８は、インバータ６８、フリップフロップ６９及
び切換回路９１，９２からなるもので、水平同期信号Ｈ
ＳＹＮＣがＫｍ個出力される毎に、第１の比較部３の設
定値Ｋｎとして標準値Ｋｎ１が補正値Ｋｎ２へ変更され
るようになっている。
【００３８】すなわち、上記切換回路９１，９２は、不
図示の設定スイッチ等によって設定された８ビットの値
Ｋｎ１及び値Ｋｎ２が入力されており、フリップフロッ
プ６９の出力端子Ｑからローレベルが入力されている場
合には、標準値Ｋｎ１をコンパレータ３１へ出力するよ
うになっており、一方、ハイレベルが入力されたとき、
すなわち水平同期信号ＨＳＹＮＣを生成するための同期
タイミング信号ＳＹがＫｍ個出力されると、補正値Ｋｎ
２をコンパレータ３１へ出力するようになっている。
図示の設定スイッチ等によって設定された８ビットの値
Ｋｎ１及び値Ｋｎ２が入力されており、フリップフロッ
プ６９の出力端子Ｑからローレベルが入力されている場
合には、標準値Ｋｎ１をコンパレータ３１へ出力するよ
うになっており、一方、ハイレベルが入力されたとき、
すなわち水平同期信号ＨＳＹＮＣを生成するための同期
タイミング信号ＳＹがＫｍ個出力されると、補正値Ｋｎ
２をコンパレータ３１へ出力するようになっている。
【００３９】次に、第２実施例の同期信号生成回路の動
作について図９，図１０のタイミングチャートを用いて
説明する。なお、動作開始時には、フリップフロップ６
９の出力端子Ｑからはローレベルが出力されている。
作について図９，図１０のタイミングチャートを用いて
説明する。なお、動作開始時には、フリップフロップ６
９の出力端子Ｑからはローレベルが出力されている。
【００４０】ｔ１０時点でリセット信号がローレベルか
らハイレベルになると、カウンタ２１，２２は基準クロ
ックＣＬＫのカウントを開始する。このとき、フリップ
フロップ６９の出力端子Ｑからローレベルが出力されて
いるため、上記切換回路９１と切換回路９２とからコン
パレータ３１へ標準値Ｋｎ１が出力される。この後、ｔ
１１時点で上記カウント値Ｋ１が“ｎ１（値Ｋｎ１）”
になると、コンパレータ３１の出力がハイレベルからロ
ーレベルに反転する。
らハイレベルになると、カウンタ２１，２２は基準クロ
ックＣＬＫのカウントを開始する。このとき、フリップ
フロップ６９の出力端子Ｑからローレベルが出力されて
いるため、上記切換回路９１と切換回路９２とからコン
パレータ３１へ標準値Ｋｎ１が出力される。この後、ｔ
１１時点で上記カウント値Ｋ１が“ｎ１（値Ｋｎ１）”
になると、コンパレータ３１の出力がハイレベルからロ
ーレベルに反転する。
【００４１】この反転後のｔ１２時点で基準クロックＣ
ＬＫが立ち上がると、同期タイミング信号ＳＹがフリッ
プフロップ３２から水平同期信号生成部７へ出力され
る。これにより、上記標準値Ｋｎ１に対応する周期Ｔｎ
１の水平同期信号ＨＳＹＮＣが生成される。
ＬＫが立ち上がると、同期タイミング信号ＳＹがフリッ
プフロップ３２から水平同期信号生成部７へ出力され
る。これにより、上記標準値Ｋｎ１に対応する周期Ｔｎ
１の水平同期信号ＨＳＹＮＣが生成される。
【００４２】かかる周期Ｔｎ１の水平同期信号ＨＳＹＮ
Ｃの生成は、図１０に示すように、カウンタ４１のカウ
ント値Ｋ２が“ｍ”になるまで繰り返し行なわれる。
Ｃの生成は、図１０に示すように、カウンタ４１のカウ
ント値Ｋ２が“ｍ”になるまで繰り返し行なわれる。
【００４３】一方、ｔ１３時点で上記カウント値Ｋ２が
“ｍ”になると、コンパレータ５１から周期変更指示信
号ＴＲＳが出力され、ｔ１４時点でフリップフロップ６
９の出力端子Ｑから上記切換回路９１，９２へハイレベ
ルが出力される。これにより、上記切換回路９１と切換
回路９２とからコンパレータ３１へ補正値Ｋｎ２が出力
される。
“ｍ”になると、コンパレータ５１から周期変更指示信
号ＴＲＳが出力され、ｔ１４時点でフリップフロップ６
９の出力端子Ｑから上記切換回路９１，９２へハイレベ
ルが出力される。これにより、上記切換回路９１と切換
回路９２とからコンパレータ３１へ補正値Ｋｎ２が出力
される。
【００４４】そして、ｔ１５時点で上記カウント値Ｋ１
が“ｎ２（値Ｋｎ２）”になると、コンパレータ３１の
出力がハイレベルからローレベルに反転し、同期タイミ
ング信号ＳＹがフリップフロップ３２から水平同期信号
生成部７へ出力される。これにより、上記補正値Ｋｎ２
に対応する周期Ｔｎ２の水平同期信号ＨＳＹＮＣが生成
される。
が“ｎ２（値Ｋｎ２）”になると、コンパレータ３１の
出力がハイレベルからローレベルに反転し、同期タイミ
ング信号ＳＹがフリップフロップ３２から水平同期信号
生成部７へ出力される。これにより、上記補正値Ｋｎ２
に対応する周期Ｔｎ２の水平同期信号ＨＳＹＮＣが生成
される。
【００４５】また、上記ｔ１５時点でフリップフロップ
６９の出力端子Ｑから上記切換回路９１，９２へハイレ
ベルが出力され、これにより再び上記切換回路９１と切
換回路９２とからコンパレータ３１へ標準値Ｋｎ１が出
力される。このため、上記カウント値Ｋ１が“ｎ１”に
なると、再び周期Ｔｎ１の水平同期信号ＨＳＹＮＣが生
成される。
６９の出力端子Ｑから上記切換回路９１，９２へハイレ
ベルが出力され、これにより再び上記切換回路９１と切
換回路９２とからコンパレータ３１へ標準値Ｋｎ１が出
力される。このため、上記カウント値Ｋ１が“ｎ１”に
なると、再び周期Ｔｎ１の水平同期信号ＨＳＹＮＣが生
成される。
【００４６】このように、水平同期信号ＨＳＹＮＣを生
成するための同期タイミング信号ＳＹのカウント値Ｋ２
が“ｍ”になる毎に、水平同期信号ＨＳＹＮＣの周期が
標準値Ｋｎ１に基づいて設定される周期Ｔｎ１から補正
値Ｋｎ２に基づいて設定される周期Ｔｎ２へ切り換えら
れる（変更される）ので、標準値Ｋｎ１及び補正値Ｋｎ
２の設定により、要求される周期の水平同期信号ＨＳＹ
ＮＣを正確に得ることができる。
成するための同期タイミング信号ＳＹのカウント値Ｋ２
が“ｍ”になる毎に、水平同期信号ＨＳＹＮＣの周期が
標準値Ｋｎ１に基づいて設定される周期Ｔｎ１から補正
値Ｋｎ２に基づいて設定される周期Ｔｎ２へ切り換えら
れる（変更される）ので、標準値Ｋｎ１及び補正値Ｋｎ
２の設定により、要求される周期の水平同期信号ＨＳＹ
ＮＣを正確に得ることができる。
【００４７】
【発明の効果】本発明は、第１のカウント周期に達する
毎に同期信号を生成し、第１のカウント周期に達する回
数が所定回数に一致する毎に第１のカウント周期を第２
のカウント周期に変更するので、要求される周期の水平
同期信号を正確に得ることができる。
毎に同期信号を生成し、第１のカウント周期に達する回
数が所定回数に一致する毎に第１のカウント周期を第２
のカウント周期に変更するので、要求される周期の水平
同期信号を正確に得ることができる。
【図１】本発明に係る同期信号生成回路の第１実施例を
示すブロック構成図である。
示すブロック構成図である。
【図２】第１実施例の同期信号生成回路を示す回路図で
ある。
ある。
【図３】第１実施例の同期信号生成回路を示す回路図で
ある。
ある。
【図４】第１実施例の同期信号生成回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】第１実施例の同期信号生成回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図６】同期信号生成回路の第２実施例を示すブロック
構成図である。
構成図である。
【図７】第２実施例の同期信号生成回路を示す回路図で
ある。
ある。
【図８】第２実施例の同期信号生成回路を示す回路図で
ある。
ある。
【図９】第２実施例の同期信号生成回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１０】第２実施例の同期信号生成回路の動作を示す
タイミングチャートである。
タイミングチャートである。
１ クロック発生部 ２ 第１のカウンタ ３ 第１の比較部 ４ 第２のカウンタ ５ 第２の比較部 ６ 周期設定部 ７ 水平同期信号生成部 ８ 設定値切換部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｇ 15/00 １０２ Ｈ０４Ｎ 1/036 Ａ 9070−5Ｃ // Ｈ０４Ｎ 5/06 Ｚ 9070−5Ｃ
Claims (3)
- 【請求項１】 基準クロックを出力するクロック発生手
段と、この基準クロックをカウントするクロックカウン
タと、このカウント動作がリセットから設定値までカウ
ントする第１のカウント周期に達したかどうかを判別す
るクロック比較手段と、上記第１のカウント周期に達す
る毎に同期信号を生成する同期信号生成手段と、上記第
１のカウント周期に達する毎に上記クロックカウンタを
リセットするリセット手段とを有する同期信号生成回路
において、上記第１のカウント周期に達する回数をカウ
ントする同期カウンタと、上記カウント周期に達する回
数が予め定めた所定回数に一致したかどうかを判別する
同期比較手段と、上記カウント周期に達する回数が上記
所定回数に一致する毎に上記第１のカウント周期を第２
のカウント周期に変更する変更手段とを備えたことを特
徴とする同期信号生成回路。 - 【請求項２】 前記変更手段は、前記リセットのタイミ
ングを変更するようにしたことを特徴とする請求項１記
載の同期信号生成回路。 - 【請求項３】 前記変更手段は、前記設定値を変更する
ようにしたことを特徴とする請求項１記載の同期信号生
成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13086592A JPH05327486A (ja) | 1992-05-22 | 1992-05-22 | 同期信号生成回路 |
| US08/061,882 US5519500A (en) | 1992-05-22 | 1993-05-14 | Synchronization signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13086592A JPH05327486A (ja) | 1992-05-22 | 1992-05-22 | 同期信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327486A true JPH05327486A (ja) | 1993-12-10 |
Family
ID=15044512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13086592A Pending JPH05327486A (ja) | 1992-05-22 | 1992-05-22 | 同期信号生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5519500A (ja) |
| JP (1) | JPH05327486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010113378A1 (ja) * | 2009-04-03 | 2010-10-07 | パナソニック株式会社 | 水平同期生成回路、映像信号処理ｌｓｉおよび映像システム |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528183A (en) * | 1994-02-04 | 1996-06-18 | Lsi Logic Corporation | Serial clock synchronization circuit |
| JPH07271266A (ja) * | 1994-03-31 | 1995-10-20 | Canon Inc | 画像記録装置および画像記録方法 |
| JPH08163363A (ja) * | 1994-12-12 | 1996-06-21 | Fuji Xerox Co Ltd | 画像形成装置 |
| US6064419A (en) * | 1994-12-28 | 2000-05-16 | Canon Kabushiki Kaisha | Timings of rotational speed in a laser beam printer |
| JP3340888B2 (ja) * | 1995-07-31 | 2002-11-05 | 富士通株式会社 | 位相同期装置、デコーダ及び半導体集積回路装置 |
| JP4364010B2 (ja) * | 2004-02-23 | 2009-11-11 | 株式会社リコー | 画素クロック生成装置、光走査装置及び画像形成装置 |
| JP4353107B2 (ja) * | 2005-02-18 | 2009-10-28 | コニカミノルタビジネステクノロジーズ株式会社 | カラー画像形成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258953A (ja) * | 1988-04-08 | 1989-10-16 | Ricoh Co Ltd | レーザ書込み装置 |
| JP2854366B2 (ja) * | 1990-02-23 | 1999-02-03 | 株式会社リコー | レーザ走査型画像形成装置 |
-
1992
- 1992-05-22 JP JP13086592A patent/JPH05327486A/ja active Pending
-
1993
- 1993-05-14 US US08/061,882 patent/US5519500A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010113378A1 (ja) * | 2009-04-03 | 2010-10-07 | パナソニック株式会社 | 水平同期生成回路、映像信号処理ｌｓｉおよび映像システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5519500A (en) | 1996-05-21 |
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