JP3340888B2 - 位相同期装置、デコーダ及び半導体集積回路装置 - Google Patents
位相同期装置、デコーダ及び半導体集積回路装置Info
- Publication number
- JP3340888B2 JP3340888B2 JP19532495A JP19532495A JP3340888B2 JP 3340888 B2 JP3340888 B2 JP 3340888B2 JP 19532495 A JP19532495 A JP 19532495A JP 19532495 A JP19532495 A JP 19532495A JP 3340888 B2 JP3340888 B2 JP 3340888B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＬＡＮ（ローカルエ
リアネットワーク）等の小規模ネットワークでのデータ
通信におけるデジタルＰＬＬデコーダの位相同期装置に
関する。
リアネットワーク）等の小規模ネットワークでのデータ
通信におけるデジタルＰＬＬデコーダの位相同期装置に
関する。
【０００２】今般、パーソナルコンピュータ間などのデ
ータ通信においては、バッテリ駆動のノートブック型の
パーソナルコンピュータが使用されるようになってきて
いる。そのため、このようなパーソナルコンピュータに
内蔵されるＬＳＩ装置に対して低消費電力化が要求され
ている。
ータ通信においては、バッテリ駆動のノートブック型の
パーソナルコンピュータが使用されるようになってきて
いる。そのため、このようなパーソナルコンピュータに
内蔵されるＬＳＩ装置に対して低消費電力化が要求され
ている。
【０００３】
【従来の技術】ＬＡＮにおけるデータ形式として、各ビ
ットブロックに送信クロックの情報を含められることか
らマンチェスタコードが用いられる。すなわち、図１４
に示すように、送信データは所定周波数の送信クロック
に同期したデータコード部９５を備えている。転送路で
は、送信データの波形がなまる。そのため、受信側で
は、転送路でのなまった波形に対して所定のスレショル
ドレベルを設定し、受信データとして取り込むようにな
っている。従って、スレショルドレベルの設定値によっ
ては、受信データにデータジッタ９６ａ，９６ｂ，９６
ｃ，・・・が発生することがある。
ットブロックに送信クロックの情報を含められることか
らマンチェスタコードが用いられる。すなわち、図１４
に示すように、送信データは所定周波数の送信クロック
に同期したデータコード部９５を備えている。転送路で
は、送信データの波形がなまる。そのため、受信側で
は、転送路でのなまった波形に対して所定のスレショル
ドレベルを設定し、受信データとして取り込むようにな
っている。従って、スレショルドレベルの設定値によっ
ては、受信データにデータジッタ９６ａ，９６ｂ，９６
ｃ，・・・が発生することがある。
【０００４】ＬＡＮ制御装置の受信側には、受信データ
に基づいてその受信データにおける送信クロックに同期
した受信クロックを生成するための位相同期装置を備え
たデジタルＰＬＬデコーダが設けれている。
に基づいてその受信データにおける送信クロックに同期
した受信クロックを生成するための位相同期装置を備え
たデジタルＰＬＬデコーダが設けれている。
【０００５】図１３は従来のデジタルＰＬＬデコーダを
示す。レベルコンバータ８０は図示しないデータ受信回
路から出力される相補の受信データＭＲＸＰ，ＭＲＸＮ
の電圧レベルを変換することによって受信データＭＲＸ
を生成し、その受信データＭＲＸをデジタルＰＬＬデコ
ーダ８１に出力する。
示す。レベルコンバータ８０は図示しないデータ受信回
路から出力される相補の受信データＭＲＸＰ，ＭＲＸＮ
の電圧レベルを変換することによって受信データＭＲＸ
を生成し、その受信データＭＲＸをデジタルＰＬＬデコ
ーダ８１に出力する。
【０００６】デジタルＰＬＬデコーダ８１は位相同期装
置８２及びデコード部８３を備える。位相同期装置８２
はエッジ信号生成回路８４、同期用カウンタ８７、レジ
スタ８８、判定回路８９、補正用カウンタ９０及び補正
信号発生器９１を備える。
置８２及びデコード部８３を備える。位相同期装置８２
はエッジ信号生成回路８４、同期用カウンタ８７、レジ
スタ８８、判定回路８９、補正用カウンタ９０及び補正
信号発生器９１を備える。
【０００７】エッジ信号生成回路８４は、データフリッ
プフロップ（以下、単にＤＦＦという）８５と、排他的
論理和回路（ＥＯＲ回路）８６とを備える。ＤＦＦ８５
は送信クロックの周波数の整数倍、例えば１０倍の周波
数の基準クロックＣＫ１０のパルスに基づいて、図１５
（ａ）に示すように受信データＭＲＸのデータコード部
を取り込む。ＥＯＲ回路８６は受信データＭＲＸとＤＦ
Ｆ８５の出力信号８５Ｑとに基づいて受信データＭＲＸ
のデータコード部に同期したエッジ信号ＳＧ１０を出力
する。
プフロップ（以下、単にＤＦＦという）８５と、排他的
論理和回路（ＥＯＲ回路）８６とを備える。ＤＦＦ８５
は送信クロックの周波数の整数倍、例えば１０倍の周波
数の基準クロックＣＫ１０のパルスに基づいて、図１５
（ａ）に示すように受信データＭＲＸのデータコード部
を取り込む。ＥＯＲ回路８６は受信データＭＲＸとＤＦ
Ｆ８５の出力信号８５Ｑとに基づいて受信データＭＲＸ
のデータコード部に同期したエッジ信号ＳＧ１０を出力
する。
【０００８】同期用カウンタ８７はカウントアップする
までのパルス数が変更可能であり、かつ、基準クロック
ＣＫ１０のパルスをカウントするとともに、予め定めた
数（この場合１０個）のパルスをカウントしたとき、カ
ウントアップ信号を受信クロックとして出力する。ま
た、同期用カウンタ８７は基準クロックＣＫ１０のパル
スをカウントする毎に０から９まで順次上昇するカウン
ト値ＣＶ５を出力する。
までのパルス数が変更可能であり、かつ、基準クロック
ＣＫ１０のパルスをカウントするとともに、予め定めた
数（この場合１０個）のパルスをカウントしたとき、カ
ウントアップ信号を受信クロックとして出力する。ま
た、同期用カウンタ８７は基準クロックＣＫ１０のパル
スをカウントする毎に０から９まで順次上昇するカウン
ト値ＣＶ５を出力する。
【０００９】レジスタ８８は、エッジ信号ＳＧ１０の立
ち上がりエッジに同期して同期用カウンタ８７のカウン
ト値ＣＶ５を取り込み、それを出力Ｖ１０として判定回
路８９に出力する。
ち上がりエッジに同期して同期用カウンタ８７のカウン
ト値ＣＶ５を取り込み、それを出力Ｖ１０として判定回
路８９に出力する。
【００１０】判定回路８９は、出力Ｖ１０に基づいて同
期用カウンタ８７がカウントアップするまでのパルス数
を増加させるためのアップ信号ＳＵ又はパルス数を減少
させるためのダウン信号ＳＤを補正用カウンタ９０に出
力する。例えば、図１５（ａ）に示すように受信データ
ＭＲＸにデータジッタがない場合には、エッジ信号ＳＧ
１０の立ち上がりエッジに同期したカウント値ＣＶ５は
常に０である。従って、判定回路８９はアップ信号ＳＵ
及びダウン信号ＳＤのいずれも出力しない。しかし、図
１５（ｂ）に示すように受信データＭＲＸにデータジッ
タがある場合には、エッジ信号ＳＧ１０の立ち上がりエ
ッジに同期したカウント値ＣＶ５は、例えば１，９，
１，・・・となる。従って、判定回路８９はカウント値
１に基づいてアップ信号ＳＵを出力し、カウント値９に
基づいてダウン信号ＳＤを出力する。
期用カウンタ８７がカウントアップするまでのパルス数
を増加させるためのアップ信号ＳＵ又はパルス数を減少
させるためのダウン信号ＳＤを補正用カウンタ９０に出
力する。例えば、図１５（ａ）に示すように受信データ
ＭＲＸにデータジッタがない場合には、エッジ信号ＳＧ
１０の立ち上がりエッジに同期したカウント値ＣＶ５は
常に０である。従って、判定回路８９はアップ信号ＳＵ
及びダウン信号ＳＤのいずれも出力しない。しかし、図
１５（ｂ）に示すように受信データＭＲＸにデータジッ
タがある場合には、エッジ信号ＳＧ１０の立ち上がりエ
ッジに同期したカウント値ＣＶ５は、例えば１，９，
１，・・・となる。従って、判定回路８９はカウント値
１に基づいてアップ信号ＳＵを出力し、カウント値９に
基づいてダウン信号ＳＤを出力する。
【００１１】補正用カウンタ９０はアップ信号ＳＵが入
力されるとカウント値ＣＶ６を１つアップし、ダウン信
号ＳＤが入力されるとカウント値ＣＶ６を１つダウンす
る。補正信号発生器９１は補正用カウンタ９０のカウン
ト値ＣＶ６に基づいて同期用カウンタ８７がカウントア
ップするまでのパルス数を変更するための補正信号ＳＬ
４〜ＳＬ６を出力する。
力されるとカウント値ＣＶ６を１つアップし、ダウン信
号ＳＤが入力されるとカウント値ＣＶ６を１つダウンす
る。補正信号発生器９１は補正用カウンタ９０のカウン
ト値ＣＶ６に基づいて同期用カウンタ８７がカウントア
ップするまでのパルス数を変更するための補正信号ＳＬ
４〜ＳＬ６を出力する。
【００１２】
【発明が解決しようとする課題】ところが、図１４に示
すように、送信データの送信クロックの周波数が予め設
定された値である場合には、受信データにおける右向き
のデータジッタ９６ａと左向きのデータジッタ９６ｂと
はほぼ等しくなる。そのため、受信データにデータジッ
タが多い場合には、同期用カウンタ８７のカウント値Ｃ
Ｖ５は、例えば１と９とを交互に繰り返し、この値に応
じて判定回路８９は常にアップ信号ＳＵ及びダウン信号
ＳＤを出力する。また、補正用カウンタ９０は判定回路
８９から出力されるアップ信号ＳＵ及びダウン信号ＳＤ
に基づいてカウント値を常にアップ、ダウンさせてい
た。
すように、送信データの送信クロックの周波数が予め設
定された値である場合には、受信データにおける右向き
のデータジッタ９６ａと左向きのデータジッタ９６ｂと
はほぼ等しくなる。そのため、受信データにデータジッ
タが多い場合には、同期用カウンタ８７のカウント値Ｃ
Ｖ５は、例えば１と９とを交互に繰り返し、この値に応
じて判定回路８９は常にアップ信号ＳＵ及びダウン信号
ＳＤを出力する。また、補正用カウンタ９０は判定回路
８９から出力されるアップ信号ＳＵ及びダウン信号ＳＤ
に基づいてカウント値を常にアップ、ダウンさせてい
た。
【００１３】ＬＡＮのなかでも、１０ＢＡＳＥ−Ｔ、１
０ＢＡＳＥ−５などのイーサーネット（Ethernet）で
は、データの転送レートは１０Ｍbps であり、その信号
と同期をとるためには位相同期装置の内部にて８０ＭHz
〜１００ＭHzの基準クロックが必要となっている。そし
て、回路の消費電流Ｉは、Ｉ＝Ｃ・Ｖ・ｆ（Ｃ；容量、
Ｖ；電圧、ｆ；周波数）となる。従って、従来の位相同
期装置では判定回路８９及び補正用カウンタ９０の消費
電流が大きくなり、低消費電力化を図ることができなか
った。
０ＢＡＳＥ−５などのイーサーネット（Ethernet）で
は、データの転送レートは１０Ｍbps であり、その信号
と同期をとるためには位相同期装置の内部にて８０ＭHz
〜１００ＭHzの基準クロックが必要となっている。そし
て、回路の消費電流Ｉは、Ｉ＝Ｃ・Ｖ・ｆ（Ｃ；容量、
Ｖ；電圧、ｆ；周波数）となる。従って、従来の位相同
期装置では判定回路８９及び補正用カウンタ９０の消費
電流が大きくなり、低消費電力化を図ることができなか
った。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低消費電力化を図るこ
とができる位相同期装置を提供することにある。
れたものであって、その目的は、低消費電力化を図るこ
とができる位相同期装置を提供することにある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、所定周波数の送信クロックに同
期したデータコード部を備えたデータを受信し、その受
信データに基づいて該受信データにおける送信クロック
に同期した受信クロックを生成するようにした位相同期
装置であって、カウントアップするまでのパルス数が変
更可能であり、かつ、送信クロックの周波数の整数倍の
周波数を持つ第１の基準クロックのパルスをカウントす
るとともに、予め定めた数のパルスをカウントしたとき
カウントアップ信号を受信クロックとして出力するため
の同期用カウンタと、該同期用カウンタは第１の基準ク
ロックのパルスをカウントする毎に負数を含むカウント
値を出力することと、前記受信データの各データコード
部に同期したエッジ信号を出力するエッジ信号生成回路
と、前記エッジ信号を入力するとともに、前記同期用カ
ウンタのカウント値を入力し、前記エッジ信号が入力さ
れたときの前記同期用カウンタのカウント値に基づいて
前記同期用カウンタがカウントアップするまでのパルス
数を直接変更することにより受信クロックの位相のずれ
を補正するための補正回路とを備える。
め、請求項１の発明は、所定周波数の送信クロックに同
期したデータコード部を備えたデータを受信し、その受
信データに基づいて該受信データにおける送信クロック
に同期した受信クロックを生成するようにした位相同期
装置であって、カウントアップするまでのパルス数が変
更可能であり、かつ、送信クロックの周波数の整数倍の
周波数を持つ第１の基準クロックのパルスをカウントす
るとともに、予め定めた数のパルスをカウントしたとき
カウントアップ信号を受信クロックとして出力するため
の同期用カウンタと、該同期用カウンタは第１の基準ク
ロックのパルスをカウントする毎に負数を含むカウント
値を出力することと、前記受信データの各データコード
部に同期したエッジ信号を出力するエッジ信号生成回路
と、前記エッジ信号を入力するとともに、前記同期用カ
ウンタのカウント値を入力し、前記エッジ信号が入力さ
れたときの前記同期用カウンタのカウント値に基づいて
前記同期用カウンタがカウントアップするまでのパルス
数を直接変更することにより受信クロックの位相のずれ
を補正するための補正回路とを備える。
【００１６】請求項２の発明は、同期用カウンタを、第
１の基準クロックのパルスをカウントする毎に０から順
次上昇するカウント値を出力し、途中から負数に切り替
わるとともにその負数から０まで順次上昇するカウント
値を出力するものとした。
１の基準クロックのパルスをカウントする毎に０から順
次上昇するカウント値を出力し、途中から負数に切り替
わるとともにその負数から０まで順次上昇するカウント
値を出力するものとした。
【００１７】請求項３の発明は、エッジ信号生成回路
は、送信クロックの周波数の整数倍の周波数を持つ第２
の基準クロックのパルスに基づいて受信データのデータ
コード部を取り込むラッチと、受信データとラッチの出
力とに基づいて受信データのデータコード部に同期した
エッジ信号を出力する論理回路とを含むものとした。
は、送信クロックの周波数の整数倍の周波数を持つ第２
の基準クロックのパルスに基づいて受信データのデータ
コード部を取り込むラッチと、受信データとラッチの出
力とに基づいて受信データのデータコード部に同期した
エッジ信号を出力する論理回路とを含むものとした。
【００１８】請求項４の発明は、補正回路を、エッジ信
号生成回路から出力される各エッジ信号に対応する同期
用カウンタのカウント値を加算するための加算回路と、
加算回路の加算結果が予め定めた値に達したとき、同期
用カウンタがカウントアップするまでのパルス数を変更
するための補正信号を出力する補正信号発生器とを備え
るものとした。
号生成回路から出力される各エッジ信号に対応する同期
用カウンタのカウント値を加算するための加算回路と、
加算回路の加算結果が予め定めた値に達したとき、同期
用カウンタがカウントアップするまでのパルス数を変更
するための補正信号を出力する補正信号発生器とを備え
るものとした。
【００１９】請求項５の発明は、加算回路を、エッジ信
号生成回路から出力される各エッジ信号において、連続
しかつ重複しない２つ分のエッジ信号に対応する同期用
カウンタのカウント値を順次加算する第１の加算回路部
と、第１の加算回路部の加算結果を順次加算する第２の
加算回路部とを備えるものとした。
号生成回路から出力される各エッジ信号において、連続
しかつ重複しない２つ分のエッジ信号に対応する同期用
カウンタのカウント値を順次加算する第１の加算回路部
と、第１の加算回路部の加算結果を順次加算する第２の
加算回路部とを備えるものとした。
【００２０】請求項６の発明は、第１の加算回路部を、
同期用カウンタのカウント値を順次保持するための第１
のレジスタと、第１のレジスタの出力値を順次保持する
ための第２のレジスタと、第１及び第２のレジスタの出
力値を加算する第１の加算器と、第１の加算器の加算結
果を保持する第３のレジスタとを備えるものとし、第２
の加算回路部を、第２の加算器と、該第２の加算器の出
力値を保持するための第４のレジスタとを備え、第２の
加算器は第３及び第４のレジスタの出力値を加算するも
のとした。
同期用カウンタのカウント値を順次保持するための第１
のレジスタと、第１のレジスタの出力値を順次保持する
ための第２のレジスタと、第１及び第２のレジスタの出
力値を加算する第１の加算器と、第１の加算器の加算結
果を保持する第３のレジスタとを備えるものとし、第２
の加算回路部を、第２の加算器と、該第２の加算器の出
力値を保持するための第４のレジスタとを備え、第２の
加算器は第３及び第４のレジスタの出力値を加算するも
のとした。
【００２１】請求項７の発明のデコーダは、請求項１〜
６の発明のいずれか一の位相同期装置と、受信データの
各データコード部に基づいてＮＲＺ符号よりなるデータ
を出力するとともに、同期用カウンタのカウントアップ
信号を受信クロックとして出力するためのデコード部と
を備える。
６の発明のいずれか一の位相同期装置と、受信データの
各データコード部に基づいてＮＲＺ符号よりなるデータ
を出力するとともに、同期用カウンタのカウントアップ
信号を受信クロックとして出力するためのデコード部と
を備える。
【００２２】請求項８の発明の半導体集積回路装置は、
転送路を介して転送され、かつ、所定周波数の送信クロ
ックに同期したデータコード部を備えたデータを受信す
るトランシーバと、請求項７の発明のデコーダと、該デ
コーダはトランシーバの受信データに基づいて該受信デ
ータにおける送信クロックに同期した受信クロックを生
成するとともに、トランシーバの受信データの各データ
コード部に基づいてＮＲＺ符号よりなるデータを出力す
ることと、デコーダの受信クロックに基づいてＮＲＺ符
号よりなるデータを取り込むデータリンクコントローラ
と、データリンクコントローラによって取り込まれたデ
ータを外部に出力するためのインターフェースとを備え
る。
転送路を介して転送され、かつ、所定周波数の送信クロ
ックに同期したデータコード部を備えたデータを受信す
るトランシーバと、請求項７の発明のデコーダと、該デ
コーダはトランシーバの受信データに基づいて該受信デ
ータにおける送信クロックに同期した受信クロックを生
成するとともに、トランシーバの受信データの各データ
コード部に基づいてＮＲＺ符号よりなるデータを出力す
ることと、デコーダの受信クロックに基づいてＮＲＺ符
号よりなるデータを取り込むデータリンクコントローラ
と、データリンクコントローラによって取り込まれたデ
ータを外部に出力するためのインターフェースとを備え
る。
【００２３】（作用） 請求項１〜３の発明では、同期用カウンタのカウント値
が直接受信データのずれの値となるため、このカウント
値に基づいて直接受信クロックの位相のずれが補正され
る。そのため高速で動作する回路部分が減少し、低消費
電力化が可能となる。
が直接受信データのずれの値となるため、このカウント
値に基づいて直接受信クロックの位相のずれが補正され
る。そのため高速で動作する回路部分が減少し、低消費
電力化が可能となる。
【００２４】請求項４の発明では、同期用カウンタのカ
ウント値の加算結果が予め定めた値に達したとき、受信
クロックの位相のずれが補正される。請求項５及び６の
いずれかの発明では、連続しかつ重複しない２つ分のエ
ッジ信号に対応する同期用カウンタのカウント値を加算
する第１の加算回路部の加算結果が０になれば、第２の
加算回路部は余分な動作をしないため、低消費電力化が
より可能となる。
ウント値の加算結果が予め定めた値に達したとき、受信
クロックの位相のずれが補正される。請求項５及び６の
いずれかの発明では、連続しかつ重複しない２つ分のエ
ッジ信号に対応する同期用カウンタのカウント値を加算
する第１の加算回路部の加算結果が０になれば、第２の
加算回路部は余分な動作をしないため、低消費電力化が
より可能となる。
【００２５】請求項７の発明では、デコード部によって
受信データの各データコード部に基づいてＮＲＺ符号よ
りなるデータが出力されるとともに、同期用カウンタの
カウントアップ信号が受信クロックとして出力される。
また、デコード部において高速で動作する回路部分が減
少し、低消費電力化が可能となる。
受信データの各データコード部に基づいてＮＲＺ符号よ
りなるデータが出力されるとともに、同期用カウンタの
カウントアップ信号が受信クロックとして出力される。
また、デコード部において高速で動作する回路部分が減
少し、低消費電力化が可能となる。
【００２６】請求項８の発明では、デコード部の低消費
電力化が可能となり、よって半導体集積回路装置の低消
費電力化が可能となり、この半導体集積回路装置をバッ
テリ駆動のパーソナルコンピュータに内蔵することが可
能になる。
電力化が可能となり、よって半導体集積回路装置の低消
費電力化が可能となり、この半導体集積回路装置をバッ
テリ駆動のパーソナルコンピュータに内蔵することが可
能になる。
【００２７】
【発明の実施の形態】以下、本発明を具体化した実施の
一形態を図１〜図１２に従って説明する。図１はＬＡＮ
制御装置を示し、図示しないＬＡＮボード上には送受信
用ＬＳＩ１、バスインターフェース２、システムバス
３、発振器４、スタティックＲＡＭ（ＳＲＡＭ）７、２
つのトランス８，９、及びトランシーバ１０が設けられ
ている。発振器４は水晶振動子５と２つのコンデンサ６
とを備えている。発振器４は所定周波数（本形態では２
０ＭHz）のクロックＣＫ１を生成し、そのクロックＣＫ
１を送受信用ＬＳＩ１に供給する。
一形態を図１〜図１２に従って説明する。図１はＬＡＮ
制御装置を示し、図示しないＬＡＮボード上には送受信
用ＬＳＩ１、バスインターフェース２、システムバス
３、発振器４、スタティックＲＡＭ（ＳＲＡＭ）７、２
つのトランス８，９、及びトランシーバ１０が設けられ
ている。発振器４は水晶振動子５と２つのコンデンサ６
とを備えている。発振器４は所定周波数（本形態では２
０ＭHz）のクロックＣＫ１を生成し、そのクロックＣＫ
１を送受信用ＬＳＩ１に供給する。
【００２８】送受信用ＬＳＩ１はシステムバス３との間
で、バスインターフェース２を介して制御信号及びデー
タのやりとりを行う。送受信用ＬＳＩ１にはシステムバ
ス３からアドレス信号が直接入力されている。送受信用
ＬＳＩ１にはＳＲＡＭ７が接続され、ＳＲＡＭ７は送受
信用ＬＳＩ１の送信データ及び受信データを一時蓄え
る。
で、バスインターフェース２を介して制御信号及びデー
タのやりとりを行う。送受信用ＬＳＩ１にはシステムバ
ス３からアドレス信号が直接入力されている。送受信用
ＬＳＩ１にはＳＲＡＭ７が接続され、ＳＲＡＭ７は送受
信用ＬＳＩ１の送信データ及び受信データを一時蓄え
る。
【００２９】送受信用ＬＳＩ１は一対の出力信号線ＴＰ
ＯＰ，ＴＰＯＮを介して送信用トランス８ａに接続され
るとともに、一対の入力信号線ＴＰＩＰ，ＴＰＩＮを介
して受信用トランス８ｂに接続されている。トランス８
には転送路としての１０ＢＡＳＥ−Ｔケーブルが接続さ
れる。また、送受信用ＬＳＩ１は一対の出力信号線ＤＯ
Ｐ，ＤＯＮを介して送信用トランス９ａに接続されると
ともに、一対の入力信号線ＤＩＰ，ＤＩＮを介して受信
用トランス９ｂに接続されている。トランス９には転送
路としてのＡＵＩ（１０ＢＡＳＥ−５）ケーブルが接続
されるとともに、トランシーバ１０を介して転送路とし
ての１０ＢＡＳＥ−２ケーブルが接続される。トランス
８，９は送信データ及び受信データにおける振幅、すな
わち、ＡＣ成分のみを伝えるためのものである。
ＯＰ，ＴＰＯＮを介して送信用トランス８ａに接続され
るとともに、一対の入力信号線ＴＰＩＰ，ＴＰＩＮを介
して受信用トランス８ｂに接続されている。トランス８
には転送路としての１０ＢＡＳＥ−Ｔケーブルが接続さ
れる。また、送受信用ＬＳＩ１は一対の出力信号線ＤＯ
Ｐ，ＤＯＮを介して送信用トランス９ａに接続されると
ともに、一対の入力信号線ＤＩＰ，ＤＩＮを介して受信
用トランス９ｂに接続されている。トランス９には転送
路としてのＡＵＩ（１０ＢＡＳＥ−５）ケーブルが接続
されるとともに、トランシーバ１０を介して転送路とし
ての１０ＢＡＳＥ−２ケーブルが接続される。トランス
８，９は送信データ及び受信データにおける振幅、すな
わち、ＡＣ成分のみを伝えるためのものである。
【００３０】図２に示すように、送受信用ＬＳＩ１はシ
ステムインターフェース１１、バッファマネージャ１
２、データリンクコントローラ１３、マンチェスタエン
コーダ／デコーダ１４及び１０ＢＡＳＥ−Ｔトランシー
バ１５を備える。
ステムインターフェース１１、バッファマネージャ１
２、データリンクコントローラ１３、マンチェスタエン
コーダ／デコーダ１４及び１０ＢＡＳＥ−Ｔトランシー
バ１５を備える。
【００３１】システムインターフェース１１、バッファ
マネージャ１２及びデータリンクコントローラ１３は内
部データバス１６を介して互いに接続されるとともに、
内部アドレスバス１７を介して互いに接続されている。
マネージャ１２及びデータリンクコントローラ１３は内
部データバス１６を介して互いに接続されるとともに、
内部アドレスバス１７を介して互いに接続されている。
【００３２】システムインターフェース１１は外部の前
記バスインターフェース２との間でデータＳＤ０〜ＳＤ
１５の入出力を行う。システムインターフェース１１は
前記バスインターフェース２を介してリード信号ＩＲ、
ライト信号ＩＷ、チップセレクト信号ＣＳ及びリセット
信号ＲＳＴを入力している。また、システムインターフ
ェース１１には前記システムバス３からアドレス信号Ｓ
Ａ０〜ＳＡ３が入力されている。
記バスインターフェース２との間でデータＳＤ０〜ＳＤ
１５の入出力を行う。システムインターフェース１１は
前記バスインターフェース２を介してリード信号ＩＲ、
ライト信号ＩＷ、チップセレクト信号ＣＳ及びリセット
信号ＲＳＴを入力している。また、システムインターフ
ェース１１には前記システムバス３からアドレス信号Ｓ
Ａ０〜ＳＡ３が入力されている。
【００３３】システムインターフェース１１はアドレス
バス１７を介してバッファマネージャ１２及びデータリ
ンクコントローラ１３にアドレス信号を出力するととも
に、データバス１６を介してバッファマネージャ１２及
びデータリンクコントローラ１３との間でデータの授受
を行う。また、システムインターフェース１１はバッフ
ァマネージャ１２との間で制御信号の授受を行う。
バス１７を介してバッファマネージャ１２及びデータリ
ンクコントローラ１３にアドレス信号を出力するととも
に、データバス１６を介してバッファマネージャ１２及
びデータリンクコントローラ１３との間でデータの授受
を行う。また、システムインターフェース１１はバッフ
ァマネージャ１２との間で制御信号の授受を行う。
【００３４】バッファマネージャ１２は、チップセレク
ト信号ＢＣＳ、ライトイネーブル信号ＷＥ及びアウトプ
ットイネーブル信号ＯＥをＳＲＡＭ７に出力するととも
に、アドレス信号Ａ０〜Ａ１４を出力し、ＳＲＡＭ７へ
のデータＤ０〜Ｄ７のライト又はＳＲＡＭ７からのデー
タＤ０〜Ｄ７のリードを行う。
ト信号ＢＣＳ、ライトイネーブル信号ＷＥ及びアウトプ
ットイネーブル信号ＯＥをＳＲＡＭ７に出力するととも
に、アドレス信号Ａ０〜Ａ１４を出力し、ＳＲＡＭ７へ
のデータＤ０〜Ｄ７のライト又はＳＲＡＭ７からのデー
タＤ０〜Ｄ７のリードを行う。
【００３５】また、バッファマネージャ１２はデータリ
ンクコントローラ１３との間で制御信号の授受を行う。
そして、バッファマネージャ１２はデータの送信時にお
いてデータリンクコントローラ１３に送信データを転送
し、データの受信時においてデータリンクコントローラ
１３から受信データを受け取る。バッファマネージャ１
２とデータリンクコントローラ１３との間における送信
データ及び受信データは、パラレルデータである。
ンクコントローラ１３との間で制御信号の授受を行う。
そして、バッファマネージャ１２はデータの送信時にお
いてデータリンクコントローラ１３に送信データを転送
し、データの受信時においてデータリンクコントローラ
１３から受信データを受け取る。バッファマネージャ１
２とデータリンクコントローラ１３との間における送信
データ及び受信データは、パラレルデータである。
【００３６】データリンクコントローラ１３はマンチェ
スタエンコーダ／デコーダ１４に接続されている。デー
タリンクコントローラ１３は、データの送信時におい
て、送信イネーブル信号ＴＥＮをマンチェスタエンコー
ダ／デコーダ１４に出力する。そして、データリンクコ
ントローラ１３はデータの送信時において、パラレルの
送信データをシリアルデータに変換するとともに、マン
チェスタエンコーダ／デコーダ１４からの送信クロック
ＴＣＫに同期してシリアルの送信データＴＸＤを１ビッ
トずつマンチェスタエンコーダ／デコーダ１４に転送す
る。
スタエンコーダ／デコーダ１４に接続されている。デー
タリンクコントローラ１３は、データの送信時におい
て、送信イネーブル信号ＴＥＮをマンチェスタエンコー
ダ／デコーダ１４に出力する。そして、データリンクコ
ントローラ１３はデータの送信時において、パラレルの
送信データをシリアルデータに変換するとともに、マン
チェスタエンコーダ／デコーダ１４からの送信クロック
ＴＣＫに同期してシリアルの送信データＴＸＤを１ビッ
トずつマンチェスタエンコーダ／デコーダ１４に転送す
る。
【００３７】また、データリンクコントローラ１３は、
データの受信時において、マンチェスタエンコーダ／デ
コーダ１４からの受信検出信号ＣＤを入力する。そし
て、データリンクコントローラ１３はデータの受信時に
おいて、マンチェスタエンコーダ／デコーダ１４からの
受信クロックＲＣＫに同期してシリアルの受信データＲ
ＸＤを１ビットずつ順次取り込み、取り込んだシリアル
データをパラレルデータに変換する。
データの受信時において、マンチェスタエンコーダ／デ
コーダ１４からの受信検出信号ＣＤを入力する。そし
て、データリンクコントローラ１３はデータの受信時に
おいて、マンチェスタエンコーダ／デコーダ１４からの
受信クロックＲＣＫに同期してシリアルの受信データＲ
ＸＤを１ビットずつ順次取り込み、取り込んだシリアル
データをパラレルデータに変換する。
【００３８】マンチェスタエンコーダ／デコーダ１４
は、１０ＢＡＳＥ−Ｔトランシーバ１５に接続されてい
る。また、マンチェスタエンコーダ／デコーダ１４は前
記出力信号線ＤＯＰ，ＤＯＮを介して送信用トランス９
ａに接続されるとともに、前記入力信号線ＤＩＰ，ＤＩ
Ｎを介して受信用トランス９ｂに接続されている。１０
ＢＡＳＥ−Ｔトランシーバ１５は前記出力信号線ＴＰＯ
Ｐ，ＴＰＯＮを介して送信用トランス８ａに接続される
とともに、前記入力信号線ＴＰＩＰ，ＴＰＩＮを介して
受信用トランス８ｂに接続されている。また、マンチェ
スタエンコーダ／デコーダ１４には前記発振器４が接続
されている。
は、１０ＢＡＳＥ−Ｔトランシーバ１５に接続されてい
る。また、マンチェスタエンコーダ／デコーダ１４は前
記出力信号線ＤＯＰ，ＤＯＮを介して送信用トランス９
ａに接続されるとともに、前記入力信号線ＤＩＰ，ＤＩ
Ｎを介して受信用トランス９ｂに接続されている。１０
ＢＡＳＥ−Ｔトランシーバ１５は前記出力信号線ＴＰＯ
Ｐ，ＴＰＯＮを介して送信用トランス８ａに接続される
とともに、前記入力信号線ＴＰＩＰ，ＴＰＩＮを介して
受信用トランス８ｂに接続されている。また、マンチェ
スタエンコーダ／デコーダ１４には前記発振器４が接続
されている。
【００３９】図３に示すように、マンチェスタエンコー
ダ／デコーダ１４は、データ受信回路２１、レベルコン
バータ２２、デジタルＰＬＬデコーダ２３、マスタ発振
回路２４、エンコーダ２５、レベルコンバータ２６及び
データ送信回路２７を備える。
ダ／デコーダ１４は、データ受信回路２１、レベルコン
バータ２２、デジタルＰＬＬデコーダ２３、マスタ発振
回路２４、エンコーダ２５、レベルコンバータ２６及び
データ送信回路２７を備える。
【００４０】マスタ発振回路２４には前記発振器４のク
ロックＣＫ１が入力されている。マスタ発振回路２４は
クロックＣＫ１に基づいて第１及び第２の基準クロック
としての基準クロックＣＫ２を生成し、基準クロックＣ
Ｋ２をデジタルＰＬＬデコーダ２３に供給する。また、
マスタ発振回路２４はクロックＣＫ１に基づいて送信ク
ロックＴＣＫを生成し、送信クロックＴＣＫをエンコー
ダ２５に供給する。本形態において、基準クロックＣＫ
２の周波数はクロックＣＫ１の周波数の整数倍（本形態
では１００ＭHz）に設定され、送信クロックＴＣＫの周
波数はクロックＣＫ１の周波数の半分（本形態では１０
ＭHz）に設定されている。従って、基準クロックＣＫ２
の周波数は送信クロックＴＣＫの整数倍（１０倍）とな
っている。
ロックＣＫ１が入力されている。マスタ発振回路２４は
クロックＣＫ１に基づいて第１及び第２の基準クロック
としての基準クロックＣＫ２を生成し、基準クロックＣ
Ｋ２をデジタルＰＬＬデコーダ２３に供給する。また、
マスタ発振回路２４はクロックＣＫ１に基づいて送信ク
ロックＴＣＫを生成し、送信クロックＴＣＫをエンコー
ダ２５に供給する。本形態において、基準クロックＣＫ
２の周波数はクロックＣＫ１の周波数の整数倍（本形態
では１００ＭHz）に設定され、送信クロックＴＣＫの周
波数はクロックＣＫ１の周波数の半分（本形態では１０
ＭHz）に設定されている。従って、基準クロックＣＫ２
の周波数は送信クロックＴＣＫの整数倍（１０倍）とな
っている。
【００４１】エンコーダ２５は前記データリンクコント
ローラ１３からの送信イネーブル信号ＴＥＮがイネーブ
ル中に、送信クロックＴＣＫをデータリンクコントロー
ラ１３に出力することによってシリアルの送信データＴ
ＸＤをデータリンクコントローラ１３から受け取る。そ
して、エンコーダ２５は、受け取った送信データＴＸＤ
を送信クロックＴＣＫに基づいて図１４に示すようにマ
ンチェスタコード化し、送信データＭＴＸを生成する。
ローラ１３からの送信イネーブル信号ＴＥＮがイネーブ
ル中に、送信クロックＴＣＫをデータリンクコントロー
ラ１３に出力することによってシリアルの送信データＴ
ＸＤをデータリンクコントローラ１３から受け取る。そ
して、エンコーダ２５は、受け取った送信データＴＸＤ
を送信クロックＴＣＫに基づいて図１４に示すようにマ
ンチェスタコード化し、送信データＭＴＸを生成する。
【００４２】レベルコンバータ２６は送信データＭＴＸ
の電圧レベルを変換することによって相補の送信データ
ＭＴＸＰ，ＭＴＸＮを出力する。データ送信回路２７は
相補の送信データＭＴＸＰ，ＭＴＸＮを出力し、送信デ
ータＭＴＸＰ，ＭＴＸＮは１０ＢＡＳＥ−Ｔトランシー
バ１５から出力信号線ＴＰＯＰ，ＴＰＯＮを介して出力
される。
の電圧レベルを変換することによって相補の送信データ
ＭＴＸＰ，ＭＴＸＮを出力する。データ送信回路２７は
相補の送信データＭＴＸＰ，ＭＴＸＮを出力し、送信デ
ータＭＴＸＰ，ＭＴＸＮは１０ＢＡＳＥ−Ｔトランシー
バ１５から出力信号線ＴＰＯＰ，ＴＰＯＮを介して出力
される。
【００４３】データ受信回路２１は１０ＢＡＳＥ−Ｔト
ランシーバ１５から出力される相補の受信データＭＲＸ
Ｐ，ＭＲＸＮを受け取り、その受け取った受信データＭ
ＲＸＰ，ＭＲＸＮをレベルコンバータ２２に出力する。
ランシーバ１５から出力される相補の受信データＭＲＸ
Ｐ，ＭＲＸＮを受け取り、その受け取った受信データＭ
ＲＸＰ，ＭＲＸＮをレベルコンバータ２２に出力する。
【００４４】レベルコンバータ２２は相補の受信データ
ＭＲＸＰ，ＭＲＸＮの電圧レベルを変換することによっ
て受信データＭＲＸを生成し、その受信データＭＲＸを
デジタルＰＬＬデコーダ２３に出力する。
ＭＲＸＰ，ＭＲＸＮの電圧レベルを変換することによっ
て受信データＭＲＸを生成し、その受信データＭＲＸを
デジタルＰＬＬデコーダ２３に出力する。
【００４５】デジタルＰＬＬデコーダ２３は受信データ
ＭＲＸを受け取るとともに、受信データＭＲＸに基づい
て受信検出信号ＣＤを生成し、受信検出信号ＣＤを前記
データリンクコントローラ１３に出力する。また、デコ
ーダ２３は基準クロックＣＫ２に基づいて、受信データ
ＭＲＸにおける送信クロックに同期した受信クロックＲ
ＣＫを生成するとともに、ＮＲＺ（non return to zer
o）符号よりなる受信データＲＸＤを生成し、受信クロ
ックＲＣＫ及び受信データＲＸＤを前記データリンクコ
ントローラ１３に出力する。
ＭＲＸを受け取るとともに、受信データＭＲＸに基づい
て受信検出信号ＣＤを生成し、受信検出信号ＣＤを前記
データリンクコントローラ１３に出力する。また、デコ
ーダ２３は基準クロックＣＫ２に基づいて、受信データ
ＭＲＸにおける送信クロックに同期した受信クロックＲ
ＣＫを生成するとともに、ＮＲＺ（non return to zer
o）符号よりなる受信データＲＸＤを生成し、受信クロ
ックＲＣＫ及び受信データＲＸＤを前記データリンクコ
ントローラ１３に出力する。
【００４６】図４はデジタルＰＬＬデコーダ２３の詳細
を示す。デジタルＰＬＬデコーダ２３は、本形態におけ
る位相同期装置２８及びデコード部２９を備える。位相
同期装置２８はエッジ信号生成回路３０、同期用カウン
タ３３、補正回路３４及び分周器３９を備える。
を示す。デジタルＰＬＬデコーダ２３は、本形態におけ
る位相同期装置２８及びデコード部２９を備える。位相
同期装置２８はエッジ信号生成回路３０、同期用カウン
タ３３、補正回路３４及び分周器３９を備える。
【００４７】エッジ信号生成回路３０は、ラッチとして
のデータフリップフロップ（以下、単にＤＦＦという）
３１と、論理回路としての排他的論理和回路（ＥＯＲ回
路）３２とを備える。ＤＦＦ３１は前記基準クロックＣ
Ｋ２（第２の基準クロック）のパルスに基づいて、図１
２に示すように受信データＭＲＸのデータコード部を取
り込む。ＥＯＲ回路３２は受信データＭＲＸとＤＦＦ３
１の出力信号３１Ｑとに基づいて受信データＭＲＸのデ
ータコード部に同期したエッジ信号ＳＧ１を出力する。
のデータフリップフロップ（以下、単にＤＦＦという）
３１と、論理回路としての排他的論理和回路（ＥＯＲ回
路）３２とを備える。ＤＦＦ３１は前記基準クロックＣ
Ｋ２（第２の基準クロック）のパルスに基づいて、図１
２に示すように受信データＭＲＸのデータコード部を取
り込む。ＥＯＲ回路３２は受信データＭＲＸとＤＦＦ３
１の出力信号３１Ｑとに基づいて受信データＭＲＸのデ
ータコード部に同期したエッジ信号ＳＧ１を出力する。
【００４８】同期用カウンタ３３は、カウントアップす
るまでのパルス数が変更可能であり、かつ、基準クロッ
クＣＫ２のパルスをカウントする。そして、同期用カウ
ンタ３３は予め定めた数（本形態では１０個）のパルス
をカウントしたとき、カウントアップ信号ＳＣＵを受信
クロックＲＣＫとして出力するとともに、カウントアッ
プ信号ＳＣＵを補正信号発生器３８に出力する。また、
同期用カウンタ３３は基準クロックＣＫ２のパルスをカ
ウントする毎に０から４まで順次上昇するカウント値を
出力し、途中から負数に切り替わり、−５から０まで順
次上昇するカウント値を出力する。
るまでのパルス数が変更可能であり、かつ、基準クロッ
クＣＫ２のパルスをカウントする。そして、同期用カウ
ンタ３３は予め定めた数（本形態では１０個）のパルス
をカウントしたとき、カウントアップ信号ＳＣＵを受信
クロックＲＣＫとして出力するとともに、カウントアッ
プ信号ＳＣＵを補正信号発生器３８に出力する。また、
同期用カウンタ３３は基準クロックＣＫ２のパルスをカ
ウントする毎に０から４まで順次上昇するカウント値を
出力し、途中から負数に切り替わり、−５から０まで順
次上昇するカウント値を出力する。
【００４９】すなわち、図６に示すように、同期用カウ
ンタ３３は複数（本形態では６個）のＤＦＦ５１〜５
６、セレクタ５７、インバータ５８及びビットデコーダ
５９を備える。ＤＦＦ５１のデータ端子Ｄにはインバー
タ５８を介してセレクタ５７の出力信号が入力されてい
る。ＤＦＦ５２〜ＤＦＦ５６のデータ端子ＤにはＤＦＦ
５１〜ＤＦＦ５５の出力信号５１Ｑ，５２Ｑ，５３Ｑ，
５４Ｑ，５５Ｑがそれぞれ入力されている。ＤＦＦ５１
〜５６のクロック端子には基準クロックＣＫ２が入力さ
れ、ＤＦＦ５１〜５６のクリア端子ＣＬＲにはリセット
信号ＲＳＴが入力されている。リセット信号ＲＳＴがア
クティブレベルであると、各ＤＦＦ５１〜５６はリセッ
トされ、出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５
５Ｑ，５６ＱはＬレベルとなる。
ンタ３３は複数（本形態では６個）のＤＦＦ５１〜５
６、セレクタ５７、インバータ５８及びビットデコーダ
５９を備える。ＤＦＦ５１のデータ端子Ｄにはインバー
タ５８を介してセレクタ５７の出力信号が入力されてい
る。ＤＦＦ５２〜ＤＦＦ５６のデータ端子ＤにはＤＦＦ
５１〜ＤＦＦ５５の出力信号５１Ｑ，５２Ｑ，５３Ｑ，
５４Ｑ，５５Ｑがそれぞれ入力されている。ＤＦＦ５１
〜５６のクロック端子には基準クロックＣＫ２が入力さ
れ、ＤＦＦ５１〜５６のクリア端子ＣＬＲにはリセット
信号ＲＳＴが入力されている。リセット信号ＲＳＴがア
クティブレベルであると、各ＤＦＦ５１〜５６はリセッ
トされ、出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５
５Ｑ，５６ＱはＬレベルとなる。
【００５０】セレクタ５７はＤＦＦ５４，５５，５６の
出力信号５４Ｑ，５５Ｑ，５６Ｑを入力するとともに、
補正信号発生器３７からの補正信号ＳＬ１，ＳＬ２，Ｓ
Ｌ３を入力している。補正信号ＳＬ１がアクティブレベ
ルであると、セレクタ５７はＤＦＦ５４の出力信号５４
Ｑを選択して出力する。補正信号ＳＬ２がアクティブレ
ベルであると、セレクタ５７はＤＦＦ５５の出力信号５
５Ｑを選択して出力する。さらに、補正信号ＳＬ３がア
クティブレベルであると、セレクタ５７はＤＦＦ５６の
出力信号５６Ｑを選択して出力する。
出力信号５４Ｑ，５５Ｑ，５６Ｑを入力するとともに、
補正信号発生器３７からの補正信号ＳＬ１，ＳＬ２，Ｓ
Ｌ３を入力している。補正信号ＳＬ１がアクティブレベ
ルであると、セレクタ５７はＤＦＦ５４の出力信号５４
Ｑを選択して出力する。補正信号ＳＬ２がアクティブレ
ベルであると、セレクタ５７はＤＦＦ５５の出力信号５
５Ｑを選択して出力する。さらに、補正信号ＳＬ３がア
クティブレベルであると、セレクタ５７はＤＦＦ５６の
出力信号５６Ｑを選択して出力する。
【００５１】従って、補正信号ＳＬ１がアクティブレベ
ルであると、リセット解除後において、ＤＦＦ５１〜Ｄ
ＦＦ５６の出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，
５５Ｑ，５６Ｑは図１０に示すように変化し、各出力信
号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは
基準クロックＣＫ２の４パルス分の期間Ｈレベルとな
り、５パルス分の期間Ｌレベルとなる。また、補正信号
ＳＬ２がアクティブレベルであると、リセット解除後に
おいて、ＤＦＦ５１〜ＤＦＦ５６の出力信号５１Ｑ，５
２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは図９に示すよ
うに変化し、各出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４
Ｑ，５５Ｑ，５６Ｑは基準クロックＣＫ２の５パルス分
の期間Ｈレベルとなり、５パルス分の期間Ｌレベルとな
る。さらに、補正信号ＳＬ３がアクティブレベルである
と、リセット解除後において、ＤＦＦ５１〜ＤＦＦ５６
の出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，
５６Ｑは図１１に示すように変化し、各出力信号５１
Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは基準ク
ロックＣＫ２の６パルス分の期間Ｈレベルとなり、５パ
ルス分の期間Ｌレベルとなる。
ルであると、リセット解除後において、ＤＦＦ５１〜Ｄ
ＦＦ５６の出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，
５５Ｑ，５６Ｑは図１０に示すように変化し、各出力信
号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは
基準クロックＣＫ２の４パルス分の期間Ｈレベルとな
り、５パルス分の期間Ｌレベルとなる。また、補正信号
ＳＬ２がアクティブレベルであると、リセット解除後に
おいて、ＤＦＦ５１〜ＤＦＦ５６の出力信号５１Ｑ，５
２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは図９に示すよ
うに変化し、各出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４
Ｑ，５５Ｑ，５６Ｑは基準クロックＣＫ２の５パルス分
の期間Ｈレベルとなり、５パルス分の期間Ｌレベルとな
る。さらに、補正信号ＳＬ３がアクティブレベルである
と、リセット解除後において、ＤＦＦ５１〜ＤＦＦ５６
の出力信号５１Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，
５６Ｑは図１１に示すように変化し、各出力信号５１
Ｑ，５２Ｑ，５３Ｑ，５４Ｑ，５５Ｑ，５６Ｑは基準ク
ロックＣＫ２の６パルス分の期間Ｈレベルとなり、５パ
ルス分の期間Ｌレベルとなる。
【００５２】ビットデコーダ５９は、各ＤＦＦ５１〜Ｄ
ＦＦ５５の相補の出力信号５１Ｑ，５１Ｑバー、５２
Ｑ，５２Ｑバー、５３Ｑ，５３Ｑバー、５４Ｑ，５４Ｑ
バー、５５Ｑ，５５Ｑバーを入力し、これらの出力信号
に基づいてカウント値ＣＶ１を構成するビットＢ１，Ｂ
２，Ｂ３，Ｂ４のデータを生成する。なお、ビットＢ１
が最下位であり、ビットＢ４が最上位である。
ＦＦ５５の相補の出力信号５１Ｑ，５１Ｑバー、５２
Ｑ，５２Ｑバー、５３Ｑ，５３Ｑバー、５４Ｑ，５４Ｑ
バー、５５Ｑ，５５Ｑバーを入力し、これらの出力信号
に基づいてカウント値ＣＶ１を構成するビットＢ１，Ｂ
２，Ｂ３，Ｂ４のデータを生成する。なお、ビットＢ１
が最下位であり、ビットＢ４が最上位である。
【００５３】ビットデコーダ５９の詳細を図７に従って
説明すると、ビットデコーダ５９は２入力ＡＮＤ回路６
１〜６５，６７〜６９，７１，７２、５入力ＯＲ回路６
６、３入力ＯＲ回路７０、２入力ＯＲ回路７３、及びバ
ッファ７４を備える。
説明すると、ビットデコーダ５９は２入力ＡＮＤ回路６
１〜６５，６７〜６９，７１，７２、５入力ＯＲ回路６
６、３入力ＯＲ回路７０、２入力ＯＲ回路７３、及びバ
ッファ７４を備える。
【００５４】ＡＮＤ回路６１は出力信号５２Ｑ，５３Ｑ
バーを入力され、ＡＮＤ回路６２は出力信号５４Ｑ，５
５Ｑバーを入力している。ＡＮＤ回路６３は出力信号５
１Ｑバー，５２Ｑを入力し、ＡＮＤ回路６４は出力信号
５３Ｑバー，５４Ｑを入力し、さらに、ＡＮＤ回路６５
は出力信号５１Ｑバー，５５Ｑバーを入力している。５
入力ＯＲ回路６６はＡＮＤ回路６１〜６５の出力信号を
入力している。ＯＲ回路６６はＡＮＤ回路６１〜６５の
いずれか１つの出力がＨレベルであると、ビットＢ１と
して１を出力する。ＯＲ回路６６はすべてのＡＮＤ回路
６１〜６５の出力がＬレベルであると、ビットＢ１とし
て０を出力する。
バーを入力され、ＡＮＤ回路６２は出力信号５４Ｑ，５
５Ｑバーを入力している。ＡＮＤ回路６３は出力信号５
１Ｑバー，５２Ｑを入力し、ＡＮＤ回路６４は出力信号
５３Ｑバー，５４Ｑを入力し、さらに、ＡＮＤ回路６５
は出力信号５１Ｑバー，５５Ｑバーを入力している。５
入力ＯＲ回路６６はＡＮＤ回路６１〜６５の出力信号を
入力している。ＯＲ回路６６はＡＮＤ回路６１〜６５の
いずれか１つの出力がＨレベルであると、ビットＢ１と
して１を出力する。ＯＲ回路６６はすべてのＡＮＤ回路
６１〜６５の出力がＬレベルであると、ビットＢ１とし
て０を出力する。
【００５５】ＡＮＤ回路６７は出力信号５３Ｑ，５５Ｑ
バーを入力し、ＡＮＤ回路６８は出力信号５１Ｑバー，
５２Ｑを入力し、さらに、ＡＮＤ回路６９は出力信号５
１Ｑバー，５４Ｑバーを入力している。３入力ＯＲ回路
７０はＡＮＤ回路６７〜６９の出力信号を入力してい
る。ＯＲ回路７０はＡＮＤ回路６７〜６９のいずれか１
つの出力がＨレベルであると、ビットＢ２として１を出
力する。ＯＲ回路７０はすべてのＡＮＤ回路６７〜６９
の出力がＬレベルであると、ビットＢ２として０を出力
する。
バーを入力し、ＡＮＤ回路６８は出力信号５１Ｑバー，
５２Ｑを入力し、さらに、ＡＮＤ回路６９は出力信号５
１Ｑバー，５４Ｑバーを入力している。３入力ＯＲ回路
７０はＡＮＤ回路６７〜６９の出力信号を入力してい
る。ＯＲ回路７０はＡＮＤ回路６７〜６９のいずれか１
つの出力がＨレベルであると、ビットＢ２として１を出
力する。ＯＲ回路７０はすべてのＡＮＤ回路６７〜６９
の出力がＬレベルであると、ビットＢ２として０を出力
する。
【００５６】ＡＮＤ回路７１は出力信号５１Ｑ，５５Ｑ
を入力し、ＡＮＤ回路７２は出力信号５１Ｑバー，５２
Ｑバーを入力している。２入力ＯＲ回路７３はＡＮＤ回
路７１，７２の出力信号を入力している。ＯＲ回路７３
はＡＮＤ回路７１，７２のいずれか１つの出力がＨレベ
ルであると、ビットＢ３として１を出力する。ＯＲ回路
７３は両ＡＮＤ回路７１，７２の出力がＬレベルである
と、ビットＢ３として０を出力する。
を入力し、ＡＮＤ回路７２は出力信号５１Ｑバー，５２
Ｑバーを入力している。２入力ＯＲ回路７３はＡＮＤ回
路７１，７２の出力信号を入力している。ＯＲ回路７３
はＡＮＤ回路７１，７２のいずれか１つの出力がＨレベ
ルであると、ビットＢ３として１を出力する。ＯＲ回路
７３は両ＡＮＤ回路７１，７２の出力がＬレベルである
と、ビットＢ３として０を出力する。
【００５７】さらに、バッファ７４は出力信号５１Ｑバ
ーを入力し、それをビットＢ４として出力する。従っ
て、ＤＦＦ５１〜ＤＦＦ５５の出力信号に対するビット
Ｂ１〜Ｂ４の値は図８に示すようになる。
ーを入力し、それをビットＢ４として出力する。従っ
て、ＤＦＦ５１〜ＤＦＦ５５の出力信号に対するビット
Ｂ１〜Ｂ４の値は図８に示すようになる。
【００５８】分周器３９は前記エッジ信号ＳＧ１を入力
し、エッジ信号ＳＧ１を２分の１に分周した分周信号Ｓ
Ｇ３を補正回路３４に出力する。図４，図５に示すよう
に、補正回路３４は第１及び第２の加算回路部３６，３
７からなる加算回路３５と、補正信号発生器３８とを備
える。
し、エッジ信号ＳＧ１を２分の１に分周した分周信号Ｓ
Ｇ３を補正回路３４に出力する。図４，図５に示すよう
に、補正回路３４は第１及び第２の加算回路部３６，３
７からなる加算回路３５と、補正信号発生器３８とを備
える。
【００５９】第１の加算回路部３６は、インバータ４
１、２入力ＯＲ回路４２、第１，第２，第３のレジスタ
４３，４４，４６及び第１の加算器４５を備える。イン
バータ４１は前記エッジ信号ＳＧ１を反転させた信号Ｓ
Ｇ２を出力する。ＯＲ回路４２は信号ＳＧ２を入力する
とともに、前記分周信号ＳＧ３を入力し、両信号に基づ
く信号ＳＧ４を出力する。従って、信号ＳＧ４は図１２
に示すように、信号ＳＧ２のＬレベルのパルスの２つ目
毎にＬレベルのパルスを備えるものとなる。
１、２入力ＯＲ回路４２、第１，第２，第３のレジスタ
４３，４４，４６及び第１の加算器４５を備える。イン
バータ４１は前記エッジ信号ＳＧ１を反転させた信号Ｓ
Ｇ２を出力する。ＯＲ回路４２は信号ＳＧ２を入力する
とともに、前記分周信号ＳＧ３を入力し、両信号に基づ
く信号ＳＧ４を出力する。従って、信号ＳＧ４は図１２
に示すように、信号ＳＧ２のＬレベルのパルスの２つ目
毎にＬレベルのパルスを備えるものとなる。
【００６０】第１のレジスタ４３は前記エッジ信号ＳＧ
１の立ち上がりエッジに同期して同期用カウンタ３３の
カウント値ＣＶ１を順次保持し、それを出力値Ｖ１とし
て出力する。第２のレジスタ４４は前記エッジ信号ＳＧ
１の立ち上がりエッジに同期して第１のレジスタ４３の
出力値Ｖ１を順次保持し、それを出力値Ｖ２として出力
する。
１の立ち上がりエッジに同期して同期用カウンタ３３の
カウント値ＣＶ１を順次保持し、それを出力値Ｖ１とし
て出力する。第２のレジスタ４４は前記エッジ信号ＳＧ
１の立ち上がりエッジに同期して第１のレジスタ４３の
出力値Ｖ１を順次保持し、それを出力値Ｖ２として出力
する。
【００６１】第１の加算器４５は、第１及び第２のレジ
スタ４３，４４の出力値Ｖ１，Ｖ２を加算し、加算結果
ＡＶ１を出力する。第３のレジスタ４６は信号ＳＧ４の
立ち上がりエッジに同期して第１の加算器４５の加算結
果ＡＶ１を順次保持し、それを出力値Ｖ３として出力す
る。
スタ４３，４４の出力値Ｖ１，Ｖ２を加算し、加算結果
ＡＶ１を出力する。第３のレジスタ４６は信号ＳＧ４の
立ち上がりエッジに同期して第１の加算器４５の加算結
果ＡＶ１を順次保持し、それを出力値Ｖ３として出力す
る。
【００６２】従って、第１の加算回路部３６は、エッジ
信号生成回路３０から出力される各エッジ信号ＳＧ１に
おいて、連続しかつ重複しない２つ分のエッジ信号に対
応する同期用カウンタ３３のカウント値ＣＶ１を順次加
算することとなる。
信号生成回路３０から出力される各エッジ信号ＳＧ１に
おいて、連続しかつ重複しない２つ分のエッジ信号に対
応する同期用カウンタ３３のカウント値ＣＶ１を順次加
算することとなる。
【００６３】第２の加算回路部３７は、第２の加算器４
７と、第４のレジスタ４８とを備える。第４のレジスタ
４８は前記分周信号ＳＧ３の立ち上がりエッジに同期し
て第２の加算器４７の加算結果ＡＶ２を保持し、それを
出力値Ｖ４として第２の加算器４７及び補正信号発生器
３８に出力する。第２の加算器４７は第３及び第４のレ
ジスタ４６，４８の出力値Ｖ３，Ｖ４を加算し、加算結
果ＡＶ２を出力する。
７と、第４のレジスタ４８とを備える。第４のレジスタ
４８は前記分周信号ＳＧ３の立ち上がりエッジに同期し
て第２の加算器４７の加算結果ＡＶ２を保持し、それを
出力値Ｖ４として第２の加算器４７及び補正信号発生器
３８に出力する。第２の加算器４７は第３及び第４のレ
ジスタ４６，４８の出力値Ｖ３，Ｖ４を加算し、加算結
果ＡＶ２を出力する。
【００６４】補正信号発生器３８は出力値Ｖ４、すなわ
ち、加算回路３４による同期用カウンタ３３のカウント
値ＣＶ１の加算結果に基づいて、同期用カウンタ３３が
カウントアップするまでのパルス数を変更するための補
正信号ＳＬ１，ＳＬ２，ＳＬ３のいずれか１つをアクテ
ィブレベルにする。
ち、加算回路３４による同期用カウンタ３３のカウント
値ＣＶ１の加算結果に基づいて、同期用カウンタ３３が
カウントアップするまでのパルス数を変更するための補
正信号ＳＬ１，ＳＬ２，ＳＬ３のいずれか１つをアクテ
ィブレベルにする。
【００６５】すなわち、出力値Ｖ４が予め定めた正の値
及び負の値に達していない場合には、補正信号ＳＬ２の
みをアクティブレベルにする。この補正信号ＳＬ２に基
づいて同期用カウンタ３３のセレクタ５７は出力信号５
５Ｑを選択するため、同期用カウンタ３３は１０進とな
る。このときの同期用カウンタ３３のカウント値は０，
１，２，３，４，−５，−４，−３，−２，−１，０と
なる。
及び負の値に達していない場合には、補正信号ＳＬ２の
みをアクティブレベルにする。この補正信号ＳＬ２に基
づいて同期用カウンタ３３のセレクタ５７は出力信号５
５Ｑを選択するため、同期用カウンタ３３は１０進とな
る。このときの同期用カウンタ３３のカウント値は０，
１，２，３，４，−５，−４，−３，−２，−１，０と
なる。
【００６６】また、出力値Ｖ４が予め定めた負の値に達
した場合には、補正信号ＳＬ１のみをアクティブレベル
にする。この補正信号ＳＬ１に基づいて同期用カウンタ
３３のセレクタ５７は出力信号５４Ｑを選択するため、
同期用カウンタ３３は９進となる。このときの同期用カ
ウンタ３３のカウント値は０，１，２，３，−５，−
４，−３，−２，−１，０となるため、カウントアップ
信号ＳＣＵの出力を早めることとなって、受信クロック
ＲＣＫの位相のずれを補正することができる。
した場合には、補正信号ＳＬ１のみをアクティブレベル
にする。この補正信号ＳＬ１に基づいて同期用カウンタ
３３のセレクタ５７は出力信号５４Ｑを選択するため、
同期用カウンタ３３は９進となる。このときの同期用カ
ウンタ３３のカウント値は０，１，２，３，−５，−
４，−３，−２，−１，０となるため、カウントアップ
信号ＳＣＵの出力を早めることとなって、受信クロック
ＲＣＫの位相のずれを補正することができる。
【００６７】さらに、出力値Ｖ４が予め定めた正の値に
達した場合には、補正信号ＳＬ３のみをアクティブレベ
ルにする。この補正信号ＳＬ３に基づいて同期用カウン
タ３３のセレクタ５７は出力信号５６Ｑを選択するた
め、同期用カウンタ３３は１１進となる。このときの同
期用カウンタ３３のカウント値は０，１，２，３，４，
４，−５，−４，−３，−２，−１，０となるため、カ
ウントアップ信号ＳＣＵの出力を遅らせることとなっ
て、受信クロックＲＣＫの位相のずれを補正することが
できる。
達した場合には、補正信号ＳＬ３のみをアクティブレベ
ルにする。この補正信号ＳＬ３に基づいて同期用カウン
タ３３のセレクタ５７は出力信号５６Ｑを選択するた
め、同期用カウンタ３３は１１進となる。このときの同
期用カウンタ３３のカウント値は０，１，２，３，４，
４，−５，−４，−３，−２，−１，０となるため、カ
ウントアップ信号ＳＣＵの出力を遅らせることとなっ
て、受信クロックＲＣＫの位相のずれを補正することが
できる。
【００６８】また、補正信号発生器３８は同期用カウン
タ３３のカウントアップ信号ＳＣＵを入力するとリセッ
トされ、補正信号ＳＬ２のみをアクティブレベルにす
る。デコード部２９は、受信データＭＲＸとエッジ信号
ＳＧ１とに基づいてＮＲＺ符号よりなる受信データＲＸ
Ｄを生成して出力するとともに、同期用カウンタ３３の
カウントアップ信号ＳＣＵを受信クロックＲＣＫとして
出力する。
タ３３のカウントアップ信号ＳＣＵを入力するとリセッ
トされ、補正信号ＳＬ２のみをアクティブレベルにす
る。デコード部２９は、受信データＭＲＸとエッジ信号
ＳＧ１とに基づいてＮＲＺ符号よりなる受信データＲＸ
Ｄを生成して出力するとともに、同期用カウンタ３３の
カウントアップ信号ＳＣＵを受信クロックＲＣＫとして
出力する。
【００６９】さて、本実施の形態は、下記の（イ）〜
（ニ）の効果がある。 （イ）同期用カウンタ３３のカウント値ＣＶ１は基準ク
ロックＣＫ２のパルスをカウントする毎に０から４まで
順次上昇し、途中から負数に切り替わり、−５から０ま
で順次上昇するようにした。そして、同期用カウンタ３
３のカウント値ＣＶ１を加算回路３４にて加算し、その
加算結果に基づいて直接補正信号ＳＬ１〜ＳＬ３を出力
するようにした。そのため、位相同期装置２８は、従来
の位相同期装置において高速で動作する判定回路及び補
正用カウンタに代えて、簡単な構成の加算回路３４とす
ることができ、よって高速で動作する回路部分を減少さ
せて低消費電力化を図ることができる。
（ニ）の効果がある。 （イ）同期用カウンタ３３のカウント値ＣＶ１は基準ク
ロックＣＫ２のパルスをカウントする毎に０から４まで
順次上昇し、途中から負数に切り替わり、−５から０ま
で順次上昇するようにした。そして、同期用カウンタ３
３のカウント値ＣＶ１を加算回路３４にて加算し、その
加算結果に基づいて直接補正信号ＳＬ１〜ＳＬ３を出力
するようにした。そのため、位相同期装置２８は、従来
の位相同期装置において高速で動作する判定回路及び補
正用カウンタに代えて、簡単な構成の加算回路３４とす
ることができ、よって高速で動作する回路部分を減少さ
せて低消費電力化を図ることができる。
【００７０】（ロ）第１の加算回路部３６は、エッジ信
号生成回路３０から出力される各エッジ信号ＳＧ１にお
いて、連続しかつ重複しない２つ分のエッジ信号に対応
する同期用カウンタ３３のカウント値ＣＶ１を順次加算
している。送信データの送信クロックの周波数が予め設
定された値であるとき、図１２に示すように受信データ
ＭＲＸにデータジッタがある場合には、エッジ信号ＳＧ
１の立ち上がりエッジに同期したカウント値ＣＶ１は
１，−１，１，・・・となり、受信データＭＲＸにおけ
る右向きのデータジッタと左向きのデータジッタとはほ
ぼ等しくなる。従って、２回分のデータジッタの和は０
となり、これをデータジッタと認識させることにより、
第２の加算回路部３６に余分な動作をさせなくて済むた
め、位相同期装置２８のより一層の低消費電力化を図る
ことができる。
号生成回路３０から出力される各エッジ信号ＳＧ１にお
いて、連続しかつ重複しない２つ分のエッジ信号に対応
する同期用カウンタ３３のカウント値ＣＶ１を順次加算
している。送信データの送信クロックの周波数が予め設
定された値であるとき、図１２に示すように受信データ
ＭＲＸにデータジッタがある場合には、エッジ信号ＳＧ
１の立ち上がりエッジに同期したカウント値ＣＶ１は
１，−１，１，・・・となり、受信データＭＲＸにおけ
る右向きのデータジッタと左向きのデータジッタとはほ
ぼ等しくなる。従って、２回分のデータジッタの和は０
となり、これをデータジッタと認識させることにより、
第２の加算回路部３６に余分な動作をさせなくて済むた
め、位相同期装置２８のより一層の低消費電力化を図る
ことができる。
【００７１】（ハ）デジタルＰＬＬデコーダ２３におい
て高速で動作する回路部分が減少し、低消費電力化が可
能となるとともに、デジタルＰＬＬデコーダ２３の占有
面積を小さくして高集積化を図ることができる。
て高速で動作する回路部分が減少し、低消費電力化が可
能となるとともに、デジタルＰＬＬデコーダ２３の占有
面積を小さくして高集積化を図ることができる。
【００７２】（ニ）デジタルＰＬＬデコーダ２３の低消
費電力化が可能となり、よって送受信用ＬＳＩ１の低消
費電力化が可能となり、この送受信用ＬＳＩ１をバッテ
リ駆動のパーソナルコンピュータに内蔵することができ
る。
費電力化が可能となり、よって送受信用ＬＳＩ１の低消
費電力化が可能となり、この送受信用ＬＳＩ１をバッテ
リ駆動のパーソナルコンピュータに内蔵することができ
る。
【００７３】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記の実施の形態における加算回路３４の第２の
加算回路部３６を省略し、第１の加算回路部３５の第３
のレジスタ４６の出力値Ｖ３を補正信号発生器３８に出
力し、出力値Ｖ３に基づいて補正信号ＳＬ１〜ＳＬ３の
いずれか１つのみをアクティブレベルにするようにして
もよい。
具体化することも可能である。 （１）上記の実施の形態における加算回路３４の第２の
加算回路部３６を省略し、第１の加算回路部３５の第３
のレジスタ４６の出力値Ｖ３を補正信号発生器３８に出
力し、出力値Ｖ３に基づいて補正信号ＳＬ１〜ＳＬ３の
いずれか１つのみをアクティブレベルにするようにして
もよい。
【００７４】
【発明の効果】以上詳述したように、本発明の位相同期
装置は、高速で動作する回路部分を減少させて低消費電
力化を図ることができる。
装置は、高速で動作する回路部分を減少させて低消費電
力化を図ることができる。
【００７５】また、本発明の位相同期装置は、２回分の
データジッタの和をデータジッタと認識させることによ
り、加算回路に余分な動作をさせなくて済み、より一層
の低消費電力化を図ることができる。
データジッタの和をデータジッタと認識させることによ
り、加算回路に余分な動作をさせなくて済み、より一層
の低消費電力化を図ることができる。
【００７６】さらに、本発明のデコーダは、高速で動作
する回路部分が減少し、低消費電力化が可能となるとと
もに、占有面積を小さくして高集積化を図ることができ
る。また、本発明の半導体集積回路装置は、低消費電力
化が可能となり、この半導体集積回路装置をバッテリ駆
動のパーソナルコンピュータに内蔵することが可能とな
る。
する回路部分が減少し、低消費電力化が可能となるとと
もに、占有面積を小さくして高集積化を図ることができ
る。また、本発明の半導体集積回路装置は、低消費電力
化が可能となり、この半導体集積回路装置をバッテリ駆
動のパーソナルコンピュータに内蔵することが可能とな
る。
【図１】実施の一形態におけるＬＡＮ制御装置を示す構
成図
成図
【図２】送受信用ＬＳＩを示すブロック図
【図３】マンチェスタエンコーダ／デコーダを示すブロ
ック図
ック図
【図４】デジタルＰＬＬデコーダを示すブロック図
【図５】位相同期装置を示すブロック図
【図６】同期用カウンタを示すブロック図
【図７】ビットデコーダを示す論理回路図
【図８】同期用カウンタのカウント値を示す説明図
【図９】同期用カウンタの１０進におけるタイムチャー
ト
ト
【図１０】同期用カウンタの９進におけるタイムチャー
ト
ト
【図１１】同期用カウンタの１１進におけるタイムチャ
ート
ート
【図１２】位相同期装置の作用を示すタイムチャート
【図１３】従来のデジタルＰＬＬデコーダを示すブロッ
ク図
ク図
【図１４】ＬＡＮにおけるデータジッタの発生の説明図
【図１５】従来の位相同期装置の作用を示すタイムチャ
ートであり、（ａ）はデータジッタがない場合のタイム
チャート、（ｂ）はデータジッタがある場合のタイムチ
ャートである。
ートであり、（ａ）はデータジッタがない場合のタイム
チャート、（ｂ）はデータジッタがある場合のタイムチ
ャートである。
１０ トランシーバ １１ インターフェースとしてのシステムインターフェ
ース １３ データリンクコントローラ １５ １０ＢＡＳＥ−Ｔトランシーバ ２３ デコーダとしてのデジタルＰＬＬデコーダ ３０ エッジ信号生成回路 ３１ ラッチとしてのデータフリップフロップ ３１Ｑ 出力 ３２ 論理回路としての排他的論理和回路（ＥＯＲ回
路） ３３ 同期用カウンタ ３４ 補正回路 ３５ 加算回路 ３６ 第１の加算回路部 ３７ 第２の加算回路部 ３８ 補正信号発生器 ４３ 第１のレジスタ ４４ 第２のレジスタ ４５ 第１の加算器 ４６ 第３のレジスタ ４７ 第２の加算器 ４８ 第４のレジスタ ＡＶ１ 加算結果 ＡＶ２ 加算結果 ＣＫ２ 第１及び第２の基準クロックとしての基準クロ
ック ＣＶ１ カウント値 ＭＲＸ 受信データ ＲＣＫ 受信クロック ＳＣＵ カウントアップ信号 ＳＧ１ エッジ信号 ＳＬ１，ＳＬ２，ＳＬ３ 補正信号 ＴＣＫ 送信クロック Ｖ１，Ｖ２，Ｖ３，Ｖ４ 出力値
ース １３ データリンクコントローラ １５ １０ＢＡＳＥ−Ｔトランシーバ ２３ デコーダとしてのデジタルＰＬＬデコーダ ３０ エッジ信号生成回路 ３１ ラッチとしてのデータフリップフロップ ３１Ｑ 出力 ３２ 論理回路としての排他的論理和回路（ＥＯＲ回
路） ３３ 同期用カウンタ ３４ 補正回路 ３５ 加算回路 ３６ 第１の加算回路部 ３７ 第２の加算回路部 ３８ 補正信号発生器 ４３ 第１のレジスタ ４４ 第２のレジスタ ４５ 第１の加算器 ４６ 第３のレジスタ ４７ 第２の加算器 ４８ 第４のレジスタ ＡＶ１ 加算結果 ＡＶ２ 加算結果 ＣＫ２ 第１及び第２の基準クロックとしての基準クロ
ック ＣＶ１ カウント値 ＭＲＸ 受信データ ＲＣＫ 受信クロック ＳＣＵ カウントアップ信号 ＳＧ１ エッジ信号 ＳＬ１，ＳＬ２，ＳＬ３ 補正信号 ＴＣＫ 送信クロック Ｖ１，Ｖ２，Ｖ３，Ｖ４ 出力値
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H03L 7/06 H04L 25/40
Claims (8)
- 【請求項１】 所定周波数の送信クロックに同期したデ
ータコード部を備えたデータを受信し、その受信データ
に基づいて該受信データにおける送信クロックに同期し
た受信クロックを生成するようにした位相同期装置であ
って、 カウントアップするまでのパルス数が変更可能であり、
かつ、前記送信クロックの周波数の整数倍の周波数を持
つ第１の基準クロックのパルスをカウントするととも
に、予め定めた数のパルスをカウントしたときカウント
アップ信号を前記受信クロックとして出力するための同
期用カウンタと、該同期用カウンタは前記第１の基準ク
ロックのパルスをカウントする毎に負数を含むカウント
値を出力することと、前記受信データの各データコード部に同期したエッジ信
号を出力するエッジ信号生成回路と、 前記エッジ信号を入力するとともに、前記同期用カウン
タのカウント値を入力し、前記エッジ信号が入力された
ときの前 記同期用カウンタのカウント値に基づいて前記
同期用カウンタがカウントアップするまでのパルス数を
直接変更することにより前記受信クロックの位相のずれ
を補正するための補正回路とを備える位相同期装置。 - 【請求項２】 前記同期用カウンタは、前記第１の基準
クロックのパルスをカウントする毎に０から順次上昇す
るカウント値を出力し、途中から負数に切り替わるとと
もにその負数から０まで順次上昇するカウント値を出力
するものである請求項１に記載の位相同期装置。 - 【請求項３】 前記エッジ信号生成回路は、前記送信ク
ロックの周波数の整数倍の周波数を持つ第２の基準クロ
ックのパルスに基づいて前記受信データのデータコード
部を取り込むラッチと、 前記受信データと前記ラッチの出力とに基づいて前記受
信データのデータコード部に同期したエッジ信号を出力
する論理回路とを含む請求項２に記載の位相同期装置。 - 【請求項４】 前記補正回路は、前記エッジ信号生成回
路から出力される各エッジ信号に対応する前記同期用カ
ウンタのカウント値を加算するための加算回 路と、 前記加算回路の加算結果が予め定めた値に達したとき、
前記同期用カウンタがカウントアップするまでのパルス
数を変更するための補正信号を出力する補正信号発生器
とを備える請求項２又は３に記載の位相同期装置。 - 【請求項５】 前記加算回路は、前記エッジ信号生成回
路から出力される各エッジ信号において、連続しかつ重
複しない２つ分のエッジ信号に対応する前記同期用カウ
ンタのカウント値を順次加算する第１の加算回路部と、 前記第１の加算回路部の加算結果を順次加算する第２の
加算回路部とを備える請求項４に記載の位相同期装置。 - 【請求項６】 前記第１の加算回路部は、前記同期用カ
ウンタのカウント値を順次保持するための第１のレジス
タと、前記第１のレジスタの出力値を順次保持するため
の第２のレジスタと、前記第１及び第２のレジスタの出
力値を加算する第１の加算器と、前記第１の加算器の加
算結果を保持する第３のレジスタとを備え、 前記第２の加算回路部は、第２の加算器と、該第２の加
算器の出力値を保持するための第４のレジスタとを備
え、前記第２の加算器は前記第３及び第４のレジスタの
出力値を加算するものである請求項５に記載の位相同期
装置。 - 【請求項７】 請求項１〜６のいずれか一項に記載の位
相同期装置と、 前記受信データの各データコード部に基づいてＮＲＺ符
号よりなるデータを出力するとともに、前記同期用カウ
ンタのカウントアップ信号を前記受信クロックとして出
力するためのデコード部とを備えるデコーダ。 - 【請求項８】 転送路を介して転送され、かつ、所定周
波数の送信クロックに同期したデータコード部を備えた
データを受信するトランシーバと、 請求項７に記載のデコーダと、該デコーダは前記トラン
シーバの受信データに基づいて該受信データにおける送
信クロックに同期した受信クロックを生成するととも
に、前記トランシーバの受信データの各データコード部
に基づいてＮＲＺ符号よりなるデータを出力すること
と、 前記デコーダの受信クロックに基づいて前記ＮＲＺ符号
よりなるデータを取り込むデータリンクコントローラ
と、 前記データリンクコントローラによって取り込まれたデ
ータを外部に出力するためのインターフェースとを備え
る半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19532495A JP3340888B2 (ja) | 1995-07-31 | 1995-07-31 | 位相同期装置、デコーダ及び半導体集積回路装置 |
| US08/666,236 US5694441A (en) | 1995-07-31 | 1996-06-20 | Phase synchronizing apparatus, decoder and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19532495A JP3340888B2 (ja) | 1995-07-31 | 1995-07-31 | 位相同期装置、デコーダ及び半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946326A JPH0946326A (ja) | 1997-02-14 |
| JP3340888B2 true JP3340888B2 (ja) | 2002-11-05 |
Family
ID=16339276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19532495A Expired - Lifetime JP3340888B2 (ja) | 1995-07-31 | 1995-07-31 | 位相同期装置、デコーダ及び半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5694441A (ja) |
| JP (1) | JP3340888B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6021503A (en) * | 1996-12-21 | 2000-02-01 | Micron Communications, Inc. | Bit synchronization for interrogator |
| US6002728A (en) * | 1997-04-17 | 1999-12-14 | Itt Manufacturing Enterprises Inc. | Synchronization and tracking in a digital communication system |
| US6223317B1 (en) * | 1998-02-28 | 2001-04-24 | Micron Technology, Inc. | Bit synchronizers and methods of synchronizing and calculating error |
| DE10312907A1 (de) * | 2003-03-22 | 2004-10-07 | Bosch Rexroth Ag | Kommunikationssystem mit redundanter Kommunikation |
| JP5742456B2 (ja) * | 2011-05-17 | 2015-07-01 | 株式会社明電舎 | シリアル・データ通信装置のｄｐｌｌ回路 |
| US20130058419A1 (en) * | 2011-09-05 | 2013-03-07 | Zhou Ye | Wireless video/audio data transmission system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2518708B2 (ja) * | 1989-12-20 | 1996-07-31 | セイコー電子工業株式会社 | 携帯情報機 |
| US5127023A (en) * | 1990-07-18 | 1992-06-30 | The United States Of America As Represented By The Secretary Of The Navy | Retiming decoder/encoder |
| JP2933751B2 (ja) * | 1990-08-10 | 1999-08-16 | 株式会社リコー | デジタルデータの検出回路及びその検出方法 |
| JPH05327486A (ja) * | 1992-05-22 | 1993-12-10 | Mita Ind Co Ltd | 同期信号生成回路 |
| US5594763A (en) * | 1995-06-06 | 1997-01-14 | Cirrus Logic, Inc. | Fast synchronizing digital phase-locked loop for recovering clock information from encoded data |
-
1995
- 1995-07-31 JP JP19532495A patent/JP3340888B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-20 US US08/666,236 patent/US5694441A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5694441A (en) | 1997-12-02 |
| JPH0946326A (ja) | 1997-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5777567A (en) | System and method for serial to parallel data conversion using delay line | |
| JPS5940747A (ja) | 直列デ−タ通信リンク用のインタ−フエイス | |
| JP2000099193A (ja) | 同期装置および同期方法ならびにインタフェ―ス回路 | |
| US5313496A (en) | Digital demodulator circuit | |
| JPH04227122A (ja) | ディジタルクロック変換回路 | |
| JP3340888B2 (ja) | 位相同期装置、デコーダ及び半導体集積回路装置 | |
| CN104572563B (zh) | 基于ieee 1394接口的物理层电路 | |
| US6385319B1 (en) | Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler | |
| CN113300799B (zh) | 适用于jesd204b协议的时钟同步方法、电路及逻辑设备 | |
| JP2002169771A (ja) | 低レーテンシ高速伝送システム | |
| JP3727213B2 (ja) | 非同期パルス信号を同期パルス信号に変換する同期素子 | |
| JP3560793B2 (ja) | データ転送方法 | |
| JP2001352318A (ja) | 送信回路とその方法、受信回路とその方法およびデータ通信装置 | |
| TW200410527A (en) | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases | |
| JP2001024712A (ja) | 並列システムをデータ・ストローブ型の送受信器とインタフェース接続するための伝送システム、送信器、受信器、及びインタフェース装置 | |
| JPH0856154A (ja) | 伝送装置 | |
| JPH09167134A (ja) | データ同期システム | |
| JPH08265349A (ja) | ディジタル情報処理装置 | |
| TWI698092B (zh) | 用於高速序列資料通訊系統的編碼和解碼架構及其相關方法、實體層電路、發射器與接收器及其中的通訊系統 | |
| JPH11331137A (ja) | 信号同期装置 | |
| JP3157029B2 (ja) | データ受信装置 | |
| Stojčev et al. | On-and Off-chip Signaling and Synchronization Methods in Electrical Interconnects | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP2798918B2 (ja) | パルス幅変調回路 | |
| JP2532405Y2 (ja) | データ伝送回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130816 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |