JPS5940747A - 直列デ−タ通信リンク用のインタ−フエイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明はｆ−夕処理システムに係り、特に、りｐツク信
号とデータ信号とをいわゆるマンチェスタ型エンコード
法の如きによって一合成するようにして、デジタルデー
タ処理システムの装置間で直列通信を用いてこれら装置
間で情報を転送しデコードするのに有用なデジタルデー
タ通信システムに係る。

発明の背景 ビットｔ＝列に同期してデジタル通（Ｈする技術には色
々なものがある。このようなシステムではクロック信号
及びデータ信号が同じ通信チャンネルを経て送られるの
で、このように送られる信号の完全性を保讃するために
特殊な注意を払わねばならない。

このような技術の１つがマンチェスタ型エンコード法と
して知られている。マンチェスタ型エンコード法でエン
コードされたデータ全形成するためには、デジタルデー
タビットと、クロック信号とを、１つの共通情報信号と
して伝送するように合成し、これを単１のＩＨ列列デー
タチャンネル音経て伝送する。同軸ケーブルは情報チャ
ンネルの伝送媒体をしはしば構成する。受信器において
情報チャンネルに接続されたデコーダは合成信号からデ
ータピントとクロック信号とを分離し、これにより取り
出され友クロック信号の制御の下でデータビットはデコ
ーダに接続された装置に転送される。大部分のコード化
機構では、エンコード作動よυもデコード作動の方に問
題があり、マンチェスタ型エンコ−ド法もこの一般的な
傾向にある。

例えば、米国特許第４，１６７．７６０号及び第４．５
１７，２１１号７ｆ！：参照されたい。本発明は効率の
高いマンチェスタ型デコーダを提供することに向けられ
る。

然し乍ら、本発明は特に、ギヤリヤ感知多アクセス（Ｃ
８ＭＡ）チャンネルを介して直列送信を行７につのにマ
ンチェスタ型エンコード法を用いた時に生じる問題に向
けられる。マンチェスタ型コードを用いた通信システム
においては、受信端でデータビットの転送全制御するの
に必要なタイミング信号が送信装置によシ送信されたク
ロック信号（即ち、これらはデータチャンネルから取シ
出ｌねばならない）と、受信装置の内部クロック信号源
との両方から導出されるので、これら２つのクロックを
同期させる何らかの手段を設けなければならない。（送
イバ装置は受信装置に拘りなく非同期で作動すると考え
られる。）四に、送信装置によって送られる外部クロッ
ク信号は、例えば、２つ以上の送信装置が同時に情報の
送信を試みることによるチャンネル上での信号の衝突や
、ノイズによって、質低下することがある。それ故、こ
れらの衝突やその他信号の質低下が内部のタイミング作
動を妨げないようにすることが所望される。

更に、いかなるデジタルデータ通信システムに・おいて
もそうであるように、使用できる回路部品によって課せ
られたコストやタイミングの制約を制置しつつデータ転
送速度をできるだけ高くすることが所望される。本発明
の目的は、回路のコストを甚しく上けることなく直列転
送の速度を非常に高くすることである。マンチェスタ型
デコード作動を制御するのに例えば位相固定ループ回路
を用いるよう表公知システムは、コストが高いと共に、
例えば７０メガビット／秒以上の速度で送られた情報イ
バ号に対して位相固定する速度が比較的遅い。

本発明の足に別の目的は、コンピュータをデータ通信リ
ンクに接続するインターフェイスであって、直列情報チ
ャンネルを経てマンチェスタ型コードを送受信する装置
間で非同期のピント直列通信を行なえるようにするイン
ターフェイス會提供することである。

本発明の別の目的は、多数の装置によって共有される直
列通信りンクを経て送信される高速ビット直列悄＠をデ
コードするのに有用な経詩的で且つ効率的なマンチェス
タ型デニＪ−ダを題供することである。

本発明の別の目的は、インターフェイス内にあって、直
ダ１げ一タチャンネルにキャリヤ信号′が存在するかど
うかを横用する手段を提供することである。

本発明の更に別の′目的は、別の装置によって送られた
マンチェスタ型エンコードされた信号から導出された夕
（部クロック信号源と、内部クロック信号源とを同期さ
せる手段を提供すると共に、信号同志の衝突による干渉
を防止する手段ｔ−提供することである。

発明の櫃要 これら及びその他の目的ヲ述成するために、本ラら明に
よれは、受信装置が接杭避ｉする少なくとも１つの四列
データチャンネルの受（Ｍ端に、このようなリンクのた
めの藺早で然も非常に効率の良い効果的な受イηインタ
ーフェイス飽路が設けられる。

このインターフェイス１ｇＩＩＪ？５は、マンチェスタ
ｍデコーダと、キャリヤ検出器と、内部クロンク同ルＪ
装随とを備え、マンチェスタ型デコーダはチャンネルに
接続されて該チャンネル上の合成信号から成分データピ
ントとクロック（ｇ−号と全労離し、キャリヤ検出器は
チャンネルに接続されてチャンネル上の情報の有：在ｔ
（寅ｕｊ［、、これに応答して、Ｕ列シフトレジヌタが
クロック信号に応じて送（１Ｎデータピントを直列に受
信できるようにし、内Ｒ１≦クロック同期装置は、受信
装置へのデータビットの並列転送と、所定数の市−列デ
ータビットの発生とを、チャンネルからの直列データの
転送の始めに。

同期させる。

マンチェスタ捜デコーダは非常に１μイ単である。

このデコーダは、フリンプー７０ングと、ｖト他的オ了
ゲートと、最低２つの遅延素子と全相いている。これら
の−Ｍ延累子は化ピントセルの約１／４のところで７リ
ツプーフロツプが合成信号をサンプリングするようにざ
ぜる。

キャリヤ検出器も〕１ミ常に間車である。バス信号はプ
リセントされ１こスレンシュホールドと比較される。パ
ス４Ｂ号がスレンシュホールドを越えた場合にをま、パ
ルス列が発生さハ、る。これらのパルスによりランチが
セットされろ、バス信号が納失する場合には、低周波の
内部クロックの後縁によりランチがクリヤされる６ 内部クロック１．１　、受信データから２Ｘｉ出された
クロックには拘りなく与えられる。名メンセージの始め
に、１度、入力メツセージにおいて同期文字が検出され
、内部クロック回路の位相がＧｉ正される。インターフ
ェイスからホスト装置への転送を制御するのはこのクロ
ックである。

本発明の他の目的、効果、及び特徴は、絵付図面を参Ｎ
（４Ｌ−ｆＣ解説のための実施例の以下の説明よｐ明ら
かとなろう。然し乍ら、本発明は特許請求の範囲におい
て特に指仙し、これによって規定される。

解説のための実施例の説明 第１図は、送信チャンネル１４及び受信チャンネル１（
１−含む通信りンク・インターフェイスを示しており、
ｔｌ　６個の装置１２ａ、１２ｂ、１２ｅけ、それらの
各々のインターフェイス１０ａ、　１０ｂ。

１０ｃｔ経て上記チャンネル上に接続される。送信チャ
ンネル１４及び受信チャンネル１６の情報はカップ、５
１５によって接続され、このカップラは、チャンネル１
６に接続された装置がチャンネル１４に送られる情報４
Ｎ号を感知できるようにする。

データ処理システムにおいては、装置１２ａは、少なく
とも１つのプロセッサ及びメモリを備え、そして装ｆｆ
１１２ａは、コンピュータシステムであってもよいし、
データを並列に送信又は受信する例えばコントローラ及
びディスクやテープ記憶装置のような２次メモリに対す
る入出力装瞳であってもよい。

本発明は、マンチェスタ型エンコードされた直列データ
をデコードし、このデコードされたデータ全並列装置へ
転送するシステムに関するものであるから、インターフ
ェイス１０ｃにおいては、駆動装置２０（例えば増［１
］器）が直列データビットを表す信号を受信チャンネル
１６から受信し、　　。

これら信号をマンチェスタ型デコーダ２２へ送るような
インターフェイス回路が拡張ブロック図で示されている
。艮〈知られたように、マンチェスタ型エンコードされ
たデータは、データビットとクロック遷移とを同じ情報
信号に合成したものよシなる。デコーダ２２は、以下で
述べるように、チャンネル１６のｔ＊ｍ信号からデータ
信号（ここではデータビットと称するン及びクロック（
即ちＣＬＯＣＩ（）ｆｉ号を取り出し、これらのデータ
ビット及びＣＬＯＣＫ信号を導体２６及び２８’ｌｋ各
々経て１ｒＪ列シフトレジスタ６０へ供給する。データ
ビットはレジスタ５０の２・１段の入力へ送られ、一方
ＣＬＯＣＫ（ｉ号はデータビラトラその次々の段へ逐次
シフトさせる。

受信チャンネル１６に有効な情報信号がおるかどうかを
決定するために、キャリヤ侠出回路２４も駆動装置２０
から情報全党けとる。回路２４は独特のやり方で、情報
信号の特性をデストし、そして以下で述べる条注の下で
、導体３２ＫＥＮ（即ち、作動可能化）イ」号を発生し
、この信号は１に列シフトレジスタ５０に作動可能にし
、とのレジスタがデータライン２６から直列データビッ
トを受けてこれ全シフトするようにさせる。本質的に、
キャリヤ検出回路２４は、チャンネル１６Ｉｋ現わるノ
イズ信号がレジスタ６０に入り込まないようにする。

直列データの送イ６中周期的に、所定数のデータピント
（即ち、バイト）が直列レジスタ６０から並列レジスタ
４０へ転送される。好−ましい実施例では、１バイトが
８個のデータビットで構成される。従って、バイト速度
はビット速度の１７８である。８個のデータビットの各
組が直列レジスタ６０に累積すると、後述のフレーム付
は装置６８の制御の下で、１バイトが転送され、これに
より直列レジスタ６０に組合わされた並列レジスタ４０
にロードすることができる。

フレーム付け８ｔｉ５Ｂは、シフトレジスタ６０への直
列データビットのシフトに一致する時期に並列レジスタ
４０へのバイト転送を行なう。次いで並列レジスタ４０
は、内部受１ぼクロック４６の制御の下で、これらパイ
）ｋ装置１２ｃへ周期的に転送する。受信クロックはク
リスタル発振回路によって制御される。

前記したように、本発明によって解消される問題は、レ
ジスタ４０から装［１２ｅへのバイトの転送（この転送
は内部クロック４６によって制御される）と、チャンネ
ル１６からレジスタ６０への個々のデータピントの転送
（この転送はチャンネル１６から取υ出されるＣ　Ｌ　
ＯＣ■Ｃ信号パルスによって制御される）との同期をと
ることである。

２つ以上の装置１２が同時に情報信号全送信しようとし
、従ってＣＬＯＣＫ信号の質全低下させることが考えら
れるので、ＣＬＯＣＫ信号によって装置１２ｃｋ作動さ
せることはできず、もしこのようにしｆｃ場合には、並
列転送が不適肖なものになる。

この問題を解消するために、内部クロック同期回路４２
が設けられている。この回路は自走作動し、同期検出回
路６４が直列データ流の始めにド虫特の同期文字を検出
した時に、ＣＬＯＣＫ信号パルスと同期される。同期文
字が検出された時に、もし内部受信クロック４６が８個
のＣＬＯＣＫ伯号パル信号周期的な発生と同期ずれして
いｆｒ、場合には、内部受信りａツク４６が瞬間的に停
止されて１．内部クロック４６０位相が調整される。そ
れ故、内部受信り０ンク４６の作動と、受信チャンネル
１６から導出されるクロック信号との間に完全を分離が
与えられる。これにより、通信リンクに接続され７’Ｃ
各々の装置１２は非同期で独立して−即ち、それ自体の
個々のクロック回路の制御の下で一作動することができ
る。

装置１２から情報全送信する際には１、並列−直り、こ
のバイト全表わすイハ号がレジスタ４７収完全に入った
時に、クロック４９がそのバイト全構成するデータビッ
ト全エンコーダ２６へ直列にシフトさせる。エンコーダ
２６はデータビットをりａツク４９からのりａツク信号
と合成し、マンチェスタエンコードされた情報信号を形
成する。これらのｆＩ！報伯°号は駆動装ｆｆ１ｔ１８
へ送られ、この駆動装置はエンコードされた情報信号を
送信チャンネル１４へ送出し、これら信号は受動カッグ
ラ１５により、通信リンクに接続された他の装置へ分配
さハる。

本９発明の上記特徴が基本的に理解されたところで、−
マンチェスタデコーダ２２について以下に説明する。第
２Ａ図の回路及び２６図、第４図のタイミング図を参照
する。受信チャンネル１６（第１図）からの典型的なエ
ンコードされ九情報信号６０は導体４８を経てマンチェ
スタ型デコーダに入り、そしてデータ２０７２４６号は
各々導体２６及び２８を経てデコーダから出る。情報信
号６゜によって示されたように、ビットセルの中点の正
の遷移によって″０°′データビットが嵌ゎされ、そし
てビットセルの中点の負の遷移によって″′１″データ
ビットが表わされる。ピントセル６８は例えば″１″デ
ータピントをきむ。

マンチェ２夕型デコーダは、本實的に、フリツブーフロ
ップ５０、υト他的オアゲート５２、並びに遅延線５４
Ａ、５８Ａ葡備えている。遅延線５６は排他的オアゲー
ト５２に匹敵する遅延を与え、フリップ−フロップ５０
の′Ｄ”入力及び”ＣＬＫ”入力に現われる情報信号パ
ルス間の時間差が、回路部品間で成る程度異なるゲート
５２の遅延によって決定されるのではなく、遅延線５８
Ａによって主として決定されるようにする。実際には、
ゲート５２と同じ論理チップ上に設けられた排他的オア
ゲートが遅延線５６を構成する。

このような理解の下に、マンチェスタ型エンコードされ
ｆｃ信号６０はフリングーンａッグ５０の”Ｄ“′人力
に現われる。デコーダの作動’（ｒ　Ｉ；ｉｌ始するた
めＩ／Ｃは、全てのデータ転送に先立って”０−１°゛
ピント遷移がなければならず、フリツプーフロップ５０
は各ピントセルの最初の半分の間にタイミングとりちれ
、ビン）・セルの馳埋状炒會データライン２６に転送す
る。例えば、′１”が検出されると、これがデータ２イ
ン２６に現われる。同様に６ゼロ”が検出されると、こ
れもデータライン２６に現われる。各ピントセルの後手
もサンプリングできるが、この場合はデータピントの論
理状態が反転される。

デコーダのサンプリングフリップーフロンプ５０からり
ａンク信号を取υ田すためＶＣ、マンチェスタ型エンコ
ードされた遅延信号６２（遅延線５８Ａの出刃に現われ
る）と、フリンプー７０ングのｉ！延出力信号６４（遅
延線５４Ａの出方に現われる）と全ゲート５２ｒ（おい
て″排他的オア”會とることＫより、クロック信号６６
が導出される。エンコードされたデータは信号６６の正
の部分において７リングー７０ング５ｏによってサンプ
リングされる。排他的オアゲート５２は信号６６のパル
ス會フリンプーフロッフ（７）”ＣＬＫ”入力に与え、
遅延線５４Ａにより尋人される遅延の程度によってパル
ス巾が決定される。一方、遅延Ｍ５８ＡＫよって与えら
れる遅延の程度は、第４図に明確に示されたように、フ
リッグーフロングの”　ＣＬ　ｉ（”ラインにセル中点
遷移８６が現われる時間が次のセル時間の前半時間８４
の中点であるようＶＣ１確立される。このようにして、
入って来るｈｖ報信号に若干の位相ずれがあっても、７
・リッグーフａング５０を経てデータライン２６ヘアー
クビントを確実に通せるような時間に、ビットセルがお
そらくサンプリングされる。信号６６のパルスの正に向
う縁で７リングーフロツプ５０がタイミングどシされる
ので、そのパルスの巾がサンプリング作動に影曽するこ
とはないが、パルスの′巾は使用される回路に適合した
ものでなければならない。ｌ第１図について述べたよう
に、フリップ−７ａツブ５０の出力及びゲート５２がら
のクロック信号は直列シフトレジスタ６０に送られる。

更に、直列ビット流において′０″から６１“へ又Ｆｉ
″′１″から′０”への遷移が生じると、信号６６にパ
ルスが形成される。一連の連続したｆｆｏ　１１は信号
６６のビットセルに遅延されたマンチェスタ型信号が現
われるようにし、そして一連のｏ″はｉＱ［されたマン
チェスタ型信号矛ミ反転された状態で睨われるようにす
る。従って、エンコードされた１八号の性質及び特性も
この情報から取り出すことができる、 同勢のトボロギーの回路内の他の位置に遅延素子を配置
することによっても同じ原理に基づいて作動ちぜられる
ことが摘柴者に明らかであろう。

例えは、第２Ｂ図に示されたようＰｊ　、所望ならば新
装の遅延ｉ　’ｅ　ＩＪＰ他的オアゲート５２の出方と
７リツプー７ａツブ５ｏのクロック信号との間に配置し
てもよい。（υ遅延線５４Ｂ及び５７と〃ト仙的オアゲ
ート５２との組合せ体にＪ：る遅延の和が、７リンプー
フａンプ５ｏに必要とされる。最小クロックパルス巾よ
り　犬！　＜　、且つ１つのピントセル時ＩＩＪｊ１１
からＷｒ袂のフリングーフロングクロツクパルス巾を差
し引いたものよシ小さく、そして（２）遅延線５８Ｂ及
び５７と１．ｌｌｉ他的オアゲート５２との組合せ体に
よる遅延の和がピットセルインターバルの６／４にほぼ
等しい限り、上記の作動が得られる。これらの制約番ま
、当然′Ｍ延水素子７又は５４Ｂの遅延がゼロである時
に満足され、従って最低限２つの遅延素子が必要とされ
るに過ぎない。

実際には、フリンプーフロツブ及び排他的オアゲートを
通しての（ｉＮ号伝搬に充分長い時間がかかつて充分な
巾のりａンクパルスを形成できる場合には、遅延線５４
Ｂ’に除去することができる。

上記したマンチェスタ型デコーダは、簡単で、効率が高
く、筒速度で作動でき、非常にわずかな′″ａツク状態
達成”時間しか必要とせず、然も、多少大きな位相ずれ
（例えばピント−ヒル時間のルは１／４）’に許容でき
るという点で非常に信頼性が關いことが今や明らかであ
ろう。一般の安価な回路部品を用いた好ましい実施例で
は、７０ないし１００メガビット／秒という速度で、ク
ロックの縁を失なわずに、然もクロック信号とデータ信
号とを弁別して、デコード作動が達成された。

第５図にはキャリヤ検出回路２４（第１図）が示嘔れて
おり、この回路は直列シフトレジスタ６０がデータ２イ
ン２６からその多数の段へデータ全シフトできるように
するために設けられている。実際に、キャリヤ検出回路
２４は、有効なデータイパ号及びクロック信号が各々デ
ータライン２６及びりａツクツイン２８に存在すること
′（ｌｌ−指示し、受信チャンネル１６に介入すること
のあるノイズ信号を除去する。情報伝送の前には一連の
′１″又は“０°′が受信チャンネルに送られる。有効
なデータを感知するために、回路２４は比較器９０ｈ用
いており、この比較器は、駆動装量２０から送られて比
較器の入力９２に現われる信号のレベル金、抵抗、９６
及び９８より成る電圧分割回路網から比較器の入力９４
に送られる。スレッシュホールドレベルと比較する。有
効なビット情報が送られた後、比較器２０は、情報信号
が電圧分割回路網９６及び９８で確立されたスレッシュ
ホールド電圧レベルを越えるたびにパルス’（ｒＱ生し
、データフリンブー７０ツブ１００全セントする。

内部クロック信号ｒＭ（例えＨ４６）からのクロック（
ｍ号は÷８カウンタ１０２へ送られ、このカウンタは好
ましい実施例では情報信号の速度の１／８の速度のクロ
ック信号を形成し、これはＲＣＶＲＣＬＫ信号として示
されている。この信号によシフリング−）ａツブ１００
．１０６及び１０８がタイミングとりされる。情報イハ
号の速度は少なくとも３５　ＭＨ２であ凱ＲＣＶＲＣＬ
Ｋパルスの発生時Ａ次の発生時との間に少なくとも２つ
の＋Ｒ報パルスが生じるように確保される。

有効な１−Ｈ報信号（即ち、キャリヤ検Ｌｌスレッシュ
ボールドを越える信号）が情報チャンネルに存在する場
合には、フリッグーンロツプ１００がセットされ、そし
て各々のＲＣＶＲＣＬＫパルスが発生するたびに、フリ
ツプーフａンプ１０８がセットされそしてフリップ−７
０ツブ１００がクリヤされる。従って、キャリヤ信号が
存在する限り、フリップーフａンプ１００は、フリップ
ーフロング１０６によってサンプリングが行なわれる時
に、常にセットされると考えられる。２つのＲＣＶＲＣ
ＬＫハルスの後、フリツ７’−７Ｃｌツ７’１０８はセ
ットされ、これにより　ＣＡＲＲＩＥＲＤＥＴ信号が発
生され、これはｍ列シフトレジスタ６０を作動可能にす
る。一方、有効な情報信号が入力９２に存在しない場合
には、フリラグ−フロップ１００はセントされず、その
データ入力がアースされているという点で、ＲＣＶＲＣ
ＬＫ　信号によってクリヤされる。フリンプーフａンプ
１００の内容がフリソブーフａッグ１０６によってサン
プリングされた時には、”０”が現われる。ＲＣＶＲＣ
ＬＫパルスが２回発生した後、両フリップー７０ツブ１
０６及び１０８はクリヤされ、ＣＡＲＲＩＥＲＤＥＴ１
２号は消える。

第６図は、同期文字を検出して１百列データ會並列デー
タに変換する第１図の回路５０，５４．６Ｂ及び４０を
詳細に示している。直列シフトレジスタ３０は、マンチ
ェスタ型デコーダ２２からのＣＬＫ信号の制御下で、入
力段ＤＯに直列データを受は取る。最初は、並列レジス
タ４０は導体１１０に送られる信号によってロードモー
ドに保持され、この信号はフレーム付は装置６８のＤ７
段の状態を表わしている。同期文字が検出されるまで、
フレーム付は装置３８は上記の状態に保持され、並列レ
ジスタ４０はａ−ドモードに保持される。然し乍ら、直
列データ流に同期文字が存在する時は、デコーダ１１２
は、直列シフトレジスタ６０の段ＤＯ−Ｄ６に存在する
データビットと、デコーダ１１２の入力１１４に現われ
る次の直列入力データビットとで構成された８個のデー
タビットの独特の組合せ体全検出する。次のＣＬ、　Ｋ
信号パルスの際に、デコーダ１１２はフリツプ−フロツ
ブ１１６０″ＤＩ＋入力に出力４＃４’　＠　ｋ与え、
７リツプーフａツブ１１６は次いで導体１１８及び駆動
装置１２０に信号を与える。駆動装置１２０は内部クロ
ック四則装置４２のための５ＹＮＣ信号を発生し、その
作動については以下で述べる。

フリップーフａンプ１１６が信号を発生することにより
、ＣＬＫ信号パルスの制御下で１”信号がフレーム付は
装置６日に循環し始める。インターフェイスが作動を開
始する前に、フレーム付は装ｆ１３８のＤ７位置に１″
が常時ロードされ、その他の段がクリヤされる。８個の
ＣＬＫ信号パルスの後に、フレーム付は装置６８のＤ７
段に最初にロードされた１”信号がＤ７段に再び現われ
、この除に導体１１０に信号が与えられ、これによｐ並
列レジスタ４０にａ−ドを行なうことができる。次のＣ
ＬＫ伯号信号生した際には、同期文字の後の８個のデー
タピントが今や直列シフトレジスタ６０内にあり、そし
て並列レジスタ４０に並列にシフトされる。レジスタ６
８のＤ７段の″１°′信号は導体１ｉｏｔａ＋てそのＤ
Ｏ段へ送られそしてＤ６段の“°０″はＤ７段へ込らノ
ｔ、従って並列レジスタ４０を作動不能にする。８個の
ＣＬＫ伯号信号スが生じるたびに、フレーム付は装置６
８のＤ７段へ″１″伯号が循環され、これにより、直列
レジスタ６０から並列レジスタ４０への８ビツトバイト
の並列転送が行なわれる。並列レジスタ４０のＤＯ−Ｄ
７段にあるバイトの各ピントに駆動装置１２２−１３６
によってデータ処理システムの受信装置の並列バスに送
り　Ｕ、ｌさ１１る。

オフ図は第１図の内部クロンク同朋回Ｍ４２に対する好
ましい回路を示しでいる。図示されたように、この回路
４２は、内部の５５　ＭＨｚ発振器からのクロックパル
ス全人力１４０に受は取る。

５５ＭＨｚのクロック伯°号は、ラッグ−１４２，１４
４，１４６及び１４８で構成され次÷４カウンタの各段
のタイミングをとる。クロック同期周期以外の時間周期
で（１６４はセット、１６６はクリャン、ゲート１６８
の出力が”１″状態に保持される。従って、ナントゲー
ト１５２．１５４．１５６及び１５８の各々の一方の入
力が作動可能にされ、これによシ、各段１４２．１４４
．１４６の内容を次の段ヘシフトすることができる。Ｍ
ｉの段１４８はＲＣＶＲＣＬＫ信号を発生する。

３５ＭＨｚのクロック発振器の各第４サイクルが行なわ
れる際に、ラッチ１４８の出力状態が６０″状態にセッ
トされ、これにより、ＲＣＶＲＣＬＫ信号が発生される
。ラッチ１４８Ｆｉ３５　ＭＨｚクロックの次のサイク
ルに１”状態にｆｒＭ帰する。フィードバック回路網に
おいては、ナントゲート１５０がランチ１４２，１４４
及び１４６の出力段に接続され、これらは例えばその各
々が６１”状態を含む時にナントゲート１５０會作動さ
せる。このように作動されると、５５　ＭｆＩｚり０７
２発振器の次のサイクルに２ツチ１４２に′０″が入力
さ）Ｌる。′ラッチ１４２に０”が入力され′ると、ナ
ントゲート１５０は不作動にされ、これによシラッチ１
４２の入力が”１”に復帰するが、次のラッチ１４４に
は、ナントゲート１５４が作動された時に０″が送られ
る。３５　ＭＨｚのクロックサイクルが進むにつれて、
１０”がラッチ１４８へと伝搬されて、ＲＣＶＲＣＬＫ
パルスが発生ちれ、ラッチ１４２．１４４及び１４６の
各状態は′１”状態に復帰する。その後、３５ＭＩ（ｚ
発振器の１つの周期中にラッチ１４２の入力に瞬間的に
０″が現われる。

検出器６４（第１図ンが直列データ流の同期文字′を検
出すると、その１サイクル後に、ラッチ１６２の入力に
５ＹＮＣ信号が与えられる。（第６図、ラッチ１１６参
照）ラッテ１６２にＳ　ＹＮＣ信号が与えられてから２
サイクル後に、ラッテ１６４の高レベル出力及びラッチ
１６６の低レベル出力によってナントゲート１６８が作
動される。ナントゲート１６８は５５　ＭｆＩｚのり０
７２発振器の１サイクル中作動され７’Ｃままとなる。

このように作動されると、ナントゲート１５２，１５４
．１５６及び１５８の各々が不作動にされ、これによｐ
、ランチ１４２．１４４．１４６及び１４８で、１＃成
された÷４カウンタの作動サイクルが繰返される。

この繰返し作動により１．！１５Ｍ）ＩＺのクロック発
振器の次のクロック周期の際に、カウンタの段１４２．
１４４及び１４６に＆１埋１１１１？が入力され、そし
てラッチ１４２に０”が入力される。ＲＣＶＲＣＬＫ信
号が既に５ＹＮＣ信号と同相であれば、カウンタの通常
の繰返し作動であるかのように、ラッチ１４２０″０″
が実際にランチ１４８ヘシフトされる。

内部り０２２回路の再同期とり作動は、この作動中に最
低限１バ喧トのクロック周期を保証するように行なわれ
、これにより、短いサイクルの発住によって＆Ｉｉｉ理
的な競合状態が生じないようにする。受信クロック周期
は、再同期とシ周期中Ｋ、１７４バイト増分で、１ない
し１−３／４バイト倍に時間巾が増加される。

上記の実施例では、データ処理システムの直列データ通
信リンクへ装置をインターフェイスする回路構成体につ
いて説明した。然し乍ら、この回路構成体は、外部クロ
ック信号がマンチェスタ型エンコードされｆｃｉ’ｓ報
から取シ出されても取り出されなくても、これらの外部
クロンクイ」号からの分離を必要とするそれ自体の内部
りａンクをもつ装置へクロック信号を伝送するようない
かなる型式の直列データ通信リンクにも使用できる。上
記したシステムの各部品は一例金示すものであり、本発
明の範囲は上記した特定の実施例に限定されるものでは
なく尚業者に明らかな変更及び修正は全て特許請求の範
囲内に包含さ名るものとする。

【図面の簡単な説明】

牙１図は本発明のインターフェイスネットワークを経て
データ処理システムの多数の装置が接続される通信チャ
ンネルのブロック図、 之ｒ２Ａ図は第１図に示された本発明によるマンチェス
タ型のデコーダの１実施例金示す回路図、第３図及び第
４図は第２Ａ図のマンチェスタ型デコーダの作動を示す
タイミング図、 牙２Ｂ図は本発明によるマンチェスタ型デコーダの別の
実施例の回路図、 刀・５図は第１図に示されたキャリヤ検出回路の回路図
、 ａ′６図は直列シフトレジスタ、並列シフトレジスタ及
びフレーム付は装置の回路図、そして３・７図は第１図
に示された内部クロック及び同期回路の回路図である。 １０ａ、１ｏｂ、１ｏｃ−・・イン１１−ニア１ｍイス
１２ａ、１２　ｂ、　　１２　ｃ−”４Ｍ数の装置１４
・・・送信チャンネル　１５・・・カップラ１６・・・
受信チャンネル　２０・・・駆動装置２２・・・マンチ
ェスタ型デコーダ ２６・・・エンコーダ　　　２４・・・キャリヤ検出回
路３０・・・直列シフトレジスメ ６４・・・同期検出回路　　６８・・・フレーム付は装
置４０・・・並列レジスタ ４２・・・内部りａツク同期回路 ４６・・・内部クロック ４７・・・並列−７１列レジスタ ４９・・・りａツク

Claims (1)

1. 【特許請求の範囲】 １、　クロック信号及びデータ信号の合成信号よ噂 り成る悄＠信号を伝送する少なくとも１つの直列データ
   チャンネルを有する通信リンク（１４，１５，１６）へ
   装置（１２（りを接続するインターフェイスにおいて、
   上記データ（Ｍ号は少なくとも１つの同期文字を含むも
   のであシ、上記インターフェイスは、 Ａ、クロック信号とデータ１ｇ号と全分離するデコーダ
   手段（２２）を具備し、 Ｂ、クロック信号の制仙１下でデータ信号を直列に受信
   する直列レジスタ手段（３０）ｋ更に具備し、Ｃ１上記
   デコーダ手段は、 ｉ、情報信号全党は取るデータ人力盆有したフリンプー
   ７０ング（５０）と、 ｉｉ、上記フリラグ−フロップのデータ出力を一方の入
   力に受は取るツノト他的オアゲー）　（５２）であって
   、上記フリップ−フロッグのクロック入力のタイミング
   をとるように接続されている排他的オアゲー）　（５２
   ）と、 ｌｉｔ、上記排他的オアゲートの第２人力に接続された
   出力と、悄＠ｉ信号を受は取る入力とを有した遅延手段
   （５８Ａ又は５８Ｂ）と全備え、ｉｖ、上記フリップ−
   フロップ及び排他的オアゲートによる伝搬遅延は、上記
   フリップ−７０ングのクロックパルス巾条件を満たすに
   充分な巾のクロックパルスを上記フリップ−フロップの
   クロック入力に与えるに充分なものであシ、 これにより、上記ｖト他的オアゲートの出力に、デコー
   ドされたクロック信号を発生すると共に、上記フリッグ
   ー７０ツブの非反転出力に、デコードされたデータ信号
   を発生することを特徴とするインターフェイス。 ２、　クロック信号及びデータ４ｔｉ＝号の合成信号よ
   り成る情報信号を伝送する少なくとも１つの直列データ
   チャンネル會有する通信リンク（１４，１５，１６）へ
   装置（１２Ｃ）’を接続するインターフエイスにおいて
   、上Ｈｄデータ信号は少なくとも１つの同期文字を含む
   ものであり、上記インターフェイスは、 Ａ、　クロック信号とデータ信号とを分離するデコーダ
   手段（２２）’に具備し、 Ｂ、　クロック信号の制御下でデータ信号′ｆｒ：ｒｉ
   列に受信する直列レジスタ手段（６０）を史に貝偏し、
   Ｃ０上記デコーダ手段は ｉ、　　ｆ＊報倍信号受は取るデータ入力を有したフリ
   ンプーフロツブ（５０）と、 １１、上記フリップ−フロックの非反転出力に入力が接
   続された第１遅延手段（５４Ａ、又は５４Ｂ）と、 ｉｉｌ、　　上記２・１遅延手段によって遅延された上
   記フリソグーフロングのデータ出力を一方の入力に受は
   取る排他的オアゲート（５２）であって、上記フリップ
   −フロップのクロック入力のタイミングをとるように接
   続されている排他的オアゲート（５２）と、 ｉｖ、上記υト他的オアゲートの第２人力に接続された
   出力と、情報信号を受は取る入力とを有した第２遅延手
   段（５８八又は５８Ｂ）とを備え、これにより、上記排
   他的オアダートの出力に、デコードされたりｐツクィｇ
   号を発生すると共に、上記フリラグ−フロップの非反転
   出方に、デコードされたデータ信号を発生することを％
   徴とするインターフェイス。 ３、　マンチェスタ型エンコードされた信号をデコード
   し、即ち、上記信号のクロック信号とデータ信号とを分
   離する装置において、 １・　情報信号を受は取るｒ−夕入方を有したフリップ
   −フロツノ（５ｏ）と、 １１、上記フリッゾーフロッグの非反転出力に入力が接
   続されたＭ／遅延手段（５４Ａ、又ｉｔ、５４Ｂ）と、 ｌ：１．上記第１遅延手段によって遅延された上記フリ
   ップ−フロッグのデータ出力を一方の入力に受は取る排
   他的オアダート（５２）であって、上記７リツプーフジ
   ツノのクロック入力のタイミングをとるように接続され
   ている排他的オアゲート（５２）と、 ｌｖ、　　上記排他的オアｆ−１の第２人力に接続され
   た出力と、情報信号を受は取る入力とを有しまた第コ遅
   延手段（５８Ａ又は５８Ｂ）とを備え、これによシ、上
   記排他的オアｒ−）の出方に、デコードされたりｐツク
   信号を発生すると共に、上記フリップ−フルツノの非反
   転出力に、デコードされたデータ信号を発生すること′
   を特徴とする装置。