JPS63126341A - デコ−ダ - Google Patents

デコ−ダ

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JPS63126341A
JPS63126341A JP62133237A JP13323787A JPS63126341A JP S63126341 A JPS63126341 A JP S63126341A JP 62133237 A JP62133237 A JP 62133237A JP 13323787 A JP13323787 A JP 13323787A JP S63126341 A JPS63126341 A JP S63126341A
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signal
clock
data
decoder
flip
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JP62133237A
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ロバート　イー　スチュワート
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Original Assignee
Digital Equipment Corp
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    • H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
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    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｊ一 本発明はデータ処理システムに係り、特に、クロック信
号とデータ信号とをいわゆるマンチェスタ型エンコード
法の如きによって合成するようにして、デジタルデータ
処理システムの装置間で直列通信を用いてこれら装置間
で情報を転送しデコードするのに有用なデジタルデータ
処理システムに係る。
光凱■背景 ビットを直列に同期してデジタル通信する技術には色々
なものがある。このようなシステムではクロック信号及
びデータ信号が同じ通信チャンネルを経て送られるので
、このように送られる信号の完全性を保護するために特
殊な注意を払わねばならない。
このような技術の１つがマンチェスタ型エンコード法と
して知られている。マンチェスタ型エンコード法でエン
コードされたデータを形成するためには、デジタルデー
タビ・ノドと、クロック信号とを、１つの共通情報信号
として伝送するように合成し、これを単１の直列データ
チャンネルを経て伝送する。同軸ケーブルは情報チャン
ネルの伝送媒体をしばしば構成する。受信器において情
報チャンネルに接続されたデコーダは合成信号からデー
タビットとクロック信号とを分離し、これにより取り出
されたクロック信号の制御の下でデータビットはデコー
ダに接続された装置に転送される。大部分のコード化機
構では、エンコード作動よりもデコード作動の方に問題
があり、マンチェスタ型エンコード法もこの一般的な傾
向にある。
例えば、米国特許第４，１６７．７６０号及び第４．３
１７，２１１号を参照されたい。本発明は効率の高いマ
ンチェスタ型デコーダを提供することに向けられる。
本発明の目的は、多数の装置によって共有される直列通
信リンクを経て送信される高速ビット直列情報をデコー
ドするのに有用な経済的で且つ効率的なマンチェスタ型
デコーダを提供することである。
２訓１叉 これら及びその他の目的を達成するために、本発明によ
れば、受信装置が接続される少なくとも１つの直列デー
タチャンネルの受信端に、このようなリンクのための簡
単で然も非常に効率の良い効果的な受信インターフェイ
ス回路が設けられる。
このインターフェイス回路は、マンチェスタ型デコーダ
を含み、このマンチェスタ型デコーダはチャンネルに接
続されて該チャンネル上の合成信号から成分データビッ
トとクロック信号とを分離する。
マンチェスタ型デコーダは非常に簡単である。
このデコーダは、フリップ−フロップと、排他的オアゲ
ートと、最低２つの遅延素子とを用いている。これらの
遅延素子は各ビットセルの約１／４のところでフリップ
−フロップが合成信号をサンプリングするようにさせる
。
本発明の他の目的、効果、及び特徴は、添付図面を参照
した解説のための実施例の以下の説明より明らかとなろ
う。然し乍ら、本発明は特許請求の範囲において特に指
摘し、これによって規定される。
″量゛のための−乍１の督゛■ 第１図は、送信チャンネル１４及び受信チャンネル１６
を含む通信リンク・インターフェイスヲ示しており、複
数個の装置１２ａ、１２ｂ１１２ｃは、それらの各々の
インターフェイス１０ａ、１０　ｂ、’１０　ｃを経て
上記チャンネルに接続される。送信チャンネル１４及び
受信チャンネル１６の情報はカップラ１５によって接続
され、このカップラは、チャンネル１６に接続された装
置がチャンネル１４に送られる情報信号を感知できるよ
うにする。データ処理システムにおいては、装Ｗ　１２
　ａは、少なくとも１つのプロセッサ及びメモリを備え
、そして装置１２　ａは、コンピュータシステムであっ
てもよいし、データを並列に送信又は受信する例えばコ
ントローラ及びディスクやテープ記憶装置のような２次
メモリに対する入出力装置であってもよい。
本発明は、マンチェスタ型エンコードされた直列データ
をデコードし、“このデコードされたデータを並列装置
へ転送するシステムに関するものであるから、インター
フェイスＩＯＣにおいては、駆動装置２０　（例えば増
巾器）が直列データビットを表す信号を受信チャンネル
１６から受信し、これら信号をマンチェスタ型デコーダ
２２へ送るようなインターフェイス回路が拡張ブロック
図で示されている。良く知られたように、マンチェスタ
型エンコードされたデータは、データビットとクロック
遷移とを同じ情報信号に合成したものよりなる。デコー
ダ２２は、以下で述べるように、チャンネル１６の情弗
信号からデータ信号（ここではデータビットと称する）
及びクロック（即ちＣＬＯＣＫ）信号を取り出し、これ
らのデータピント及びＣＬＯＣＫ信号を導体２６及び２
８を各各経て直列シフトレジスタ３０へ供給する。デー
タビットはレジスタ３０の第１段の入力へ送られ、一方
ＣＬＯＣＫ信号はデータビットをその次々の段へ逐次シ
フトさせる。
受信チャンネル１６に有効な情報信号があるかどうかを
決定するために、キャリヤ検出回路２１１も駆動装置２
０から情報を受けとる。回路２４は独特のやり方で、情
報信号の特性をテストし、そして以下で述べる条件の下
で、導体３２にＥＮ（即ち、作動可能化）信号を発生し
、この信号は直列シフトレジスタ３０を作動可能にし、
このレジスタがデータライン２６から直列データビット
を受けてこれをシフトするようにさせる。木質的に、キ
ャリヤ検出回路２４は、チャンネル１６に現ねるノイズ
信号がレジスタ３０に入り込まないようにする。
直列データの送信中周期的に、所定数のデータビット（
即ち、バイト）が直列レジスタ３０から並列レジスタ４
０へ転送される。好ましい実施例では、１バイトが８個
のデータビットで構成される。従って、バイト速度はビ
ット速度の１／８である。８個のデータビットの各組が
直列レジスタ３０に累積すると、後述のフレーム付は装
置３８の制御の下で、１バイトが転送され、これにより
直列レジスタ３０に組合わされた並列レジスタ４０にロ
ードすることができる。フレーム付は装置３８は、シフ
トレジスタ３０への直列データビットのシフトに一致す
る時期に並列レジスタ４０へのバイト転送を行なう。次
いで並列レジスタ４０は、内部受信クロック４６の制御
の下で、これらバイトを装置１２Ｃへ周期的に転送する
。受信クロックはクリスタル発振回路によって制御され
る。
前記したように、本発明によって解消される問題は、レ
ジスタ４０から装Ｒ１２ｃへのバイトの転送（この転送
は内部クロック４６によって制御される）と、チャンネ
ル１６からレジスタ３０への個々のデータビットの転送
（この転送はチャンネル１６から取り出されるＣＬＯＣ
Ｋ信号パルスによって制御される）との同期をとること
である。
２つ以上の装置１２が同時に情報信号を送信しようとし
、従ってＣＬ　ＯＣＫ信号の質を低下させることかが考
えられるので、ＣＬＯＣＫ信号によって装置１２ｃを作
動させることはできず、もしこのようにした場合には、
並列転送が不適当なものになる。
この問題を解消するために、内部クロック同期回路４２
が設けられている。この回路は自走作動し、同期検出回
路３４が直列データ流の始めに独特の同時文字を検出し
た時に、ＣＬＯＣＫ信号パルスと同期される。同期文字
が検出された時に、もし内部受信クロック４６が８個の
ＣＬＯＣＫ信号パルスの周期的な発生と同期ずれしてい
た場合には、内部受信クロック４６が瞬間的に停止され
て、内部クロック４６の位相が調整される。それ故、内
部受信クロック４６の作動と、受信チャンネル１６から
導出されるクロック信号との間に完全な分離が与えられ
る。これにより、通信リンクに接続された各々の装置１
２は非同期で独立して−即ち、それ自体の個々のクロッ
ク回路の制御の下で一作動することができる。
装置１２から情報を送信する際には、並列−直列レジス
タ４７が、装置１２Ｃに配置されたクロックの制御下で
装置１２Ｇから８ビツトバイｉ・を受は取り、このバイ
トを表わす信号がレジスタ４７に完全に入った時に、ク
ロック４９がそのバイトを構成するデータビットをエン
コーダ２３へ直列にシフトさせる。エンコーダ２３はデ
ータビットをクロック４９からのクロック信号と合成し
、マンチェスタエンコードされた情報信号を形成する。
これらの情報信号は駆動装置１８へ送られ、この駆動装
置はエンコードされた情報信号を送信チャンネル１４へ
送出し、それら信号は受動カップラ１５により、通信リ
ンクに接続された他の装置へ分配される。
本発明の上記特徴が基本的に理解されたところで、マン
チェスタデコーダ２２について以下に説明する。第２Ａ
図の回路及び第３図、第４図のタイミング図を参照する
。受信チャンネル１６　（第１図）からの典型的なエン
コードされた情報信号６０は導体４８を経てマンチェス
タ型デコーダに入り、そしてデータクロツタ信号は各々
導体２６及び２８を経てデコーダから出る。情報信号６
０によって示されたように、ビットセルの中点の正の遷
移によってＯ”データビットが表わされ、そしてビット
セルの中点の負の遷移によって“１″データビツトが表
わされる。ビットセル６８は例えば“１”データビット
を含む。
マンチェスタ型デコーダは、本質的に、フリップ−フロ
ップ５０、排他的オアゲート５２、並びに遅延線５４Ａ
、５８Ａを備えている。遅延線５６は排他的オアゲート
５２に匹敵する遅延を与え、フリップ−フロップ５０の
“Ｄ″入力び“ＣＬＫ”入力に現われる情報信号パルス
間の時間差が、回路部品間で成る程度具なるゲート５２
の遅延によって決定されるのではな（、遅延線５８Ａに
よって主として決定されるようにする。
実際には、ゲート５２と同じ論理チップ上に設けられた
排他的オアゲートが遅延線５６を構成する。
このような理解の下に、マンチェスタ型エンコードされ
た信号６０はフリップ−フロップ５０の“Ｄ”入力に現
われる。デコーダの作動を開始するためには、全てのデ
ータ転送に先立って“０−１”ビット遷移がなければな
らず、フリップ−フロップ５０は各ビットセルの最初の
半分の間にタイミングどりされ、ビットセルの論理状態
をデータライン２６に転送する。例えば、“１″が検出
されると、これがデータライン２６に現われる。
同様に“ゼロ”が検出されると、これもデータライン２
６に現われる。各ビットセルの後半もサンプリングでき
るが、この場合はデータビットの論理状態が反転される
。
デコーダのサンプリングフリップーフロフブ５０からク
ロック信号を取り出すために、マンチェスタ型エンコー
ドされた遅延信号６２（遅延線５８Ａの出力に現われる
）と、フリップ−フロップの遅延出力信号６４（遅延線
５４Ａの出力に現われる）とをゲート５２において“排
他的オア”をとることにより、クロック信号６６が導出
される。エンコードされたデータは信号６６の正の部分
においてフリップ−フロップ５０によってサンプリング
される。排他的オアゲート５２は信号６６のパルスをフ
リップ−フロップの”　ＣＬＫ　”入力に与え、遅延線
５４Ａにより導入される遅延の程度によってパルス中が
決定される。一方、遅延線５８Ａによって与えられる遅
延の程度は、第４図に明確に示されたように、フリップ
−フロップの“ＣＬＫ″ラインにセル中点遷移８６が現
われる時間が次のセル時間の前半時間８４の中点である
ように、確立される。このようにして、入って来る情報
信号に若干の位相ずれがあっても、フリップ−フロップ
５０を経てデータライン２６へデータビットを確実に通
せるような時間に、ビットセルがおそらくサンプリング
される。信号６６のパルスの正に向う縁でフリップ−フ
ロップ５０がタイミングとりされるので、そのパルスの
巾がサンプリング作動に影響することはないが、パルス
の巾は使用される回路に適合したものでなければならな
い。第１図について述べたように、フリップ−フロップ
５０の出力及びゲート５２からのクロック信号は直列シ
フトレジスタ３０に送られる。
更に、直列ビット流において“０”から“１”へ又は“
１”から“０”への遷移が生じると、信号６６にパルス
が形成される。一連の連続したＯ″は信号６６のビット
セルに遅延されたマンチェスタ型信号が現われるように
し、そして一連の“０″は遅延されたマンチェスタ型信
号が反転された状態で現われるようにする。従って、エ
ンコードされた信号の性質及び特性もこの情報から取り
出すことができる。
同等のトボロギーの回路内の他の位置に遅延素子を配置
することによっても同じ原理に基づいて作動させられる
ことが当業者に明らかであろう。
例えば、第２Ｂ図に示されたように、所望ならば所要の
遅延部を排他的オアゲート５２の出力とフリップ−フロ
ップ５０のクロック入力との間に配置してもよい。＋１
１遅延線５４Ｂ及び５７と排他的オアゲート５２との組
合せ体による遅延の和が、フリップ−フロップ５０に必
要とされる。最小クロックパルス巾より大きく、且つ１
つのビットセル時間巾から所要のフリップ−フロップク
ロツタパルス巾を差し引いたものより小さく、そして（
２）遅延線５８Ｂ及び５７と排他的オアゲート５２との
組合せ体による遅延の和がビットセルインターバルの３
／４にほぼ等しい限り、上記の作ｖＪが得られる。これ
らの制約は、当然遅延素子５７又は５４Ｂの遅延がゼロ
である時に満足され、従って最低限２つの遅延素子が必
要とされるに過ぎない。
実際には、フリップ−フロップ及びは排他的オアゲート
を通しての信号伝搬に充分長い時間ががかって充分な巾
のクロックパルスを形成できる場合には、遅延線５４Ｂ
を除去することができる。
上記したマンチェスタ型デコーダは、簡単で、効率が高
く、高速度で作動でき、非常にわずかな“ロック状態達
成゛時間しか必要とせず、然も、多少大きな位相ずれ（
例えばビットセル時間のほぼ１／４）を許容できるとい
う点で非常に信頼性が高いことが今や明らかであろう。
一般の安価な回路部品を用いた好ましい実施例では、７
０ないし１００メガビット／秒という速度で、クロック
の縁を失なわずに、然もクロック信号とデータ信号とを
弁別して、デコード作動が達成された。
第５図にはキャリヤ検出回路２４（第１図）が示されて
おり、この回路は直列シフトレジスタ３０がデータライ
ン２６からその多数の段へデータをシフトできるように
するために設けられている。実際に、キャリヤ検出回路
２４は、有効なデータ信号及びクロック信号が各々デー
タライン２６及びクロックライン２８に存在することを
指示し、受信チャンネル１６に介入することのあるノイ
ズ信号を除去する。情報伝送の前には一連の“１”又は
０”が受信チャンネルに送られる。
有効なデータを感知するために、回路２４は比較器９０
を用いており、この比較器は、駆動装置２０から送られ
て比較器の入力９２に現われる信号のレベルを、抵抗９
６及び９日より成る電圧分割回路網から比較器の入力９
４に送られる。スレッシュホールドレベルと比較する。
を効なビット情報が送られた後、比較器２０は、情報信
号が電圧分割回路網９６及び９８で確立されたスレッシ
ュホールド電圧レベルを越えるたびにパルスを発生し、
データフリップ−フロップ１００をセットする。内部ク
ロック信号源（例えば４６）からのクロック信号は＋８
カウンタ１０２へ送られ、このカウンタは好ましい実施
例では情報信号の速度の１／８の速度のクロック信号を
形成し、これはＲＣＶＲＣＬＫ信号として示されている
。この信号によりフリップ−フロップ１ｏｏ、１０６及
び１０８がタイミングどりされる。情報信号の速度は少
なくとも５ＭＨｚｔ？あり、ＲＣＶＲＣＬＫパルスの発
生時と次の発生時との間に少なくとも２つの情報パルス
が生じるように確保される。
有効な情報信号（即ち、キャリヤ検出スレッシュホール
ドを越える信号）が情報チャンネルに存在する場合には
、フリップ−フロップ１００がセントされ、そして各々
のＲＣＶＲＣＬＫパルスが発生するたびに、フリップ−
フロップ１０８がセットされそしてフリップ−フロップ
１００がクリヤされる。従って、キャリヤ信号が存在す
る限り、フリップ−フロップ１００は、フリップ−フロ
ップ１０６によってサンプリングが行なわれる時に、常
にセントされると考えられる。２つのＲＣＶＲＣＬＫバ
Ａｚスの後、フリップ−フロップ１０８はセットされ、
これによりＣＡＲＲＩ　ＥＲＤ　Ｅ　Ｔ　？３号が発生
され、これは直列シフトレジスタ３０を作動可能にする
。一方、有効な情幸ｕ信号が入力９２に存在しない場合
には、フリップ−フロップ１００はセントされず、その
データ入力がアースされているという点で、ＲＣＶＲＣ
ＬＫ信号によってクリヤされる。フリップ−フロ、７ブ
１００の内容がフリップ−フロップ１０６によってサン
プリングされた時には、“０”が現われる。ＲＣＶＲＣ
ＬＫパルスが２回発生した後、両フリップーフロップ１
０６及び１０８はクリヤされ、ＣＡＲＲｒＥＲＤＥＴ信
号は消える。
第６図は、同期文字を検出して直列データを並列データ
に変換する第１図の回路３０．３４．３８及び４０を詳
細に示している。直列シフトレジスタ３０は、マンチェ
スタ型デコーダ２２からのＣＬＫ信号の制御下で、入力
段Ｄｏに直列データを受は取る。最初は、並列レジスタ
４０は導体１１０に送られる信号によってロードモード
に保持され、この信号はフレーム付は装置３８のＤ７段
の状態を表わしている。同期文字が検出されるまで、フ
レーム付は装置３８は上記の状態に保持され、並列レジ
スタ４０はロードモードに保持される。然し乍ら、直列
データ流に同期文字が存在する時は、デコーダ１１２は
、直列シフトレジスタ３０の段Ｄｏ−Ｄ６に存在するデ
ータビットと、デコーダ１１２０入力１１４に現われる
次の直列入力データビットとで構成、された８個のデー
タビットの独特の組合せ体を検出する。次のＣＬＫ信号
パルスの際に、デコーダ１１２はフリップ−フロップ１
１６の“Ｄ”入力に出力信号を与え、フリップーフロン
プ１１６は次いで導体１１８及び駆動装置１２０に信号
を与える。駆動装置１２０は内部クロック同期装置４２
のための５ＹＮＣ信号を発生し、その作動については以
下で述べる。
フリップ−フロップ１１６が信号を発生することにより
、ＣＬＫ信号パルスのΔ；す御下で“１”信号がフレー
ム付は装置３８にＶＢ環し始める。インターフェイスが
作動を開始する前に、フレーム付は装置３８のＤ７位置
に“１“が常時ロードされ、その他の段がクリヤされる
。８個のＣＬＫ信号パルスの後に、フレーム付は装置３
８のＤ７段に最初にロードされた“１”信号がＤ７段に
再び現われ、この際に導体１１０に信号が与えられ、こ
れにより並列レジスタ４０にロードを行なうことができ
る。次のＣＬＫ信号が発生した際には、同期文字の後の
８個のデータビットが今や直列シフトレジスタ３０内に
あり、そして並列レジスタ４゜に並列にシフトされる。
レジスタ３８のＤ７段の“１”信号は導体１１０を経て
そのＤＯ段へ送られそしてＤＯ段の“０”はＤ７段へ送
られ、従って並列レジスタ４０を作動不能にする。８個
のＣＬＫ（８号パルスが生じるたびに、フレーム付は装
置３８のＤ７段へ“１”信号が循環され、これにより、
直列レジスタ３０から並列レジスタ４ｏへの８ビツトバ
イトの並列転送が行なわれる。並列レジスタ４０のＤＯ
−Ｄ７段にあるバイトの各ビットは駆動装置１２２−１
３６によってデータ処理システムの受信ＭＥの並列バス
に送り出される。
第７図は第１図の内部クロック同期回路４２に対する好
ましい回路を示している。図示されたように、この回路
４２は、内部の３５ＭＨｚ発振器からのクロックパルス
を入力１４０に受は取る。
３５ＭＨｚのクロック信号は、ラッチ１４２．１４４．
１４６及び１４８で構成された÷４カウンタの各段のタ
イミングをとる。クロック同期周期以外の時間周期で（
１６４はセット、１６６はクリヤ）、ゲート１６日の出
力が１”状態に保持される。従ってニナンドゲート１５
２．１５４．１５６及び１５８の各々の一方の入力が作
動可能にされ、これにより、各段１４２．１４４．１４
６の内容を次の段ヘシフトすることができる。
最後の段１４８はＲＣＶＲＣＬＫ信号を発生する。
３５ＭＨｚのクロック発振器の各第４サイクルが行なわ
れる際に、ラッチ１４８の出力状態が“Ｏ”状態にセッ
トされ、これにより、ＲＣＶＲＣＬＫ信号が発生される
。ラッチ１４８は３５Ｍ　Ｔ−１ｚクロックの次のサイ
クルに１”状態に復帰する。フィードバック回路網にお
いては、ナントゲート１５０がラッチ１４２．１．ｔ４
及び１４６の出力段に接続され、これらは例えばその各
々が“１”状態を含む時にナントゲート１５０を作動さ
せる。このように作動されると、３５ＭＨｚクロック発
振器の次のサイクルにラッチ１４２に“０”が入力され
る。ラッチ１４２に“Ｏ″が入力されると、ナンドゲ−
１−１５０は不作動にされ、これによりラッチ１４２の
入力が”１”に復帰するが、次のラッチ１４４には、ナ
ントゲート１５４が作動された時に“０”が送られる。
３５ＭＨｚのクロックサイクルが進むにつれて、Ｏ”が
ラッチ１４８へと伝搬されて、ＲＣＶＲＣＬＫパルスが
発生され、う・ノチ１４２．１４４及び１４６の各状態
は“１”状態に復帰する。その後、３５　ＰｖＩ　Ｈｚ
発振器の１つの周期中にラッチ１４２の入力に瞬間的に
“０”が現われる。
検出器３４（第１図）が直列データ流の同期文字を検出
すると、その１サイクル後に、ランチ１６２の入力に５
ＹＮＣ信号が与えられる。（第６図、ラッチ１１６参照
）ラッチ１６２に５ＹＮＣ信号が与えられてから２サイ
クル後に、ラッチ１６４の高レベル出力及びラッチ１６
６の低レベル出力によってナントゲート１６８が作動さ
れる。
ナントゲート１６８は３５ＭＨｚのクロック発振器の１
サイクル中作動されたままとなる。このように作動され
ると、ナントゲート１゛５２．１５４．１５６及び１５
８の各々が不作動にされ、これにより、ラッチ１４２．
１４４．１４６及び１４８で構成された÷４カウンタの
作動サイクルが繰返される。この繰返し作動により、３
５ＭＨｚのクロック発振器の次のクロック周期の際に、
カウンタの段１４２．１４４及び１４６に論理″１″が
入力され、そしてラッチ１４２に“０”が入力される。
ＲＣＶＲＣＬＫ信号が既ニＳ　Ｙ　Ｎ　Ｃ信号と同相で
あれば、カウンタの通常の繰返し作動であるかのように
、ラッチ１４２の“０”が実際にラッチ１４８ヘシフト
される。
内部クロック回路の再同期とり作動は、この作動中に最
低限１バイトのクロック周期を保証するように行なわれ
、これにより、短いサイクルの発生によって論理的な競
合状態が生じないようにする。受信クロック周期は、再
同期とり周期中に、１／４バイト増分で、工ないし１−
３／４バイト倍に時間１】が増加される。
上記の実施例では、データ処理システムの直列データ通
信リンクへ装置をインターフェイスする回路構成体につ
いて説明した。然し乍ら、この回路構成体は、外部クロ
ック信号がマンチェスタ型エンコードされた情報から取
り出されても取り出されなくても、これらの外部クロッ
ク信号からの分離を必要とするそれ自体の内部クロック
をもつ装置へクロック信号を伝送するようないかなる型
式の直列データ通信リンクにも使用できる。上記したシ
ステムの各部品は一例を示すものであり、本発明の範囲
は上記した特定の実施例に限定されるものではなく当業
者に明らかな変更及び修正は全て特許請求の範囲内に包
含されるものとする。
【図面の簡単な説明】
第１図は本発明のインターフェイスネットワークを経て
データ処理システムの多数の装置が接続される通信チャ
ンネルのブロック図、 第２Ａ図は第１図に示された本発明によるマンチェスタ
型のデコーダの１実施例を示す回路図、第３図及び第４
図は第２Ａ図のマンチェスタ型デコーダの作動を示すタ
イミング図、 第２Ｂ図は本発明によるマンチェスタ型デコーダの別の
実施例の回路図、 第５図は第１図に示されたキャリヤ検出回路の回路図、 第６図は直列シフトレジスタ、並列シフトレジスタ及び
フレーム付は装置の回路図、そして第７図は第１図に示
された内部クロック及び同期回路の回路図である。 １０ａ、１０ｂ、　　１０ｃｍ・インターフェイス、１
２ａ、１２ｂ、１２　ｃ　−・・複数の装置、１４・・
・送信チャンネル、 １５・・・カップラ、 工６・・・受信チャンネル、 ２０・・・駆動装置、 ２２・・・マンチェスタ型デコーダ、 ２３・・・エンコーダ、 ２４・・・キャリヤ検出回路、 ３０・・・直列シフトレジスタ、 ３４・・・同期検出回路、 ３８・・・フレーム付は装置、 ４０・・・並列レジスタ、 ４２・・・内部クロック同期回路、 ４６・・・内部クロック、 ４７・・・並列−直列レジスタ、 ４９・・・クロック。 ｂν、２Ｂ ｇ　　　　　　　　　　　　　（ モ

Claims (1)

  1. 【特許請求の範囲】 エンコードされた信号にデータビット毎に第１の遷移が
    あり、そして続くデータビットが同じバイナリー値を持
    っているデータビットに対しては、第１の遷移の後所定
    の期間内に第２の遷移が起こる、一連のデータビットを
    含むエンコードされた信号を信号源から受けて、これを
    デコードするデコーダにおいて、 クロック入力で受けた、少なくとも所定の最小パルス巾
    を有するクロック信号に応答して、データ入力で受けた
    デジタル信号のサンプルを蓄積し、その蓄積された値を
    示す少なくとも一つの出力を有している蓄積手段、 排他的オアゲート、 この排他的オアゲートを通り蓄積手段のクロック入力へ
    蓄積手段の出力からのびる第１の信号路、前記の排他的
    オアゲートを通り蓄積手段のクロック入力へエンコード
    された信号の源からのびる第２の信号路、及び 蓄積手段のデータ入力へエンコードされた信号の源から
    のびる第３の信号路、 を備え、信号が第１信号路に沿って進む時間が蓄積手段
    をクロックするに必要な最小パルス巾と少なくとも同じ
    長さであり、 信号が第２信号路に沿って進む時間と信号が第３信号路
    に沿って進む時間との差が少なくとも前記の所定の時間
    と同じであることを特徴とするデコーダ。
JP62133237A 1982-05-07 1987-05-28 デコ−ダ Pending JPS63126341A (ja)

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4592072B1 (en) * 1982-05-07 1994-02-15 Digital Equipment Corporation Decoder for self-clocking serial data communications
US4787033A (en) * 1983-09-22 1988-11-22 Digital Equipment Corporation Arbitration mechanism for assigning control of a communications path in a digital computer system
GB8506100D0 (en) * 1985-03-08 1985-04-11 Int Computers Ltd Decoder
IT1200701B (it) * 1985-07-31 1989-01-27 Italtel Spa Disposizione circuitale atta ad allineare tra di loro i fasci pcm che pervengono ad un nodo di comunicazione
JPH085618B2 (ja) * 1986-09-10 1996-01-24 日立機電工業株式会社 ロープ式クラブバケット付クレーンにおけるバケット開き下げ運転方法
US5010477A (en) * 1986-10-17 1991-04-23 Hitachi, Ltd. Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations
US4746898A (en) * 1986-10-20 1988-05-24 Gould Inc. Bi-phase decoder
US4845722A (en) * 1987-10-16 1989-07-04 Digital Equipment Corporation Computer interconnect coupler employing crossbar switching
US4887076A (en) * 1987-10-16 1989-12-12 Digital Equipment Corporation Computer interconnect coupler for clusters of data processing devices
US4962474A (en) * 1987-11-17 1990-10-09 International Business Machines Corporation LSSD edge detection logic for asynchronous data interface
US5040195A (en) * 1988-12-20 1991-08-13 Sanyo Electric Co., Ltd. Synchronization recovery circuit for recovering word synchronization
US5020020A (en) * 1989-04-07 1991-05-28 Digital Equipment Corporation Computer interconnect system with transmit-abort function
CA2011935A1 (en) * 1989-04-07 1990-10-07 Desiree A. Awiszio Dual-path computer interconnect system with four-ported packet memory control
US5187780A (en) * 1989-04-07 1993-02-16 Digital Equipment Corporation Dual-path computer interconnect system with zone manager for packet memory
US5167019A (en) 1989-06-23 1992-11-24 Digital Equipment Corporation Apparatus and method for interconnecting a plurality of devices to a single node in a node-limited serial data bus computer network
US4972161A (en) * 1989-06-28 1990-11-20 Digital Equipment Corporation Clock recovery for serial data communications system
US5023891A (en) * 1989-07-25 1991-06-11 Sf2 Corporation Method and circuit for decoding a Manchester code signal
US5027085A (en) * 1989-10-03 1991-06-25 Analog Devices, Inc. Phase detector for phase-locked loop clock recovery system
US5287359A (en) * 1991-04-08 1994-02-15 Digital Equipment Corporation Synchronous decoder for self-clocking signals
US5524109A (en) * 1991-06-20 1996-06-04 Bay Networks, Incorporated Token ring concentrator having retiming function
EP0557561A1 (en) * 1992-02-28 1993-09-01 International Business Machines Corporation Serial data link utilising NRZI and Manchester code
DE4211579C1 (de) * 1992-04-07 1993-11-18 Daimler Benz Ag Verfahren zur Überwachung symmetrischer Zweidraht-Busleitungen und -Busschnittstellen, und Vorrichtung zur Durchführung des Verfahrens
US5347548A (en) * 1992-06-19 1994-09-13 Motorola Inc. Circuit for simultaneous recovery of bit clock and frame synchronization
JPH07503353A (ja) * 1992-11-18 1995-04-06 ゼネラル・エレクトリック・カンパニイ 無接触スリップリング信号結合器
SE501156C2 (sv) * 1993-04-21 1994-11-28 Ellemtel Utvecklings Ab Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal
US5604487A (en) * 1993-07-30 1997-02-18 Lockheed Martin Tactical Systems, Inc. Apparatus and method for user-selective data communication with verification
US5638403A (en) * 1995-04-28 1997-06-10 Motorola, Inc. Low-splatter peak-to-average signal reduction with interpolation
FR2735928B1 (fr) * 1995-06-22 1997-07-18 France Telecom Codeur/decodeur manchester
JP3493111B2 (ja) * 1997-02-25 2004-02-03 株式会社東芝 半導体集積回路装置
US6188874B1 (en) * 1997-06-27 2001-02-13 Lockheed Martin Corporation Control and telemetry signal communication system for geostationary satellites
US7143202B2 (en) * 2001-07-02 2006-11-28 Seagate Technology Llc Dual serial port data acquisition interface assembly for a data storage device
EP1459193B1 (en) * 2001-12-11 2007-02-28 Koninklijke Philips Electronics N.V. A system with a clocked interface
KR101298567B1 (ko) 2007-11-07 2013-08-22 삼성전자주식회사 데이터 전송 방법, 데이터 전송 장치 및 데이터 송수신시스템
US8864027B2 (en) 2011-08-10 2014-10-21 University of Pittsburgh—of the Commonwealth System of Higher Education Low-power pulse width encoding scheme and counter-less shift register that may be employed therewith
US10635619B2 (en) * 2016-10-12 2020-04-28 Cirrus Logic, Inc. Encoding for multi-device synchronization of devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5081463A (ja) * 1973-11-20 1975-07-02

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3804982A (en) * 1972-08-10 1974-04-16 Texas Instruments Inc Data communication system for serially transferring data between a first and a second location
JPS501288A (ja) * 1973-05-16 1975-01-08
US4063220A (en) * 1975-03-31 1977-12-13 Xerox Corporation Multipoint data communication system with collision detection
JPS51128253A (en) * 1975-04-24 1976-11-09 Singer Co Digital decoder
US4167760A (en) * 1978-03-28 1979-09-11 Ampex Corporation Bi-phase decoder apparatus and method
US4287596A (en) * 1979-11-26 1981-09-01 Ncr Corporation Data recovery system for use with a high speed serial link between two subsystems in a data processing system
US4317211A (en) * 1980-06-02 1982-02-23 The United States Of America As Represented By The Secretary Of The Navy Manchester code decoding apparatus

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5081463A (ja) * 1973-11-20 1975-07-02

Also Published As

Publication number Publication date
US4450572B1 (ja) 1994-01-25
JPH0279645U (ja) 1990-06-19
US4450572A (en) 1984-05-22
JPS5940747A (ja) 1984-03-06
JPH0277944U (ja) 1990-06-14
EP0486072A2 (en) 1992-05-20
EP0094178A2 (en) 1983-11-16
JPH0477494B2 (ja) 1992-12-08
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EP0094178A3 (en) 1985-04-03
JPS63126340A (ja) 1988-05-30

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