SE501156C2 - Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal - Google Patents

Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal

Info

Publication number
SE501156C2
SE501156C2 SE9301327A SE9301327A SE501156C2 SE 501156 C2 SE501156 C2 SE 501156C2 SE 9301327 A SE9301327 A SE 9301327A SE 9301327 A SE9301327 A SE 9301327A SE 501156 C2 SE501156 C2 SE 501156C2
Authority
SE
Sweden
Prior art keywords
signal
frequency
clock
clock signal
reference signal
Prior art date
Application number
SE9301327A
Other languages
English (en)
Other versions
SE9301327L (sv
SE9301327D0 (sv
Inventor
Peter Lundh
Mats Wilhelmsson
Original Assignee
Ellemtel Utvecklings Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ellemtel Utvecklings Ab filed Critical Ellemtel Utvecklings Ab
Priority to SE9301327A priority Critical patent/SE501156C2/sv
Publication of SE9301327D0 publication Critical patent/SE9301327D0/sv
Priority to PCT/SE1994/000321 priority patent/WO1994024793A1/en
Priority to AU65853/94A priority patent/AU675840B2/en
Priority to BR9406331A priority patent/BR9406331A/pt
Priority to JP6523045A priority patent/JPH08509108A/ja
Priority to DE69430055T priority patent/DE69430055D1/de
Priority to KR1019950704609A priority patent/KR100311591B1/ko
Priority to EP94913862A priority patent/EP0695487B1/en
Priority to CA002159190A priority patent/CA2159190A1/en
Priority to CN94191854A priority patent/CN1121755A/zh
Priority to US08/231,016 priority patent/US5724360A/en
Publication of SE9301327L publication Critical patent/SE9301327L/sv
Publication of SE501156C2 publication Critical patent/SE501156C2/sv
Priority to NO954086A priority patent/NO954086L/no
Priority to FI954971A priority patent/FI954971A0/sv

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0614—Systems characterised by the synchronising information used the synchronising signal being characterised by the amplitude, duration or polarity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Description

501 156 2 hamna fel eller tolkas på fel klockningsflank. Detta ställer bl.a. stora krav på kablarnas lika längd inbördes (klock- och synkroniseringssignalmatning) och i relation till andra kabelpar som har andra destinationer i systemet.
Distributionen av den verkligt högfrekventa klocksignalen som kretsarna i verkligheten arbetar med ställer dessutom stora krav på skärmning av kablar och don tillsammans med god jordning med mera, så att EMC-störning kan undvikas och en fortsatt kontinuer- lig funktion kan klaras och upprätthållas.
Ett vanligt sätt att skapa en klockfrekvens med god noggrannhet är att utgå från en oscillator med en högre frekvens som delas ner till den önskade klockfrekvensen som därmed erhålls med god stabilitet och en upplösningsnoggrannhet som förbättrats genom delningsfaktorn.
Också ett vanligt sätt att distribuera klocksignal är att över- föra en klocksignal med en lägre frekvens som sedan i sin tur styr någon typ av oscillator med högre frekvens som alstrar den önskade klockfrekvensen: I det svenska dokumentet SE-406 655 visas en speciell lösning för sådan teknik. Vidare visas i den amerikanska US-A-5 077 734 en liten abonnentväxel i ett digitalt nätverk som tillämpar en sådan teknik att skapa en något högre klockfrekvens utgående från en lägre referensfrekvens.
I det franska dokumentet med publikationsnummer EP-A1-0 190 731 visas även en anordning med ett mottagarorgan som avlämnar en klocksignal och en synksignal, varvid mottagarorganet från sändaren via repeterare erhåller en klocksignal som åtföljs av en synksignal.
Slutligen visas i ett brittiskt dokument GB-A-2 216 366 en tid- styrningsgenerator, där en kompositbitdataström avtappas och får skapa en 64 kHz signal för klockning av databitar och en 8 kHz signal för klockning av datagrupper synkrona med denna bitström, varvid även om bitdataströmmen upphör fortsätter dessa skapade 501 156 3 klockningssignalerna att tillhandahålla riktig klockning. Kompo- sitsignalen bygger härvid på bipolär eller växlande invertering av pulsen för binär "etta".
Ingen av' de ovanstående visade anordningarna löser helt de grundläggande problemen för behovet att kunna distribuera en klocksignal i t.ex. en telekommunikationsutrustning som kan innehålla många plan och samtidigt arbetar med klockfrekvenser av storleksordningen hundratals megahertz.
Redogörelse för uppfinningen Genom den föreliggande uppfinningen tillhandahålls en sammansatt referenssignal, CLSY, vilken enkelt genom en enda signal dis- tribuerar både extern klocksignal och synkroniseringssignal genom en enkel modulering av denna CLSY-signal, varvid detekterandet av synkroniseringssignalen i en efterföljande bitklocknings- frekvensgenerator för alstrande av en hög bitklockningsfrekvens f“L resulterar i att eventuellt tidsjitter som skulle kunna föreligga på flankerna i referenssignalen CLSY ej påverkar definitionen av den sekundärt erhållna lokala synkroniserings- signalen och varigenom varje databitram definierad av den lokala synkroniseringssignalen alltid vid bitklockningsfrekvensen fnL kommer att innefatta ett exakt avsett antal databitar.
I enlighet med den föreliggande uppfinningen tolkar en bit- klockningsfrekvensgenerator innefattande en PLL-krets, en delningskrets, ett skiftregister samt en logikkoppling, denna på referenssignalen inlagrade synkroniseringsinformatirnloch skapar en bitklockningsfrekvens som är betydligt högre än CLSY-signalens klockfrekvens, varvid från bitklockningsfrekvensgeneratorn erhålles en synkroniseringspuls med hög precision både relativt dess högfrekventa systemklocka och vidare i förhållande till en extern tidsdomän förmedlad genom synkroniseringssignalen i den sammansatta referenssignalen CLSY.
Vidare i enlighet med den föreliggande uppfinningen innefattar 501 156 4 CLSY en klockfrekvens som företrädesvis ligger endast i området - 10 megahertz, medan bitklockningsfrekvensen, dvs system- frekvensen är av storleksordningen hundratals megahertz samtidigt som att synkroniseringsfrekvensen kan vara endast något tiotal kilohertz eller lägre.
Genom den föreliggande uppfinningen erhålls fördelarna: - Lättare Distributionsmediet behöver inte ha samma precision som om att distribuera klocksignal ur EMC-synpunkt. systemklocka och synkronisering skulle distribueras sepa- rat. Detta medför att t.ex. en enda lågkvalitativ optokabel kan användas.
- Stift och plats insparas i don och bakplan etc. genom att samma fysiska signalvägar används för både klocksignal och synkroniseringssignal.
- En mycket god precision kan uppnås genom att den faslåsta slingan, PLL-anordningen, på samma kretsbricka får skapa både lokal systemklocka och synkroniseringssignal.
Figurbeskrivning Uppfinningen kommer att beskrivas i form av en föredragen belys- ande utföringsform med hjälp av de bifogade ritningarna i vilka: Fig. 1 visar generellt i blockform en generator för att skapa en synkroniseringssignal och en högfrekvent bitklock- ningssignal ur en sammansatt referenssignal, Fig. 2 visar något mera detaljerat i en belysande utförings- form i enlighet med den föreliggande uppfinningen en generator för att ur klocksignalen i en sammansatt referenssignal erhålla en högfrekvent bitklocknings- signal och vidare erhålla en ramsynkronisering ur synkroniseringssignalen i den sammansatta referens- signalen, 501 156 Fig. 3 visar tidssambandet mellan en bitklockningssignal, en första klocksignal, en andra klocksignal samt en avkänningssignal i generatorn enligt fig. 1, och Fig. 4 visar tidssambandet mellan en sammansatt referenssig- nal, och den första klocksignalen, den andra klocksig- nalen och avkänningssignalen när referenssignalen upp- visar ett synkroniseringsmönster vilket definierar en synkroniseringssignal .
Belysande utförinqs form I fig. 1 visas generellt ett block för en generator GEN för att skapa en synkroniseringssignal SYN1 och en högfrekvent bit- klockningssignal BCL ur en sammansatt referenssignal CLSY, vilken grundmässigt består av en extern klocksignal CLO. I en belysande utföringsform är referenssignalens frekvens fw, exempelvis 5,12 MHz och den externa synkroniseringssignalen SYNO motsvarar en frekvens fmo exempelvis 1/640 av klockfrekvensen, dvs 8 kHz.
Uttryckt med formeln fm, = M - fsm, är alltså i den belysande utföringsformen M = 640. I generatorn GEN alstras en intern bitklockningssignal BCL med en frekvens fm = 184,32 MHz och är alltså i formeln fw, = 2N - fw, är alltså i den belysande utföringsformen 2N = 36, och N alltså lika med 18. Ut från generatorn GEN lämnas också en lokal synkroniseringssignal SYN1 med frekvensen fsw, = 8 kHz, vilken också är relaterad till bit- klockningssignalen BCL i dess tidsdomän samtidigt som att den också är relaterad till den externa synkroniseringssignalen SYNO genom förfarandet i enlighet med uppfinningen att detektera synkroniseringssignalen SYNO som inlagrats i den sammansatta referenssignalen CLSY.
I fig. 2 visas i en belysande utföringsform i enlighet med den föreliggande uppfinningen generatorn GEN i fig 1, vilken som huvudkomponenter innefattar en frekvens- och faslåsningskoppling PLL för alstring av bitklockningsfrekvensen fm, en frekvens- delare med två delräknare för skapande av två från fBCL härledda 501 156 6 frekvenser fm respektive fm, en krets för skapande av en avsökningssignal STROB, ett skiftregister SR med bitarna bl - b, och en logikkoppling i form av en enkel OCH-grind för alstring av synkroniseringssingalen SYN1. Frekvens- och faslåsnings- kopplingen PLL innefattar vidare en multiplicerande komparator COMP, ett làgpassfilter LP och en spänningsstyrd oscillator OSC.
Frekvens- och faslåsningskopplingen PLL för alstringen av bitklockningsfrekvensen fam kan i sig inbegripa vilken som helst standardkretslösning i enlighet med teknikens ståndpunkt. Bit- klockningssignalen BCL ut från den spänningsstyrda oscillatorn delas genom en delräknare DIVl med faktorn N, vilken i den belysande utföringsformen är lika med heltalet 18, till en frekvens fm och därefter delas fm genom en andra delräknare DIV2 med ytterligare en faktor 2 för att erhålla en frekvens fw som skall vara lika med klockfrekvensen fm, i den sammansatta referenssignalen CLSY. I den belysande utföringsformen är alltså 'flm = 184,32 MHz, fm = 10,24 MHz och fen = 5,12 MHz. I kompara- torn jämförs klockfrekvensen fw, för den sammansatta referenssig- nalen CLSY med fen från den andra delräknaren. Komparatorn lämnar härvid en signalspänning som är proportionell mot fasavvikelsen och som via lågpassfiltret LP strävar att styra den spännings- styrda oscillatorn så att fm = few och så att fasdifferensen mellan signalerna blir nära noll. Lågpassfiltret har den funktionen att regleringsslingan blir långsam vilket gör att tillfälliga avvikelser i fem inte omedelbart kommer att påverka den spänningsstyrda oscillatorn. Detta innebär att när den fasstyrda slingan PLL väl har erhållit ett jämviktstillstånd bibehålls frekvensen fm stabil även vid mindre störningar som tillfälligt bortfall av signalen CLSY, liksom att en stabil bitklockningsfrekvens faktiskt erhålls även om det skulle finnas tidsj itter i den inkommande klocksignalen CLO.
Utgående från signalen med frekvensen fcu, i den belysande utföringsformen 10,24 MHz, skapas en avsökningssignal STROB vilken tillsammans med referenssignalen CLSY matas in på exempelvis ett skiftregister SR med 4 bitar bl - b4 i den be- lysande föredragna utföringsformen. Utgångsresultatet av de på 501 156 7 skiftregistret SR genom avsökningssignalen STROB avsökta fyra bitarna bl-ty matas därefter in på en OCH-grind G, varvid i den belysande utföringsformen de två sista utgàngarna inverteras före inmatningen på grinden G, dvs signalerna från utgàngarna bl och br,Detta ger följaktligen villkoret att om bitkombinationen 0011 på de fyra utgàngarna från skiftregistret samtidigt matas in på grinden G kommer denna enligt känt mönster att avlämna en signal ut under den tid samtliga dess ingångar har hög logisk nivå. I den föredragna utföringsformen har alltså CLSY-signalen ett: binärt utseende ...0lOlQQ;lOl0l... i anslutning till en synkroniseringssignal. I en grundläggade belysande utföringsform krävs principiellt endast två bitar i skiftregistret SR för att detektera en bitkombination 11 eller OO vilket skulle kunna definiera en synkroniseringssignal. Det vill säga att vid synkroniseringssignalen kan CLSY ha ett utseende . . . IOIOLLOIOI . . . respektive ...Ol0lQQl010... för att totalt sett behålla fasen i CLSY och i en sådan utföringsform är det fördelaktigt att enligt teknikens ståndpunkt utföra logikgrindentšatt lämpligen växelvis avkänna bitkombinationen ll respektive 00 ut från skiftregistret SR.genom att logikkretsen exempelvis växelvis fungerar som en två ingångars OCH-grind och växelvis som en två ingångars NELLER- grind. Genom att öka antalet bitar som definierar synkronise- ringssignalen till exempelvis fyra bitar som i den föredragna utföringsformen ökas även säkerheten för att en tillfällig störning inte skall alstra en signal som uppfattas som en synkroniseringssignal.
I fig 3 visas för ytterligare belysning av signalförloppen ett tidsavsnitt med signalerna BCL, CLl, CL2 och STROB för ett tänkt fall att ZN = 16, dvs att den skapade signalen BCL skulle ha en faktor 16 gånger högre frekvens än klocksignalen i den samman- satta referenssignalen CLSY. Ur fig. 3 framgår att med hjälp av signalen CL2 skapas på konventionellt sätt en avkänningssignal STROB vilken kommer att ligga centrerad eller nära centrerad med mittpunkten av varje halvperiod av klocksignalen CLl och därmed även med klocksignalen CLO i den sammansatta referenssignalen CLSY eftersom dessa överensstämmer genom verkan av frekvens- och 501 156 8 faslåsningskopplingen PLL. Avsökningssignalpulserna kan exempel- vis ha en pulslängd fördelaktigt motsvarande pulslängden för bit- klockningssignalen BCL och skapas på känt sätt enligt teknikens ståndpunkt.
I fig. 4 visas ett tidsavsnitt av den sammansatta referenssigna- len CLSY, där denna som markerats innehåller en synkroniserings- signal SYNO. Vidare visas i samma tidsskala signalerna CL1, CL2 och STROB erhållna i enlighet med vad som redan beskrivits ovan i samband med fig. 2 och 3. Underst i fig. 4 anges det binära resultatet av avsökningen med avsökningssignalen STROB gentemot signalen CLSY. När signalen CLSY skiftats in i skiftregistret SR 2 så att avsnittet betecknat SYNO, och vilket i den belysande utföringsformen är fyra bitar långt, bl - b” befinner i fig. sig i skiftregistret SR och avsökes med avsökningssignalen STROB erhålls de binära värdena b1= 0, b2= 0, b3= 1 och b,= 1 paral- lellt ut till ingångarna på grinden G i fig. 2. Eftersom grindens två ingångar motsvarande bl och bz inverterats kommer grinden G att erhålla signaler med hög logisk nivå på sina samtliga fyra ingångar och kommer därmed att lämna en motsvarande signal ut på sin utgång SYNl. Signalerna från avsökningen av skiftregistret SR erhålls lämpligen med samma pulslängd som avsökningssignalen STROB och grinden G producerar därmed också en puls av samma storleksordning som en halv period av bitklockningssignalen BCL.
Det är uppenbart för fackmannen att det är likvärdigt att i stället exempelvis invertera de båda ingångarna motsvarande ba och b4 och exempelvis utnyttja en grind av NELLER-typ istället för OCH-grinden G. På motsvarande sätt skulle med en OCH-grind och b4 från skiftregistret inverterade i stället ge en utpuls för bitkom- med ingångarna motsvarande de båda bitarna ba binationen 1100, dvs att den inlagrade synkroniseringssignalen skulle i den belysande utföringsformef bestå av en signal med två tidsintervall i signalen CLSY med hög logisk nivå följt av två tidsintervall med låg logisk nivå, och där ett tidsintervall t motsvarar en halv period av frekvensen fu» eller ful.
Genom att avsökningssignalen STROB med stor noggrannhet in- 501 156 9 placeras mitt emellan två förväntade nivåväxlingar i signalen CLSY, säkerställs avkännandet av synkroniseringssignalen SYNO även i ett fall att klocksignalen CLO i den sammansatta referens- signalen skulle ha kraftigt tidsjitter och dåligt definierade omslag mellan hög och låg logisk nivå. Genom detta förfarande i enlighet med uppfinningen säkerställs detekteringen av synkroni- seringssignalen SYNO och samtidigt eftersom att avsöknings- signalen STROB befinner sig i tidsdomänen för bitklocknings- signalen BCL är synkroniseringssignalen SYN1 automatiskt relaterad till bitklockningssignalen och därmed garanteras att från bitklockningssignalen BCL erhålls exakt 2N - M klockpulser för en databitram som definieras av synkroniseringssignalen SYNO, dvs. genom frekvensen fflm. Frekvensen fam är alltså samtidigt helt låst till bitklockningssignalens frekvens fæt med maximal tidsupplösning då signalen.STROB som alstrar SYN1 erhållits genom neddelning av bitklockningssignalen BCL. I den belysande utföringsformen är alltså 2N = 36 och M = 640 vilket ger 23 040 klockpulser vid bitklockningsfrekvensen 184,32 MHz för varje databitram med synkroniseringsfrekvensen 8 kHz och vilket stabilt erhålls men med en överförd referensklocka som endast löper vid ,12 MHz, vilket ger betydligt bättre förutsättningar för klockdistributionen än om denna skulle skett vid den höga frekvensen 184,24 MHz.
I ett system i enlighet med uppfinningen kan varje plan ha sin egen CLSY-signal. Vid genereringen av dessa signaler CLSYn, n=1, 2, 3.... ses till att dessa i relation till varandra i fas inte avviker mer än ett halvt tidsintervall t, där t motsvarar en halv period av klockfrekvensen fan i CLSY-signalen. Det vill säga att CLSY¿ måste befinna sig inom ett fönster som är lämpligen à t = 44 ns brett vid en klockningsfrekvens füo = 5,12 MHz i enlighet med den. belysande utföringsformen. Det är då möjligt genom lämpligt vald tidskonstant genom lågpassfiltret LP i. faslàs- ningsslingan PLL att för vilket som helst plan i systemet, när som helst, överta den sammansatta referenssignalen CLSYn fràn vilket som helst annat plan i systemet, vilket ger en viktig säkerhetsredundans i ett sådant system.

Claims (15)

501 156 10 PATENTKRAV
1. Förfarande för att distribuera en gemensam ramreferens för en högfrekvent bitklockningsgenerator genom en sammansatt klock- och synkroniseringssignal, k ä n n e t e c k n a t av att klock- och synkroniseringssignalen bildas som en samman- satt referenssignal (CLSY) vilken samtidigt innefattar dels en extern klocksignal (CLO) som med hög frekvens växlar mellan två logiska nivåer och dels en extern synkroniseringssignal (SYNO) med låg frekvens inlagrad i signalen med hög frekvens som utgör den externa klocksignalen, varvid den externa klocksignalfrekven- sen (fmß) är ett heltal M gånger synkroniseringssignalfrekvensen (fäm), samt att den externa synkroniseringssignalen (SYNO) i den samman- satta referenssignalen (CBSY) anordnas att vara avkodbar med hög precision oberoende av fasjitter pà referensklocksignalens flan- ker genom att innefatta inom den primära klocksignalens tidsram åtminstone två på varandra följande intervall med samma logiska nivá företrädesvis följt av ett motsvarande antal intervall med den motsatta logiska nivån, varvid ett sådant intervall (t) mot- svarar en halv period av den primära klocksignalfrekvensen (füo) samt varjämte avkänningen av varje sådant intervall (t) sker i mitten av intervallet mellan två förväntade signalflanker.
2. Förfarande enligt krav 1, k ä n n e t e c k n a t av att vid detekteringen av den sammansatta referenssignalen från klocksignalen i den sammansatta referenssignalen skapas först en bitklockningssignalfrekvens (fßcr) vilken med en faktor två gånger ett heltal N är en multipel av den externa klocksignalfrekvensen (fmß) i den sammansatta referenssignalen (CLSY), varvid samtidigt skapas en första klocksignalfrekvens (fm¿) genom delning av bit- klockningsfrekvensen (fmm) med 2N och vilken första klocksignal- frekvens jämförs med den externa klocksignalfrekvensen (füo) i en frekvens- och faslåsningskoppling, samt skapas vidare en andra klocksignalfrekvens (fu¿) genom delning av bitklockningsfrekven- sen (f¿ü) med N, varvid den andra klocksignalfrekvensen (fm¿) är avsedd att användas för skapande en avsökningssignal (STROB) för 501 156 11 detektering av synkroniseringssignalen (SYNO) i den sammansatta referenssignalen (CLSY) .
3. Förfarande enligt krav 2, k ä n n e t e c k n a t av att inriktning av avsökningssignalen (STROB) genom förskjutning med ett halvt tidsintervall i förhållande till den första klock- frekvensen (fm) och därmed samtidigt i förhållande till den externa klockfrekvensen (few), för avläsning av den externa klocksignalen (CLO) i intervallet mitt mellan de positivt och negativt gående flankerna eller växlingarna mellan de båda logiska nivåerna vilka bildar den externa klocksignalen (CLO) i den sammansatta referenssignalen (CLSY) och vars signalflanker generellt kan jittra.
4. Förfarande enligt krav 3, k ä n n e t e c k n a t av att att den externa synkroniseringssignalen (SYNO) anses föreligga när med avsökningssignalen (STROB) i den sammansatta referenssig- nalen detekteras under flera på varandra följ ande intervall samma logiska nivå följt av företrädesvis ett motsvarande antal intervall med den motsatta logiska nivån.
5. Förfarande enligt krav 3, k ä n n e t e c k n a t av att att den externa synkroniseringssignalen (SYNO) anses föreligga när med avsökningssignalen (STROB) i den sammansatta referenssig- nalen detekteras under två på varandra följande intervall samma logiska nivå följt av två intervall med den motsatta logiska nivån.
6. Förfarande enligt krav 4 eller 5, k ä n n e t e c k n a t av att att genom bitklockningssignalen (BCL) skapad en faktor 2N gånger den primära klocksignalen (CL), erhålls en databitram gentemot synkroniseringssignalen som alltid innehåller exakt 2N x M databitar, och varvid bitklockningssignalen (BCL) och ramsynksignalen (SYN) med tillräcklig precision är fullständigt refererade till den sammansatta referenssignalen (CLSY). 501 156 12
7. Förfarande enligt krav 6, k ä n n e t e c k n a t av användning en valfri sammansatt referenssignal (CLSYn, n = 1, 2, 3...) skapande av bitklockningssignalen representerande ett valfritt plan i systemet för (BCL) (SYNI) i systemet när de valfria sammansatta referenssignalerna och ramsynksignalen (CLSYn) har en inbördes tidsdifferens som understiger ett halvt tidsintervall (t).
8. Anordning för användning av en sammansatt referenssignal (CLSY) för skapande av en högfrekvent bitklockningssignal (BCL) med en frekvens (fWL) innefattande en faslåsningskoppling (PLL) generellt med en.komparator, ett làgpassfilter, en.oscillator och en frekvensdelare, k ä n n e t e c k n a t av att frekvensdelaren är uppdelad i en första delare (DIV1) som delar med ett heltal N, för erhållande av en andra klockfrekvens (füz) med vilken skapas en avsökningssignal (STROB), samt att frekvensdelaren vidare bestàr av en ytterligare andra delare (DIV2) som delar med faktorn 2 för att erhålla en första klockfrekvens (fm) lika med referensfrekvensen i den sammansatta referenssignalen (CLSY) för användning i faslåsningskopplingen.
9. Anordning enligt krav 8, k ä n n e t e c k n a t av att vidare innefatta ett skiftregister (SR) med ett antal steg motsvarade antalet bitar i en signal som definierar en synkroni- seringssignal (SYNO) i den sammansatta referenssignalen (CLSY) och i 'vilket skiftregister den sammansatta referenssignalen (CLSY) inmatas samt vilket skiftregister avsökes med avsöknings- signalen (STROB) koppling (G) för detektering och alstring av synkroniseringssig- nalen med låst förhållande till den skapade bitklockningsfrek- vensen (fmL). för att skapa en inmatning till en logisk
10. Anordning enligt krav 9, k ä n n e t e c k n a t av att den logiska grindkopplingen har ett antal ingångar mot- svarande antalet steg i skiftregistret (SR) varvid företrädesvis en första eller andra hälft av dessa ingångar förses med en inverteringsanordning för att med den logiska grindkopplingen ur 501 156 13 den sammansatta referenssignalen erhålla ett synkroniseringsvill- kor i den sammansatta referenssignalen (CLSY) .
11. Anordning enligt krav 10, k ä n n e t e c k n a t av att synkroniseringsvillkoret i den sammansatta referenssigna- len (CLSY) definieras genom förekomsten av flera på varandra följande intervall med samma logiska nivå företrädesvis följt av ett motsvarande antal intervall med den motsatta logiska nivån, varvid ett sådant intervall (t) är lika med en halv period av den primära klocksignalfrekvensen ( few) .
12. Anordning enligt krav 10, k ä n n e t e c k n a t av att synkroniseringsvillkoret i den sammansatta referenssigna- len (CLSY) definieras genom förekomsten av två på varandra föl- jande intervall med samma logiska nivå följt av två intervall med den motsatta logiska nivån, varvid ett sådant intervall (t) är lika med en halv period av den primära klocksignalfrekvensen (few)-
13. Referenssignal (CLSY) sammansatt av en klocksignal (CLO) med en klockfrekvens (fem) och en synkroniseringssignal (SYNO) för skapande av en intern högfrekvent bitklockningssignal (BCL) med en hög frekvens (fw) och en intern synkroniseringssignal (SYN1) iettsystem, kännetecknad av att den externa synkroniseringssignalen (SYNO) definieras genom förekomsten av flera på varandra följ ande intervall (t) med samma logiska nivå företrädesvis följt av ett motsvarande antal intervall med den motsatta logiska nivån, varvid ett sådant intervall (t) är lika med en halv period av den primära klocksig- nalfrekvensen (few).
14. Referenssignal enligt krav 13, k ä n n e t e c k n a d av att i tidsramen för klocksignalens (CLO) klockfrekvens (few) innefattas en binär bitinformation 0011 som ett kännetecken på synkroniseringssignalen (SYNO) i den sammansatta referenssignalen (CLSY). 501 156 14
15. Referenssignal enligt krav 13, k ä n n e t e c k n a d av att i tidsramen för klocksignalens (CLO) klockfrekvens (few) innefattas en binär bitinformation 1100 som ett kännetecken pà synkroniseringssignalen ( SYNO) i den sammansatta referenssignalen (CLSY).
SE9301327A 1993-04-21 1993-04-21 Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal SE501156C2 (sv)

Priority Applications (13)

Application Number Priority Date Filing Date Title
SE9301327A SE501156C2 (sv) 1993-04-21 1993-04-21 Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal
CN94191854A CN1121755A (zh) 1993-04-21 1994-04-06 复合时钟信号
KR1019950704609A KR100311591B1 (ko) 1993-04-21 1994-04-06 합성클럭신호
CA002159190A CA2159190A1 (en) 1993-04-21 1994-04-06 Composite clock signal
BR9406331A BR9406331A (pt) 1993-04-21 1994-04-06 Processo para distribuir uma referência de quadro comum para um gerador de incrementar bits de alta-frequência por intermédio de um sinal de relógio e sincronização compósito conjunto para utilizar um sinal de referência compósito e sinal de referência compósito
JP6523045A JPH08509108A (ja) 1993-04-21 1994-04-06 合成クロック信号
DE69430055T DE69430055D1 (de) 1993-04-21 1994-04-06 Zusammengesetztes taktsignal
PCT/SE1994/000321 WO1994024793A1 (en) 1993-04-21 1994-04-06 Composite clock signal
EP94913862A EP0695487B1 (en) 1993-04-21 1994-04-06 Composite clock signal
AU65853/94A AU675840B2 (en) 1993-04-21 1994-04-06 Composite clock signal
US08/231,016 US5724360A (en) 1993-04-21 1994-04-21 Composite clock signal
NO954086A NO954086L (no) 1993-04-21 1995-10-13 Sammensatt klokke-signal
FI954971A FI954971A0 (sv) 1993-04-21 1995-10-18 Sammansatt klocksignal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9301327A SE501156C2 (sv) 1993-04-21 1993-04-21 Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal

Publications (3)

Publication Number Publication Date
SE9301327D0 SE9301327D0 (sv) 1993-04-21
SE9301327L SE9301327L (sv) 1994-10-22
SE501156C2 true SE501156C2 (sv) 1994-11-28

Family

ID=20389653

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9301327A SE501156C2 (sv) 1993-04-21 1993-04-21 Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal

Country Status (13)

Country Link
US (1) US5724360A (sv)
EP (1) EP0695487B1 (sv)
JP (1) JPH08509108A (sv)
KR (1) KR100311591B1 (sv)
CN (1) CN1121755A (sv)
AU (1) AU675840B2 (sv)
BR (1) BR9406331A (sv)
CA (1) CA2159190A1 (sv)
DE (1) DE69430055D1 (sv)
FI (1) FI954971A0 (sv)
NO (1) NO954086L (sv)
SE (1) SE501156C2 (sv)
WO (1) WO1994024793A1 (sv)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976362B2 (ja) * 1996-10-16 2007-09-19 ローム株式会社 移動体通信の受信回路
SE504920C2 (sv) 1995-09-29 1997-05-26 Ericsson Telefon Ab L M Förfarande och system för redundant klockdistribution till telekommunikationsutrustningar i vilka byte av vald klocksignal bland de inkommande klocksignalerna ständigt sker
SE506739C2 (sv) 1995-09-29 1998-02-09 Ericsson Telefon Ab L M Drift och underhåll av klockdistributionsnät med redundans
IT1305801B1 (it) 1998-05-19 2001-05-16 Strato Srl Profilo a struttura multipla per la produzione di serramenti
US6188286B1 (en) * 1999-03-30 2001-02-13 Infineon Technologies North America Corp. Method and system for synchronizing multiple subsystems using one voltage-controlled oscillator
US20020157111A1 (en) * 2001-04-20 2002-10-24 Reams David Anthony Television program-related coupon hyperlink system
DE10157331A1 (de) * 2001-11-23 2003-05-28 Thomson Brandt Gmbh Gerät zur Aufzeichnung oder Wiedergabe von Informationen mit Mitteln zur Signalerzeugung aus einem Wobbelsignal
US7292876B2 (en) * 2002-10-08 2007-11-06 Sonion Nederland B.V. Digital system bus for use in low power instruments such as hearing aids and listening devices
CN101958786B (zh) * 2009-07-16 2014-01-01 中兴通讯股份有限公司 一种产生定时信号的方法和装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3980953A (en) * 1973-05-14 1976-09-14 Ns Electronics Delta modulation system employing digital frame averaging
SE406655B (sv) * 1976-10-08 1979-02-19 Ellemtel Utvecklings Ab Anordning for overforing av bestemda klocksignaler i en klocksignalserie med hjelp av signaler av legre frekvens i synnerhet for att ur nemnda signaler av legre frekvens utvinna veldefinerade pulser for styrning av ...
US4124778A (en) * 1977-11-02 1978-11-07 Minnesota Mining And Manufacturing Company Digital frame synchronizing circuit
FR2450835A2 (fr) * 1978-04-14 1980-10-03 Synthelabo Derives de la tetrahydroalstonine et leur application en therapeutique
US4314368A (en) * 1978-10-12 1982-02-02 Decoursey Calvin H Receiver for pulse code multiplexed signals
US4234957A (en) * 1978-12-04 1980-11-18 Gte Automatic Electric Laboratories Incorporated Method and apparatus for generating timing phase error signals in PSK demodulators
US4450572A (en) * 1982-05-07 1984-05-22 Digital Equipment Corporation Interface for serial data communications link
US4611325A (en) * 1984-12-21 1986-09-09 Gte Communication Systems Corporation DTMF receiver sense and control arrangement
US4651320A (en) * 1984-12-24 1987-03-17 American Telephone And Telegraph Company Inband coding of secondary data
FR2577089B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de transmission d'un signal d'horloge accompagne d'un signal de synchronisation
US5163072A (en) * 1986-07-23 1992-11-10 Optical Communications Corporation Optical communications transmitter and receiver
US4759041A (en) * 1987-02-19 1988-07-19 Unisys Corporation Local area network control system synchronization with phase-lock loop
JP2540850B2 (ja) * 1987-03-25 1996-10-09 ソニー株式会社 半導体レ−ザ
US4933955A (en) * 1988-02-26 1990-06-12 Silicon General, Inc. Timing generator
JPH0797328B2 (ja) * 1988-10-25 1995-10-18 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン フオールト・トレラント同期システム
US4926447A (en) * 1988-11-18 1990-05-15 Hewlett-Packard Company Phase locked loop for clock extraction in gigabit rate data communication links
JPH02179046A (ja) * 1988-12-28 1990-07-12 Nec Corp 信号符号化方式
US5241543A (en) * 1989-01-25 1993-08-31 Hitachi, Ltd. Independent clocking local area network and nodes used for the same
US5077724A (en) * 1989-05-22 1991-12-31 Del Mar Avionics Optical tape cartridge
JP2777929B2 (ja) * 1990-07-04 1998-07-23 富士通株式会社 非同期信号抽出回路
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
JPH0522262A (ja) * 1991-06-21 1993-01-29 Matsushita Electric Ind Co Ltd データ伝送方式および送信装置と受信装置ならびに伝送制御方式
EP0880248A1 (en) * 1991-08-30 1998-11-25 Nec Corporation Circuit for detecting synchronizing signal in frame synchronization data transmission

Also Published As

Publication number Publication date
DE69430055D1 (de) 2002-04-11
US5724360A (en) 1998-03-03
AU675840B2 (en) 1997-02-20
KR100311591B1 (ko) 2001-12-17
KR960702234A (ko) 1996-03-28
BR9406331A (pt) 1995-12-26
EP0695487B1 (en) 2002-03-06
CN1121755A (zh) 1996-05-01
JPH08509108A (ja) 1996-09-24
CA2159190A1 (en) 1994-10-27
SE9301327L (sv) 1994-10-22
NO954086L (no) 1995-12-08
FI954971A (sv) 1995-10-18
SE9301327D0 (sv) 1993-04-21
AU6585394A (en) 1994-11-08
NO954086D0 (no) 1995-10-13
WO1994024793A1 (en) 1994-10-27
EP0695487A1 (en) 1996-02-07
FI954971A0 (sv) 1995-10-18

Similar Documents

Publication Publication Date Title
US6275553B1 (en) Digital PLL circuit and clock generation method
US5077529A (en) Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
KR980006922A (ko) 상보형 분주기를 이용한 고속 클럭 복원 회로
SE449941B (sv) Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignal
KR950024435A (ko) 동기신호 발생 방법 및 장치, 주기적 신호 발생 방법 및 장치
CN110324036B (zh) 时钟及数据恢复电路
SE501156C2 (sv) Referenssignal sammansatt av klocksignal och synkroniseringssignal, anordning och förfarande för synkronisering m.h.a. referenssignal
KR950022152A (ko) 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치
KR970701949A (ko) 비교기 입력 교환 기술을 구비한 위상 편차 프로세서 회로(a phase error processor circuit with a comparator input swapping technique)
KR100261294B1 (ko) 고속 비복귀 기록 데이터 복구장치
TW201939916A (zh) 時脈資料回復電路
KR940020699A (ko) 디지탈 위상동기루프회로(digital phase-locked loop circuit)
SE502901C2 (sv) Digital faskomparator
US4617594A (en) Signal generator circuit
CN114070267A (zh) 数字指纹生成电路、生成方法和电子设备
EP0527780B1 (en) Scaler for synchronous digital clock
JPH0748725B2 (ja) フレーム同期回路
US3626306A (en) Automatic baud synchronizer
KR950007435B1 (ko) 클럭 복원 회로
US6246276B1 (en) Clock signal cleaning circuit
US4975594A (en) Frequency detector circuit
KR200145537Y1 (ko) 데이타포트용 클럭 발생회로
JPH05167440A (ja) 同期外れ検出回路
KR100290732B1 (ko) 동기식 직렬 데이타통신 시스템의 클럭 복원방법과 클럭복원회로
SU696616A1 (ru) Устройство дл поиска псевдошумовых сигналов

Legal Events

Date Code Title Description
NUG Patent has lapsed