SE449941B - Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignal - Google Patents
Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignalInfo
- Publication number
- SE449941B SE449941B SE8100527A SE8100527A SE449941B SE 449941 B SE449941 B SE 449941B SE 8100527 A SE8100527 A SE 8100527A SE 8100527 A SE8100527 A SE 8100527A SE 449941 B SE449941 B SE 449941B
- Authority
- SE
- Sweden
- Prior art keywords
- input
- flip
- circuit
- output
- flops
- Prior art date
Links
- 230000001960 triggered effect Effects 0.000 claims description 7
- 239000013078 crystal Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
449 941 2 antal bistabila vippor, vilka var och en har en triggningsihgång, en datain- gång, en inställningsingång och en återstäliningsingång samt en utgång, att var och en av triggningsingångarna är ansluten till en tillhörande ingång hos koin- cidensdetektorkretsen, att samtliga dataingångar är anslutna till ingångskläm- man, att koincidensdetektorkretsen dessutom innefattar en kombinationskrets med ingångar och utgångar, att kombinationskretsens ingångar är så anslutna till triggningskretsutgångarna att den triggningskrets utväljes som triggas först, och att kombinationskretsens utgångar i tur och ordning är anslutna till koin- cidensdetektorkretsens utgångar.
Uppfinningen och därmed sammanhängande fördelar kommer att beskrivas när- mare i det följande under hänvisning till ritningarna, där: fig_1 visar ett föredraget utföringsexempel på en synkroniseringsanordning enligt uppfinning- en; fig_2_visar tidsdiagram som illustrerar funktionssättet för synkronise- ringsanordningen i fig 1.
I det föredragna utföringsexemplet på synkroniseringsanordningen i fig 1 är en oscillator 1, som exempelvis kan innefatta en kristalloscillator, anslu- ten till en fördröjningsledning 2, som innehåller ett antal sektioner. Fördröj- ningsledningen 2 har uttagsställen 3-0, 3-1, 3-2 och 3-3, vilka benämnes uttag och är fördelade längs ledningen. Varje sektion alstrar samma tidsfördröjning, vilken i föreliggande fall har valts så att klocksignalversioner Cl(0), Cl(90), Cl(180) och Cl(270), vars faslägen är förskjutna inbördes 900, av klocksigna- len från kristalloscillatorn 1 uppträder på uttagen 3-0, 3-1, 3-2, 3-3, och därvid på sådant sätt att klocksignalversionen på uttaget 3-0 har fasläget 0°, signalen på uttaget 3-1 har fasläget 900, signalen på uttaget 3-2 har fasläget 180° och signalen på uttaget 3-3 har fasläget 2700 i förhållande till den ursprungliga klocksignalen.
Fördröjningsiedningen 2 kan exempelvis innefatta en kabel med uttag, en seriekoppling av LC-kretsar eller såsom är visat i fig 1 en kaskadkoppling av sektioner uppbyggda av ett respektive motstånd 4-1, 4-2 eller 4-3 och en re- spektive inverterare 5-1, 5-2 eller 5-3. Uttagen 3-0, 3-1, 3-2, 3-3 är anslutna till sektionerna via respektive respektive inverterare 6-0, 6-1, 6-2 och 6-3.
Tidsfördröjningen i en sektion är sammansatt av utbredningstiden i den tillhö- rande inverteraren (5) och tidskonstanten som bildas av dess motstånd (4)och ingångskapacitansen hos dess inverterare (5). Vart och ett av uttagen 3-0, 3-1, 3-2 och 3-3 på fördröjningsledningen 2 är anslutet till en utgång 8 hos anord- ningen genom en tillhörande, styrd omkopplare 7-0, 7-1, 7-2 och 7-3. Vid slut- ning av exempelvis omkopplaren 7-0 och då övriga omkopplare 7-1, 7-2 och 7-3 är öppna, så är den ofördröjda klocksignalen (som har fasläget 0°) från oscilla- torn 1 tillgänglig på utgången 8. Genom att sluta en av de andra omkopplarna, ß title 941 t.ex. omkopplaren 7-2, och öppna övriga omkopplare (7-0, 7-1 och 7-3) så är klocksignalen tillgänglig på utgången 8 med ett fasläge som har förskjutningen 1800. Härigenom är det möjligt att erhålla en klocksignal på utgången 8 som valbart har ett av faslägena 00, 900, 1800 och 2700. Fasläget som är optimalt med avseende på detektering av datasignalen kommer att väljas. Det optimala fasläget uppträder då framflanken av en klocksignal uppträder vid centrum av en datasignal som skall detekteras. Signalen som då erhålles på ut- gången 8 är den önskvärda, regenererade klocksignalen vars fasläge inom_j45° kommer att överensstämma med det nödvändiga optimala fasläget för detektering av datasignalen. Det inses att en mindre av fasavvikelse kan uppnås genom att fördröjningsledningen 4 förses med flera uttag än de fyra som är visade i~fig 1 och genom att proportionellt däremot nedbringa tidsfördröjningen i varje sekti- on.
Anordningen innefattar en koincidensdetektor 22 genom vilken omkopplarna (7) manövreras. Koincidensdetektorkretsen 22 innefattar ett antal vippor 9-0, 9-1, 9-2 och 9-3 av D-typ och en kombinationskrets 10. Datainsignalen tillföres ingången 11 hos anordningen. Dataingångarna D hos vipporna 9 är samtliga an- slutna till ingången 11 och triggningsingångarna T_är anslutna till ingångarna 23-0, 23-1, 23-2 respektive 23-3 hos koincidenskretsen 22. Uttagen 3-0, 3-1, 3-2 och 3-3 är också anslutna till dessa ingångar. Vippornas (9) 0-utgångar är anslutna till en motsvarande ingång (12) hos kretsen 10, vilket innebär att vippans 9-0 Q-utgång är ansluten till ingången 12-0, vippans 9-1 Q-utgång till ingången 12-1, vippans 9-2 ingång 12-2 och vippans 9-3 Q-utgång till ingången 12-3. Utgångarna (13) hos kretsen 10, vilka även bildar koincidenskretsens 10 utgångar, är anslutna till de respektive styringångarna (14) hos omkopplarna (7). “ För enkelhetens skull är kopplingen mellan utgångarna (13) och styrin- gångarna (14) ej visade i detalj i fig 1. Kretsens 10 utgång 13-0 är ansluten till styringången 14-2, dess utgång 13-1 är ansluten till styringången 14-3, dess utgång 13-2 är ansluten till styringången 14-0 och utgången 13-3 är an- sluten till styringången 14-1.
Kretsen 10 kan implementeras genom exempelvis en s.k. FPLA (“Field Pro- grammable Logic Array") eller på det sätt som är visat i fig 1 med hjälp av separata logikmoduler. Kretsen 10 i fig 1 innefattar ett antal OCH-kretsar (15), ett antal vippor (16) av SR-typ samt en ELLER-krets 17. En ingång hos OCH-kretsen 15-0 är ansluten till ingången 12-0 och den andra ingången är an- sluten till vippans 9-3 0-utgång. En ingång hos OCH-kretsen 15-1 är ansluten till ingången 12-1 och den andra ingången är ansluten till 0-utgången hos 449 941 4 vippan 9-0. En ingång hos OCH-kretsen 15-2 är ansluten till ingången 12-1 och den andra ingången är ansluten till Ö-utgången hos vippan 9-1. En ingång hos OCH-kretsen 15-3 är ansluten till ingången 12-3 och den andra ingången är an- sluten till 6-utgången hos vippan 9-2. Utgången hos var och en av OCH-kretsarna 15 är ansluten till inställningsingången S hos den tillhörande vippan (16). e Q-utgångarna hos dessa vippor 10 och de respektive ingångarna hos ELLER-kretsen 17. Ingångarna 18 hos ELLER-kretsen 17 är ansluten till inställningsingångarna S hos vipporna (9). Vipppornas (9) och (16) återställningsingångar R är anslut- na gemensamt till en återställningsingångsklämma 19.
Den i fig 1 visade anordningen för synkronisering av fasläget för en lo- kalt alstrad klocksignal med fasläget för en insignal har följande funktions- sätt.
Anordningen i fig 1 nollställes genom en nollställningssignal RST, som är visad i fig 2b, vilken är tillförd återställningsingångsklämman 19. Indatasig- nalen IN tillföres ingångsklämman 11 och är visad i fig Za. De av oscillatorn 1 alstrade klocksignalerna har den form som framgår av fig 2c. Fig 2c visar också klocksignalversionen Cl(0) som tillföres uttaget 3-0. Var och en av de övriga klocksignalversionerna Cl(90), Cl(180) och Cl(270), vilka var och en är fasför- skjutna 900 inbördes och tillföres uttagen 3-1, 3-2 och 3-3, är visade i fi- gurerna 2d, Ze respektive 2f. Indatasignalen IN tillföres parallellt till data- ingången D hos vipporna 9-0, 9-1, 9-2 och 9-3, varvid var och en av dessa kret- sar triggas genom sin speciella fasversion av klocksignalen som tillföres deras triggningsingång T. Efter den första framflanken i indatasignalen IN, vilket innebär att denna signal är “hög", så kommer den av vipporna (9) som är kopplad för att mottaga den version av klocksignalen vars framflank uppträder med den minsta fördröjningen efter det att indatasignalen IN blivit hög, att triggas först, medan övriga vippor (9) triggas i tur och ordning därefter. Fig 2g, 2h,f Zi, 2j visar Q-utsignalerna av detta förlopp. Q-utgången hos vippan 9-1 omkopp-L las först, åtföljes av vippan 9-2, sedan av vippan 9-3 och slutligen vippan 9-0. Med hjälp av kretsen 10 fastställes nu på följande sätt vilken av vippan É (16) som skall omkopplas först. För detta ändamål är Q-utgången hos varje vippa 9 tillsammans med Q-utgången hos den föregående vippan 9, på tidigare nämnt sätt anslutna till OCH-kretsar (15). I utföríngsexemplet i fig 2 kommer följ- aktligen OCH-kretsen 15-1 att bli ledande, d.v.s. genom Q-utsignalen från vip- pan 9-1 och Ö-utsignalen från vippan 9-0 och kommer då att inställa vippan15-1, vars inställningsingång S är ansluten till OCH-kretsens 15-1 utgång. Uvriga OCH-kretsar 15-2, 15-3 och 15-0 kommer ej att bli ledande eftersom vid den tid- ' 5 449 941 punkt då de var och en mottager 0-utsignalen från den tillhörande vippan (9), så har den föregående vippan (9) redan triggats, varigenom ingen 0-utsignal uppträder på denna grindkrets. Härav följer att endast en vippa (16) kommer att inställas i varje förekommande fall. Efter intställning av en av vípporna (16) kommer ELLER-kretsen 17 att alstra en utsignal en utsignal ST (fig 2k), vilken medför inställning av vipporna (9) och att dessa kretsar kvarhålles i det in- ställda tillståndet tills en återställningssignal RST därefter tillföres in- gången 19. I omkopplingsögonblicket kommer vippans 116-1 0-utgång att tillföra en signal till den därtill anslutna styringången 14-3. Detta medför att omkopp- laren 7-3 slutes, varigenom klocksignalversionen på fördröjningsledningsuttaget 3-3 blir tillgänglig på utgången 8 (signalen OUT, fig 2) såsom den synkronise- rade, lokalt alstrade klocksignalen.
En fördel med den föreliggande anordningen är att den i motsats till de andra klockregenererande kretsarna, vilka arbetar med att synkronisera räkne- cykeln för en räknare eller ett skiftregister, tillåter snabb regenerering av klocksignalen upp till en bitfrekvens lika med indatasignalens bitfrekvens, som är lika ned den maximala klockfrekvensen för de använda logikkretsarna. Exem- pelvis vid användning av logikkretsar av LOCMOS-typ, med en maximal klockfre- kvens lika 20 MHz, så kan en bitfrekvens lika med 20 Mbit/s behandlas.
Dessutom kan indatasignalen detekteras med hjälp av den lokalt alstrade klocksignalen. För detta ändamål visar fig 1 såsom exempel en ytterligare vippa 20, vars dataingång D är kopplad för att mottaga indatasignalen IN och vars triggningsingång T är kopplad för att mottaga den lokalt alstrade klocksigna- len. På utgången 21 erhålles den detekterade datasignalen.
I det valda exemplet i fig 2 triggades först vippan 9-1, d.v.s. genom klocksignalversionen Cl (90), som har fasförskjutningen 900. Det faktum att omkopplaren 7-3 till sist slutes och som en följd därav klocksignalversionen Cl (270), som är fasförskjuten 2700, tillfördes utgången 8 som den lokalt alst- rade klocksignalen, har sin grund i att den använda klocksignalversionen är den vars framflank uppträder i centrum av den bit i datasignalen som skall detekte- ras. Detta uppnås genom införing av en extra fördröjning lika med en halv klockperiod (1800).
Som alternativ kan man använda JK-vippor i stället för de i fig 1 visade 0-vipporna (9) och alternativt kan D- eller JK-vippor användas i stället för de i fig 1 visade SR-vipporna (16).
Anordningen enligt uppfinningen för synkronisering av fasläget för en lokalt alstrad klocksignal med fasläget för en insignal är särskilt lämplig då indatasignalen består av datapaket. Under förutsättning av att paketlängden ej 6 449 941 är alltför lång, kommer i så fall fasläget för den inkommande sekvensen ej att avvika signifikant från fasläget för klockan i mottagaren. Detta gäller med säkerhet om datasändaren och datamottagaren är utrustade med en kristallstyrd oscillator. Detta innebär att en icke återkommande synkronisering av ovan be- skrivet slag är tillfyllest. Emellertid är uppfinningen ej begränsad därtill.
Vid tillföring av en kontinuerlig dataföljd så kan den normalt långsamma av- driften i kristalloscillatorns fasläge återinställas på känt sätt.
I ett praktiskt utförande realiseras de styrbara, enpoliga omkopplar- na genom MOSFET-transistorer vilka är styrbara via tillhöranden styren. šw 0' f!
Claims (3)
1. Anordning för synkronisering av fasläget för en lokalt alstrad klocksig- nal med fasläget för en insignal, innefattande en klocksignalgenerator (1) och en fördröjníngsledning (2) med en till generatorn (1) ansluten ingång, varvid fördröjningsledningen (2) innefattar ett antal uttag (3) som är fördelade längs ledningen, k ä n n e t e c k n a d av att varje uttag (3) på fördröjningsled~ ningen (2) är anslutet till en utgång (8) hos anordningen genom en tillhörande, styrbar omkopplare (7), att anordningen dessutom innefattar en koincidensde- tektorkrets (22) med ingångar (23) och utgångar (13), varvid varje ingång (23) är ansluten till ett motsvarande uttag (3) på fördröjningsledningen (2) och varje utgång (13) är ansluten till en styringång (14) hos en tillhörande av omkopplarna (7), och att koincidensdetektorkretsen (22) dessutom är ansluten till en ingångsklämma (11) som skall tillföras insignalen och anordnad att, vid koincídens i insignalen med avseende på en flank i signalen och en flank i klocksignalversionen på ett av fördröjningsledningens (2) uttag (3), kunna alstra en styrsignal på en av koincidenskretsens (22) utgångar (13) för att sluta den av omkopplarna (7) som förbinder ett utvalt uttag (3) med nämnda utgång (8) hos anordningen.
2. Anordning enligt patentkravet 1, k ä n n e t e c k n a d av att koincí- densdetektorkretsen (22) innefattar ett antal bistabila vippor (9) med vardera en triggningsingång (T), en dataingång (D), en inställnings- och en återställ- ningsingâng (S,R) samt en utgång (QÅÉ), att varje triggningsingång (T) är an- sluten till en tillhörande ingång (23) hos koincidensdetektorkretsen (22), att samtliga dataingångar (D) är anslutna till nämnda ingångsklämma (11), att koin- cidensdetektorkretsen (22) dessutom innefattar en kombinationskrets (10) med ingångar (12) och utgångar (13), att kombinationskretsens (10) ingångar (12) är anslutna till vippornas (9) utgångar (Q)"för att utvälja den först triggade vippan, och att kombinationskretsens utgångar (13) är anslutna i tur och ord- ning till koincidensdetektorkretsens utgångar (13).
3. Anordning enligt patentkravet 2, k ä n n e t e c k n a d av att kombina- tionskretsen (10) innefattar ett antal OCH-kretsar (15) och ett antal ytterligare vippor (16), varvid varje OCH-krets (15) har en första och en andra ingång och en utgång, och varvid förstaingångarna är anslutna till en icke-inverterande ut- gång (Q) hos en tillhörande av de bistabila vipporna (9) och att andraingången 8 449 941 hos varje OCH-krets är ansluten till en inverterande utgång (Ö) hos den bi- stabíla víppa (9) som föregår den vippa till vars icke-ínverterande utgång förstaingången är ansluten, och att utgången hos varje OCH-krets (15) är ansluten till en inställníngsingång (5) hos en tillhörande av de ytterligare vípporna (16), vars utgångar är anslutna till de respektive utgångarna (13) hos kombinationskretsen (10) och till ingångarna hos en ELLER-krets (17) med en utgång (18) som är ansluten till samtliga inställningsíngångar (S) hos de bistabila vipporna (9), varvid återställningsingångarna (R) hos de ytterligare vïpporna (16) och återställningsingângarna (R) hos vipporna (9) är sammankopplade och anslutna till en återställningsingângsklämma (19). m'
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE8000606,A NL183214C (nl) | 1980-01-31 | 1980-01-31 | Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal. |
Publications (1)
Publication Number | Publication Date |
---|---|
SE449941B true SE449941B (sv) | 1987-05-25 |
Family
ID=19834765
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8100527A SE449941B (sv) | 1980-01-31 | 1981-01-28 | Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignal |
SE8100527D SE8100527L (sv) | 1980-01-31 | 1981-01-28 | Anordning for synkronisering av fasleget for en lokal klocksignal med en insignal |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE8100527D SE8100527L (sv) | 1980-01-31 | 1981-01-28 | Anordning for synkronisering av fasleget for en lokal klocksignal med en insignal |
Country Status (9)
Country | Link |
---|---|
US (1) | US4386323A (sv) |
JP (1) | JPS56120227A (sv) |
BE (1) | BE887296A (sv) |
CA (1) | CA1155932A (sv) |
DE (1) | DE3102447A1 (sv) |
FR (1) | FR2475318A1 (sv) |
GB (1) | GB2069263B (sv) |
NL (1) | NL183214C (sv) |
SE (2) | SE449941B (sv) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0048896B1 (en) * | 1980-09-25 | 1985-12-27 | Kabushiki Kaisha Toshiba | Clock synchronization signal generating circuit |
US4525674A (en) * | 1982-07-28 | 1985-06-25 | Reliance Electric Company | Circuit for synchronizing a switching power supply to a load clock |
JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
US4617679A (en) * | 1983-09-20 | 1986-10-14 | Nec Electronics U.S.A., Inc. | Digital phase lock loop circuit |
JPS60143017A (ja) * | 1983-12-29 | 1985-07-29 | Advantest Corp | クロツク同期式論理装置 |
US4575860A (en) * | 1984-03-12 | 1986-03-11 | At&T Bell Laboratories | Data clock recovery circuit |
JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
DE3481472D1 (de) * | 1984-12-21 | 1990-04-05 | Ibm | Digitale phasenregelschleife. |
US4604582A (en) * | 1985-01-04 | 1986-08-05 | Lockheed Electronics Company, Inc. | Digital phase correlator |
US4635249A (en) * | 1985-05-03 | 1987-01-06 | At&T Information Systems Inc. | Glitchless clock signal control circuit for a duplicated system |
US4675612A (en) * | 1985-06-21 | 1987-06-23 | Advanced Micro Devices, Inc. | Apparatus for synchronization of a first signal with a second signal |
US4654599A (en) * | 1985-07-05 | 1987-03-31 | Sperry Corporation | Four phase clock signal generator |
US4787095A (en) * | 1987-03-03 | 1988-11-22 | Advanced Micro Devices, Inc. | Preamble search and synchronizer circuit |
US4791488A (en) * | 1987-08-12 | 1988-12-13 | Rca Licensing Corporation | Line-locked clock signal generation system |
US4757264A (en) * | 1987-10-08 | 1988-07-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Sample clock signal generator circuit |
JPH0795731B2 (ja) * | 1987-10-30 | 1995-10-11 | 株式会社ケンウッド | データ受信装置の最適クロック形成装置 |
US4868514A (en) * | 1987-11-17 | 1989-09-19 | International Business Machines Corporation | Apparatus and method for digital compensation of oscillator drift |
JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
DE58901519D1 (de) * | 1988-03-22 | 1992-07-02 | Siemens Ag | Verfahren und anordnung zur fortlaufenden anpassung der phase eines binaeren datensignals an einen takt. |
EP0339515B1 (de) * | 1988-04-29 | 1992-12-23 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Taktrückgewinnung aus einem Datensignal durch fortlaufende Anpassung eines örtlich erzeugten Taktes an ein Datensignal |
US5008879B1 (en) * | 1988-11-14 | 2000-05-30 | Datapoint Corp | Lan with interoperative multiple operational capabilities |
US5050189A (en) * | 1988-11-14 | 1991-09-17 | Datapoint Corporation | Multibit amplitude and phase modulation transceiver for LAN |
US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
US5048014A (en) * | 1988-12-30 | 1991-09-10 | Datapoint Corporation | Dynamic network reconfiguration technique for directed-token expanded-address LAN |
US4908842A (en) * | 1989-02-14 | 1990-03-13 | Galen Collins | Flash synchronized gated sample clock generator |
ATE110505T1 (de) * | 1989-02-23 | 1994-09-15 | Siemens Ag | Verfahren und anordnung zum anpassen eines taktes an ein plesiochrones datensignal und zu dessen abtakten mit dem angepassten takt. |
US5267267A (en) * | 1989-03-13 | 1993-11-30 | Hitachi, Ltd. | Timing extraction method and communication system |
US5424882A (en) * | 1989-03-13 | 1995-06-13 | Hitachi, Ltd. | Signal processor for discriminating recording data |
JP2664249B2 (ja) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路,それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
JP2536929B2 (ja) * | 1989-07-21 | 1996-09-25 | 富士通株式会社 | 位相整合回路 |
DE3931259A1 (de) * | 1989-09-19 | 1991-03-28 | Siemens Ag | Verfahren zur fortlaufenden anpassung der phase eines digitalsignals an einen takt |
US4998264A (en) * | 1989-09-20 | 1991-03-05 | Data Broadcasting Corporation | Method and apparatus for recovering data, such as teletext data encoded into television signals |
DE3936901A1 (de) * | 1989-11-06 | 1991-05-23 | Ant Nachrichtentech | Halbleiterchip mit mehreren schieberegistern |
US5109394A (en) * | 1990-12-24 | 1992-04-28 | Ncr Corporation | All digital phase locked loop |
US5212716A (en) * | 1991-02-05 | 1993-05-18 | International Business Machines Corporation | Data edge phase sorting circuits |
JPH0778774B2 (ja) * | 1991-02-22 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 短待ち時間データ回復装置及びメッセージデータの同期化方法 |
US5255292A (en) * | 1992-03-27 | 1993-10-19 | Motorola, Inc. | Method and apparatus for modifying a decision-directed clock recovery system |
ES2123024T3 (es) * | 1993-01-28 | 1999-01-01 | Alsthom Cge Alcatel | Circuito de sincronizacion. |
US5412698A (en) * | 1993-03-16 | 1995-05-02 | Apple Computer, Inc. | Adaptive data separator |
ES2183808T3 (es) * | 1993-10-12 | 2003-04-01 | Cit Alcatel | Circuito sincronizador. |
JPH08111675A (ja) * | 1994-10-07 | 1996-04-30 | Mitsubishi Denki Eng Kk | 同期回路 |
US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
US5646568A (en) * | 1995-02-28 | 1997-07-08 | Ando Electric Co., Ltd. | Delay circuit |
US6064707A (en) * | 1995-12-22 | 2000-05-16 | Zilog, Inc. | Apparatus and method for data synchronizing and tracking |
KR100197563B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 |
WO1998004043A1 (en) * | 1996-07-23 | 1998-01-29 | Honeywell Inc. | High resolution digital synchronization circuit |
US6043694A (en) * | 1998-06-24 | 2000-03-28 | Siemens Aktiengesellschaft | Lock arrangement for a calibrated DLL in DDR SDRAM applications |
JP3394013B2 (ja) * | 1999-12-24 | 2003-04-07 | 松下電器産業株式会社 | データ抽出回路およびデータ抽出システム |
US7253671B2 (en) * | 2004-06-28 | 2007-08-07 | Intelliserv, Inc. | Apparatus and method for compensating for clock drift in downhole drilling components |
US9384818B2 (en) | 2005-04-21 | 2016-07-05 | Violin Memory | Memory power management |
US8452929B2 (en) * | 2005-04-21 | 2013-05-28 | Violin Memory Inc. | Method and system for storage of data in non-volatile media |
US8112655B2 (en) * | 2005-04-21 | 2012-02-07 | Violin Memory, Inc. | Mesosynchronous data bus apparatus and method of data transmission |
US9582449B2 (en) | 2005-04-21 | 2017-02-28 | Violin Memory, Inc. | Interconnection system |
US9286198B2 (en) | 2005-04-21 | 2016-03-15 | Violin Memory | Method and system for storage of data in non-volatile media |
KR101271245B1 (ko) | 2005-04-21 | 2013-06-07 | 바이올린 메모리 인코포레이티드 | 상호접속 시스템 |
US8028186B2 (en) * | 2006-10-23 | 2011-09-27 | Violin Memory, Inc. | Skew management in an interconnection system |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3029389A (en) * | 1960-04-20 | 1962-04-10 | Ibm | Frequency shifting self-synchronizing clock |
FR1422959A (fr) * | 1964-11-13 | 1966-01-03 | Thomson Houston Comp Francaise | Perfectionnements aux dispositifs d'asservissement en phase |
US3509471A (en) * | 1966-11-16 | 1970-04-28 | Communications Satellite Corp | Digital phase lock loop for bit timing recovery |
US4169995A (en) * | 1970-01-21 | 1979-10-02 | The United States Of America As Represented By The Secretary Of The Air Force | Pulse repetition frequency tracker |
US3763317A (en) * | 1970-04-01 | 1973-10-02 | Ampex | System for correcting time-base errors in a repetitive signal |
FR2283592A1 (fr) * | 1974-08-27 | 1976-03-26 | Thomson Csf | Dispositif extracteur de synchronisation et systeme de transmission d'informations comportant un tel dispositif |
JPS5563123A (en) * | 1978-11-04 | 1980-05-13 | Sony Corp | Phase control circuit |
-
1980
- 1980-01-31 NL NLAANVRAGE8000606,A patent/NL183214C/xx not_active IP Right Cessation
-
1981
- 1981-01-22 CA CA000369102A patent/CA1155932A/en not_active Expired
- 1981-01-23 US US06/227,892 patent/US4386323A/en not_active Expired - Fee Related
- 1981-01-26 FR FR8101381A patent/FR2475318A1/fr active Granted
- 1981-01-26 DE DE19813102447 patent/DE3102447A1/de active Granted
- 1981-01-28 SE SE8100527A patent/SE449941B/sv not_active IP Right Cessation
- 1981-01-28 JP JP1032681A patent/JPS56120227A/ja active Pending
- 1981-01-28 GB GB8102580A patent/GB2069263B/en not_active Expired
- 1981-01-28 SE SE8100527D patent/SE8100527L/sv not_active Application Discontinuation
- 1981-01-29 BE BE0/203645A patent/BE887296A/fr not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPS56120227A (en) | 1981-09-21 |
NL183214C (nl) | 1988-08-16 |
BE887296A (fr) | 1981-07-29 |
SE8100527L (sv) | 1981-08-01 |
CA1155932A (en) | 1983-10-25 |
FR2475318B1 (sv) | 1984-05-11 |
GB2069263A (en) | 1981-08-19 |
GB2069263B (en) | 1983-11-30 |
DE3102447C2 (sv) | 1989-05-11 |
US4386323A (en) | 1983-05-31 |
NL8000606A (nl) | 1981-09-01 |
NL183214B (nl) | 1988-03-16 |
DE3102447A1 (de) | 1981-11-19 |
FR2475318A1 (fr) | 1981-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SE449941B (sv) | Anordning for synkronisering av fasleget for en lokal klocksignal med fasleget for en insignal | |
KR100528379B1 (ko) | 클록신호분배시스템 | |
EP0596657A2 (en) | Normalization of apparent propagation delay | |
EP0903885B1 (en) | Clock recovery circuit | |
JPS60227541A (ja) | ディジタルpll回路 | |
KR960019983A (ko) | 가변 지연회로 | |
KR970701950A (ko) | 비교기 입력 스와핑 기법을 사용하는 위상 오차 처리기 회로(a phase error processor circuit with a comparator input swapping technique) | |
KR0165683B1 (ko) | 동기 회로 | |
US5003308A (en) | Serial data receiver with phase shift detection | |
SE511852C2 (sv) | Klockfasjusterare för återvinning av datapulser | |
KR101239586B1 (ko) | 지터 클록 소스의 존재하에 클록 발생기를 동기화하기 위한방법 및 장치 | |
US6208182B1 (en) | Phase-locked loop circuit | |
US5929676A (en) | Asynchronous pulse discriminating synchronizing clock pulse generator for logic derived clock signals for a programmable device | |
US7937608B2 (en) | Clock generating circuit and digital circuit system incorporating the same | |
US5912573A (en) | Synchronizing clock pulse generator for logic derived clock signals for a programmable device | |
US6885714B1 (en) | Independently roving range control | |
SU1182625A1 (ru) | Частотно-фазовый дискриминатор | |
SU661813A1 (ru) | Перестраивающий делитель частоты | |
JP3193890B2 (ja) | ビット同期回路 | |
SU842825A1 (ru) | Устройство дл синхронизации двух-пРОцЕССОРНОй СиСТЕМы ОбРАбОТКидАННыХ | |
KR100246340B1 (ko) | 디지탈 지연 고정 루프장치 | |
SU1495905A1 (ru) | Устройство дл синхронизации генераторов переменного тока | |
SU1626429A1 (ru) | Фазокорректирующее устройство | |
JPH04207520A (ja) | 非同期クロックパルスの同期化方式 | |
SU961124A1 (ru) | Устройство дл синхронизации сигнала электромеханического переключател |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NUG | Patent has lapsed |
Ref document number: 8100527-4 Effective date: 19901211 |