JPH04207520A - 非同期クロックパルスの同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 非同期のクロックパルスの同期化方式に関し、高い周波
数の基準クロックを必要とせずに、同期信号との位相差
をできるだけ小さくした非同期のクロックパルスを得る
ことを目的とし、非同期のクロックパルスを、同期信号
との位相差が最小になるように同期化する方式において
、非同期のクロックパルスを入力して位相差の異なる多
相タロツクパルスを出力する複数の遅延段を含む遅延手
段と、遅延手段からの出力の多相クロックパルスのうち
の指示された１つの位相クロックパルスを選択して出力
する出力選択手段と、遅延手段の各遅延段から出力され
る多相クロックパルスのうち同期信号との位相差が最小
であるクロックパルスを検出し、当該クロックパルスを
識別する信号を出力するクロック位相比較手段とを備え
、クロック位相比較手段からのクロックパルス識別信号
を出力選択手段に入力し、対応する位相クロックパルス
を出力する構成を持つ。

〔産業上の利用分野〕

映像装置等同期信号を基準に信号処理する装置において
、同期信号と非同期のクロックパルス（以後、非同期ク
ロックパルスと称する）との位相差をできるだけ少なく
する非同期クロックパルスの同期化方式に間する。

映像信号のデジタル化にともない、映像信号をサンプリ
ングして記憶し、その記憶データをサンプリングして取
り出し、別の映像信号に重ねる等の処理を行うことがあ
る。

その際、サンプリングのためのクロックパルスは同期信
号と非同期であるため、重ねようとする映像信号の同期
信号と位相が一致しいているとは限らない。そのため、
元の映像信号をジッタのないように正しく復元するため
には、映像信号をサンプリングするクロックパルスを基
準となる水平同期信号に対して位相を合わせる必要があ
る。

本発明は、非同期クロックパルスを同期信号に同期化す
る方式に関する。

［従来の技術〕 従来このような非同期クロックパルスの同期化方式は、
非同期クロック周波数の２″倍の基準周波数を作り、同
期信号との位相が最小の基準クロックをもとに基準クロ
ックを分周することで作りだしていた。

従来の非同期クロックパルスの同期化方式を第６図によ
り説明する。

図において、（ａ）は同期信号、（ｂ）は出力パルス（
非同期クロックパルス）　、（Ｃ）は基準クロックであ
って、出力パルスの２１倍（図示においてはｎ−３）の
周波数をもつもの、（（ｉｌは基準クロックを１／２に
分周した波形Ａ、（ｅ）は基準クロックを工／４に分周
した波形Ｂである。

同期信号（ａ）に同期化された非同期クロックパルス（
出力パルス（ｂ））の生成には、まず、同期信号（ａ）
の立ち上がりに続いて立ち上がる基準クロックＣＣ）の
位相を検出する。

そして、その位相を基準に基準クロックを１／ｎ分周し
、出力パルスら）を出力する。

このとき、同期信号と出力パルスの位相は最大基準クロ
ックの半周期分の誤差を生じることとなる。

第７図に、従来の非同期クロックパルスの発生回路を示
す。必要に応じて第６図を参照する。

図において、７１は同期信号（第６図における（ａ））
、７２は基準クロック（第６図における（Ｃ））、７３
〜７５はＤフリップフロップ、７６は出力パルス（非同
期クロックパルスであって第６図における（ｂｌ））で
ある。

また、図において波形Ａ、波形Ｂはそれぞれ第６図にお
ける（　ｄ　）　、（ｅ）に対応する。

図の動作は、次の通りである。

同期信号７１により各Ｄフリップフロップがクリアされ
る。そして、クリアされた直後の基準クロックの立ち上
がりにより、フリップフロップ７３がセットされる。フ
リップフロップ７３の出力口はＤ入力に接続されている
ので、基準クロックの立ち上がりによりセット、リセッ
トが繰り返されて、基準クロックが１／２に分周された
パルス波形Ａが出力される。同様にフリップフロップ７
４は波形Ａのパルスを基に、】／２に分周したパルス波
形Ｂが出力される。さらに、フリップフロップ７５で波
形Ｂを１／２分周することにより出力パルス（同期化さ
れた非同期クロックパルス）７６を得る。

〔発明が解決しようとする課題） 従来の方法における、同期化された非同期クロックパル
スの生成方法では、基準クロックの半周期の最大誤差を
生じるので、位相差の誤差を小さくするためには、基準
クロックの周波数を高くする必要がある。

映像信号の場合、同期信号の周波数は約１５ｋＨｚで、
非同期のサンプリングパルスの周波数は１００ＭＨｚ程
度あるが、位相誤差をナノ秒程度に小さくするためには
ＩＧＨｚ程度の高い基準クロックを必要とする。

本発明は、高い周波数の基準クロックを必要とせずに、
非同期クロックパルスを同期化することを目的とする。

（課題を解決するための手段） 本発明は、非同期クロックパルスを入力して互いに位相
差の異なる多相クロックパルスを出力する多段の遅延手
段と、多段の遅延手段から出力される多相クロックパル
スのうちから同期信号との位相差が最小であるものを選
択するクロック位相比較手段とを設け、同期信号との位
相差が最小のクロックパルスを選択して出力するように
した。

第１図に本発明の基本構成を示す。

図において、ｌは遅延手段であって、タップ件の遅延線
等で構成され、各タップより各遅延ステップ毎に位相の
遅れた′Ｐ！Ｅ準クロンりを出力するもの、２はクロッ
ク位相比較手段であって、遅延手段１のタップから出力
される多相クロックパルスを入力し、同期信号との位相
差の最小なものを指定するものである。

３は出力選択手段であって、マルチプレクサ番こより構
成され、多相クロックパルスを入力し、そのうちからク
ロック位相比較手段２で指定した信号を選択して出力す
るものである。

（４−１）〜（４−ｎ）は、遅延手段１における遅延段
であって、図は遅延線の場合を例として示し、各遅延段
がそれぞれＤＬであるものである。

〔作用〕

第２図により、本発明の基本構成の動作を説明する。必
要に応して第１図を参照する。

図において、（ａ）は同期信号、（ｂ）は基準クロック
（第１図における波形１）であって、出力パルス（同期
化された非同期クロ２クパルス）と同じ繰り返し周波数
をもつものである。（Ｃ）は波形２（第１図における波
形２に同じ）であって、遅延手段ｌにおける第１段目の
出力信号、（ロ）は波形３（第１図における波形３に同
し）であって、遅延手段１における第２段目の出力信号
、（ｅ）は波形４（第１図における波形４に同じ）であ
って、遅延手段１における第３段目の出力信号、（ｆ）
は波形ｎ（第１図における波形ｎに同じ）であって、遅
延手段１における第（ｎ　＋　１　）段目の出力信号で
ある。

（ｇ）は出力パルス（同期化された非同期クロックパル
ス）であって、図においては波形３が選択されて出力パ
ルスとなる場合を示すものである。

基準クロック（ｂ）が遅延手段１に入力されると、遅延
手段１における各遅延段（４−１〜４−ｎ）においで順
次位相の遅れた遅延信号がそれぞれ、波形２〜波形ｎと
して遅延手段１の各タップより各出力回路に出力される
。

そして、基準クロック（波形ｌ）および波形２〜波形ｎ
はそれぞれ、クロック位相比較手段２と出力選択手段３
に入力される。

クロック位相比較手段（２）は、例えば、各遅延手段の
タップ出力対応にｎ個のＤクリップフロップで構成し、
各Ｄフリップフロップに、各波形１〜波形ｎをそれぞれ
入力する。そして、各ＤフリップフロップのＤ入力端子
は常時１が入力されるようにし、波形１〜波形ｎの遅延
された基準クロックによりセットされるようにする。

その結果、同期信号の立ち上がりに続いて、最初に立ち
上がった波形（図示の例では波形３）を入力したＤクリ
ップフロップが最初にＱ＝１を出力する、その時点で他
のＤクリップフロップの出力はＱ＝Ｏであるので、Ｑ＝
１を出力したＤフリンプフロ・ノブに入力された遅延信
号を選択すべき信号として指定することができる。

クロック位相比較手段２は、波形３を指定する信号を作
成して、出力選択手段３に入力する。

出力選択手段３は、マルチプレクサであって、クロック
位相比較手段の作成した、例えば波形３を指定する信号
に基づいて、波形３を選択して出力する。

以上のようにして、非同期のクロンク周波数よりも高い
基準クロック周波数を使用することな（、同期信号に対
して位相差の小さい高精度の非同期クロンクパルスを得
ることができる。

［実施例］ 第３図〜第５図により本発明の詳細な説明する。

第３図は、本発明の第１の実施例構成を示す。

図において、３０はタップ付の遅延線、３１はクロック
位相比較手段、３１’は選択信号発生回路であって、同
期信号によりクリアされてから、遅延された基準クロッ
クが最初に入力された時点の多相クロックの状態を示す
信号を作成し、次に同期信号によりクリアされるまで保
持し、選択すべき遅延された基準クロックを選択するた
めの信号を出力するものである。

３２は状態出力回路であって、ｎ個のＤクリップフロッ
プにより構成され、Ｄ入力端子には常に１の信号が入力
され、遅延線からの多相タロツクパルスによりセットさ
れるものであり、同期信号によりクリアされ、遅延線３
０の各タップから出力される遅延された基準クロックが
入力される毎に、多相クロックの位相状態を示す信号を
出力するものである。

３３はフリノブフロップ制御回路であって、状態出力回
路３２における各Ｄクリップフロップの出力信号を入力
し、同期信号の立ち上がりに続いて、最初に立ち上がっ
て、信号が出力されたときの各Ｄフリップフロップから
の出力の状態を保持し、以後周期信号により各９７９７
１２０７１回路がクリアされるまで、出力の状態を変化
させないものである。

３４は、エンコーダ回路であって、フリップフロップ制
御回路３３からの出力の状態に基づいて、状態毎に定ま
るコードを出力するものである。

３５はマルチプレクサであって、エンコーダー回ＩＩＩ
！３４から出力されるコードに従って指定される波形を
選択し、出力するものである。

３８は遅延線３０に入力される基準クロック（非同！１
ｌｌ）、３９は同期信号である。

第３図における構成の動作は次の通りである。

基準クロック信号（非同期）が遅延線３０に入力される
。そして、遅延＆＊３０は各遅延段におけるタップによ
り、多相クロックパルスを出力し、状態出力回路３２の
それぞれのＤフリップフロ。

プに入力する。

状態出力回路３２における各Ｄフリップフコツブは、同
期信号によりクリアされる。そして、Ｄ端子は常に１が
入力され、それぞれに入力されるｌクロックパルスによ
りセットされる。

従って、状態出力回路３２は同期パルスによりクリアさ
れてから順次遅延された基準クロックパルスが入力され
る毎に、対応するＤフリップフロップからＱ＝１を出力
する。

フリップフロップ制御回路３３は、優先回路を構成して
いて、同期信号に同期して入力は全て０にリセットされ
る。このとき、フリップフロップ制御回路３３の出力は
全て１で、エンコーダー回路３４の各桁の入力は全て１
である。

そこで、多相クロックパルスのうち、同期信号が立ち上
がってから、最初に立ち上がった信号が、例えば波形３
であったとすると、波形３を入力するＤフリップフコツ
ブの出力がＱ＝１となり、このとき他のフリップフコツ
ブの出力は全て０である。従って、このときのエンコー
ダー回路３４の入力は、図において、左のビットから、
１１ｏ１・・・１となる。

次いで、波形４が状態出力回路３２に入力されると、対
応するＤフリップフロップがＱ＝１を出力するが、フリ
ップフロップ制御回路の出力は変化せず、波形３の遅延
基準クロックパルスが入力されたときの出力を保持して
いる。

以下同様に、各フリップフロップに入力される波形５・
・ｎ、１．２の順に各フリップフロップからはＱ＝１の
信号が出力され、フリップフロップ制御回路に入力され
るが、その出力の状態は同期信号によりクリアされるま
で変化しない。

そして、エンコーダー回路３４は、状態出力回路３２が
、同期信号によりクリアされてから最初に設定された状
ｊＬｌｉ（波形３を入力したフリップフコツブの出力が
Ｑ＝１で他は全てＯ）に基づいて設定されたエンコーダ
ー回路の入力状ａ（１１０１・・・１）に基づいて、波
形３の出力回路を選択する信号のコードを出力する。

例えば、ｎ＝８とすると、８ビツト入力から３ビツトの
コードに変換する。

エンコーダー回路３４で作成された、コードに基づいて
、マルチプレクサ３５は、遅延線３ｏがら各段の出力回
路から出力される多相タロツクパルスのうちから、指定
された遅延基準クロックパルスを出力する出力回路を選
択する。そして、その遅延基準クロックパルスを出力パ
ルス（同期化された非同期クロックパルス）として出力
する。

第４図は、遅延手段の他の実施例を示す。

図は、ゲート回路により基準クロックを遅延させる場合
を示す。

図において、４１はタップ付の遅延ゲー′ト、４２はゲ
ート回路である。

各遅延段のゲート数は、必要な遅延量が得られるように
定める。

第５ノは本発明の第２の実施例構成を示す。必要に応し
て第２図を参照する。

図において、５１はタップ付遅延線、５２は状態出力回
路、５３はフリップフロップ制御回路、５４は、エンコ
ーダー回路、５５はマルチプレクサ、５６は加算器（Ａ
ＤＤＥＲ）であって、エンコーダー回路５４が出力する
コードに指定する数（ｉｉｍを加算するものである。

加算器５６は、エンコーダー回Ｂ３４の出力するコード
、例えば、波形３を指定するコードを出力しているとし
、ｍ＝１とすると、加算器は、波形３を指定するコード
に１をたした波形４を選択する。

このように、加算１５６にｍを指定することにより、同
期信号にクリアされてから最初に立ち上がるクロックパ
ルスより、さらにｍ番目に立ち上がるパルスを選択する
ことができる。

〔発明の効果〕

本発明によれば、非同期のクロック周波数よりも高い基
準クロック周波数を用いることなく、非同期クロックパ
ルスを同期信号に高精度に同期化できる。そのため、映
像信号等に同期化されたサンプリングクロックを必要と
するサンプリング回路等が簡素化ができるとともに性能
も向上させることができる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す図である。 第２図は、本発明の基本構成における各信号のタイムチ
ャートを示す図である。 第３図は、本発明の第１の実施例を示す図である。 第４図は、遅延手段の実施例を示す図である。 第５図は、本発明の第２の実施例構成を示す図である。 第６図は、従来の非同期クロックパルスの同期化方式の
説明図である９ 第７図は、従来の同期化されたクロックパルスの発生回
路を示す図である。 図において、 １　二遅延手段、 ２　：クロック位相比較手段、 ３　：出力選択手段（マルチプレクサ）、４−１．　４
−２．　４−３．　４−ｎ：遅延手段における遅延段、 ５　：基準クロック、 ６　：同期信号、 ７　：出力パルス。 ／−ハ　、／−−ハ　　　＾ 句ｎ　　　Ｌ）　　”Ｏ［Ｆ］　　　−員＋＋−ノ　　
（）　　ν　　Ｑ　　　　　＼ノ　　　　　−ノ本弁明
の蔦１の実施例構成 第　３　図

Claims (1)

1. 【特許請求の範囲】 １）非同期のクロックパルスを、同期信号との位相差が
   最小になるように同期化する方式において、 非同期のクロックパルスを入力して位相差の異なる多相
   クロックパルスを出力する複数の遅延段を含む遅延手段
   （１）と、 遅延手段（１）からの出力の多相クロックパルスのうち
   の指示された１つの位相クロックパルスを選択して出力
   する出力選択手段（３）と、遅延手段（１）の各遅延段
   から出力される多相クロックパルスのうち同期信号との
   位相差が最小であるクロックパルスを検出し、当該クロ
   ックパルスを識別する信号を出力するクロック位相比較
   手段（２）とを備え、 上記クロック位相比較手段（２）からのクロックパルス
   識別信号を出力選択手段（３）に入力し、対応する位相
   クロックパルスを出力することを特徴とする同期パルス
   に位相を合わせた非同期クロックパルスの同期化方式。 ２）クロック位相比較手段（２）は、 遅延手段（１）の各遅延段から出力される多相クロック
   パルスを入力し、同期信号によりクリアされ、クリア直
   後に多相クロックパルスが入力された時点における各遅
   延段における各多相クロックパルスの位相状態で定まる
   信号を作成し、次に同期信号によりクリアされるまで上
   記信号を保持する選択信号発生回路と、 選択信号発生回路の出力に基づいて、遅延手段の出力回
   路を指定する信号を作成するエンコーダ回路とを備える
   ことを特徴とする請求項１に記載の非同期クロックパル
   スの同期化方式。 ３）選択信号発生回路は、遅延手段（１）における各遅
   延段対応にフリップフロップを備え、フリップフロップ
   は同期信号によりクリアされ、多相クロックパルスによ
   りセットされ、遅延手段（１）における各遅延段の多相
   クロックパルスの状態を出力する状態出力回路と、 状態出力回路の出力信号を入力し、状態出力回路がクリ
   アされてから、最初に状態出力回路から出力される多相
   クロックパルスの状態を示す信号を作成し、次の同期信
   号により状態出力回路がクリアされるまで、その信号を
   保持するフリップフロップ制御回路とにより構成されて
   いることを特徴とする請求項２に記載の非同期クロック
   パルスの同期化方式。 ４）遅延手段（１）はタップ付遅延線であることを特徴
   とする請求項１および請求項２および請求項３に記載の
   非同期クロックパルスの同期化方式。 ５）遅延手段（１）は複数ゲートを直列接続したタップ
   付遅延回路であることを特徴とする請求項１および請求
   項２および請求項３に記載の非同期クロックパルスの同
   期化方式。 ６）クロック位相比較手段（２）において、エンコーダ
   回路の出力に指定された任意の数値を加算するアダー回
   路を設け、選択信号発生回路で選択された遅延手段にお
   ける出力回路よりアダー回路に指定した数だけ後段の出
   力回路を選択することを特徴とする請求項２に記載の非
   同期クロックパルスの同期化方式。