JPS58172081A - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
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- JPS58172081A JPS58172081A JP57053800A JP5380082A JPS58172081A JP S58172081 A JPS58172081 A JP S58172081A JP 57053800 A JP57053800 A JP 57053800A JP 5380082 A JP5380082 A JP 5380082A JP S58172081 A JPS58172081 A JP S58172081A
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- Japan
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- clock
- signal
- output
- circuit
- polyphase
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、受信４号に含まれるビット同期信号によって
、該受信４号のデータを抽出するための同期クロック信
号を発生させる同期クロック発生回路に関するものであ
り、更に詳しくは、文字放送信号を抽出するために該文
字放送信号のデータに同期したクロック信号を発生させ
る回路に用いて好適な同期クロック発生回路に関するも
のである。
、該受信４号のデータを抽出するための同期クロック信
号を発生させる同期クロック発生回路に関するものであ
り、更に詳しくは、文字放送信号を抽出するために該文
字放送信号のデータに同期したクロック信号を発生させ
る回路に用いて好適な同期クロック発生回路に関するも
のである。
文字放送信号は第１図に示すように、情報データの直前
にビット同期信号、フレーム同期信号、データ識別信号
が挿入されている。このことはテレビジ璽ン学会ＩＪ（
１９６ｏ）第５４巻第１０号Ｐ７に記載されている。文
字放送信号を抽出するにはまずこのビット同期信号に同
期したクロック信号を発生させ、このクロック信号によ
ってビット同期信号の後に続く文字放送信号をデジタル
的にサンプリングするのが一般的手法である。
にビット同期信号、フレーム同期信号、データ識別信号
が挿入されている。このことはテレビジ璽ン学会ＩＪ（
１９６ｏ）第５４巻第１０号Ｐ７に記載されている。文
字放送信号を抽出するにはまずこのビット同期信号に同
期したクロック信号を発生させ、このクロック信号によ
ってビット同期信号の後に続く文字放送信号をデジタル
的にサンプリングするのが一般的手法である。
我が国の場合、文字放送信号の伝送ピットレートは上記
文献にも示されているように、＆７５Ｍイである。ビッ
ト同期信号とそれ以降の信号の時間間隔は第１図でも判
かるように短いため、通常＆ ７５ ＭＩＫの整数倍の
発振回路を用い、その出力を分周する過程において、ビ
ット同期信号によって分周回路をリセットすることによ
）同期化したクロック信号を発生させる方法がとられて
いる。
文献にも示されているように、＆７５Ｍイである。ビッ
ト同期信号とそれ以降の信号の時間間隔は第１図でも判
かるように短いため、通常＆ ７５ ＭＩＫの整数倍の
発振回路を用い、その出力を分周する過程において、ビ
ット同期信号によって分周回路をリセットすることによ
）同期化したクロック信号を発生させる方法がとられて
いる。
第２図はこの方法を用いた従来技術の一例を示す回路図
である。第２図においてシフトレジスタ１のりｐツク入
力端子２ＫＮ７ＭＭＨｇの５倍の周波数を加え、４人力
ＮＡＮＤ回路３によって５分周回路を構成する。シフト
レジスタ１のクリア信号入力端子４に前述のビット同期
信号に同期したＳＴＸパルス（例えばビット同期信号の
最初の１パルス）を加える。このよ５ＩＣすると、シフ
トレジスタ１の各出力端子にはビット同期信号に同期し
てかつ位相の異なる５、７５ＭＨｆｆｉ のクロック
信号を出力することができる。これらのクロック信号の
１つをシフトレジスタ５のクロック入力端子６に加え、
文字放送信号をシフトレジスタ５の直列データ入力端子
７に加えると文字放送信号はビット同期信号に同期した
正しいクロツレ信号でサンプリングされ、出力端子８〜
１５に８ビツトに直並列変換された文字放送信号を得る
ことができる。
である。第２図においてシフトレジスタ１のりｐツク入
力端子２ＫＮ７ＭＭＨｇの５倍の周波数を加え、４人力
ＮＡＮＤ回路３によって５分周回路を構成する。シフト
レジスタ１のクリア信号入力端子４に前述のビット同期
信号に同期したＳＴＸパルス（例えばビット同期信号の
最初の１パルス）を加える。このよ５ＩＣすると、シフ
トレジスタ１の各出力端子にはビット同期信号に同期し
てかつ位相の異なる５、７５ＭＨｆｆｉ のクロック
信号を出力することができる。これらのクロック信号の
１つをシフトレジスタ５のクロック入力端子６に加え、
文字放送信号をシフトレジスタ５の直列データ入力端子
７に加えると文字放送信号はビット同期信号に同期した
正しいクロツレ信号でサンプリングされ、出力端子８〜
１５に８ビツトに直並列変換された文字放送信号を得る
ことができる。
しかしながら、この方法ではシフトレジスタ１のクロッ
ク入力端子２に加えたクロック信号が５．７５ＭＨｚの
５倍である２８ＭＨｚと高い周波数を使っている［４か
かわらず伝送りロック周波数のａ７５ＭＨｆｆｉの高々
５倍であるため、文字放送信号の１パにス関隔１７ｓｎ
ｓｅｏ（＝１／ｓ、７ｓｕＨｚ）の１１５（即ち５５ｎ
ｇ＊ｏ）のあいまいさが残る。前述の文献においてもｐ
２４以降に述べられているように、文字放送信号ではア
イパターンの開口率が弱電界等では悪化するため、５５
ｎ ｓｅｏの誤差を含むことは大きな欠点である。こ
の欠点を少しでも軽減するには、クロック入力端子２に
加えるクロック信号の周波数を高くすれば良いが、例え
ば前述の誤差を１ｓ５ｎ・Ｏの半分とするためにはクロ
ック信号の周波数を５．７３ＭＨ２の１０倍、即ち５７
．５ＭＨｚにする必要があシ、この周波数はテレビ受像
器の中間周波数である５８ＭＨ１５Ｋ近く技術的に妨害
対策が困難であるという欠点がある。
ク入力端子２に加えたクロック信号が５．７５ＭＨｚの
５倍である２８ＭＨｚと高い周波数を使っている［４か
かわらず伝送りロック周波数のａ７５ＭＨｆｆｉの高々
５倍であるため、文字放送信号の１パにス関隔１７ｓｎ
ｓｅｏ（＝１／ｓ、７ｓｕＨｚ）の１１５（即ち５５ｎ
ｇ＊ｏ）のあいまいさが残る。前述の文献においてもｐ
２４以降に述べられているように、文字放送信号ではア
イパターンの開口率が弱電界等では悪化するため、５５
ｎ ｓｅｏの誤差を含むことは大きな欠点である。こ
の欠点を少しでも軽減するには、クロック入力端子２に
加えるクロック信号の周波数を高くすれば良いが、例え
ば前述の誤差を１ｓ５ｎ・Ｏの半分とするためにはクロ
ック信号の周波数を５．７３ＭＨ２の１０倍、即ち５７
．５ＭＨｚにする必要があシ、この周波数はテレビ受像
器の中間周波数である５８ＭＨ１５Ｋ近く技術的に妨害
対策が困難であるという欠点がある。
本発明の目的は、上記し九従来技術の欠点をなくし、高
いクロック周波数を用いずに１文字放送信号抽出時の誤
差な５ｓｎｓｅｏ以下にする同期クロック発生回路を提
供するにあるわ 本発明の要点は、文字放送信号の伝送ビットレートと等
しい周波数である＆７５ＭＨＫを遅延回路に入力し位相
の異なるａ７５ＭＨｚのクロック信号を多数発生させ、
ビット同期信号によって特定の位相のクロック信号を自
動的に選択できるようＫしたことと、遅延回路として複
数段のデジタル論理素子を使用し、データ抽出位相自動
判定回路をラッチとＲＯＭ （Ｒｅａｄ ｏｎｌｙ ｍ
ｅｍｏｒｙ読み出し専用メモリ。以下ＲＯＭと略す）で
構成し、遅延素子による遅延時間ばらつきをデータ抽出
位相自動判定部ＫＲＯＭを使用することによって吸収で
きるようにしたことにある。
いクロック周波数を用いずに１文字放送信号抽出時の誤
差な５ｓｎｓｅｏ以下にする同期クロック発生回路を提
供するにあるわ 本発明の要点は、文字放送信号の伝送ビットレートと等
しい周波数である＆７５ＭＨＫを遅延回路に入力し位相
の異なるａ７５ＭＨｚのクロック信号を多数発生させ、
ビット同期信号によって特定の位相のクロック信号を自
動的に選択できるようＫしたことと、遅延回路として複
数段のデジタル論理素子を使用し、データ抽出位相自動
判定回路をラッチとＲＯＭ （Ｒｅａｄ ｏｎｌｙ ｍ
ｅｍｏｒｙ読み出し専用メモリ。以下ＲＯＭと略す）で
構成し、遅延素子による遅延時間ばらつきをデータ抽出
位相自動判定部ＫＲＯＭを使用することによって吸収で
きるようにしたことにある。
本発明の一実施例を第５図に示す。
本発明による同期クロック発生回路は、遅延素子として
使用されるバッファ１７．１８よシなる多相クロック発
生部、ラッチ１９とＲＯＭ２０よりなるデータ抽出位相
自動判定部、マルチプレクサ２１ＮＡＮＤ回路２２（４
個）よシなるクロック位相選択部の３つの部分よシ構成
される。
使用されるバッファ１７．１８よシなる多相クロック発
生部、ラッチ１９とＲＯＭ２０よりなるデータ抽出位相
自動判定部、マルチプレクサ２１ＮＡＮＤ回路２２（４
個）よシなるクロック位相選択部の３つの部分よシ構成
される。
以下、これらの３つの部分について詳しく説明する。
多相クロック発生部はバッファｆ７．１８を遅延素子と
して使用しておシ、Ｌ７３ＭＨ２の基準信号をバッファ
入力端子１６からバッファ１７，１８１Ｃ入力するとバ
ッファ１コ分の遅延時間分だけ位相の違ったａ７３ＭＨ
Ｋのクロックを得ることができる。
して使用しておシ、Ｌ７３ＭＨ２の基準信号をバッファ
入力端子１６からバッファ１７，１８１Ｃ入力するとバ
ッファ１コ分の遅延時間分だけ位相の違ったａ７３ＭＨ
Ｋのクロックを得ることができる。
この遅延したクロックを次々と稜段のバッファに入力し
てやることＫよって位相の異なるクロック２３〜５０を
発生させることができる。この−例としてバッフ１の遅
延量を約ＩＱｎ！ＩＩＱとし走時の多相クロック発生部
の入力と出力の関係を第４図に示す。
てやることＫよって位相の異なるクロック２３〜５０を
発生させることができる。この−例としてバッフ１の遅
延量を約ＩＱｎ！ＩＩＱとし走時の多相クロック発生部
の入力と出力の関係を第４図に示す。
次にラッチ１９とＲＯＭ２０よりなるデータ抽出位相自
勢判定部について説明する。
勢判定部について説明する。
バッファ１７．１８よｐ出力され九多相クロックをラッ
チＩＬＫ供給する一方、ビット同期信号に同期したＳＴ
！信号をラッチパルス入力端子５１よシ供給する。第４
図から判るようＫあるタイミングでＳＥＸ信号が入力さ
れるとラッチ１９の出力は多相タロツク２３〜３０をラ
ッチし、８ビット並列信号としてＲＯＭ ２０のアドレ
ス入力端子に入力される。いま第４図に示すタイミング
でＳ？！信号が入力されたとするとラッチ１？Ｃ）出力
は、ＬＬＬ）１１１ＨＨＨとなシ、論理レベル１Ｈ”と
論理レベル＠Ｌ”が順序良く並らぶ。このラッチ１９の
出力ＬＬＬＨＨＨＨＨの信号がＲＯＭ２０のアドレス入
力端子に与えられたときＫ１０Ｍ２０のデータ出力端子
の出力が次段のクロック位相選択部にて多相クロック２
５〜５０のうち２８のクロックが選択されるように出力
４ビツトを定めてやる。第１表ＫＲＯＭ ２０の入出力
表の一例を示す。
チＩＬＫ供給する一方、ビット同期信号に同期したＳＴ
！信号をラッチパルス入力端子５１よシ供給する。第４
図から判るようＫあるタイミングでＳＥＸ信号が入力さ
れるとラッチ１９の出力は多相タロツク２３〜３０をラ
ッチし、８ビット並列信号としてＲＯＭ ２０のアドレ
ス入力端子に入力される。いま第４図に示すタイミング
でＳ？！信号が入力されたとするとラッチ１？Ｃ）出力
は、ＬＬＬ）１１１ＨＨＨとなシ、論理レベル１Ｈ”と
論理レベル＠Ｌ”が順序良く並らぶ。このラッチ１９の
出力ＬＬＬＨＨＨＨＨの信号がＲＯＭ２０のアドレス入
力端子に与えられたときＫ１０Ｍ２０のデータ出力端子
の出力が次段のクロック位相選択部にて多相クロック２
５〜５０のうち２８のクロックが選択されるように出力
４ビツトを定めてやる。第１表ＫＲＯＭ ２０の入出力
表の一例を示す。
最後にマルチプレクサ２１、ＮＡＮＤ ＷＡ路２２から
なるクロック位相選択部を説明する。
なるクロック位相選択部を説明する。
第１表
ｆｓ２表にクロック位相選択部の入出力表の一例、を示
す。
す。
第２表
ＲＯＭ２０の出力端子Ａ、Ｂ、Ｃはマルチプレクサ２１
の入力信号となシ、Ｄｏ−Ｄ、の入力からどの入力を出
力端子Ｄｘ、Ｄ、に出力するかを選択する。
の入力信号となシ、Ｄｏ−Ｄ、の入力からどの入力を出
力端子Ｄｘ、Ｄ、に出力するかを選択する。
ＲＯＭ ２０の出力端子のＤはＮＡＮＤ回路に入ってお
り、Ｄが“Ｈ”のとき１エを“Ｌ″ のとき“Ｄｘ″を
出力端子ＯＵＴ ３２よ多出力するようにしている。
り、Ｄが“Ｈ”のとき１エを“Ｌ″ のとき“Ｄｘ″を
出力端子ＯＵＴ ３２よ多出力するようにしている。
これによって１８０°位相の違ったクロックを選択させ
ている。今、第４図のＳ’ｌ’Ｘ信号のタイミングでＲ
ＯＭ２０の出力は＠ＬＨＬＨ”であるから第２表よりり
。−Ｄ７のうちＤ５、つまり最適な位相をもったクロッ
ク２８が選択されることになる。以上が第３図に示すク
ロック発生回路の説明である。
ている。今、第４図のＳ’ｌ’Ｘ信号のタイミングでＲ
ＯＭ２０の出力は＠ＬＨＬＨ”であるから第２表よりり
。−Ｄ７のうちＤ５、つまり最適な位相をもったクロッ
ク２８が選択されることになる。以上が第３図に示すク
ロック発生回路の説明である。
いま説明を簡単にするためにある特定事例を用いて説明
したが、実際には遅延素子の遅延時間のばらつきによっ
てデータ位相判定部からの出力信号は種々に変化し、最
適位相として選択されるクロックも異ってくる。これを
第５図、第５表を用いて説明する。第５図は遅延素子の
遅延時間ばらつきによシ第４図と比べてバッファの遅延
時間が約２０ ｎ ５ｉｅｏと長くなった時の多相クロ
ック出力波形の一例である。また第３表はこの遅延時間
ｄらつきを吸収するようＲＯＭ２０に書き込まれた入力
アドレスー出力データ表である。
したが、実際には遅延素子の遅延時間のばらつきによっ
てデータ位相判定部からの出力信号は種々に変化し、最
適位相として選択されるクロックも異ってくる。これを
第５図、第５表を用いて説明する。第５図は遅延素子の
遅延時間ばらつきによシ第４図と比べてバッファの遅延
時間が約２０ ｎ ５ｉｅｏと長くなった時の多相クロ
ック出力波形の一例である。また第３表はこの遅延時間
ｄらつきを吸収するようＲＯＭ２０に書き込まれた入力
アドレスー出力データ表である。
第５図のタイミングでＳＴ！信号がラッチ１９のラッチ
パルス入力端子！１１よシ入力されると前述した場合と
同様にこんどは第３表の関係で出力データが出力される
。第５図のタイミングでは多相クロック（３）が選択さ
れることになる。また第１表と第３表は別々に分けて書
かれているが、前述の説明からもわかるようにバッファ
の遅延時間が異なる値をとってもラッチ出力の値は重複
しないからこのラッチ出力の値をアドレス入力とする、
ＲＯＭ ２０の出力は必らずアドレスが異っているので
１つのＲＯＭ ２０で多相タロツクの選択が行なえる。
パルス入力端子！１１よシ入力されると前述した場合と
同様にこんどは第３表の関係で出力データが出力される
。第５図のタイミングでは多相クロック（３）が選択さ
れることになる。また第１表と第３表は別々に分けて書
かれているが、前述の説明からもわかるようにバッファ
の遅延時間が異なる値をとってもラッチ出力の値は重複
しないからこのラッチ出力の値をアドレス入力とする、
ＲＯＭ ２０の出力は必らずアドレスが異っているので
１つのＲＯＭ ２０で多相タロツクの選択が行なえる。
つまり ＲＯＭ ２０の全アドレスに対してデータを書
き込んでやるととＫよって遅延素子の遅延時間ばらつき
を吸収できる。
き込んでやるととＫよって遅延素子の遅延時間ばらつき
を吸収できる。
以上のように本発明を用いると従来技術で２８ＭＨｚを
使用し、誤差５５ ｎ ８６０という値しか得られなか
った同期クロック発生回路が、本発明ではａ７３ＭＨｚ
のクロックを用い誤差が約１（１ｎｓｅｃ程度という良
好な同期クロック発生回路を簡単な回路で構成できる。
使用し、誤差５５ ｎ ８６０という値しか得られなか
った同期クロック発生回路が、本発明ではａ７３ＭＨｚ
のクロックを用い誤差が約１（１ｎｓｅｃ程度という良
好な同期クロック発生回路を簡単な回路で構成できる。
特に遅延素子による遅延時間ばらつきに関してデータ位
相抽出自動選択部のＲＯＭに適当な出力が得られるよう
、全アドレスにデータを書き込んでやることＫよって遅
延素子による遅延時間ばらつきの問題を解決することが
できる。しかもこのＲＯＭは第３図の回路からも判かる
ように、２５６×４ビツト構成の小容量のＲＯＭでよく
、回路規模が小さくてすむ効果もある。
相抽出自動選択部のＲＯＭに適当な出力が得られるよう
、全アドレスにデータを書き込んでやることＫよって遅
延素子による遅延時間ばらつきの問題を解決することが
できる。しかもこのＲＯＭは第３図の回路からも判かる
ように、２５６×４ビツト構成の小容量のＲＯＭでよく
、回路規模が小さくてすむ効果もある。
第１図は文字放送信号のフォーマットを示す説明図、第
２図は従来の方法を用いて構成した同期クロック回路を
示す回路図、第５図は本発明の一実施例を示す回路図、
第４図は第３図における多相クロック発生部のバッファ
１７，１８Ｏ出力波形とＳＥＸ信号とのタイミングを表
わすタイミング図、第５図は第３図における遅延素子の
遅延時間ばらつきが第４図におけるよシ長くなったとき
の多相クロック出力波形とＳ？！信号とのタイミングを
表わすタイミング図である。 符号説明 １７．１８ ・・・バッファ（遅延素子）１９・・・
・・・ラッチ ２０・・・・・・ＲＯＭ ２１・・・・・・マルチプレクサ ２２・・・・・・ＮＡＮＤ回路 代理人弁理士 薄 １）利ｍｇｋ ）Ｘ ｌ 図 才 ２ 図 す５ｙ 才 ４− 国 １ ＳＴＸタイ虐〉７°。 才 ５ｙＡ ５Ｔベタイミング′
２図は従来の方法を用いて構成した同期クロック回路を
示す回路図、第５図は本発明の一実施例を示す回路図、
第４図は第３図における多相クロック発生部のバッファ
１７，１８Ｏ出力波形とＳＥＸ信号とのタイミングを表
わすタイミング図、第５図は第３図における遅延素子の
遅延時間ばらつきが第４図におけるよシ長くなったとき
の多相クロック出力波形とＳ？！信号とのタイミングを
表わすタイミング図である。 符号説明 １７．１８ ・・・バッファ（遅延素子）１９・・・
・・・ラッチ ２０・・・・・・ＲＯＭ ２１・・・・・・マルチプレクサ ２２・・・・・・ＮＡＮＤ回路 代理人弁理士 薄 １）利ｍｇｋ ）Ｘ ｌ 図 才 ２ 図 す５ｙ 才 ４− 国 １ ＳＴＸタイ虐〉７°。 才 ５ｙＡ ５Ｔベタイミング′
Claims (1)
- １）受信４号に含まれるビット同期信号によって、該受
信４号のデータを抽出する丸めの同期クロク信号を発生
させる同期クロック発生回路であって、前記クロック信
号と同じ繰如返し周波数をもつ第１のクロック信号を発
生する回路と、該第１のクロック信号を入力され、複数
個の出力側からそれぞれ位相のみ異ならせて出力する遅
延回路と、前記遅延回路の複数出力側から位相のみ異な
って出力されている複数のクロツタ信号の、前記ビット
同期信号に同期したＩ＜ルスの発生時点における各論理
レベル値をアドレス入力として、前記パルスに最適の位
相をもつクロック信号を、前記複数のクロック信号の中
から選択して指定するための指定信号を出力するメモリ
と、該指定信号に従って前記複数のクロック信号の中か
ら一つを選択して出力する出力回路と、から成ることを
特徴とする同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053800A JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053800A JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172081A true JPS58172081A (ja) | 1983-10-08 |
| JPH0421393B2 JPH0421393B2 (ja) | 1992-04-09 |
Family
ID=12952886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053800A Granted JPS58172081A (ja) | 1982-04-02 | 1982-04-02 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249538A (ja) * | 1986-04-23 | 1987-10-30 | Matsushita Graphic Commun Syst Inc | 信号同期化方法 |
| JPS63311828A (ja) * | 1987-06-15 | 1988-12-20 | Oki Electric Ind Co Ltd | ディジタル位相同期回路 |
| JPH01161936A (ja) * | 1987-11-19 | 1989-06-26 | American Teleph & Telegr Co <Att> | デジタルｐｌｌによるクロック回復装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
| JPS57107688A (en) * | 1980-12-25 | 1982-07-05 | Toshiba Corp | Sampling pulse correcting system |
-
1982
- 1982-04-02 JP JP57053800A patent/JPS58172081A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
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| JPS63311828A (ja) * | 1987-06-15 | 1988-12-20 | Oki Electric Ind Co Ltd | ディジタル位相同期回路 |
| JPH01161936A (ja) * | 1987-11-19 | 1989-06-26 | American Teleph & Telegr Co <Att> | デジタルｐｌｌによるクロック回復装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421393B2 (ja) | 1992-04-09 |
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