JPS63311828A

JPS63311828A - ディジタル位相同期回路

Info

Publication number: JPS63311828A
Application number: JP62146971A
Authority: JP
Inventors: Jinko Saito; 斉藤　仁孝
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1988-12-20
Anticipated expiration: 2009-03-02
Also published as: JPH0616620B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタルデータ伝送におけるディジタル位
相同期回路に関するものである。

（従来の技術）第２図は、従来のディジタル位相同期回路を示すブロッ
ク図であり、可変遅延線１、位相検出回路２、制御回路
３により構成される。概略の動作は、まず位相検出回路
２で入力データＤ１ｎの位相を検出し、その検出情報に
従い制御回路３で位相のずれを判定し、その判定結果に
より可変遅延線１において所定の遅延量を得て入力デー
タＤ１ｎの位相同期を行なう。

第３図は、第２図に示した可変遅延線１と位相検出回路
２の回路図で、第４図は位相検出及び補正動作を説明す
るための説明図である。第３図及び第４図において、位
相検出回路２はτなる時間間隔でフリップフロップ（以
下、単にＦＦ）２ａ。

２ｂ、２ｃの出力であるＳＬ、Ｓ２．Ｓ３の３つのサン
プルを持ち、出力データＤ　ｏｕｔはＦＦ２ｂの出力で
あるサンプルＳ２とする。制御回路３では、サンプルＳ
ｌ、Ｓ２．３３を比較して、入力データＤｉｎを可変遅
延線１で５ｌ−５２−８３−１となるまで位相補正する
。更に、出力データＤｏｕｔはＦＦ２ｂの出力であるサ
ンプルＳ２となしているので、位相同期された状態で、
サンプルＳ２から時間τ以内の入力データＤｉｎの位相
変動に対しては、位相変動が即検出され、入力データＤ
１ｎをバッファ１ａからなる可変遅延線１で補正するの
でデータ誤りは発生しない。（「１９８８　ＩＮＴＥＲ
ＮＡＴＩＯＮＡＬ　ＺＵＲＩＣＨＳＥＭＩＮＡＲＯＮ　
ＤＩＧＩＴＡＬ　ＣＯＭＭＬＩＮＩＣＡＴＩＯＮＳ　Ｊ
　ＰＲＯＣＥＥＤＩＮＧＳ　ＩＥＥＥ　Ｃａｔａｌｏｇ
　　ｋＨＣＨ２２７７−２Ｃ４（Ｐ９７〜Ｐ１００）　
）。

（発明が解決しようとする問題点）しかしながら、上記構成の回路では、可変遅延線１とし
てバッファ１ａを使用しており、バッファ自身の遅延時
間、特に最小値を規定するのが困難であるため、設計通
りのトータル遅延時間を得るには、可変遅延線回路の調
整をしなければならないという問題点があった。このこ
とは、特に、バッファをチェインして遅延線とする必要
のあるＬＳＩ内部では調整が困難であるため大きな問題
となっていた。

本発明の目的は上記問題点に鑑み、回路の調整の必要が
なく、しかも動作の優れたディジタル位相同期回路を提
供することにある。

（問題点を解決するための手段）本発明は、上記目的を達成するために、ディジタルデー
タを入力し、位相同期が確立したならば出力データとし
て出力するディジタル位相同期回路において、複数のク
ロック信号を発生し、各々のクロック信号の位相を可変
とすることができるクロック信号位相可変回路と、前記
複数のクロック信号に同期して入力データをラッチする
ことにより位相の同期、非同期を検出し、位相同期が確
立したならば出力データを出力する位相検出回路と、同
期が確立したならば前記複数のクロック信号の位相を固
定し、非同期状態ならば、複数のクロック信′号の位相
を可変とする如く制御する同期制御回路とを設けたこと
を特徴とする。

（作　用）本発明によれば、位相検出回路はディジタルデータをク
ロック信号位相可変回路より送出される複数のクロック
信号に同期してラッチし、このラッチ結果により同期、
非同期を検出する。この検出結果が同期状態検出ならば
同期制御回路は前記複数のクロック信号の位相を固定し
、位相検出回路は出力データを出力する。一方、非同期
状態検出ならば、同期制御回路は同期確立まで前記複数
のクロック信号の位相を変化する様に制御する。

（実施例）第１図は本発明によるディジタル位相同期回路の一実施
例を示す回路図であり、図中、１０はクロック信号位相
可変回路、２０は位相検出回路、３０は同期制御回路で
ある。

クロック信号位相可変回路１０は、４相りロック信号発
生回路１１．４／１セレクタ（以下、単にセレクタ）１
２、シフトレジスタ１３及び２ビツトカウンタ（以下、
単にカウンタ）１４により構成されている。４相りロッ
ク信号発生回路１１は、クロック信号ＣＬＫＯを入力Ｃ
ＰＩＩに入力し、出力ＱＯ〜Ｑ３より４相のクロック信
号をそれぞれ出力する。セレクタ１２は、４相りロック
信号発生回路１１の出力ＱＯ〜Ｑ３の出力のうち、入力
■に出力ＱＯ１入力■に出力Ｑ１、入力■に出力Ｑ２、
入力■に出力Ｑ３をそれぞれ入力し、入力１２Ａ、１２
Ｂの値により入力■〜Ｏのうち１つの入力を選択して出
力１２Ｘより出力する。例えば、入力１２Ａに低レベル
ｒＯＪが入力され、入力１２Ｂに高レベル「１」が入力
されたならば、入力■、即ち４相りロック信号発生回路
１１の出力Ｑｌが選択され出力１２Ｘより出力される。

シフトレジスタ１３は、入力１３Ａにセレクタ１２の出
力１２Ｘを入力し、クロック信号ＣＬＫＯを入力ＣＰ１
３に同期信号として入力し、入力１３Ａを順次シフトす
ることにより出力Ｑａよりクロック信号Ｃ１、出力Ｑｂ
よりクロック信号Ｃ２、出力Ｑｃよりクロック信号Ｃ３
、出力Ｑｄよりクロック信号Ｃ４を出力する。カウンタ
１４は、クロック信号ＣＬＫＩを入力ＣＰ１４に入力す
ることにより動作し、出力１４ＱＯはセレクタ１２の入
力１２Ａに、出力１４Ｑ１はセレクタ１２の入力１２Ｂ
に入力する。

位相検出回路２０は、Ｄ形フリップフロップ（以下、単
にＤＦＦ）２１〜２５、インバータ２６．２人力ＡＮＤ
２７及び４人力ＡＮＤ２８．２９により構成されている
。ＤＦＦ２１は、シフトレジスタ１３の出力Ｑａよりの
クロック信号Ｃ１を入力ＣＰ２１に入力することにより
入力データＤｉｎを入力２１Ｄよりラッチし、そのラッ
チ結果を出力２１Ｑより４人力ＡＮＤ２ｇ及び２９に出
力する。ＤＦＦ２２は、シフトレジスタ１３の出力Ｑｂ
よりのクロック信号Ｃ２を入力ＣＰ２２に入力すること
により、入力データＤｉｎを入力２２Ｄよりラッチし、
そのラッチ結果を出力２２Ｑより４人力ＡＮＤ２８及び
２９に出力する。ＤＦＦ２３は、シフトレジスタ１３の
出力Ｑｃよりのクロック信号Ｃ３を入力ＣＰ２３に入力
することにより、入力データＤｉｎを入力２３Ｄよりラ
ッチし、そのラッチ結果を出力２３Ｑより４人力ＡＮＤ
　２８に、出力２３Ｑより４人力ＡＮＤ２９に出力する
。更に、ＤＦＦ２４は、シフトレジスタ１３の出力Ｑｄ
よりのクロック信号Ｃ４を入力ＣＰ２４に入力すること
により入力データＤｉｎをラッチし、そのラッチ結果を
出力２４Ｑより４人力ＡＮＤ　２９に、出力２４Ｑより
４人力ＡＮＤ２８に出力する。インバータ２６はクロッ
ク信号ＣＬＫＯを入力し、その入力レベルを反転して２
人力ＡＮＤ　２７に出力する。２人力ＡＮＤ２７は、イ
ンバータ２６の出力及びシフトレジスタ１３の出力Ｑｂ
よりのクロック信号Ｃ２を入力し、その論理積結果をＤ
ＦＦ２５に出力する。ＤＦＦ２５は、入力ＣＰ２５に２
人力ＡＮＤ２７の出力を入力することにより入力データ
Ｄ１ｎを入力し、そのラッチ結果を出力データＤ　ｏｕ
ｔとして出力する。４人力ＡＮＤ２８は、ＤＦＦ２１の
出力２１Ｑ、ＤＦＦ２２の出力２２Ｑ％ＤＦＦ２３の出
力２３Ｑ及びＤＦＦ２４の出力２４Ｑの各々の出力の論
理積をなし、その論理積結果を同期制御回路３０に出力
する。

また、４人力ＡＮＤ２９はＤＦＦ２１の出力２１ＱＳＤ
ＦＦ２２の出力２２Ｑ、ＤＦＦ２３の出力２３蚕及びＤ
ＦＦ２４の出力２４Ｑの各々の出力の論理積をなし、そ
の論理積結果を同期制御回路３０に出力する。

同期制御回路３０は、ＤＦＦ３１，３２、セット優先フ
リップフロップ（以下、単に５ＦＦ）３３．２人力ＡＮ
Ｄ３４．３７．３９、シフトレジスタ３５、インバータ
３６．３８により構成されている。ＤＦＦ３１は、シフ
トレジスタ１３の出力Ｑｄよりのクロック信号Ｃ４を入
力ＣＰ３１に入力することにより、４人力ＡＮＤ２ｇの
出力を入力３１Ｄよりラッチし、そのラッチ結果を５Ｆ
Ｆ３３の入力Ｓに出力する。ＤＦＦ３２は、シフトレジ
スタ１３の出力Ｑｄよりのクロック信号Ｃ４を入力ＣＰ
３２に入力することにより、４人力ＡＮＤ２９の出力を
入力３２Ｄよりラッチし、そのラッチ結果を出力３２Ｑ
より５ＦＦ３３の入力Ｒに出力する。５ＦＦ３３は、Ｄ
ＦＦ３１の出力３１Ｑよりの出力を高レベル「１」で入
力Ｓに入力するとセット状態となり出力３３Ｑより低レ
ベル「０」を出力し、一方、ＤＦＦ３２の出力３２Ｑの
出力を高レベル「１」で入力Ｒに入力するとリセット状
態となり出力３３？Ｑより高レベル「１」を出力する。

２人力ＡＮＤ３４はクロック信号ＣＬＫＩと５ＦＦ３３
の出力３３Ｑの出力との論理積をなし、その論理積結果
を、カウンタ１４、シフトレジスタ３５及び２人力ＡＮ
Ｄ３７に出力する。シフトレジスタ３５は、クロック信
号ＣＬＫ１を入力３５Ａに入力し、クロック信号ＣＬＫ
Ｏを同期信号として入力ＣＰ３５に入力して、クロック
信号ＣＬＫＯ換算で４クロツクシフトして出力Ｑ’　ｄ
より出力する。インバータ３６は、シフトレジスタ３５
の出力Ｑ’ｄよりの出力を入力してその人・力レベルを
反転し２人力ＡＮＤ３７に出力する。２人力ＡＮＤ３７
は、インバータ３６の出力と２人力ＡＮＤ３４の出力、
即ちクロック信号ＣＬＫＩとの論理積をなし、その論理
積結果をインバータ３８に出力する。インバータ３８は
２人力ＡＮＤ３７の出力を入力し、その入力レベルを反
転させて２人力ＡＮＤ３９に出力する。２人力ＡＮＤ３
９は、インバータ３８の出力とシフトレジスタ１３の出
力Ｑｄよりのクロック信号Ｃ４との論理積をなし、その
論理積結果をＤＦＦ３１の入力ＣＰ３１に出力する。

次に、上記構成による動作を、第１図及び第５図（ａ）
　、（ｂ）　、（ｃ）により説明する。

まず、入力データＤｉｎ及びクロック信号ＣＬＫＯ，Ｃ
ＬＫＩの前提条件を第６図により説明すると、各々、ク
ロック信号発生回路を設けたＡ装置、Ｂ装置において、
Ａ装置内のクロック信号発生回路Ａ１により発生したク
ロック信号に同期してＡ装置の送信部Ａ２よりデータが
Ｂ装置へ送出され、Ｂ装置ではこのデータを入力データ
Ｄ１ｎとして受信部Ｂ２に人力し、Ｂ装置内のクロック
信号発生回路Ｂ１により発生したクロック信号ＣＬＫＯ
に入力データＤ１ｎの同期化を図る。尚、Ａ装置のクロ
ック信号発生回路Ａ１とＢ装置のクロック発生回路Ｂ１
とは互いに独立な高精度の発振器を備えた独立同期の関
係、或は、共にクロック周波数同期がとれた関係にある
ものとする。

以上の前提条件において、クロック信号位相可変回路１
０では、４相りロック信号発生回路１１がクロック信号
ＣＬＫＯを入力ＣＰＩＩに入力し、クロック信号ＣＬＫ
Ｏに同期した４相のクロック信号を発生し出力ＱＯ〜Ｑ
３よりセレクタ１２の入力■〜Ｏにそれぞれ出力してい
る。ここで、セレクタ１２はカウンタ１４の出力１４Ｑ
Ｏ１１４Ｑ１を入力１２Ａ、１２Ｂに入力し、その値に
基づいて入力■〜■のうちの１つを選択して出力１２Ｘ
よりシフトレジスタ１３の入力１３Ａに出力する。例え
ば、第５図（ａ）に示す様に、カウンタ１４の出力１４
ＱＯが低レベル「０」、出力１４Ｑｌが高レベル「１」
の状態（カウンタ値「２」）ならばセレクタ１２の入力
■、即ち、４相りロック信号発生回路１１の出力ＱＯ〜
Ｑ３のうち図中、斜線■で示す出力Ｑ１の出力が選択さ
れ、シフトレジスタ１３でクロック信号ＣＬＫＯに同期
して、順次シフトしクロック信号Ｃｌ−Ｃ４が出力され
る。次に、カウンタ１４の出力１４ＱＯ及び１４Ｑ１が
共に高レベル「１」　（カウンタ値「３」）とカウント
アツプされると、セレクタ１２の入力■、即ち、４相り
ロック信号発生回路１１の図中、斜線■で示す出力ＱＯ
の出力が選択され、カウンタ値「２」の時と同様にシフ
トレジスタ１３でクロック信号Ｃ１〜Ｃ４が出力される
。ここで、第５図（ａ）から明らかな様に、カウンタ１
４のカウンタ値が「２」の場合のクロック信号Ｃ１〜Ｃ
４とカウンタ１４のカウンタ値が「３」の場合のクロッ
ク信号Ｃ１〜Ｃ４とでは位相が変化していることがわか
る。即ち、カウンタ１゛４がカウントアツプする毎にク
ロック信号０１〜Ｃ４は、クロック信号ＣＬＫＯ換算で
１クロック分の時間Ｔだけシフトすることになる。この
様にして発生したクロック信号Ｃ１はＤＦＦ２１の入力
ＣＰ２１に、クロック信号Ｃ２はＤＦＦ２２の入力ＣＰ
２２及び２人力ＡＮＤ２７に、クロック信号Ｃ３はＤＦ
Ｆ２３の入力ＣＰ２３に、クロック信号Ｃ４はＤＦＦ２
４の入力ＣＰ２４、ＤＦＦ３２の入力ｃｐ３２及び２人
力ＡＮＤ３９に入力され、これら各々の入力は、カウン
タ１４が動作しておれば、カウントアツプする毎に位相
が時間Ｔだけずれたクロック信号０１〜Ｃ４が供給され
る。

更に、位相検出回路２０及び同期制御回路３０において
、ＤＦＦ２１〜２４が入力データＤｉｎを前記クロック
信号０１〜Ｃ４に同期してラッチし、そのラッチ結果で
あるＤＦＦ２１の出力２１Ｑ１ＤＦＦ２２の出力２２Ｑ
ＳＤＦＦ２３の出力２３Ｑ及びＤＦＦ２４の出力２４Ｑ
が共に高レベル「１」であることを４人力ＡＮＤ２ｇに
より検出し、その検出結果をＤＦＦ３１でラッチできれ
ば同期状態を検出したことになり、ＤＦＦ３１の出力３
１Ｑが高レベル「１」で５ＦＦ３３の入力Ｓに人力され
、５ＦＦ３３がセット状態となる。５ＦＦ３３がセット
状態になると５ＦＦ３３の出力３３Ｑは低レベルｒＯＪ
となり、このため、２人力ＡＮＤ３４よりクロック信号
ＣＬＫＩが出力されず、これにより、カウンタ１４の動
作は停止しクロック信号Ｃ１〜Ｃ４の位相は固定される
。一方、ＤＦＦ２１の出力２１ＱＳＤＦＦ２２の出力２
２Ｑ％ＤＦＦ２３の出力２３Ｑ及びＤＦＦ２４の出力２
４Ｑが共に高レベル「１」であることを４人力ＡＮＤ２
９により検出し、その検出結果をＤＦＦ３２でラッチす
れば非同期状態を検出したことになり、ＤＦＦ３２の出
力３２Ｑが高レベル「１」で５ＦＦ３３の入力Ｒに入力
され、５ＦＦ３３はリセット状態となる。５ＦＦ３３が
リセット状態になると、５ＦＦ３３の出力３３Ｑの出力
は高レベル「１」となり、このためクロック信号ＣＬＫ
Ｉは２人力ＡＮＤ３４を介して出力され、カウンタ冒は
カウント動作を開始し、カウントアツプする。

以上の同期、非同期状態を第５図（ａ）により説明する
と、４相りロック信号発生回路１１の出力Ｑ１の出力が
選択されているカウント値「２」の状態において、入力
データＤｌｎが図示する位相で受信されたとすると、ク
ロック信号Ｃ４によりＤＦＦ３１にラッチできる位相で
４人力ＡＮＤ２８のＡＮＤ条件が成立せず、従って、５
ＦＦ３３をセット状態にすることはできない。次にクロ
ック信号ＣＬＫＩによりカウンタ１４がカウントアツプ
し、カウント値が「３」になると、４相りロック信号発
生回路１１の出力ＱＤの出力が選択され、その結果発生
したクロック信号０１〜Ｃ４により入力データＤｉｎを
ラッチすると、クロック信号Ｃ４によりＤＦＦ３１にラ
ッチできる位相で４人力ＡＮＤ２ｇのＡＮＤ条件が成立
し、これにより、ＤＦＦ３１を介して５ＦＦ３３はセッ
ト状態となる。この結果、クロック信号ＣＬＫＩは、２
人力ＡＮＤ３４より出力されず、これにより、カウンタ
１４の動作が停止することにより、クロック信号Ｃ１〜
Ｃ４の位相は固定し、同期状態が確立する。また、ＤＦ
Ｆ２５の出力２５Ｑより出力される出力データＤ　ｏｕ
ｔは図中矢印Ｃ２’で示す様にクロック信号Ｃ２の中間
、即ち、クロック信号ＣＬＫＯとクロック信号Ｃ２との
ＡＮＤ条件の立下がりで出力される。この条件は、同期
状態確立後の入力データＤｉｎのジッダを考慮したもの
である。

また、第５図（ｂ）は５ＦＦ３３がリセットされる状態
を示すタイミングチャートである。図中、（１）は第５
図（ａ）の同期状態の両温であり、この（１）の状態か
ら入力データＤｉｎがクロック信号Ｃ２の中間から＋（
１，５Ｔ−ｔｓ）以上変動した場合を（２）に、入力デ
ータＤｉｎがクロック信号Ｃ２の中間から−（１，５Ｔ
−ｔｈ）以上変動した場合を（３）に示す。ここでｔｓ
とは入力データＤ１ｎをラッチするＤＦＦ２１〜２４の
セットアツプ時間、ｔｈはＤＦＦ２１〜２４のホールド
時間である。即ち、入力データＤｉｎの変動によりクロ
ック信号Ｃ４によりラッチ可能な時点で４人力ＡＮＤ２
９のＡＮＤ条件が成立し、ＤＦＦ３２を介して５ＦＦ３
３がリセット状態となり非同期状態が検出されることを
示している。

尚、同期状態を検出する際、第５図（ｃ）に示す位相関
係で入力データＤｉｎが受信され、カウンタ１４がカウ
ントアツプした直後に同期確立状態になると、クロック
信号０１〜Ｃ４の位相が、同期確立した位相から時間Ｔ
だけ位相がシフトして固定されることになる。従って、
この状態を回避するため、カウンタ１４のカウントアツ
プ直後での同期状態検出を禁止する必要から、シフトレ
ジスタ３５によりカウンタ１４のクロック信号、即ち、
クロック信号ＣＬＫＩをクロック信号ＣＬＫＯ換算で４
クロツクシフトし、このシフトレジスタ３５の出力Ｑ’
（ｆとクロック信号ＣＬＫＩとの論理積を２人力ＡＮＤ
３７で取ることにより、カウンタ１４のカウントアツプ
直後の４クロック分の時間内のクロック信号Ｃ４を２人
力ＡＮＤ３９で抑止することでＤＦＦ３１による同期状
態検出を禁止している。第５図（Ｃ）によれば、２人力
ＡＮＤ３７の出力により図中斜線◎で示すクロック信号
Ｃ４を抑止している。

以上説明した様に本回路構成では、入力データＤ１ｎを
ラッチするためのクロック信号０１〜Ｃ４の位相を同期
が確立するまで変化させ、同期確立後はクロック信号Ｃ
１〜Ｃ４の位相を固定することによりディジタル位相同
期回路として機能する。

尚、クロック信号ＣＬＫＯ，ＣＬＫＩ、入力データＤ１
ｎの各々のビットレイトの関係は一例であり、本実施例
に限定されるものではない。

（発明の効果）以上説明したように本発明によれば、入力デ−夕をラッ
チするためのクロック信号の位相を同期が確立するまで
変化させ、同期が確立したならば前記クロック信号の位
相を固定する様になしたので、入力データを同期が確立
するまで遅延するための遅延回路を設ける必要がない。

従って回路の調整をする必要がなくなり、手間が省ける
と共に、ＬＳＩ化に適した回路とすることができ、更に
、動作の優れたディジタル位相同期回路を提供できる利
点がある。

【図面の簡単な説明】

第１図は本発明によるディジタル位相同期回路の一実施
例を示す回路図、第２図は従来のディジタル位相同期回
路を示すブロック図、第３図は可変遅延線及び位相検出
回路の回路図、第４図は位相検出及び補正動作を説明す
るための説明図、第５図（ａ）　、（ｂ）　、（ｃ）は
本発明によるディジタル位相同期回路の各部動作を説明
するためのタイミングチャート、第６図は入力データ、
クロック信号の前提条件を説明するための説明図である
。図中、１０・・・クロック信号位相可変回路、１１・・
・４相りロック信号発生回路、１２・・・４／１セレク
タ、１３．３５・・・シフトレジスタ、１４・・・２ビ
ツトカウンタ、２０・・・位相検出回路、２１，２２゜
２３．２４，２５，３１．３２・・・Ｄ形フリップフロ
ップ（ＤＦＦ）、２６，３６．３８・・・インバータ、
２７，３４．３７．３９・・・２人力ＡＮＤ、２８．２
９・・・４人力ＡＮＤ、３０・・・同期制御回路、３３
・・・セット優先フリップフロップ（Ｓ　Ｆ　Ｆ）。特許出願人　　　　沖電気工業株式会社代理人　弁理士
　　吉　　１）　精　　孝了芝米のチーシタｊし伯１目
厄■月口路のブ°口・１り３第２図

Claims

【特許請求の範囲】ディジタルデータを入力し、位相同期が確立したならば
出力データとして出力するディジタル位相同期回路にお
いて、複数のクロック信号を発生し、各々のクロック信号の位
相を可変とすることができるクロック信号位相可変回路
と、前記複数のクロック信号に同期して入力データをラッチ
することにより位相の同期、非同期を検出し、位相同期
が確立したならば出力データを出力する位相検出回路と
、同期が確立したならば前記複数のクロック信号の位相を
固定し、非同期状態ならば、複数のクロック信号の位相
を可変とする如く制御する同期制御回路とを設けたことを特徴とするディジタル位相同期回路。