JPH0198313A - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPH0198313A JPH0198313A JP62255834A JP25583487A JPH0198313A JP H0198313 A JPH0198313 A JP H0198313A JP 62255834 A JP62255834 A JP 62255834A JP 25583487 A JP25583487 A JP 25583487A JP H0198313 A JPH0198313 A JP H0198313A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 abstract description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期化回路に関し、特に互いに非同期で入力さ
れる三信号を同期化する同期化回路に関する。
れる三信号を同期化する同期化回路に関する。
従来、かかる互いに非同期で入力される三信号を同期化
する同期化回路としては、Ｄ型フリップ・７０ツブ（以
下、ＤＦＦと称す）’Ｉｋ用いる回路が一般的である。
する同期化回路としては、Ｄ型フリップ・７０ツブ（以
下、ＤＦＦと称す）’Ｉｋ用いる回路が一般的である。
第５図は従来の一例を説明するための同期化回路図であ
る。
る。
第５図に示すように、かかる同期化回路はＬ）ＦＦ５ｔ
−用い、入力信号（ＩＮ）とクロック信都〇との同期を
とるものである。すなわち、ＤＦＦ５のクロック端子ｆ
ｌ）ｏに印加されるクロックパルスの立上ル時点のデー
タ入力端子の状態により出力状態（ＯＵＴ）が決まるも
のである。
−用い、入力信号（ＩＮ）とクロック信都〇との同期を
とるものである。すなわち、ＤＦＦ５のクロック端子ｆ
ｌ）ｏに印加されるクロックパルスの立上ル時点のデー
タ入力端子の状態により出力状態（ＯＵＴ）が決まるも
のである。
第６図は第５図に示す回路各部の動作を示すタイミング
図である。
図である。
第６図に示すように、入力信号（ＩＮ）に対しクロック
ｐｏを入力すると、クロック信号（ρ０）に同期した出
力ＯＵＴを得ることができる。
ｐｏを入力すると、クロック信号（ρ０）に同期した出
力ＯＵＴを得ることができる。
上述した従来の同期化回路は、クロック・パルスρ０の
立上りとデータ入力の状態遷移領域とがほぼ一致する様
な場合、ｌ）Ｆ’Ｆ５の出力が不安定な状態又は中間レ
ベルに出力レベルが固定される異常出力状態、所謂メタ
ステーブルに陥る可能性がある。
立上りとデータ入力の状態遷移領域とがほぼ一致する様
な場合、ｌ）Ｆ’Ｆ５の出力が不安定な状態又は中間レ
ベルに出力レベルが固定される異常出力状態、所謂メタ
ステーブルに陥る可能性がある。
第７図は第５図の回路において生ずるかかる異常出力の
発生を説明するだめのタイミング図である。
発生を説明するだめのタイミング図である。
第７図に示すように、データ入力の状態遷移領域（点線
で図示）とクロック・パルスρ０の立上りとが一致する
と、出力信号（Ｊｕｌ’ｌ”には（ＪＵＴ！に図示した
ように中間レベルに固定された異常出力があられれたり
、あるいはＯＵＴ、に図示したように不安定な異常出力
があられれたシする。
で図示）とクロック・パルスρ０の立上りとが一致する
と、出力信号（Ｊｕｌ’ｌ”には（ＪＵＴ！に図示した
ように中間レベルに固定された異常出力があられれたり
、あるいはＯＵＴ、に図示したように不安定な異常出力
があられれたシする。
このように、メタステーブルが生ずると、ＤＦＦ５の出
力信号ＯＵＴを受けて動作する後続の論理回路は全く動
作しなくなるという欠点がある。
力信号ＯＵＴを受けて動作する後続の論理回路は全く動
作しなくなるという欠点がある。
また、かかるメタステーブル状態の継続時間は一般に予
測困難であるため、タイミング設計が出来ないことおよ
び論理回路システムの動作信頼性を著しく損なうこと等
の欠点がある。
測困難であるため、タイミング設計が出来ないことおよ
び論理回路システムの動作信頼性を著しく損なうこと等
の欠点がある。
本発明の目的は、クロック信号に対し非同期に入力する
データ信号を前記クロック信号に同期させる際に発生す
る異常出力状態を防止する同期化回路を提供し、もって
回路の最適化設計や動作の信頼性を同上させる同期化１
ｇｌ路を提供することにある。
データ信号を前記クロック信号に同期させる際に発生す
る異常出力状態を防止する同期化回路を提供し、もって
回路の最適化設計や動作の信頼性を同上させる同期化１
ｇｌ路を提供することにある。
本発明の同期化回路は、前記クロック信号を遅延回ｗｒ
ｔ−介して遅延させることによりそのクロック信号の状
態遷移時間近傍から所定時間遅らせて発生させる制御信
号と前記データ信号とを入力する第一のゲート回路と、
前記データ信号をインバータ回路により反転させた信号
と前記制御信号とを入力する第二のゲート回路と、前記
第一のゲート回路の出力をセット入力とし且つ前記第二
のゲート回路の出力をリセット入力とするセット・リセ
ット７リツプフロツプと、前記クロック信号により制御
され且つ前記７リツグフロツプの出力をデータ端子に入
力するＤ型フリップフロップとを含み、前記クロック信
号の状態遷移時間近傍では前記二つのゲート回路により
前記二つの７リツプフロツプへのデータ信号入力を中断
するように構成される。
ｔ−介して遅延させることによりそのクロック信号の状
態遷移時間近傍から所定時間遅らせて発生させる制御信
号と前記データ信号とを入力する第一のゲート回路と、
前記データ信号をインバータ回路により反転させた信号
と前記制御信号とを入力する第二のゲート回路と、前記
第一のゲート回路の出力をセット入力とし且つ前記第二
のゲート回路の出力をリセット入力とするセット・リセ
ット７リツプフロツプと、前記クロック信号により制御
され且つ前記７リツグフロツプの出力をデータ端子に入
力するＤ型フリップフロップとを含み、前記クロック信
号の状態遷移時間近傍では前記二つのゲート回路により
前記二つの７リツプフロツプへのデータ信号入力を中断
するように構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例を説明するための同期化回路
図である。
図である。
第１図に示すように、かかる同期化回路において、同期
すべきデータ信号が入力端子ＩＮから入力されると、一
方は直接アンド回路２に、また他方はインバータ回路１
を介してアンド回路３に入力され、それぞれ制御信号ρ
Ｘとのアンドをとってセット・リセット（ＳＲ）ｉ、ｙ
リップ・フロ。
すべきデータ信号が入力端子ＩＮから入力されると、一
方は直接アンド回路２に、また他方はインバータ回路１
を介してアンド回路３に入力され、それぞれ制御信号ρ
Ｘとのアンドをとってセット・リセット（ＳＲ）ｉ、ｙ
リップ・フロ。
プ４ （８ＲＦＦ４ ）のセット端子８．リセット端子
孔に印加される。この時、制御信号ρ１全クロック信号
ρ０よシも所定時間遅らせるととにょシ、クロック信号
ρ０の立上シ時近傍ではアンド回路２．３が閉じておフ
、その間にデータ信号ＩＮが変化してもｆＭ）ｔ、ＦＦ
４には加わらないように制御される。これによ）、出
力端子ＯＵＴにはクロック信号に同期したデータ入力信
号が出方される。また、出力端子ＯＵＴに接続されるＤ
型７リツプ・７０ツブ５は、第５図にて説明したＤＦＦ
（！：同′じであるので説明を省略する。
孔に印加される。この時、制御信号ρ１全クロック信号
ρ０よシも所定時間遅らせるととにょシ、クロック信号
ρ０の立上シ時近傍ではアンド回路２．３が閉じておフ
、その間にデータ信号ＩＮが変化してもｆＭ）ｔ、ＦＦ
４には加わらないように制御される。これによ）、出
力端子ＯＵＴにはクロック信号に同期したデータ入力信
号が出方される。また、出力端子ＯＵＴに接続されるＤ
型７リツプ・７０ツブ５は、第５図にて説明したＤＦＦ
（！：同′じであるので説明を省略する。
第２図は第１図における回路各部の動作を説明するタイ
ミング図である。
ミング図である。
第２図に示すように、制御信号ρｌにょ夛３几ＦＦ４の
出力Ｑｏはクロック信号ρ０の立上り時点より必らず位
相差のあるデータ信号となシ、当該信号をクロック信号
ρ０により制御されるｌ） ＦＦ５のデータ入力端子り
に印加しても、従来回路で発生の可能性のあったメタス
テーブル状態にはなル得ない。ここで、データ信号ＩＮ
の遷Ｓ領域と、制御信号５２１１の遷移領域とが重なる
ような場合、アンド回路２．３の出力に極めてパルス幅
の狭いスパイク状の出力が発生したり、場合によっては
複数のスパイクパルスの集合体所謂バーストが発生した
りすることはあるが、それらは８ＲＰＦ４の入力である
ために従来のＤ Ｆ Ｆ ５で生じていたような異常出
力を５ＲＦＦ４が発生することはない。
出力Ｑｏはクロック信号ρ０の立上り時点より必らず位
相差のあるデータ信号となシ、当該信号をクロック信号
ρ０により制御されるｌ） ＦＦ５のデータ入力端子り
に印加しても、従来回路で発生の可能性のあったメタス
テーブル状態にはなル得ない。ここで、データ信号ＩＮ
の遷Ｓ領域と、制御信号５２１１の遷移領域とが重なる
ような場合、アンド回路２．３の出力に極めてパルス幅
の狭いスパイク状の出力が発生したり、場合によっては
複数のスパイクパルスの集合体所謂バーストが発生した
りすることはあるが、それらは８ＲＰＦ４の入力である
ために従来のＤ Ｆ Ｆ ５で生じていたような異常出
力を５ＲＦＦ４が発生することはない。
第３図は第１図における制御信号ρ１およびクロック信
号ｆｌｉｏの発生回路図である。
号ｆｌｉｏの発生回路図である。
第３図に示すように、クロック信号ｐｏは遅延回路（こ
こでは４つのインバータ）６１！−通してアンド回路７
囮加される。従って、アンド回路７の出力は、クロック
信号９３ｏに対し立上りがΔｔだけ遅れた制御信号ρ！
を与える。ここで、Δｔは遅延回路６による信号伝搬遅
延時間である。−第４図は第３図に示す回路各部のかか
る動作會示すタイミング図である。
こでは４つのインバータ）６１！−通してアンド回路７
囮加される。従って、アンド回路７の出力は、クロック
信号９３ｏに対し立上りがΔｔだけ遅れた制御信号ρ！
を与える。ここで、Δｔは遅延回路６による信号伝搬遅
延時間である。−第４図は第３図に示す回路各部のかか
る動作會示すタイミング図である。
第４図に示すように、クロック信号ρ０と制御信号ｐ五
七はΔｔだけ遅れた状態およびｔｏ （２）Ａ点にお
ける遅延時間を示す。この信号伝搬遅延時間Δｔは、第
１図における制御信号入力舶から８Ｆ４．ＦＦ ４の出
力迄の遅延時間ｔＤ 、ＤＦＰ５のセ、ト・アップ時間
ｔ６ 、ホールド時間”Ｈｅおよびクロック信号９３
ｏの周期Ｔａｘ ’に用いると次の範囲であればよい。
七はΔｔだけ遅れた状態およびｔｏ （２）Ａ点にお
ける遅延時間を示す。この信号伝搬遅延時間Δｔは、第
１図における制御信号入力舶から８Ｆ４．ＦＦ ４の出
力迄の遅延時間ｔＤ 、ＤＦＰ５のセ、ト・アップ時間
ｔ６ 、ホールド時間”Ｈｅおよびクロック信号９３
ｏの周期Ｔａｘ ’に用いると次の範囲であればよい。
ｔｏ Ｌｎ＜Δｉ＜ＴａＫ ｔＤ−ｔにのように同期
北回′Ｎｒを構成することにょシ、回路のタイミング設
計を容易にし、回路の最適化設計や動作の信頼性を同上
させることができる。
北回′Ｎｒを構成することにょシ、回路のタイミング設
計を容易にし、回路の最適化設計や動作の信頼性を同上
させることができる。
また、上記実施例における８ＲＩ型フリツプフロツプに
入力するゲート回路としてアンド回路を例にとって説明
したが、この他にＮ（Ｊ凡回路等を組合せることにより
、同様のゲート回路が構成されることは言うまでもない
。
入力するゲート回路としてアンド回路を例にとって説明
したが、この他にＮ（Ｊ凡回路等を組合せることにより
、同様のゲート回路が構成されることは言うまでもない
。
以上説明した様に、本発明の同期化回路は同期化すべき
データ信号を、クロック信号の状態遷移時間近傍を避け
たタイミングで一端８Ｂ、ＦＦに取シ込み次段のＤＦＰ
へ伝搬させる事によ、９．１）ＦＦ’のデータ入力とク
ロック入力の同時変化によって生ずる異常出力状態（メ
タステーブル）′ｆｔ完全に回避することができるとい
う効果がある。またこれにより非同期信号を入力とする
論理回路やシステムに於いて、メタステーブルを考慮す
ることなくタイミング設計を行うことができ、最適化設
計および動作信頼性の同上全図れるという効果がある。
データ信号を、クロック信号の状態遷移時間近傍を避け
たタイミングで一端８Ｂ、ＦＦに取シ込み次段のＤＦＰ
へ伝搬させる事によ、９．１）ＦＦ’のデータ入力とク
ロック入力の同時変化によって生ずる異常出力状態（メ
タステーブル）′ｆｔ完全に回避することができるとい
う効果がある。またこれにより非同期信号を入力とする
論理回路やシステムに於いて、メタステーブルを考慮す
ることなくタイミング設計を行うことができ、最適化設
計および動作信頼性の同上全図れるという効果がある。
第１図は本発明の一実施例を説明するための同期化回路
図、第２図は第１図における回路各部の動作を示すタイ
ミング図、第３図は第１図における制御信号およびり目
ツク信号の発生回路図、第４図は第３図に示す回路各部
の動作を示すタイミング図、第５図は従来の一例を説明
するための同期化回路図、第６図は第５図に示す回路各
部の動作を示すタイミング図、第７図は第５図の回路に
於いて生ずる異常出力の発生を説明するためのタイミン
グ図である。 ｌ・・・インバータ回路、２，３．７・・・アンド回路
、４・・・８Ｒ型フリツプ・７０ツブ、５・・・Ｄ型フ
リッグ・７０ツブ、６・・・遅延回路、ＩＮ・・・入力
端子、ＯＵＴ・・・出力端子、ρ！・・・制御信号、Ｆ
ｌｅａ・・・クロック信号、Δｔ・・・遅延時間。 代理人 弁理士 内 原 晋 第１図
図、第２図は第１図における回路各部の動作を示すタイ
ミング図、第３図は第１図における制御信号およびり目
ツク信号の発生回路図、第４図は第３図に示す回路各部
の動作を示すタイミング図、第５図は従来の一例を説明
するための同期化回路図、第６図は第５図に示す回路各
部の動作を示すタイミング図、第７図は第５図の回路に
於いて生ずる異常出力の発生を説明するためのタイミン
グ図である。 ｌ・・・インバータ回路、２，３．７・・・アンド回路
、４・・・８Ｒ型フリツプ・７０ツブ、５・・・Ｄ型フ
リッグ・７０ツブ、６・・・遅延回路、ＩＮ・・・入力
端子、ＯＵＴ・・・出力端子、ρ！・・・制御信号、Ｆ
ｌｅａ・・・クロック信号、Δｔ・・・遅延時間。 代理人 弁理士 内 原 晋 第１図
Claims (1)
- クロック信号を遅延回路を介して遅延させることにより
そのクロック信号の状態遷移時間近傍から所定時間遅ら
せて発生させる制御信号と前記データ信号とを入力する
第一のゲート回路と、前記データ信号をインバータ回路
により反転させた信号と前記制御信号とを入力する第二
のゲート回路と、前記第一のゲート回路の出力をセット
入力とし且つ前記第二のゲート回路の出力をリセット入
力とするセット・リセットフリップフロップと、前記ク
ロック信号により制御され且つ前記フリップフロップの
出力をデータ端子に入力するＤ型フリップフロップとを
含み、前記クロック信号の状態遷移時間近傍では前記二
つのゲート回路により前記二つのフリップフロップへの
データ信号入力を中断するようにしたことを特徴とする
同期化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255834A JPH0198313A (ja) | 1987-10-09 | 1987-10-09 | 同期化回路 |
| US07/255,831 US4914325A (en) | 1987-10-09 | 1988-10-07 | Synchronizing circuit |
| EP88116783A EP0311136A3 (en) | 1987-10-09 | 1988-10-10 | Synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255834A JPH0198313A (ja) | 1987-10-09 | 1987-10-09 | 同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198313A true JPH0198313A (ja) | 1989-04-17 |
Family
ID=17284247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255834A Pending JPH0198313A (ja) | 1987-10-09 | 1987-10-09 | 同期化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4914325A (ja) |
| EP (1) | EP0311136A3 (ja) |
| JP (1) | JPH0198313A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023486A (en) * | 1990-03-30 | 1991-06-11 | Atmel Corporation | Logic output control circuit for a latch |
| US5291070A (en) * | 1991-01-28 | 1994-03-01 | Advanced Micro Devices, Inc. | Microprocessor synchronous timing system |
| US5155393A (en) * | 1991-09-06 | 1992-10-13 | Atmel Corporation | Clock selection for storage elements of integrated circuits |
| GB2266605B (en) * | 1992-04-27 | 1995-10-11 | Intel Corp | Microprocessor having a run/stop pin for accessing an idle mode |
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
| US5434804A (en) * | 1993-12-29 | 1995-07-18 | Intel Corporation | Method and apparatus for synchronizing a JTAG test control signal to an on-chip clock signal |
| US5594377A (en) * | 1994-01-27 | 1997-01-14 | Texas Instruments Incorporated | Delay circuit for a write data precompensator system |
| US5638015A (en) * | 1995-06-21 | 1997-06-10 | Unisys Corporation | Avoiding instability |
| US6163550A (en) * | 1997-11-17 | 2000-12-19 | Qlogic Corporation | State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses |
| US6980481B1 (en) * | 2001-12-20 | 2005-12-27 | Lsi Logic Corporatiion | Address transition detect control circuit for self timed asynchronous memories |
| US7007186B1 (en) * | 2002-02-11 | 2006-02-28 | Adaptec Corporation | Systems and methods for synchronizing a signal across multiple clock domains in an integrated circuit |
| KR100917619B1 (ko) * | 2007-11-09 | 2009-09-17 | 주식회사 하이닉스반도체 | 반도체 소자와 그의 구동 방법 |
| CN115225082B (zh) * | 2022-09-20 | 2022-12-06 | 上海芯炽科技集团有限公司 | 一种带边沿检测的低延迟异步时钟分频电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1228303B (de) * | 1965-04-23 | 1966-11-10 | Philips Patentverwaltung | Einrichtung zur Synchronisation von Zaehlsignalen mit einer Taktpulsfrequenz |
| US3612906A (en) * | 1970-09-28 | 1971-10-12 | Us Navy | Pulse synchronizer |
| JPS5180755A (ja) * | 1975-01-10 | 1976-07-14 | Kokusai Denshin Denwa Co Ltd | |
| SU748831A1 (ru) * | 1978-04-10 | 1980-07-15 | Предприятие П/Я Р-6082 | Синхронизатор импульсов |
| JPS5753809A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Waveform shaping circuit of digital signal processor |
| DE3106183A1 (de) * | 1981-02-19 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur fehlerfreien synchronisation asynchroner impulse |
| US4529892A (en) * | 1982-11-23 | 1985-07-16 | Rca Corporation | Detection circuitry with multiple overlapping thresholds |
| SU1231596A1 (ru) * | 1983-12-22 | 1986-05-15 | Красноярский Политехнический Институт | Частотный дискриминатор |
| JPS61186023A (ja) * | 1985-02-13 | 1986-08-19 | Sharp Corp | クロック発生回路 |
| DE3675309D1 (de) * | 1985-08-19 | 1990-12-06 | Siemens Ag | Synchronisierungseinrichtung. |
| US4675558A (en) * | 1985-10-21 | 1987-06-23 | Ford Aerospace & Communications Corporation | Lock detector for bit synchronizer |
| US4691121A (en) * | 1985-11-29 | 1987-09-01 | Tektronix, Inc. | Digital free-running clock synchronizer |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0611132B2 (ja) * | 1986-12-24 | 1994-02-09 | 株式会社東芝 | 同期回路 |
-
1987
- 1987-10-09 JP JP62255834A patent/JPH0198313A/ja active Pending
-
1988
- 1988-10-07 US US07/255,831 patent/US4914325A/en not_active Expired - Fee Related
- 1988-10-10 EP EP88116783A patent/EP0311136A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4914325A (en) | 1990-04-03 |
| EP0311136A3 (en) | 1990-03-14 |
| EP0311136A2 (en) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07114348B2 (ja) | 論理回路 | |
| JPH0198313A (ja) | 同期化回路 | |
| JPH0556085A (ja) | インターフエイス回路 | |
| JPH0611132B2 (ja) | 同期回路 | |
| EP0319184B1 (en) | Two stage synchronizer | |
| US4580243A (en) | Circuit for duplex synchronization of asynchronous signals | |
| KR20000044595A (ko) | 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기 | |
| JP3604637B2 (ja) | 非同期転送装置および非同期転送方法 | |
| JPS63227113A (ja) | 伝播回路 | |
| JPH02255908A (ja) | クロック信号供給装置及び電子計算機 | |
| US6150861A (en) | Flip-flop | |
| JPH1115783A (ja) | 同期回路 | |
| JPH04233014A (ja) | コンピュータ・システム | |
| JPS6195648A (ja) | デ−タ転送方式 | |
| JPS62202624A (ja) | 高速デ−タ受信回路方式 | |
| JP3631390B2 (ja) | 同期回路システム及び同期回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPH10303874A (ja) | 異クロック間同期エッジ検出方式 | |
| JP2000315381A (ja) | ポインタ発生回路及びポインタ発生方法 | |
| JPH10177060A (ja) | スキャン回路 | |
| JPH1168726A (ja) | クロック切替え回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH04246908A (ja) | フリップフロップ回路 | |
| JPS6411980B2 (ja) | ||
| JPH01122095A (ja) | リフレッシュ競合裁定回路 |