JPS61186023A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPS61186023A JPS61186023A JP60027396A JP2739685A JPS61186023A JP S61186023 A JPS61186023 A JP S61186023A JP 60027396 A JP60027396 A JP 60027396A JP 2739685 A JP2739685 A JP 2739685A JP S61186023 A JPS61186023 A JP S61186023A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- flip
- basic clock
- lsi
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は集積回路（ＬＳＩ）に設けるクロック発生回
路に関し、特にはＬＳＩの良否をテスタで判定する場合
に適した基本クロックに同期する分周クロックの発生回
路に関するものである。
路に関し、特にはＬＳＩの良否をテスタで判定する場合
に適した基本クロックに同期する分周クロックの発生回
路に関するものである。
〈発明の概要〉
製造されたＬＳＩについてその良否を判定する際、テス
ト動作を実行する前にＬＳＩを駆動するための分局クロ
ックを基本クロックに同期させねばならない。この発明
は、テスタ等から与えられるテスト開始指令によってＬ
ＳＩを駆動するに必要な分周クロックとして基本タロツ
クに同期したクロックをＬＳＩ内で発生させる回路であ
る。
ト動作を実行する前にＬＳＩを駆動するための分局クロ
ックを基本クロックに同期させねばならない。この発明
は、テスタ等から与えられるテスト開始指令によってＬ
ＳＩを駆動するに必要な分周クロックとして基本タロツ
クに同期したクロックをＬＳＩ内で発生させる回路であ
る。
〈従来の技術〉
マイクロプロセッサ等のＬＳＩは所期の目的を達成した
動作を実行するためにクロックを必要とし、そのための
基本クロックはＬＳＩに内蔵した発振回路から与えられ
るか、外部発振回路から与えられる。処で発振回路から
与えられた基本クロックに対して、それを分周して形成
したＬＳＩ駆動のためのクロックはその極性関係がＬＳ
Ｉの初期時に不定状態である。
動作を実行するためにクロックを必要とし、そのための
基本クロックはＬＳＩに内蔵した発振回路から与えられ
るか、外部発振回路から与えられる。処で発振回路から
与えられた基本クロックに対して、それを分周して形成
したＬＳＩ駆動のためのクロックはその極性関係がＬＳ
Ｉの初期時に不定状態である。
このようなＬＳＩＫついて、製造工程終了の段階で良否
を判定する場合、テスト装置にセットした後ＬＳＩの機
能テストの実行に先立って、まず最初に基本クロックと
分周クロックの極性関係を調べ、所望の極性関係を得て
から本来の機能テストを行わねばならない。
を判定する場合、テスト装置にセットした後ＬＳＩの機
能テストの実行に先立って、まず最初に基本クロックと
分周クロックの極性関係を調べ、所望の極性関係を得て
から本来の機能テストを行わねばならない。
〈発明が解決しようとする問題点〉
上記従来のクロックを必要とするＬＳＩでは、機能テス
トに際して極性合わせという操作が必要になり、テスタ
の構造を複雑にするだけではなく、テストの実行に時間
が掛るという問題があった。
トに際して極性合わせという操作が必要になり、テスタ
の構造を複雑にするだけではなく、テストの実行に時間
が掛るという問題があった。
〈問題点を解決するための手段〉
上記問題点に対して、テスト開始指令が与えられた場合
に基本クロックに同期した分周クロックを固定して出力
する同期回路をＬＳＩに付加して構成する。
に基本クロックに同期した分周クロックを固定して出力
する同期回路をＬＳＩに付加して構成する。
〈作 用〉
ＬＳＩに予め同期回路を付加して構成することにより、
テスタ等からテスト開始指令が与えられた場合に、該指
令を検出して基本クロックに同期したクロックを出力す
る。
テスタ等からテスト開始指令が与えられた場合に、該指
令を検出して基本クロックに同期したクロックを出力す
る。
〈実施例〉
第１図は本発明による一実施例を示し、第２図は同実施
例の動作を説明するための信号波形図である。
例の動作を説明するための信号波形図である。
図において、第１フリップフロップｌ及び第２フリツプ
７０ツブ２は直列に接続されている。第１フリップフロ
ップ１のＤ１人力には、テスト開始指令信号として例え
ばＬＳＩをリセットして初期化するための信号ＲＥＳＥ
Ｔが与えられ、Ｄ１人力にはインバータを介してその反
転信号ＲＥＳＥＴが与えられている。本実施例のシステ
ムは上記指令信号ＲＥＳＥＴが低レベルのときリセット
され、高レベルのとき動作する。
７０ツブ２は直列に接続されている。第１フリップフロ
ップ１のＤ１人力には、テスト開始指令信号として例え
ばＬＳＩをリセットして初期化するための信号ＲＥＳＥ
Ｔが与えられ、Ｄ１人力にはインバータを介してその反
転信号ＲＥＳＥＴが与えられている。本実施例のシステ
ムは上記指令信号ＲＥＳＥＴが低レベルのときリセット
され、高レベルのとき動作する。
上記第１フリップフロップ１のＱ＋比出力第２フリップ
フロップ２のＱ２出力が入力された第１ノアゲート４が
設けられ、該ノアゲート４の出力５ＹＮＣは後述する第
３７リツプフロツプ３のＱ８出力と共に第２ノアゲート
５に入力されている０該第２ノアゲート５の出力信号及
びその反転信号を夫々Ｄ３．Ｄ３人力とする第３フリッ
プフロップ３が設けられ、該第３フリツプ７０ツブ３の
Ｑ３出力が同期回路の出力クロックＣＬとして導出され
ると共に、上記第２ノアゲート５に入力される。
フロップ２のＱ２出力が入力された第１ノアゲート４が
設けられ、該ノアゲート４の出力５ＹＮＣは後述する第
３７リツプフロツプ３のＱ８出力と共に第２ノアゲート
５に入力されている０該第２ノアゲート５の出力信号及
びその反転信号を夫々Ｄ３．Ｄ３人力とする第３フリッ
プフロップ３が設けられ、該第３フリツプ７０ツブ３の
Ｑ３出力が同期回路の出力クロックＣＬとして導出され
ると共に、上記第２ノアゲート５に入力される。
上記第１．第２及び第３フリツプ７０ツブはいずれもＤ
フリップ２０ツブからなり、これらを駆動するクロック
は基本クロックφが、ＬＳＩに内蔵された発振回路６或
いは外部発振回路から与えられる。上記第１及び第２フ
リップフロップｌ。
フリップ２０ツブからなり、これらを駆動するクロック
は基本クロックφが、ＬＳＩに内蔵された発振回路６或
いは外部発振回路から与えられる。上記第１及び第２フ
リップフロップｌ。
２！／ｉ基本クロックーの立上りで動作し、第３フリッ
プフロップ３は基本クロックφの立下りで動作するもの
とする。
プフロップ３は基本クロックφの立下りで動作するもの
とする。
上記構成の回路において、テスト実行に際しては、基本
クロｙりφの成る立下り直後ｒ０指指令量ＲＥＳＥＴを
高レベルにする。該指令信号ＲＥ Ｓ ＥＴが与えられ
ることによって第１及び第２フリップフロップ１，２で
形成された出力信号のＮＯＲ論理により、第１ノアゲー
ト４の出力信号ＳＹＩ’ＪＣが形成される。即ち該出力
信号５ＹＮＣｆｄ、指令信号ＲＥＳＥＴの立上りから約
手サイクル後における基本クロック−の立上りからＩサ
イクル期間だけ高レベルが維持される。
クロｙりφの成る立下り直後ｒ０指指令量ＲＥＳＥＴを
高レベルにする。該指令信号ＲＥ Ｓ ＥＴが与えられ
ることによって第１及び第２フリップフロップ１，２で
形成された出力信号のＮＯＲ論理により、第１ノアゲー
ト４の出力信号ＳＹＩ’ＪＣが形成される。即ち該出力
信号５ＹＮＣｆｄ、指令信号ＲＥＳＥＴの立上りから約
手サイクル後における基本クロック−の立上りからＩサ
イクル期間だけ高レベルが維持される。
次に第２ノアゲート５は上記出力信号５ＹＮＣ及び第３
フリップフロップ３が入力されているため、ノアゲート
５は出力信号５ＹＮＣが高レベルにある期間は強制的に
低レベルになる。この結果第３７リツプフロツプ３のＱ
３出力は上記出力信号５ＹＮＣの高レベル期間に半サイ
クル遅れたＩサイクル期間に強制的に低レベルとなる。
フリップフロップ３が入力されているため、ノアゲート
５は出力信号５ＹＮＣが高レベルにある期間は強制的に
低レベルになる。この結果第３７リツプフロツプ３のＱ
３出力は上記出力信号５ＹＮＣの高レベル期間に半サイ
クル遅れたＩサイクル期間に強制的に低レベルとなる。
この時点以降第３フリップフロップ３のＱ３出力は基本
クロックφを分周した信号をクロックＣＬＩ （ＣＩ、
２）として出力する。即ち第３フリップフロップ３は、
その初期状態にかかわらず指令信号ＲＥＳＥＴが高レベ
ルになった基本クロックφの約２サイクル目にはその出
力ＣＬＩ（ＣＬ２）が低レベルとなり、基本クロックφ
に対して同期をとることができる。
クロックφを分周した信号をクロックＣＬＩ （ＣＩ、
２）として出力する。即ち第３フリップフロップ３は、
その初期状態にかかわらず指令信号ＲＥＳＥＴが高レベ
ルになった基本クロックφの約２サイクル目にはその出
力ＣＬＩ（ＣＬ２）が低レベルとなり、基本クロックφ
に対して同期をとることができる。
第２図においてクロックＣＬＩとクロックＣＬ２は、第
３フリップフロップ３の出力として基本クロックφとの
間における２つの位相関係の可能性があることを示し、
出力信号５ＹＮＣが発生した後においては上述の回路動
作によってクロックの初期状態に関係なく基本クロック
φとクロックＣＬとの位相関係は固定される。 □ 上記実施例はクロックＣＬの立上りに同期してシステム
のリセフトが実行される回路を挙げたが、立下りに同期
してシステムのリセフトが実行される場合は第１ノアゲ
ート４をオアゲートに、第２ノアゲート５をナントゲー
トに置き換えることによって構成することができる。
３フリップフロップ３の出力として基本クロックφとの
間における２つの位相関係の可能性があることを示し、
出力信号５ＹＮＣが発生した後においては上述の回路動
作によってクロックの初期状態に関係なく基本クロック
φとクロックＣＬとの位相関係は固定される。 □ 上記実施例はクロックＣＬの立上りに同期してシステム
のリセフトが実行される回路を挙げたが、立下りに同期
してシステムのリセフトが実行される場合は第１ノアゲ
ート４をオアゲートに、第２ノアゲート５をナントゲー
トに置き換えることによって構成することができる。
〈発明の効果〉
以上本発明によれば、指令信号が与えられることによっ
てＬＳＩ内部において基本クロックに同期したクロック
を作り出す回路を設けることによシ、ＬＳＩの機能テス
トに要する分周クロックをＬＳＩ側において速やかに基
本クロ７りに同期させることができ、テスト動作の高速
化が図れると共に、テスト装置に与える負担を軽減する
ことができる。
てＬＳＩ内部において基本クロックに同期したクロック
を作り出す回路を設けることによシ、ＬＳＩの機能テス
トに要する分周クロックをＬＳＩ側において速やかに基
本クロ７りに同期させることができ、テスト動作の高速
化が図れると共に、テスト装置に与える負担を軽減する
ことができる。
第１図は本発明による一実施例を示す回路ブロック図、
第２図は同実施例の動作を説明するための信号波形図で
ある。
第２図は同実施例の動作を説明するための信号波形図で
ある。
Claims (1)
- １）基本クロックを分周して得られるクロックで動作す
る集積回路において、直列接続した第１及び第２フリッ
プフロップと、第１フリップフロップの反転出力＠Ｑ＿
１＠と第２フリップフロップの出力Ｑ＿２が入力された
第１論理ゲートと、集積回路を動作させるクロックを出
力する端子を備えた第３のフリップフロップと、該第３
のフリップフロップのクロック出力Ｑ＿２と上記第１論
理ゲートの出力が入力として与えられ出力が第３のフリ
ップフロップに入力された第２論理ゲートと、上記第１
、第２及び第３フリップフロップに入力された基本クロ
ックとを備えてなることを特徴とするクロック発生回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027396A JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
| US07/085,818 US4758737A (en) | 1985-02-13 | 1987-07-20 | Clock generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027396A JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186023A true JPS61186023A (ja) | 1986-08-19 |
| JPH0373176B2 JPH0373176B2 (ja) | 1991-11-21 |
Family
ID=12219900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027396A Granted JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4758737A (ja) |
| JP (1) | JPS61186023A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198313A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 同期化回路 |
| GB2211039B (en) * | 1987-10-10 | 1991-10-23 | Stc Plc | Digital frequency converter |
| JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
| US4912340A (en) * | 1988-10-21 | 1990-03-27 | Northern Telecom | Circuit for generating non-overlapping two-phase clocks |
| US5032740A (en) * | 1989-11-06 | 1991-07-16 | Eastman Kodak Company | Voltage level conversion of a clock signal |
| US5086236A (en) * | 1990-08-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Synchronizing circuit of two clock signals |
| US5341031A (en) * | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
| US5510740A (en) * | 1993-04-21 | 1996-04-23 | Intel Corporation | Method for synchronizing clocks upon reset |
| US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
| US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
| KR100238869B1 (ko) * | 1996-12-11 | 2000-01-15 | 윤종용 | 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치 |
| US6329867B1 (en) * | 1997-04-25 | 2001-12-11 | Texas Instruments Incorporated | Clock input buffer with noise suppression |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979732A (en) * | 1975-02-18 | 1976-09-07 | Motorola, Inc. | Asynchronous status interlock circuit for interface adaptor |
| JPS5291471A (en) * | 1976-01-28 | 1977-08-01 | Toshiba Corp | Clock pulse generator |
| JPS6347105Y2 (ja) * | 1981-01-13 | 1988-12-06 |
-
1985
- 1985-02-13 JP JP60027396A patent/JPS61186023A/ja active Granted
-
1987
- 1987-07-20 US US07/085,818 patent/US4758737A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4758737A (en) | 1988-07-19 |
| JPH0373176B2 (ja) | 1991-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |