JPH0373176B2 - - Google Patents
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- Publication number
- JPH0373176B2 JPH0373176B2 JP60027396A JP2739685A JPH0373176B2 JP H0373176 B2 JPH0373176 B2 JP H0373176B2 JP 60027396 A JP60027396 A JP 60027396A JP 2739685 A JP2739685 A JP 2739685A JP H0373176 B2 JPH0373176 B2 JP H0373176B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- flop
- output
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
<産業上の利用分野>
この発明は集積回路(LSI)に設けるクロツク
発生回路に関し、特にはLSIの良否をテスタで判
定する場合に適した基本クロツクに同期する分周
クロツクの発生回路に関するものである。
発生回路に関し、特にはLSIの良否をテスタで判
定する場合に適した基本クロツクに同期する分周
クロツクの発生回路に関するものである。
<発明の概要>
製造されたLSIについてその良否を判定する
際、テスト動作を実行する前にLSIを駆動するた
めの分周クロツクを基本クロツクに同期させねば
ならない。この発明は、テスタ等から与えられる
テスト開始指令によつてLSIを駆動するに必要な
分周クロツクとして基本クロツクに同期したクロ
ツクをLSI内で発生させる回路である。
際、テスト動作を実行する前にLSIを駆動するた
めの分周クロツクを基本クロツクに同期させねば
ならない。この発明は、テスタ等から与えられる
テスト開始指令によつてLSIを駆動するに必要な
分周クロツクとして基本クロツクに同期したクロ
ツクをLSI内で発生させる回路である。
<従来の技術>
マイクロプロセツサ等のLSIは所期の目的を達
成した動作を実行するためにクロツクを必要と
し、そのための基本クロツクはLSIに内蔵した発
振回路から与えられるか、外部発振回路から与え
られる。処で発振回路から与えられた基本クロツ
クに対して、それを分周して形成したLSI駆動の
ためのクロツクはその極性関係がLSIの初期時に
不定状態にある。
成した動作を実行するためにクロツクを必要と
し、そのための基本クロツクはLSIに内蔵した発
振回路から与えられるか、外部発振回路から与え
られる。処で発振回路から与えられた基本クロツ
クに対して、それを分周して形成したLSI駆動の
ためのクロツクはその極性関係がLSIの初期時に
不定状態にある。
このようなLSIについて、製造工程終了の段階
で良否を判定する場合、テスト装置にセツトした
後LSIの機能テストの実行に先立つて、まず最初
に基本クロツクと分周クロツクの極性関係を調
べ、所望の極性関係を得てから本来の機能テスト
を行わねばならない。
で良否を判定する場合、テスト装置にセツトした
後LSIの機能テストの実行に先立つて、まず最初
に基本クロツクと分周クロツクの極性関係を調
べ、所望の極性関係を得てから本来の機能テスト
を行わねばならない。
<発明が解決しようとする問題点>
上記従来のクロツクを必要とするLSIでは、機
能テストに際して極性合わせという操作が必要に
なり、テスタの構造を複雑にするだけではなく、
テストの実行に時間が掛るという問題があつた。
能テストに際して極性合わせという操作が必要に
なり、テスタの構造を複雑にするだけではなく、
テストの実行に時間が掛るという問題があつた。
<問題点を解決するための手段>
上記問題点に対して、テスト開始指令が与えら
れた場合に基本クロツクに同期した分周クロツク
を固定して出力する同期回路をLSIに付加して構
成する。
れた場合に基本クロツクに同期した分周クロツク
を固定して出力する同期回路をLSIに付加して構
成する。
<作用>
LSIに予め同期回路を付加して構成することに
より、テスタ等からテスト開始指令が与えられた
場合に、該指令を検出して基本クロツクに同期し
たクロツクを出力する。
より、テスタ等からテスト開始指令が与えられた
場合に、該指令を検出して基本クロツクに同期し
たクロツクを出力する。
<実施例>
第1図は本発明による一実施例を示し、第2図
は同実施例の動作を説明するための信号波形図で
ある。
は同実施例の動作を説明するための信号波形図で
ある。
図において、第1フリツプフロツプ1及び第2
フリツプフロツプ2は直列に接続されている。第
1フリツプフロツプ1のD1入力には、テスト開
始指令信号として例えばLSIをリセツトして初期
化するための信号が与えられ、1入力に
はインバータを介してその反転信号RESETが与
えられている。本実施例のシステムは上記指令信
号が低レベルのときリセツトされ、高レ
ベルのとき動作する。
フリツプフロツプ2は直列に接続されている。第
1フリツプフロツプ1のD1入力には、テスト開
始指令信号として例えばLSIをリセツトして初期
化するための信号が与えられ、1入力に
はインバータを介してその反転信号RESETが与
えられている。本実施例のシステムは上記指令信
号が低レベルのときリセツトされ、高レ
ベルのとき動作する。
上記第1フリツプフロツプ1の1出力と第2
フリツプフロツプ2のQ2出力が入力された第1
ノアゲート4が設けられ、該ノアゲート4の出力
SYNCは後述する第3フリツプフロツプ3のQ3
出力と共に第2ノアゲート5に入力されている。
該第2ノアゲート5の出力信号及びその反転信号
を夫々D3,3入力とする第3フリツプフロツプ
3が設けられ、該第3フリツプフロツプ3のQ3
出力が同期回路の出力クロツクCLとして導出さ
れると共に、上記第2ノアゲート5に入力され
る。
フリツプフロツプ2のQ2出力が入力された第1
ノアゲート4が設けられ、該ノアゲート4の出力
SYNCは後述する第3フリツプフロツプ3のQ3
出力と共に第2ノアゲート5に入力されている。
該第2ノアゲート5の出力信号及びその反転信号
を夫々D3,3入力とする第3フリツプフロツプ
3が設けられ、該第3フリツプフロツプ3のQ3
出力が同期回路の出力クロツクCLとして導出さ
れると共に、上記第2ノアゲート5に入力され
る。
上記第1、第2及び第3フリツプフロツプはい
ずれもDフリツプフロツプからなり、これらを駆
動するクロツクは基本クロツクφが、LSIに内蔵
された発振回路6或いは外部発振回路から与えら
れる。上記第1及び第2フリツプフロツプ1,2
は基本クロツクφの立上りで動作し、第3フリツ
プフロツプ3は基本クロツクφの立下りで動作す
るものとする。
ずれもDフリツプフロツプからなり、これらを駆
動するクロツクは基本クロツクφが、LSIに内蔵
された発振回路6或いは外部発振回路から与えら
れる。上記第1及び第2フリツプフロツプ1,2
は基本クロツクφの立上りで動作し、第3フリツ
プフロツプ3は基本クロツクφの立下りで動作す
るものとする。
上記構成の回路において、テスト実行に際して
は、基本クロツクφの或る立下り直後に指令信号
RESETを高レベルにする。該指令信号
が与えられることによつて第1及び第2フリツプ
フロツプ1,2で形成された出力信号のNOR論
理により、第1ノアゲート4の出力信号SYNCが
形成される。即ち該出力信号SYNCは、指令信号
RESETの立上りから約半サイクル後における基
本クロツクφの立上りから1サイクル期間だけ高
レベルが維持される。
は、基本クロツクφの或る立下り直後に指令信号
RESETを高レベルにする。該指令信号
が与えられることによつて第1及び第2フリツプ
フロツプ1,2で形成された出力信号のNOR論
理により、第1ノアゲート4の出力信号SYNCが
形成される。即ち該出力信号SYNCは、指令信号
RESETの立上りから約半サイクル後における基
本クロツクφの立上りから1サイクル期間だけ高
レベルが維持される。
次に第2ノアゲート5は上記出力信号SYNC及
び第3フリツプフロツプ3が入力されているた
め、ノアゲート5は出力信号SYNCが高レベルに
ある期間は強制的に低レベルになる。この結果第
3フリツプフロツプ3のQ3出力は上記出力信号
SYNCの高レベル期間に半サイクル遅れた1サイ
クル期間に強制的に低レベルとなる。この時点以
降第3フリツプフロツプ3のQ3出力は基本クロ
ツクφを分周した信号をクロツクCL1(CL2)とし
て出力する。即ち第3フリツプフロツプ3は、そ
の初期状態にかかわらず指令信号が高レ
ベルになつた基本クロツクφの約2サイクル目に
はその出力CL1(CL2)が低レベルとなり、基本ク
ロツクφに対して同期をとることができる。
び第3フリツプフロツプ3が入力されているた
め、ノアゲート5は出力信号SYNCが高レベルに
ある期間は強制的に低レベルになる。この結果第
3フリツプフロツプ3のQ3出力は上記出力信号
SYNCの高レベル期間に半サイクル遅れた1サイ
クル期間に強制的に低レベルとなる。この時点以
降第3フリツプフロツプ3のQ3出力は基本クロ
ツクφを分周した信号をクロツクCL1(CL2)とし
て出力する。即ち第3フリツプフロツプ3は、そ
の初期状態にかかわらず指令信号が高レ
ベルになつた基本クロツクφの約2サイクル目に
はその出力CL1(CL2)が低レベルとなり、基本ク
ロツクφに対して同期をとることができる。
第2図においてクロツクCL1とクロツクCL2は、
第3フリツプフロツプ3の出力として基本クロツ
クφとの間における2つの位相関係の可能性があ
ることを示し、出力信号SYNCが発生した後にお
いては上述の回路動作によつてクロツクの初期状
態に関係なく基本クロツクφとクロツクCLとの
位相関係は固定される。
第3フリツプフロツプ3の出力として基本クロツ
クφとの間における2つの位相関係の可能性があ
ることを示し、出力信号SYNCが発生した後にお
いては上述の回路動作によつてクロツクの初期状
態に関係なく基本クロツクφとクロツクCLとの
位相関係は固定される。
上記実施例はクロツクCLの立上りに同期して
システムのリセツトが実行される回路を挙げた
が、立下りに同期してシステムのリセツトが実行
される場合は第1ノアゲート4をオアゲートに、
第2ノアゲート5をナンドゲートに置き換えるこ
とによつて構成することができる。
システムのリセツトが実行される回路を挙げた
が、立下りに同期してシステムのリセツトが実行
される場合は第1ノアゲート4をオアゲートに、
第2ノアゲート5をナンドゲートに置き換えるこ
とによつて構成することができる。
<発明の効果>
以上本発明によれば、指令信号が与えられるこ
とによつてLSI内部において基本クロツクに同期
したクロツクを作り出す回路を設けることによ
り、LSIの機能テストに要する分周クロツクを
LSI側において速やかに基本クロツクに同期させ
ることができ、テスト動作の高速化が図れると共
に、テスト装置に与える負担を軽減することがで
きる。
とによつてLSI内部において基本クロツクに同期
したクロツクを作り出す回路を設けることによ
り、LSIの機能テストに要する分周クロツクを
LSI側において速やかに基本クロツクに同期させ
ることができ、テスト動作の高速化が図れると共
に、テスト装置に与える負担を軽減することがで
きる。
第1図は本発明による一実施例を示す回路ブロ
ツク図、第2図は同実施例の動作を説明するため
の信号波形図である。 1,2,3:Dフリツプフロツプ、4,5:ノ
アゲート、6:基本クロツク発生回路、φ:基本
クロツク、RESET:指令信号、CL1(CL2):分
周クロツク。
ツク図、第2図は同実施例の動作を説明するため
の信号波形図である。 1,2,3:Dフリツプフロツプ、4,5:ノ
アゲート、6:基本クロツク発生回路、φ:基本
クロツク、RESET:指令信号、CL1(CL2):分
周クロツク。
Claims (1)
- 1 基本クロツクを分周して得られるクロツクで
動作する集積回路において、直列接続した第1及
び第2フリツプフロツプと、第1フリツプフロツ
プの反転出力1と第2フリツプフロツプの出力
Q2が入力された第1論理ゲートと、集積回路を
動作させるクロツクを出力する端子を備えた第3
のフリツプフロツプと、該第3のフリツプフロツ
プのクロツク出力Q2と上記第1論理ゲートの出
力が入力として与えられ出力が第3のフリツプフ
ロツプに入力された第2論理ゲートと、上記第
1、第2及び第3フリツプフロツプに入力された
基本クロツクとを備えてなることを特徴とするク
ロツク発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60027396A JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
US07/085,818 US4758737A (en) | 1985-02-13 | 1987-07-20 | Clock generator circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60027396A JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61186023A JPS61186023A (ja) | 1986-08-19 |
JPH0373176B2 true JPH0373176B2 (ja) | 1991-11-21 |
Family
ID=12219900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60027396A Granted JPS61186023A (ja) | 1985-02-13 | 1985-02-13 | クロック発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4758737A (ja) |
JP (1) | JPS61186023A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198313A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | 同期化回路 |
GB2211039B (en) * | 1987-10-10 | 1991-10-23 | Stc Plc | Digital frequency converter |
JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
US4912340A (en) * | 1988-10-21 | 1990-03-27 | Northern Telecom | Circuit for generating non-overlapping two-phase clocks |
US5032740A (en) * | 1989-11-06 | 1991-07-16 | Eastman Kodak Company | Voltage level conversion of a clock signal |
US5086236A (en) * | 1990-08-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Synchronizing circuit of two clock signals |
US5341031A (en) * | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
US5510740A (en) * | 1993-04-21 | 1996-04-23 | Intel Corporation | Method for synchronizing clocks upon reset |
US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
US6239627B1 (en) * | 1995-01-03 | 2001-05-29 | Via-Cyrix, Inc. | Clock multiplier using nonoverlapping clock pulses for waveform generation |
KR100238869B1 (ko) * | 1996-12-11 | 2000-01-15 | 윤종용 | 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치 |
US6329867B1 (en) * | 1997-04-25 | 2001-12-11 | Texas Instruments Incorporated | Clock input buffer with noise suppression |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3979732A (en) * | 1975-02-18 | 1976-09-07 | Motorola, Inc. | Asynchronous status interlock circuit for interface adaptor |
JPS5291471A (en) * | 1976-01-28 | 1977-08-01 | Toshiba Corp | Clock pulse generator |
JPS6347105Y2 (ja) * | 1981-01-13 | 1988-12-06 |
-
1985
- 1985-02-13 JP JP60027396A patent/JPS61186023A/ja active Granted
-
1987
- 1987-07-20 US US07/085,818 patent/US4758737A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS61186023A (ja) | 1986-08-19 |
US4758737A (en) | 1988-07-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |