JPH03204951A - バーンイン回路を有する半導体装置 - Google Patents
バーンイン回路を有する半導体装置Info
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- JPH03204951A JPH03204951A JP2053948A JP5394890A JPH03204951A JP H03204951 A JPH03204951 A JP H03204951A JP 2053948 A JP2053948 A JP 2053948A JP 5394890 A JP5394890 A JP 5394890A JP H03204951 A JPH03204951 A JP H03204951A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
チップ内にバーンイン回路を内蔵させた半導体装置に関
し、 チップ内にバーンイン試験回路の一部を内蔵させること
で、バーンイン試験装置の出力上限値をこえる動作周波
数のＬＳＩに対して、ＬＳＩの通常動作周波数での試験
が可能になるようにすることを目的とし、 半導体装置を通常動作モード／バーンイン試験モードに
設定する試験モード設定回路と、該設定回路が試験モー
ド設定出力を生じるとき動作して、外部入力クロックと
同期し半導体装置の通常動作周波数より高い周波数のク
ロックを出力するクロック発生回路と、該設定回路が試
験モード設定出力を生じるとき、前記外部入力クロック
に代えて、クロック発生回路の出力クロックを内部回路
へ出力するゲート回路とをチップ内に設けた構成とする
。
し、 チップ内にバーンイン試験回路の一部を内蔵させること
で、バーンイン試験装置の出力上限値をこえる動作周波
数のＬＳＩに対して、ＬＳＩの通常動作周波数での試験
が可能になるようにすることを目的とし、 半導体装置を通常動作モード／バーンイン試験モードに
設定する試験モード設定回路と、該設定回路が試験モー
ド設定出力を生じるとき動作して、外部入力クロックと
同期し半導体装置の通常動作周波数より高い周波数のク
ロックを出力するクロック発生回路と、該設定回路が試
験モード設定出力を生じるとき、前記外部入力クロック
に代えて、クロック発生回路の出力クロックを内部回路
へ出力するゲート回路とをチップ内に設けた構成とする
。
本発明は、チップ内にバーンイン回路を内蔵させた半導
体装置に関する。
体装置に関する。
近年の半導体装置（ＬＳＩ）は高集積化、高速化が進ん
でおり、か＼る高集積化、高速化ＬＳＩの信頼性を保証
することが重要な問題になっている。
でおり、か＼る高集積化、高速化ＬＳＩの信頼性を保証
することが重要な問題になっている。
ＬＳＩ等の信頼性を高めるために行なわれる試験のうち
、初期不良即ち製造段階で発生した物理的、電気的に弱
い部分などの故障を早期に洗い出す方法として高温度、
高電圧下での長時間連続動作試験（バーンイン試験）が
ある。
、初期不良即ち製造段階で発生した物理的、電気的に弱
い部分などの故障を早期に洗い出す方法として高温度、
高電圧下での長時間連続動作試験（バーンイン試験）が
ある。
第７図にバーンイン試験の一例を示す。試験対象素子（
ＬＳＩチ・ンプ）１１，１２．・・・・・・をバーンイ
ンボード１０に複数個取付け、電源、クロックＣＬＫな
との結線もして高温（６０〜７０°Ｃ）室に入れ、高電
圧（５Ｖ±５％が規格なら５．２５Ｖ）をかけて長時間
連続動作させる。
ＬＳＩチ・ンプ）１１，１２．・・・・・・をバーンイ
ンボード１０に複数個取付け、電源、クロックＣＬＫな
との結線もして高温（６０〜７０°Ｃ）室に入れ、高電
圧（５Ｖ±５％が規格なら５．２５Ｖ）をかけて長時間
連続動作させる。
（発明が解決しようとする課題〕
バーンイン試験での動作周波数はＬＳＩの通常動作周波
数であるのが望ましいが、最近の高速ＬＳＩではこの通
常動作周波数が高く、現状のバーンイン試験装置で出力
可能な周波数範囲を超えたものが現われている。このよ
うな場合は、バーンイン試験装置が出力できる最高周波
数を出力させ、不足分は試験時間を延ばして、等価的に
所定ストレスが加わるようにしている。しかし勿論これ
では試験時間が増大し、試験コストが問題になる。
数であるのが望ましいが、最近の高速ＬＳＩではこの通
常動作周波数が高く、現状のバーンイン試験装置で出力
可能な周波数範囲を超えたものが現われている。このよ
うな場合は、バーンイン試験装置が出力できる最高周波
数を出力させ、不足分は試験時間を延ばして、等価的に
所定ストレスが加わるようにしている。しかし勿論これ
では試験時間が増大し、試験コストが問題になる。
バーンイン試験装置を改造して、出力可能な最高周波数
を高めることも考えられるが、バーンイン試験ではバー
ンインボードに多数のＬＳＩを取付け、高温室に入れて
動作させるので、高周波では配線容量などが問題になっ
て、装置改造は容易でない。バーンイン試験装置の動作
周波数の上限は１０ＭＨｚというのが現状である。これ
に対してＬＳＩの動作周波数は４０ＭＨｚまたはそれ以
上などとなっており、バーンイン試験装置の動作周波数
をこのような高周波にすることは極めて困難である。
を高めることも考えられるが、バーンイン試験ではバー
ンインボードに多数のＬＳＩを取付け、高温室に入れて
動作させるので、高周波では配線容量などが問題になっ
て、装置改造は容易でない。バーンイン試験装置の動作
周波数の上限は１０ＭＨｚというのが現状である。これ
に対してＬＳＩの動作周波数は４０ＭＨｚまたはそれ以
上などとなっており、バーンイン試験装置の動作周波数
をこのような高周波にすることは極めて困難である。
本発明は、チップ内にバーンイン試験回路の一部を内蔵
させることで、バーンイン試験装置の改造をせずに、Ｌ
ＳＩの通常動作周波数での試験が可能になるようにする
ことを目的とするものである。
させることで、バーンイン試験装置の改造をせずに、Ｌ
ＳＩの通常動作周波数での試験が可能になるようにする
ことを目的とするものである。
（課題を解決するための手段〕
第１図に示すように本発明では、外部入力クロック（バ
ーンイン試験装置が出力するクロック）ＣＬＫ＋ に同
期し、それより高い周波数のクロックＣＬＫ、を出力す
るクロック発生回路２１〜２４をＬＳＩチップ内に設け
る。また外部人力クロックＣＬＫ、とクロック発生回路
の出力クロックＣＬＫ、のいずれか一方を選択して出力
するゲート回路２６〜２９と、この選択を制御する試験
子ド設定回路２５を同じチップ内に設ける。
ーンイン試験装置が出力するクロック）ＣＬＫ＋ に同
期し、それより高い周波数のクロックＣＬＫ、を出力す
るクロック発生回路２１〜２４をＬＳＩチップ内に設け
る。また外部人力クロックＣＬＫ、とクロック発生回路
の出力クロックＣＬＫ、のいずれか一方を選択して出力
するゲート回路２６〜２９と、この選択を制御する試験
子ド設定回路２５を同じチップ内に設ける。
試験モード設定回路２５にＨレベル出力を生じさせ、外
部入力クロックＣＬＫ、を入力する。これによりクロッ
ク発生回路２１〜２４は動作してクロックＣＬＫ、に同
期した、かつそれより周波数の高いクロックＣＬＫＺを
発生し、またゲート回路２６〜２９はアンドゲート２７
側が開いて該クロックＣＬＫ、を通し、これを出力クロ
ックＣＬＫ、としてチップ内の論理回路などを動作させ
る。
部入力クロックＣＬＫ、を入力する。これによりクロッ
ク発生回路２１〜２４は動作してクロックＣＬＫ、に同
期した、かつそれより周波数の高いクロックＣＬＫＺを
発生し、またゲート回路２６〜２９はアンドゲート２７
側が開いて該クロックＣＬＫ、を通し、これを出力クロ
ックＣＬＫ、としてチップ内の論理回路などを動作させ
る。
こうして本回路では、低い周波数のクロックＣＬ Ｋ
１を入力して高い周波数（ＬＳＩの通常動作周波数）の
クロックＣＬＫ、でＬＳＩをバーンイン試験することが
でき、バーンイン試験装置の改造は不要、試験時間延長
の必要はない、等の利点を得ることができる。
１を入力して高い周波数（ＬＳＩの通常動作周波数）の
クロックＣＬＫ、でＬＳＩをバーンイン試験することが
でき、バーンイン試験装置の改造は不要、試験時間延長
の必要はない、等の利点を得ることができる。
本発明ではバーンイン試験時に、第１図の回路を内蔵す
るＬＳＩチップを多数バーンインボードに取付け、結線
し、高温室に入れる。そしてモード設定端子Ｔに例えば
Ｈレベルの信号を加えて、〔実施例］ 第１図のクロック発生回路２１〜２４は電圧制御型発振
器２■、分周回路２２，２３．位相比較回路２４からな
る。位相比較回路２４は分周回路２３の出力クロックと
外部人力クロックＣＬＫ。
るＬＳＩチップを多数バーンインボードに取付け、結線
し、高温室に入れる。そしてモード設定端子Ｔに例えば
Ｈレベルの信号を加えて、〔実施例］ 第１図のクロック発生回路２１〜２４は電圧制御型発振
器２■、分周回路２２，２３．位相比較回路２４からな
る。位相比較回路２４は分周回路２３の出力クロックと
外部人力クロックＣＬＫ。
を受け、これらのクロックの位相が一致するように電圧
制御型発振器２１を制御する。つまりＰＬＬ型の発振器
であり、分周回路２３の出力周波数は外部入力クロック
ＣＬＫ、の周波数と同じ、クロックＣＬＫＺは分周回路
２３の分周比の逆数倍だけ高い、になる。出力クロック
ＣＬ Ｋ ｚは電圧制御型発振器２１の出力端から取出
してもよいが、バッファおよび波形成形機能を考慮する
と小分周比の分周回路２２から取出す方が適切である。
制御型発振器２１を制御する。つまりＰＬＬ型の発振器
であり、分周回路２３の出力周波数は外部入力クロック
ＣＬＫ、の周波数と同じ、クロックＣＬＫＺは分周回路
２３の分周比の逆数倍だけ高い、になる。出力クロック
ＣＬ Ｋ ｚは電圧制御型発振器２１の出力端から取出
してもよいが、バッファおよび波形成形機能を考慮する
と小分周比の分周回路２２から取出す方が適切である。
ゲート回路２６〜２９はアンドゲート２６，２７、ノア
ゲート２８、インバータ２９からなり、アンドゲート２
６と２７の一方の人力がＣＬＫ。
ゲート２８、インバータ２９からなり、アンドゲート２
６と２７の一方の人力がＣＬＫ。
とＣＬＫ２、他方が試験モード設定回路２５の出力とそ
れをインバータ２９で反転したもの、である。従って試
験モード設定回路２５の出力がＨならゲート２７が開い
て、ゲート２６が閉じ、クロックＣＬＫ、がゲート２７
．２８を通って出力クロックＣＬＫ、になる。これに対
して試験モード設定回路の出力がＬならゲート２６が開
いて、ゲート２７が閉じ、外部入力クロックＣＬＫ、が
ゲ−！−２６，２８を通って出力クロックＣＬＫ、にな
る。これはＬＳＩが通常動作する場合のクロック人力経
路である。クロックＣＬＫ２を出力させるバーンイン試
験モードか、クロックＣＬＫ、を出力させる通常動作モ
ードかの選択は、モード設定端子Ｔに与える信号のＨ／
Ｌレベルにより行なつ。
れをインバータ２９で反転したもの、である。従って試
験モード設定回路２５の出力がＨならゲート２７が開い
て、ゲート２６が閉じ、クロックＣＬＫ、がゲート２７
．２８を通って出力クロックＣＬＫ、になる。これに対
して試験モード設定回路の出力がＬならゲート２６が開
いて、ゲート２７が閉じ、外部入力クロックＣＬＫ、が
ゲ−！−２６，２８を通って出力クロックＣＬＫ、にな
る。これはＬＳＩが通常動作する場合のクロック人力経
路である。クロックＣＬＫ２を出力させるバーンイン試
験モードか、クロックＣＬＫ、を出力させる通常動作モ
ードかの選択は、モード設定端子Ｔに与える信号のＨ／
Ｌレベルにより行なつ。
第２図は位相比較回路２４の回路例を示す。分周回路２
３の出力クロックＣＬＫ、のしレベルがランチ３１．３
２に取込まれ、また外部人力クロックＣＬＫ、のしレベ
ルがラッチ３４．３５に取込まれ、この状態でＣＬ Ｋ
ａがＬからＨに立上るとナントゲート３３の出力が一
瞬りになり、ラッチ３７．３８をセットする。クロック
ＣＬＫ、も同様で、ＬからＨに立上るとナントゲート３
６の出力が一瞬りになり、ラッチ３９．４０をセットす
る。
３の出力クロックＣＬＫ、のしレベルがランチ３１．３
２に取込まれ、また外部人力クロックＣＬＫ、のしレベ
ルがラッチ３４．３５に取込まれ、この状態でＣＬ Ｋ
ａがＬからＨに立上るとナントゲート３３の出力が一
瞬りになり、ラッチ３７．３８をセットする。クロック
ＣＬＫ、も同様で、ＬからＨに立上るとナントゲート３
６の出力が一瞬りになり、ラッチ３９．４０をセットす
る。
ラッチ３７．３８がセットされるとナントゲート３８の
出力がＨ、ナントゲート３７の出力がＬで、これはノア
ゲート４３の出力をＨにし、これはインバータで反転さ
れてＬになりｐチャネルトランジスタＱ、をオンにして
コンデンサＣを充電する。またラッチ３９．４０がセッ
トされるとナントゲート３９の出力はＨ、ナントゲート
４０の出力はＬになり、これはナントゲート４２の出力
をＨにしてｎチャネルトランジスタＱ２をオンにし、コ
ンデンサＣを放電させる。従ってコンデンサＣの電圧■
はクロックＣＬＫ、とＣＬＫ、の位相差に対応し、これ
が電圧制御型発振器２１の制御信号になる。
出力がＨ、ナントゲート３７の出力がＬで、これはノア
ゲート４３の出力をＨにし、これはインバータで反転さ
れてＬになりｐチャネルトランジスタＱ、をオンにして
コンデンサＣを充電する。またラッチ３９．４０がセッ
トされるとナントゲート３９の出力はＨ、ナントゲート
４０の出力はＬになり、これはナントゲート４２の出力
をＨにしてｎチャネルトランジスタＱ２をオンにし、コ
ンデンサＣを放電させる。従ってコンデンサＣの電圧■
はクロックＣＬＫ、とＣＬＫ、の位相差に対応し、これ
が電圧制御型発振器２１の制御信号になる。
ランチ３７．３８とラッチ３９．４０が共にセットされ
るとナントゲート４１の出力はＬになり、ラッチ３７．
３８とラッチ３９．４０をリセットする。
るとナントゲート４１の出力はＬになり、ラッチ３７．
３８とラッチ３９．４０をリセットする。
第３図に電圧制御型発振器２１の具体例を示す。
この回路は基本的にはインバータを奇数個、縦続接続し
て構成されるリング発振器で、トランジスタＱ、、Ｑ、
がその第１のインバータ■１を、■！が第２のインバー
タを、ナントゲートＩ、が第３のインバータを構成する
。試験モード設定回路２５の出力がＨのときナンドゲー
）ＩＩＩは開いて、このリング発振器は発振を始める。
て構成されるリング発振器で、トランジスタＱ、、Ｑ、
がその第１のインバータ■１を、■！が第２のインバー
タを、ナントゲートＩ、が第３のインバータを構成する
。試験モード設定回路２５の出力がＨのときナンドゲー
）ＩＩＩは開いて、このリング発振器は発振を始める。
また位相比較回路２４からの制御電圧ＶがＣＭＯＳイン
バータＱ＋＋＋Ｑ、と直列のトランジスタＱ、のゲート
に入力し、この回路の信号伝播遅延時間を変え、ひいて
は発振出力の位相、周波数を変える。
バータＱ＋＋＋Ｑ、と直列のトランジスタＱ、のゲート
に入力し、この回路の信号伝播遅延時間を変え、ひいて
は発振出力の位相、周波数を変える。
第４図に第１図の変形例を示す。本例では外部入力クロ
ックはＣＬＫ、、とＣＬＫ＋ｂの２種あり、これに対応
して電圧制御型発振器２１も２種類のクロックＣＬ Ｋ
ｔ＠、ＣＬ Ｋ ｚｂを出力し、ゲート回路がこれら
の一方を選択する。このゲート回路はナントゲート２６
ａと２６ｂ、２７ａと２７ｂ。
ックはＣＬＫ、、とＣＬＫ＋ｂの２種あり、これに対応
して電圧制御型発振器２１も２種類のクロックＣＬ Ｋ
ｔ＠、ＣＬ Ｋ ｚｂを出力し、ゲート回路がこれら
の一方を選択する。このゲート回路はナントゲート２６
ａと２６ｂ、２７ａと２７ｂ。
２８ａと２８ｂ、２９ａと２９ｂ、インバータ２９ａと
２９ｂからなる。
２９ｂからなる。
試験モード設定回路２５の出力である選択信号ＴＥＳＴ
がＨレベルであるとゲート２６ａ、２７ｂが閉じ、２６
ｂ、２７ｂが開いて、ゲート２８ａ。
がＨレベルであるとゲート２６ａ、２７ｂが閉じ、２６
ｂ、２７ｂが開いて、ゲート２８ａ。
２８ｂは外部入力クロックｃＬＫ、、、ＣＬＫ、ｂを内
部回路へ入力する。これとは逆に選択信号ＴＥＳＴがＬ
レベルであると、ゲー１−２６ｂ、２７ｂが閉し、２６
ａ、２７ａが開いてゲー）２８ａ、２８ｂは電圧制御型
発振回路２１が出力するクロックＣＬ Ｋ ｚ−９ＣＬ
Ｋ ｚｂを内部回路へ入力する。
部回路へ入力する。これとは逆に選択信号ＴＥＳＴがＬ
レベルであると、ゲー１−２６ｂ、２７ｂが閉し、２６
ａ、２７ａが開いてゲー）２８ａ、２８ｂは電圧制御型
発振回路２１が出力するクロックＣＬ Ｋ ｚ−９ＣＬ
Ｋ ｚｂを内部回路へ入力する。
第５図に第１図の他の変形例を示す。本例では電圧制御
型発振器２１がヒステリシスを有する形式のものであり
、安定に高周波数を発生するようにされている。インバ
ー２１１部と１３部は第３図と同じであるがインバータ
１２部は図示のようにＣＭＯＳインバータＱ、、Ｑ、と
Ｑｌ。、Ｑｌｌ及びプルダウン用のトランジスタＱ、□
とプルダウン用トランジスタＱ ＋ ３を備える。
型発振器２１がヒステリシスを有する形式のものであり
、安定に高周波数を発生するようにされている。インバ
ー２１１部と１３部は第３図と同じであるがインバータ
１２部は図示のようにＣＭＯＳインバータＱ、、Ｑ、と
Ｑｌ。、Ｑｌｌ及びプルダウン用のトランジスタＱ、□
とプルダウン用トランジスタＱ ＋ ３を備える。
インバータＩ２部の動作を説明すると、今、入力がＬな
らトランジスタＱ、、Ｑ、がオン、Ｑｌ。。
らトランジスタＱ、、Ｑ、がオン、Ｑｌ。。
Ｑ 、 、 カオフで、出力はＨである。このＨレベル
出力を受けてＰチャネルトランジスタＱ、□はオフ、ｎ
チャネルトランジスタＱ１．はオンする。
出力を受けてＰチャネルトランジスタＱ、□はオフ、ｎ
チャネルトランジスタＱ１．はオンする。
この状態で入力がＨになるとトランジスタＱ、。
Ｑ、はオフ、ＱＩＩ＋Ｑ＋。はオンになるが、トランジ
スタＱｌｆｆがＯＮＬでいるため、Ｑｌ。のソース電位
が上がりパックゲート効果により、トランジスタＱ１゜
のオンは遅れ、ひいては出力の立下りが遅れる。この状
態を第５図（ｂ）の■で示す。トランジスタＱ、、Ｑ、
がオフ、Ｑ＋ｏ、Ｑｚがオンであれば出力はＬであり、
これを受けてトランジスタＱＩ２はオン、ＱＩｊはオフ
になる。
スタＱｌｆｆがＯＮＬでいるため、Ｑｌ。のソース電位
が上がりパックゲート効果により、トランジスタＱ１゜
のオンは遅れ、ひいては出力の立下りが遅れる。この状
態を第５図（ｂ）の■で示す。トランジスタＱ、、Ｑ、
がオフ、Ｑ＋ｏ、Ｑｚがオンであれば出力はＬであり、
これを受けてトランジスタＱＩ２はオン、ＱＩｊはオフ
になる。
この状態で入力がＬに戻ると、トランジスタＱ、・。
Ｑ、はオフ、Ｑ、、Ｑ、がオンになるが、トランジスタ
ＱｌｚがＯＮしているため、Ｑ２のソース電位が下がり
バックゲート効果によりトランジスタＱ９のオンは遅れ
、ひいては出力の立上りが遅れる。
ＱｌｚがＯＮしているため、Ｑ２のソース電位が下がり
バックゲート効果によりトランジスタＱ９のオンは遅れ
、ひいては出力の立上りが遅れる。
この状態を第５図（ｂ）の■で示す。
こうして、トランジスタＱ、□、Ｑ１．を設け、けＯＳ
インバータ部のＰ、ｎチャネルトランジスタを２重にし
たことにより、このインバータＩ２は図示の如くヒステ
リシスを持つことになる。ヒステリシスがあると、当該
段の信号伝播遅延時間が大になり、発振が安定、確実に
なる。即ちこの種の発振器（リング発振器）ではインバ
ータ数が少数であると、出力が帰還されてくるのが速く
なり、十分立上らないまたは立下らないうちに入力が変
って立下りまたは立上りに入り、振幅がとれなくなって
発振が不安定になる。インバータにヒステリシスを持た
せて十分立上らせまたは立下らせると、この点が改善さ
れる。
インバータ部のＰ、ｎチャネルトランジスタを２重にし
たことにより、このインバータＩ２は図示の如くヒステ
リシスを持つことになる。ヒステリシスがあると、当該
段の信号伝播遅延時間が大になり、発振が安定、確実に
なる。即ちこの種の発振器（リング発振器）ではインバ
ータ数が少数であると、出力が帰還されてくるのが速く
なり、十分立上らないまたは立下らないうちに入力が変
って立下りまたは立上りに入り、振幅がとれなくなって
発振が不安定になる。インバータにヒステリシスを持た
せて十分立上らせまたは立下らせると、この点が改善さ
れる。
また第５図では分周回路２２は１重２分周回路、同２３
は１重２６分周回路にされ、位相比較回路２４ではナン
トゲート４１の出力端の４個のインバータが除かれてい
る。この４個のインバータは遅延用で、必要に応じて挿
入すればよい。
は１重２６分周回路にされ、位相比較回路２４ではナン
トゲート４１の出力端の４個のインバータが除かれてい
る。この４個のインバータは遅延用で、必要に応じて挿
入すればよい。
第６図（ａ）に分周回路の具体例を示す。これは同図（
ｂ）に示すように３個のインバータをリング状に接続し
、間にクロックφ、Ｔでオン／オフするゲートトランジ
スタＱ、、Ｑ、を挿入した構成になっている。第６図（
ａ）のクロックドＣＭＯＳインバータＱｚＩとＱｚｚ、
Ｑｚ３と（ｈａが同図（ｂ）のＩ１とＱｌに、また
第６図（ａ）のクロックドＣＭＯＳインバータＱｚｓと
ＱｚｂｒＱｚｔとＱｏが同図（ｂ）のＩｂとＱ、に相当
する。
ｂ）に示すように３個のインバータをリング状に接続し
、間にクロックφ、Ｔでオン／オフするゲートトランジ
スタＱ、、Ｑ、を挿入した構成になっている。第６図（
ａ）のクロックドＣＭＯＳインバータＱｚＩとＱｚｚ、
Ｑｚ３と（ｈａが同図（ｂ）のＩ１とＱｌに、また
第６図（ａ）のクロックドＣＭＯＳインバータＱｚｓと
ＱｚｂｒＱｚｔとＱｏが同図（ｂ）のＩｂとＱ、に相当
する。
第６図（Ｃ）に示すように互いに逆相のクロックφ。
φでトランジスタＱ、、Ｑ、をオンオフすると、第６図
（ｂ）の発振回路の各部ａ −ｅの電位は同図（Ｃ）の
ａ −ｅの如くなる。なおこの図では立上り／立下り部
は垂直に、簡略化している。即ちインバータＩ、の出力
ａは直ちにはインバータＩ５の入力すにはならず、入力
すになるにはクロックφによりトランジスタＱ、がオン
になる必要がある。インバータ■ゎの出力Ｃとインバー
タ■、。の入力ｄとの間にも同様の関係がある。このた
め図示のように各部ａ、ｂ、・・・・・・の電位変化は
クロックφ。
（ｂ）の発振回路の各部ａ −ｅの電位は同図（Ｃ）の
ａ −ｅの如くなる。なおこの図では立上り／立下り部
は垂直に、簡略化している。即ちインバータＩ、の出力
ａは直ちにはインバータＩ５の入力すにはならず、入力
すになるにはクロックφによりトランジスタＱ、がオン
になる必要がある。インバータ■ゎの出力Ｃとインバー
タ■、。の入力ｄとの間にも同様の関係がある。このた
め図示のように各部ａ、ｂ、・・・・・・の電位変化は
クロックφ。
７を１重２分周したもの、そしてｂとＣなどは逆位相、
ａとｂなどは９０部位相差の関係にある。
ａとｂなどは９０部位相差の関係にある。
この第６図の回路は１重２分周回路であるが、これをｎ
個用いることにより（次段のφ、７は前段のす、 ｃ
またはｄ、 ｅまたはｅ、 ａとする）１重２″分
周回路が得られる。
個用いることにより（次段のφ、７は前段のす、 ｃ
またはｄ、 ｅまたはｅ、 ａとする）１重２″分
周回路が得られる。
第６図のトランジスタＱ ｆｆｌ−Ｑ ３ ｍはこの分
周回路の動作／不動作制御用で、信号ＳをＨにしてイン
バータＩＩ＋の出力をし、トランジスタＱ！＋ｒＱ３３
をオン、Ｑｌｌｌ Ｑｌ４をオフにすれば動作、信号Ｓ
をＬにしてこの逆にすれば不動作である（クロッりφ、
７が入っていても）。インバータＩＩＩとＩＩ！。
周回路の動作／不動作制御用で、信号ＳをＨにしてイン
バータＩＩ＋の出力をし、トランジスタＱ！＋ｒＱ３３
をオン、Ｑｌｌｌ Ｑｌ４をオフにすれば動作、信号Ｓ
をＬにしてこの逆にすれば不動作である（クロッりφ、
７が入っていても）。インバータＩＩＩとＩＩ！。
ｔｚｔとｉｚｚはラッチ回路で、前段出力を取込み、前
段出力端がハイインピーダンス状態になっても当該段の
入力を前の状態に保持し、動作を安定化させる。インピ
ーダンスＩ １３１ １ ｚｚはラッチで反転した出力
を再び反転して基に戻す働きをする。
段出力端がハイインピーダンス状態になっても当該段の
入力を前の状態に保持し、動作を安定化させる。インピ
ーダンスＩ １３１ １ ｚｚはラッチで反転した出力
を再び反転して基に戻す働きをする。
リング内のインバータの段数は７段であり、奇数段であ
るからリングオシレータを構成する。
るからリングオシレータを構成する。
第５図の回路で、クロックＣＬＫ、を６２５ＫＨｚとし
た場合、りｏ７りＣＬＫｚに４０ＭＨｚが得られた２位
相は、出力取出し点の変更により、９０°単位で変更で
きる。
た場合、りｏ７りＣＬＫｚに４０ＭＨｚが得られた２位
相は、出力取出し点の変更により、９０°単位で変更で
きる。
以上説明したように本発明では超高速ＬＳＩのバーンイ
ン試験を、該ＬＳＩの通常動作周波数で、外部から位相
制御も可能な状態で実行することができ、該通常動作周
波数より低い周波数で時間をかけて行なう必要がなく、
実際の動作周波数で負荷試験を行なうのでより実際に近
い状態で試験でき、初期不良を早期に洗い出すことが可
能になる。
ン試験を、該ＬＳＩの通常動作周波数で、外部から位相
制御も可能な状態で実行することができ、該通常動作周
波数より低い周波数で時間をかけて行なう必要がなく、
実際の動作周波数で負荷試験を行なうのでより実際に近
い状態で試験でき、初期不良を早期に洗い出すことが可
能になる。
第１図は本発明の原理図、
第２図は位相比較回路の具体例を示す回路図、第３図は
電圧制御型発振器の具体例を示す回路図、 第４図は第１図の変形例を示すブロック図、第５図は第
１図の一部の具体例を示す回路図および特性図、 第６図は第３図の具体例を示す回路図および動作説明図
、 第７図はバーンイン試験の説明図である。 第１図で２１〜２４はクロック発生回路、２５は試験モ
ード設定回路、２６〜２９はゲート回路、ＣＬＫ、は外
部人力クロック、ＣＬＫｚはクロック発生回路の出力ク
ロックである。
電圧制御型発振器の具体例を示す回路図、 第４図は第１図の変形例を示すブロック図、第５図は第
１図の一部の具体例を示す回路図および特性図、 第６図は第３図の具体例を示す回路図および動作説明図
、 第７図はバーンイン試験の説明図である。 第１図で２１〜２４はクロック発生回路、２５は試験モ
ード設定回路、２６〜２９はゲート回路、ＣＬＫ、は外
部人力クロック、ＣＬＫｚはクロック発生回路の出力ク
ロックである。
Claims (1)
- 【特許請求の範囲】 １、半導体装置を通常動作モード／バーンイン試験モー
ドに設定する試験モード設定回路（２５）と、 該設定回路が試験モード設定出力を生じるとき動作して
、外部入力クロックと同期し半導体装置の通常動作周波
数より高い周波数のクロックを出力するクロック発生回
路（２１〜２４）と、該設定回路が試験モード設定出力
を生じるとき、前記外部入力クロックに代えて、クロッ
ク発生回路の出力クロックを内部回路へ出力するゲート
回路（２６〜２９）とをチップ内に設けたことを特徴と
するバーンイン回路を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053948A JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-267819 | 1989-10-13 | ||
| JP26781989 | 1989-10-13 | ||
| JP2053948A JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204951A true JPH03204951A (ja) | 1991-09-06 |
| JP2851354B2 JP2851354B2 (ja) | 1999-01-27 |
Family
ID=26394681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053948A Expired - Fee Related JP2851354B2 (ja) | 1989-10-13 | 1990-03-06 | バーンイン回路を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851354B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5825193A (en) * | 1994-12-19 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US6967495B2 (en) | 2002-04-05 | 2005-11-22 | Fujitsu Limited | Dynamic burn-in apparatus and adapter card for dynamic burn-in apparatus |
| CN100339970C (zh) * | 2004-11-10 | 2007-09-26 | 威盛电子股份有限公司 | 芯片同步时钟的测试方法及可同步测试时钟功能的芯片 |
-
1990
- 1990-03-06 JP JP2053948A patent/JP2851354B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825193A (en) * | 1994-12-19 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6967495B2 (en) | 2002-04-05 | 2005-11-22 | Fujitsu Limited | Dynamic burn-in apparatus and adapter card for dynamic burn-in apparatus |
| CN100339970C (zh) * | 2004-11-10 | 2007-09-26 | 威盛电子股份有限公司 | 芯片同步时钟的测试方法及可同步测试时钟功能的芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2851354B2 (ja) | 1999-01-27 |
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