JPS6310612B2 - - Google Patents
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- JPS6310612B2 JPS6310612B2 JP54172181A JP17218179A JPS6310612B2 JP S6310612 B2 JPS6310612 B2 JP S6310612B2 JP 54172181 A JP54172181 A JP 54172181A JP 17218179 A JP17218179 A JP 17218179A JP S6310612 B2 JPS6310612 B2 JP S6310612B2
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- Japan
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- clock
- power supply
- supply line
- transistor
- input terminal
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- 238000003786 synthesis reaction Methods 0.000 claims description 16
- 230000001902 propagating effect Effects 0.000 claims 1
- 238000013329 compounding Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Electric Clocks (AREA)
- Manipulation Of Pulses (AREA)
- Soil Working Implements (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は偶数の分周比をもつダイナミツク分周
器に関するものである。
器に関するものである。
電子時計等に用いる分周器は消費電流が少ない
事が要求されており、周波数の高い場合にはダイ
ナミツク分周器の方がスタチツク分周器よりも有
利となる。また消費電力を減らすために電源電圧
をできるだけ小さくして用いるが、そのとき動作
の高速性がそこなわれてきても分周動作そのもの
は確実に行われる事を要する。分周比について見
ると発振器と直結した初段分周器はクロツク信号
として発振器の出力をそのままつなぐことによ
り、クロツク信号につながつたゲート容量を発振
回路の一部とみなすことができて、ゲート容量の
充放電電力を消費させずに発振器に還元できるの
で、初段分周器の分周比はある程度大きい方が有
利であるし、標準的な水晶発振子の振動数に合わ
せるために、２のベキ乗分の１の分周比が実現で
きるのが望ましい。
事が要求されており、周波数の高い場合にはダイ
ナミツク分周器の方がスタチツク分周器よりも有
利となる。また消費電力を減らすために電源電圧
をできるだけ小さくして用いるが、そのとき動作
の高速性がそこなわれてきても分周動作そのもの
は確実に行われる事を要する。分周比について見
ると発振器と直結した初段分周器はクロツク信号
として発振器の出力をそのままつなぐことによ
り、クロツク信号につながつたゲート容量を発振
回路の一部とみなすことができて、ゲート容量の
充放電電力を消費させずに発振器に還元できるの
で、初段分周器の分周比はある程度大きい方が有
利であるし、標準的な水晶発振子の振動数に合わ
せるために、２のベキ乗分の１の分周比が実現で
きるのが望ましい。
従来このような目的のために特公昭51−35341
のような提案されているが奇数分の１の分周比し
かできないので水晶発振子の振動数が特殊なもの
を要求し好ましくなかつた。また第１図に示すよ
うな1/4分周器が提案されているが後で述べるよ
うにゲートの遅延時間に起因する動作の乱れが起
きるために低い電源電圧での使用には、不向きで
あつた。
のような提案されているが奇数分の１の分周比し
かできないので水晶発振子の振動数が特殊なもの
を要求し好ましくなかつた。また第１図に示すよ
うな1/4分周器が提案されているが後で述べるよ
うにゲートの遅延時間に起因する動作の乱れが起
きるために低い電源電圧での使用には、不向きで
あつた。
本発明の分周器はクロツク制御されたインバー
タ偶数個を縦続接続しクロツク信号のハイとロー
の変化に同期して入力信号の状態変化を伝播する
第１のブロツクと、クロツク制御されたインバー
タ偶数個を縦続接続し、少なくとも入力信号が第
１の電源線の電位から第２の電源線の電位への状
態変化を生じた時にクロツク信号の変化に同期し
て状態変化を伝播する第２のブロツクと、第１の
入力端が第１の電源線の電位から第２電源線の電
位への状態変化を生じた時と第２の入力端が第２
の電源線の電位から第１の電源線の電位への状態
変化を生じた時にクロツク信号の変化に同期して
出力状態を変化するクロツク制御された信号合成
回路とを第１のブロツクの最終段の出力端を第２
のブロツクの初段入力端と前記クロツク制御され
た信号合成回路の第２の入力端に、第２のブロツ
ク最終段の出力端を前記第１の入力端に、前記信
号合成回路の出力端を第１のブロツクの初段入力
端に接続したので上記の欠点がなく、低い電源電
圧、小さい電圧振巾のクロツク信号であつても良
好に動作し得る。
タ偶数個を縦続接続しクロツク信号のハイとロー
の変化に同期して入力信号の状態変化を伝播する
第１のブロツクと、クロツク制御されたインバー
タ偶数個を縦続接続し、少なくとも入力信号が第
１の電源線の電位から第２の電源線の電位への状
態変化を生じた時にクロツク信号の変化に同期し
て状態変化を伝播する第２のブロツクと、第１の
入力端が第１の電源線の電位から第２電源線の電
位への状態変化を生じた時と第２の入力端が第２
の電源線の電位から第１の電源線の電位への状態
変化を生じた時にクロツク信号の変化に同期して
出力状態を変化するクロツク制御された信号合成
回路とを第１のブロツクの最終段の出力端を第２
のブロツクの初段入力端と前記クロツク制御され
た信号合成回路の第２の入力端に、第２のブロツ
ク最終段の出力端を前記第１の入力端に、前記信
号合成回路の出力端を第１のブロツクの初段入力
端に接続したので上記の欠点がなく、低い電源電
圧、小さい電圧振巾のクロツク信号であつても良
好に動作し得る。
以下図面にもとづいて詳細に説明する。第３図
は本発明の実施例の回路構成を示し、第４図に第
３図の実施例に於ける主要ノードの電圧が時間と
ともに変化する様子を示す。１，２は第１及び、
第２電源線であり両電源線の間に電圧を与える。
３はクロツク信号線で、分周器全体の入力信号を
与える。
は本発明の実施例の回路構成を示し、第４図に第
３図の実施例に於ける主要ノードの電圧が時間と
ともに変化する様子を示す。１，２は第１及び、
第２電源線であり両電源線の間に電圧を与える。
３はクロツク信号線で、分周器全体の入力信号を
与える。
４と５は第１のブロツクを構成する第１のクロ
ツク制御されたインバータで第１の電源線１と出
力端イ，ロとの間を第１のチヤンネル型即ち第３
図では、Ｐチヤンネル型を有し、ゲートをクロツ
ク信号線３に接続したFET（フイールドエフエク
トトランジスタ）４３，５３と、ゲートを入力端
４１，５１に接続したFET４２，５２との直列
回路で接続し、第２の電源線２と出力端イ，ロと
の間を第２チヤンネル型即ち、第３図ではｎチヤ
ンネル型を有し、ゲートをクロツク信号線に接続
したFET４４，５４とゲートを入力端に接続し
たFET４５，５５との直列回路で接続して構成
する。
ツク制御されたインバータで第１の電源線１と出
力端イ，ロとの間を第１のチヤンネル型即ち第３
図では、Ｐチヤンネル型を有し、ゲートをクロツ
ク信号線３に接続したFET（フイールドエフエク
トトランジスタ）４３，５３と、ゲートを入力端
４１，５１に接続したFET４２，５２との直列
回路で接続し、第２の電源線２と出力端イ，ロと
の間を第２チヤンネル型即ち、第３図ではｎチヤ
ンネル型を有し、ゲートをクロツク信号線に接続
したFET４４，５４とゲートを入力端に接続し
たFET４５，５５との直列回路で接続して構成
する。
６と７は第２のブロツクを構成し、６は第２の
クロツク制御されたインバータ、７は第３のクロ
ツク制御されたインバータで、それぞれ入力端６
１，７２および出力端ハ，ニを備えたFET６２
〜６５及び７２〜７５で構成し、第１のクロツク
制御されたインバータ４と全く同じ構造をもつも
のである。またFET６４を除き点線６６で示し
たように接続してもよく、FET７３を除き点線
７６で示したように接続してもよい。
クロツク制御されたインバータ、７は第３のクロ
ツク制御されたインバータで、それぞれ入力端６
１，７２および出力端ハ，ニを備えたFET６２
〜６５及び７２〜７５で構成し、第１のクロツク
制御されたインバータ４と全く同じ構造をもつも
のである。またFET６４を除き点線６６で示し
たように接続してもよく、FET７３を除き点線
７６で示したように接続してもよい。
８はクロツク制御された信号合成回路で、第１
の電源線１と出力端ホとの間を第１のチヤンネル
型を有し、ゲートをクロツク信号線３に接続した
FET８４と、ゲートを第１の入力端８１に接続
したFET８３との直列回路で接続し、第２の電
源線２と出力端との間を第２のチヤンネル型を有
しゲートをクロツク信号線３に接続したFET８
５とゲートを第２の入力端８２に接続したFET
との直列回路で接続して構成する。
の電源線１と出力端ホとの間を第１のチヤンネル
型を有し、ゲートをクロツク信号線３に接続した
FET８４と、ゲートを第１の入力端８１に接続
したFET８３との直列回路で接続し、第２の電
源線２と出力端との間を第２のチヤンネル型を有
しゲートをクロツク信号線３に接続したFET８
５とゲートを第２の入力端８２に接続したFET
との直列回路で接続して構成する。
前記第１のクロツク制御されたインバータ４と
５とを縦続接続し、その最終段出力端ロを第２の
インバータ６の入力端６１と信号合成回路８の、
第２の入力端８２に接続し、第２のインバータ６
の出力端ハを第３のインバータ７の入力端７１に
接続し、第３のインバータの出力端ニを信号合成
回路８の第１の入力端８１に接続し、信号合成回
路８の出力端ホを前記縦続接続した第１のインバ
ータ４，５の初段の入力端４１に接続してリング
する。
５とを縦続接続し、その最終段出力端ロを第２の
インバータ６の入力端６１と信号合成回路８の、
第２の入力端８２に接続し、第２のインバータ６
の出力端ハを第３のインバータ７の入力端７１に
接続し、第３のインバータの出力端ニを信号合成
回路８の第１の入力端８１に接続し、信号合成回
路８の出力端ホを前記縦続接続した第１のインバ
ータ４，５の初段の入力端４１に接続してリング
する。
こりように構成した分周器はクロツク信号線３
に印加した信号の1/4に分周された出力が各出力
端イ，ロ，ハ，ニ，ホに現れる。
に印加した信号の1/4に分周された出力が各出力
端イ，ロ，ハ，ニ，ホに現れる。
次に上記の構成に基づいてその動作を説明す
る。第４図に第３図の電源線１に高い電位、第２
の電源線２に低い電位を与え、クロツク信号線３
にφで示すようなパルス列を与えたとき各出力端
イ，ロ，ハ，ニ，ホ、の電圧波形を示す。時間帯
T1のはじめに出力端イ，ハ，ホは高電位にあり
クロツクφが低電位から高電位に変化すると、
FET４４，４５が同時にオンになり、出力端イ
は低電位に変わる。FET５４，５５，７４，７
５は同時にオンとなるが、出力端ロ，ニは共に低
電位にあるので電位の変化は起こらない。それ以
外の電源線と出力端を結ぶ回路は、いずれもいず
れかのFETがオフになつているので入力端ハ，
ホには電荷の移動はなく、配線及びゲート部分に
寄生する容量にたくわえられた電荷によつて以前
の電位が保たれている。時間帯T2においては
FET５２，５３が同時にオンになり出力端ロの
電位は高電位に状態変化する。
る。第４図に第３図の電源線１に高い電位、第２
の電源線２に低い電位を与え、クロツク信号線３
にφで示すようなパルス列を与えたとき各出力端
イ，ロ，ハ，ニ，ホ、の電圧波形を示す。時間帯
T1のはじめに出力端イ，ハ，ホは高電位にあり
クロツクφが低電位から高電位に変化すると、
FET４４，４５が同時にオンになり、出力端イ
は低電位に変わる。FET５４，５５，７４，７
５は同時にオンとなるが、出力端ロ，ニは共に低
電位にあるので電位の変化は起こらない。それ以
外の電源線と出力端を結ぶ回路は、いずれもいず
れかのFETがオフになつているので入力端ハ，
ホには電荷の移動はなく、配線及びゲート部分に
寄生する容量にたくわえられた電荷によつて以前
の電位が保たれている。時間帯T2においては
FET５２，５３が同時にオンになり出力端ロの
電位は高電位に状態変化する。
以下FET６４と７３が入つている場合につい
て述べる。第４図の波形図では実線でその動作を
示す。時間帯T3ではFET６４，６５及びFET８
５，８６が同時にオンとなり、出力端ハとホが低
電位に状態変化する。時間帯T4ではFET４２，
４３及びFET７２，７３が同時にオンになり端
子イとニが高電位に状態変化する。時間帯T5で
はFET５４，５５が同時にオンになり、出力端
ロが低電位に状態変化する。このようにしてT6
では出力端ハが、T7では出力端ニが、T8では出
力端ホが次々に反転することになる。T1〜T8で
状態が一巡するわけであるが、前半のT2〜T3で
状態変化が出力端ロからホへ２段飛び越えて伝播
する事により、1/4分周が行われることになる。
以上述べた動作は各段毎に、クロツク信号φに同
期して行われるので各段での、動作が確実である
限り全体の動作が保証されている。この点が本発
明の分周器が優れている点であり、第１図に述べ
た従来例におけるようにゲート遅延の累積が動作
を不確実にするという事はない。また出力端ニと
ホから完全な２相クロツク出力をとり出すことが
できる。
て述べる。第４図の波形図では実線でその動作を
示す。時間帯T3ではFET６４，６５及びFET８
５，８６が同時にオンとなり、出力端ハとホが低
電位に状態変化する。時間帯T4ではFET４２，
４３及びFET７２，７３が同時にオンになり端
子イとニが高電位に状態変化する。時間帯T5で
はFET５４，５５が同時にオンになり、出力端
ロが低電位に状態変化する。このようにしてT6
では出力端ハが、T7では出力端ニが、T8では出
力端ホが次々に反転することになる。T1〜T8で
状態が一巡するわけであるが、前半のT2〜T3で
状態変化が出力端ロからホへ２段飛び越えて伝播
する事により、1/4分周が行われることになる。
以上述べた動作は各段毎に、クロツク信号φに同
期して行われるので各段での、動作が確実である
限り全体の動作が保証されている。この点が本発
明の分周器が優れている点であり、第１図に述べ
た従来例におけるようにゲート遅延の累積が動作
を不確実にするという事はない。また出力端ニと
ホから完全な２相クロツク出力をとり出すことが
できる。
第１図の従来例の動作について、第２図の波形
図を行いて説明する。時間帯T1ではFET４４′，
４５′が同時にオンになり出力端イが低電位に反
転し、時間帯T2ではFET５２′，５３′が同時に
オンになり出力端ロが状態変化する。出力端ロが
高電位になるとFET６５′がオンになるので、出
力端ハは低電位になり、続いてFET７２′がオン
になるので出力端ニは高電位２．状態変化する。
次に時間帯T3では出力端ニが高電位であるから、
FET８５′，８６′が同時にオンになり出力端ホ
は低電位に状態変化する。電源電位が低い場合に
はインバータ５′，６′，７′の反転に時間を要す
るので時間帯T2の間に出力端ニが高電位になら
ない事になり時間帯T3のクロツクパルスでイン
バータ８′が状態変化できない事がある。このよ
うにインバータ遅延時間の累積が誤動作につなが
る。
図を行いて説明する。時間帯T1ではFET４４′，
４５′が同時にオンになり出力端イが低電位に反
転し、時間帯T2ではFET５２′，５３′が同時に
オンになり出力端ロが状態変化する。出力端ロが
高電位になるとFET６５′がオンになるので、出
力端ハは低電位になり、続いてFET７２′がオン
になるので出力端ニは高電位２．状態変化する。
次に時間帯T3では出力端ニが高電位であるから、
FET８５′，８６′が同時にオンになり出力端ホ
は低電位に状態変化する。電源電位が低い場合に
はインバータ５′，６′，７′の反転に時間を要す
るので時間帯T2の間に出力端ニが高電位になら
ない事になり時間帯T3のクロツクパルスでイン
バータ８′が状態変化できない事がある。このよ
うにインバータ遅延時間の累積が誤動作につなが
る。
本発明の分周器は信号合成回路８の高電位から
低電位への状態変化はインバータ７の出力信号に
よらずにインバータ５の出力信号によつて起こる
ので上記の欠点がない。
低電位への状態変化はインバータ７の出力信号に
よらずにインバータ５の出力信号によつて起こる
ので上記の欠点がない。
本発明でFET６４，７３がなく６６，７６で
示したように直接接続した場合には出力端ハとニ
の電圧波形は第４図ハ，ニの点線で示したように
正常動作する場合に比べて信号の伝播が早い方に
ずれるので誤動作の原因にはならず、ゲート遅延
時間に対するマージンは斜線でハツチングした部
分で示したように十分にある。
示したように直接接続した場合には出力端ハとニ
の電圧波形は第４図ハ，ニの点線で示したように
正常動作する場合に比べて信号の伝播が早い方に
ずれるので誤動作の原因にはならず、ゲート遅延
時間に対するマージンは斜線でハツチングした部
分で示したように十分にある。
第５図に信号合成回路の他の実施例を示す。第
５図ａは第３図の実施例に更にゲートをクロツク
信号線に接続したFET８７とゲートを第１の入
力端８１に接続したFET８８と直列回路を挿入
したものであり、このようにすると時間帯T5，
T6に於いてFET８６がオフ状態になつてもFET
８８はオン状態を保ち、出力端ホの電位がリーク
電流によつて変動する危険が少なくなるので最低
動作周波数を低くすることができる。
５図ａは第３図の実施例に更にゲートをクロツク
信号線に接続したFET８７とゲートを第１の入
力端８１に接続したFET８８と直列回路を挿入
したものであり、このようにすると時間帯T5，
T6に於いてFET８６がオフ状態になつてもFET
８８はオン状態を保ち、出力端ホの電位がリーク
電流によつて変動する危険が少なくなるので最低
動作周波数を低くすることができる。
FET８５とFET８７は共通化して第５図ｂの
ようにすることも可能である。また第２のインバ
ータ６のFET６４があれば、FET８７を省略す
る事ができる。
ようにすることも可能である。また第２のインバ
ータ６のFET６４があれば、FET８７を省略す
る事ができる。
FET８５と第２のインバータ６のFET６４と
を共通化して第６図ａ，ｂ，ｃに示すように変形
する事もできる。第５図ｂ及び第６図は第２のチ
ヤンネル型のFETのみを図示したが第１のチヤ
ンネル型のFETの部分は第３図と同じである。
また第６図に第５図ａに示したFET８８を含む
並列回路を付加する事もできる。
を共通化して第６図ａ，ｂ，ｃに示すように変形
する事もできる。第５図ｂ及び第６図は第２のチ
ヤンネル型のFETのみを図示したが第１のチヤ
ンネル型のFETの部分は第３図と同じである。
また第６図に第５図ａに示したFET８８を含む
並列回路を付加する事もできる。
上記の説明では第１のチヤンネル型をＰチヤン
ネル型としたが逆でもよい。また各出力端と電源
線をつなぐ２つのFETはどちらを出力端にどち
らを電源線側につないでもかまわない。
ネル型としたが逆でもよい。また各出力端と電源
線をつなぐ２つのFETはどちらを出力端にどち
らを電源線側につないでもかまわない。
またFETとして説明したがゲート電流の見合
うだけの容量を各ノードに付加すれば必ずしも、
FETに限るわけでなく他のスイツチング素子で
もよい。
うだけの容量を各ノードに付加すれば必ずしも、
FETに限るわけでなく他のスイツチング素子で
もよい。
第３図の実施例では第１のインバータ４，５の
２個を縦続接続して1/4分周する場合を示したが
第１のインバータを2n個縦続接続して第１のブ
ロツクを構成し、インバータ６，７を交互に、
2m個縦続して第２のブロツクを構成することに
より分周比１／（2n＋ｍ＋１）の分周器がえら
れ、特に ｎ＝１、ｍ＝１で1/4分周器が ｎ＝３、ｍ＝１で1/8分周器が ｎ＝７、ｍ＝１で1/16分周器が得られる。
２個を縦続接続して1/4分周する場合を示したが
第１のインバータを2n個縦続接続して第１のブ
ロツクを構成し、インバータ６，７を交互に、
2m個縦続して第２のブロツクを構成することに
より分周比１／（2n＋ｍ＋１）の分周器がえら
れ、特に ｎ＝１、ｍ＝１で1/4分周器が ｎ＝３、ｍ＝１で1/8分周器が ｎ＝７、ｍ＝１で1/16分周器が得られる。
第１図は従来の分周器の回路図、第２図は第１
図に示す回路の各出力端の電圧波形図、第３図は
本発明の分周器の回路図、第４図は第３図に示す
回路の各出力端の電圧波形図、第５図ａ，ｂ及び
第６図ａ，ｂ，ｃは本発明の他の実施例回路図で
ある。 ４，５……縦続接続された第１のクロツク制御
されたインバータ、６……第２のクロツク制御さ
れたインバータ、７……第３のクロツク制御され
たインバータ、８……クロツク制御された信号合
成回路。
図に示す回路の各出力端の電圧波形図、第３図は
本発明の分周器の回路図、第４図は第３図に示す
回路の各出力端の電圧波形図、第５図ａ，ｂ及び
第６図ａ，ｂ，ｃは本発明の他の実施例回路図で
ある。 ４，５……縦続接続された第１のクロツク制御
されたインバータ、６……第２のクロツク制御さ
れたインバータ、７……第３のクロツク制御され
たインバータ、８……クロツク制御された信号合
成回路。
Claims (1)
- 【特許請求の範囲】 １ クロツク制御されたインバータ偶数個を縦続
接続し、クロツク信号のハイとローの変化に同期
して入力信号の状態変化を伝播する第１のブロツ
クと、クロツク制御されたインバータ偶数個を、
縦続接続し少なくとも入力信号が第１の電源線の
電位から第２の電源線の電位への状態変化を生じ
た時にクロツク信号の変化に同期して状態変化を
伝播する第２のブロツクと、第１の入力端が第１
の電源線の電位から第２の電源線の電位への状態
変化を生じた時と、第２の入力端が第２の電源線
の電位から第１の電源線の電位への状態変化を生
じた時にクロツク信号の変化に同期して出力状態
を変化するクロツク制御された信号合成回路とを
第１のブロツクの最終段の出力端を第２のブロツ
クの初段入力端と前記クロツク制御された信号合
成回路の第２の入力端に、第２のブロツク最終段
の出力端を前記信号合成回路の第１の入力端に、
前記信号合成回路の出力端を第１のブロツクの初
段入力端に接続したことを特徴とする分周器。 ２ 第１のブロツクと第１のクロツク制御された
インバータを偶数段縦続接続して構成し、第２の
ブロツクを第２のクロツク制御されたインバータ
と第３のクロツク制御されたインバータを縦続接
続して構成し、第１のクロツク制御されたインバ
ータは、第１の電源線と出力端との間を第１のチ
ヤンネル型を有し、ゲートをクロツク信号線に接
続したトランジスターとゲートを前記第１のクロ
ツク制御されたインバータの入力端に接続したト
ランジスターとの直列回路で接続し、第２の電源
線と出力端との間を第２のチヤンネル型を有し、
ゲートをクロツク信号線に接続したトランジスタ
ーとゲートを入力端に接続したトランジスターと
の直列回路で接続して構成し、第２のクロツク制
御されたインバータは第１の電源線と出力端との
間を第１のチヤンネル型を有し、ゲートをクロツ
ク信号線に接続したトランジスターとゲートを前
記第２のクロツク制御されたインバータの入力端
に接続したトランジスターとの直列回路で接続
し、第２の電源線と出力端との間を少くとも第２
のチヤンネル型を有しゲートを入力端に接続した
トランジスターを含む回路で接続して構成し、第
３のクロツク制御されたインバータは第１の電源
線と出力端との間を少くともゲートを前記第３の
クロツク制御されたインバータの入力端に接続し
た第１のチヤンネル型を有するトランジスターを
含む回路で接続し、第２の電源線と出力端との間
を第２のチヤンネル型を有し、ゲートをクロツク
信号線に接続したトランジスターとゲートを前記
第３のクロツク制御されたインバータの入力端に
接続したトランジスターとの直列回路で接続して
構成し、クロツク制御された信号合成回路は第１
の電源線と出力端との間を第１のチヤンネル型を
有し、ゲートをクロツク信号線に接続したトラン
ジスターとゲートを前記クロツク制御された信号
合成回路の第１の入力端に接続したトランジスタ
ーとの直列回路で接続し、第２の電源線と出力端
との間を第２のチヤンネル型を有しゲートをクロ
ツク信号線に接続したトランジスターとゲートを
前記クロツク制御された信号合成回路の第２の入
力端に接続したトランジスターとの直列回路を含
む回路で接続して構成したことを特徴とする分周
器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17218179A JPS5696532A (en) | 1979-12-29 | 1979-12-29 | Frequency divider |
| GB8041133A GB2066988B (en) | 1979-12-29 | 1980-12-23 | Frequency divider |
| US06/219,237 US4389728A (en) | 1979-12-29 | 1980-12-23 | Frequency divider |
| DE19803048661 DE3048661A1 (de) | 1979-12-29 | 1980-12-23 | Elektrischer frequenzteiler |
| CH962180A CH647922GA3 (ja) | 1979-12-29 | 1980-12-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17218179A JPS5696532A (en) | 1979-12-29 | 1979-12-29 | Frequency divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696532A JPS5696532A (en) | 1981-08-04 |
| JPS6310612B2 true JPS6310612B2 (ja) | 1988-03-08 |
Family
ID=15937072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17218179A Granted JPS5696532A (en) | 1979-12-29 | 1979-12-29 | Frequency divider |
Country Status (5)
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| GB (1) | GB2066988B (ja) |
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-
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- 1980-12-23 GB GB8041133A patent/GB2066988B/en not_active Expired
- 1980-12-23 US US06/219,237 patent/US4389728A/en not_active Expired - Fee Related
- 1980-12-29 CH CH962180A patent/CH647922GA3/de unknown
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