JPS5829661B2 - シユウハスウブンシユウカイロ - Google Patents
シユウハスウブンシユウカイロInfo
- Publication number
- JPS5829661B2 JPS5829661B2 JP50109942A JP10994275A JPS5829661B2 JP S5829661 B2 JPS5829661 B2 JP S5829661B2 JP 50109942 A JP50109942 A JP 50109942A JP 10994275 A JP10994275 A JP 10994275A JP S5829661 B2 JPS5829661 B2 JP S5829661B2
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- JP
- Japan
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- unit
- terminal
- output
- input
- series
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Electric Clocks (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果トランジスタを使用した
電子式分周回路の改良に関し、特に水晶発振させて得る
信号源を利用する分周回路に適する。
電子式分周回路の改良に関し、特に水晶発振させて得る
信号源を利用する分周回路に適する。
この種の回路として知られるダイナミック形分周回路を
第１ａに示し、その動作波形を同図すに示すが、こ＼で
判然とすることはその動作クロック源（或は分周すべき
信号源）はφ、φパルスである。
第１ａに示し、その動作波形を同図すに示すが、こ＼で
判然とすることはその動作クロック源（或は分周すべき
信号源）はφ、φパルスである。
従って、このダイナミック形分周回路を電子時計或は電
子機器等に使用するのは第２図ａ。
子機器等に使用するのは第２図ａ。
ｂに示した回路となる。
つまり、第２図ａではインバータ１に依って水晶振動子
ＸＴの信号源を増巾してφパルスとすると同時にこの信
号をインバータ３で反転してφパルスとし、（場合によ
って更にφをインバータにより反転しφパルスとする）
このφ、φパルスでバイナリカウンタ４を駆動する。
ＸＴの信号源を増巾してφパルスとすると同時にこの信
号をインバータ３で反転してφパルスとし、（場合によ
って更にφをインバータにより反転しφパルスとする）
このφ、φパルスでバイナリカウンタ４を駆動する。
第２図ａにおけるインバータ３や同図すにおけるインバ
ータ２゜３は発振回路で得られたパルス波形を整形する
ものである。
ータ２゜３は発振回路で得られたパルス波形を整形する
ものである。
前記バイナリ・カウンタの駆動によって得られるＱｌ及
びＱ１出力を次のバイナリ・カウンタ５のφ、φ端子に
供給し、Ｑ２．Ｑ２を得、更にこれを次段のバイナリ・
カウンタに供給する形となる。
びＱ１出力を次のバイナリ・カウンタ５のφ、φ端子に
供給し、Ｑ２．Ｑ２を得、更にこれを次段のバイナリ・
カウンタに供給する形となる。
今発振源のパルスφ、φ（この周波数をｆφとする）は
バイナリ・カウンタ数をｎとして最終段バイナリ・カウ
ンタの出力周波数を特徴とする特許ｆφ−２°×４ となる。
バイナリ・カウンタ数をｎとして最終段バイナリ・カウ
ンタの出力周波数を特徴とする特許ｆφ−２°×４ となる。
発振源が４．１９４３０４ＭＨ２で、バイナリ・カウン
タ数を４個とすると、その最終段バイナリ・カウンタの
出力周波数は２６２．１４４Ｋｔｌｚとなる。
タ数を４個とすると、その最終段バイナリ・カウンタの
出力周波数は２６２．１４４Ｋｔｌｚとなる。
このような周波数分周方式での問題点は水晶振動子から
得られる信号を源としたパルスは完全方形波でなく、こ
のためインバータ２，３等の整形部品が必要となり、こ
れらのインバータのパワが大きい。
得られる信号を源としたパルスは完全方形波でなく、こ
のためインバータ２，３等の整形部品が必要となり、こ
れらのインバータのパワが大きい。
具体的例を示すと、水晶振動子ｘＴの周波数を４．１９
４３０４ＭＨ７，とすると電源ＶＤＤ＝３Ｖでインバー
タ１が９０μＷ１インバータ２が６０μＷ程度のパワと
なり、インバータ２，３の所要パワは可成り大きい。
４３０４ＭＨ７，とすると電源ＶＤＤ＝３Ｖでインバー
タ１が９０μＷ１インバータ２が６０μＷ程度のパワと
なり、インバータ２，３の所要パワは可成り大きい。
ところで電子式時計等は乾電池１本又は２本で１年間又
はそれ以上動作させるのが通例であり、この観点からも
各インパークのパワは極力押える必要があり、インバー
タ２，３のそれは零が望ましい。
はそれ以上動作させるのが通例であり、この観点からも
各インパークのパワは極力押える必要があり、インバー
タ２，３のそれは零が望ましい。
第１図に示したｄｉｖｉｄｅｒはφとφに位相ずれがあ
るとバイナリする能力が低下しスキップする不安定な要
素があるので第２図のような回路はパワ及び動作安定度
で問題が多い。
るとバイナリする能力が低下しスキップする不安定な要
素があるので第２図のような回路はパワ及び動作安定度
で問題が多い。
このために振動子が高周波数になる程インバータ１の出
力がなまり、サイン波形に近くなるので不利なｄｉｖｉ
ｄｅｒとなる。
力がなまり、サイン波形に近くなるので不利なｄｉｖｉ
ｄｅｒとなる。
本発明は上記欠点を除去した新規な周波数分周回路を提
供するものである。
供するものである。
即ち、振動子、抵抗等より成る発振回路から得られたパ
ルスを一相のクロックパルスで動作可能な分周回路に印
加する方式を採用した。
ルスを一相のクロックパルスで動作可能な分周回路に印
加する方式を採用した。
これは−相のクロックパルスで分周回路を動作させるの
でクロックパルスの位相ずれによる不安定性は無くなり
、更に発振パルス信号の整形用インバータが不要になる
ためパワ削減に資するところが大きく、最小限の周波数
分周が可能となる。
でクロックパルスの位相ずれによる不安定性は無くなり
、更に発振パルス信号の整形用インバータが不要になる
ためパワ削減に資するところが大きく、最小限の周波数
分周が可能となる。
前記分周回路は特定の構造を採用しているので一相のク
ロックパルス印加によってｎ進パイナリカウンクが得ら
れたものであるが、その特徴は（イ）電源に複数のＩＧ
ＦＥＴを直列に接続してその入出力端を境に異なるチャ
ンネルのＩＧＦＥＴから成る単位体を縦続接続する（Ｄ
）初段と最終段の単位体はその入出力端を境にして構成
されるＩＧＦＥＴ数を非対称にする←→偶数進バイナリ
カウンタでは前記両単位体をその入出力端を境に構成、
ＩＧＦＥＴ数を対称に、奇数進バイナリカウンタでは前
記両単位体を除いた単位体の一つをその入出力端を境に
した構成、ＩＧＦＥＴ数を非対称にするに）前記二相パ
ルス及び最終段単位体の出力は各ＩＧＦＥＴに印加して
閉ループを構成する点があげられる。
ロックパルス印加によってｎ進パイナリカウンクが得ら
れたものであるが、その特徴は（イ）電源に複数のＩＧ
ＦＥＴを直列に接続してその入出力端を境に異なるチャ
ンネルのＩＧＦＥＴから成る単位体を縦続接続する（Ｄ
）初段と最終段の単位体はその入出力端を境にして構成
されるＩＧＦＥＴ数を非対称にする←→偶数進バイナリ
カウンタでは前記両単位体をその入出力端を境に構成、
ＩＧＦＥＴ数を対称に、奇数進バイナリカウンタでは前
記両単位体を除いた単位体の一つをその入出力端を境に
した構成、ＩＧＦＥＴ数を非対称にするに）前記二相パ
ルス及び最終段単位体の出力は各ＩＧＦＥＴに印加して
閉ループを構成する点があげられる。
次に第３図〜第８図により本発明を詳述する。
第３図ａ、ｂは本発明に係る電子式周波数てい減万式を
示したブロック図であり、ａは入出力コンデンサの取り
方で入力端が大きな振巾となるので、これを直接分周回
路の駆動パルスとした例であり、ｂにはその変形例を示
した。
示したブロック図であり、ａは入出力コンデンサの取り
方で入力端が大きな振巾となるので、これを直接分周回
路の駆動パルスとした例であり、ｂにはその変形例を示
した。
この回路は発振部１０と２進分周部１１で構成され、発
振部は第１図と同様に抵抗１２、水晶振動子１３及びイ
ンバータ１４を並列に接続し、抵抗１２の両端には人出
刃用コンデンサ１５．１６を接地して接続する。
振部は第１図と同様に抵抗１２、水晶振動子１３及びイ
ンバータ１４を並列に接続し、抵抗１２の両端には人出
刃用コンデンサ１５．１６を接地して接続する。
第４図ａは第３図ａに示した回路をＩＧＦＥＴで具体的
に構成した例を示したものであり、第４図すには同図ａ
における各単位体の出力点Ａ、Ｂ。
に構成した例を示したものであり、第４図すには同図ａ
における各単位体の出力点Ａ、Ｂ。
Ｃとクロックパルスφとの波形図を示した。
この分周部の回路は複数のＭＯＳ ＦＥＴを電源ＶＤＤ
に直列接続した単位体１７，１８．１９を縦続接続して
構成するが、この単位体には発振回路１０におけるイン
バータ１４からの単相パルスが印加される。
に直列接続した単位体１７，１８．１９を縦続接続して
構成するが、この単位体には発振回路１０におけるイン
バータ１４からの単相パルスが印加される。
各単位体に着目すると初段単位体と最終段単位体とも同
様なＭＯ８形ＦＥＴで構成され、各単位体の入出力端を
境にして特異な配列となっている。
様なＭＯ８形ＦＥＴで構成され、各単位体の入出力端を
境にして特異な配列となっている。
即ち初段単位体と最終段単位体ともその入出力端を境に
して構成ＭＯ８形ＦＥＴ数が非対称即ち異なっているの
に対してこれ以外の単位体では構成ＭＯ８ＦＥＴ数が対
称即ち同数となっている。
して構成ＭＯ８形ＦＥＴ数が非対称即ち異なっているの
に対してこれ以外の単位体では構成ＭＯ８ＦＥＴ数が対
称即ち同数となっている。
そして非対称形の単位体１９の出力は単位体１７のＩ
ＧＦ ＥＴ Ｔ Ｐ ２及びＴＮ２のゲートへも接続さ
れている。
ＧＦ ＥＴ Ｔ Ｐ ２及びＴＮ２のゲートへも接続さ
れている。
この第４図に示した回路は分周部としてバイナリカウン
タを示しており、３進〜６進の回路は第５図〜第８図に
示した。
タを示しており、３進〜６進の回路は第５図〜第８図に
示した。
偶数進カウンタはを示す第６図及び第８図、更に奇数進
カウンタを示す第５図及び第７図にはいずれもそれらの
動作波形図を添えて示した。
カウンタを示す第５図及び第７図にはいずれもそれらの
動作波形図を添えて示した。
次に第４図に示した偶数進カウンタの動作について説明
する。
する。
第４図における発振回路１０のインバータを構戒するＭ
ＯＳ ＦＥＴをＴＰ＋ 、ＴＮ＋出力をφとし、単位体
１７．１８，１９を構成するＭＯＳＦＥＴをＴＰ２ツＴ
Ｎ２ 、ＴＮ３フＴＰ４・ＴＰ５フＴＮ５フＴＮ４フＴ
Ｐａ ｊ ＴＮ７ 、ＴＮ６更に各単位体の出力点をＡ
。
ＯＳ ＦＥＴをＴＰ＋ 、ＴＮ＋出力をφとし、単位体
１７．１８，１９を構成するＭＯＳＦＥＴをＴＰ２ツＴ
Ｎ２ 、ＴＮ３フＴＰ４・ＴＰ５フＴＮ５フＴＮ４フＴ
Ｐａ ｊ ＴＮ７ 、ＴＮ６更に各単位体の出力点をＡ
。
Ｂ、Ｃ更に又ＴＮ＋ ＋ ＴＮａ 、ＴＮ４ 、ＴＮａ
のソース電極をＶＳＳ即ち接地する。
のソース電極をＶＳＳ即ち接地する。
今ＶＤＤに゛１″レベル信号を印加するとφ端子の信号
が゛Ｏ″レベルになる度にＴＰａがＯＮとなりＣ端子は
゛１″レベルとなる。
が゛Ｏ″レベルになる度にＴＰａがＯＮとなりＣ端子は
゛１″レベルとなる。
ｔｏのタイミングではφ−ｕ ０？＋のためＴＰａがＯ
ＮしてＣ＝１となり、又単位体１７ではＴＰ２７ ＴＮ
ａがＯＦＦ、ＴＮ２がＯＮとなるがＡ端子は不明である
。
ＮしてＣ＝１となり、又単位体１７ではＴＰ２７ ＴＮ
ａがＯＦＦ、ＴＮ２がＯＮとなるがＡ端子は不明である
。
又単位体１８ではＴＰ４ ＋ ＴＮ４が明らかに１＋
ＯＮ ＭとなりＴＰ５ 、ＴＮ５はＡ端子の信号が今の
段階では不明なのでＢ端子の信号は明らかでない。
ＯＮ ＭとなりＴＰ５ 、ＴＮ５はＡ端子の信号が今の
段階では不明なのでＢ端子の信号は明らかでない。
次にφ端子信号がＯ″から１″になりｔｌの場合は１°
′であるので、ＴＮ２は°ｆｏＮｌｌ 、 ＴＮａはφ
端子が１″でＯＮ、ＴＰ２は当然ＯＦＦとなるのでＡ端
子には０″が得られる。
′であるので、ＴＮ２は°ｆｏＮｌｌ 、 ＴＮａはφ
端子が１″でＯＮ、ＴＰ２は当然ＯＦＦとなるのでＡ端
子には０″が得られる。
ＴＰ５ 、ＴＰ４ 、ＴＮ４ ＋ＴＮ５の回路即ち単位
体１８ではＴＰ４がＯＦＦでＶＤＤ 、：！： Ｂ端子
間は遮断される。
体１８ではＴＰ４がＯＦＦでＶＤＤ 、：！： Ｂ端子
間は遮断される。
ＴＮ５はＯＦＦでＶＳＳとＢ端子間は遮断されて前の信
号を保持することになり、依ってＣ端子も保持状態と考
えて前の信号＋１１１１とする。
号を保持することになり、依ってＣ端子も保持状態と考
えて前の信号＋１１１１とする。
更にφ端子信号が１“からＯ″になると即ちｔ２の場合
は、ＴＮａ ＯＦＦ ７ ＴＮ２ ＯＮ 、ＴＰ４ Ｏ
Ｎ 。
は、ＴＮａ ＯＦＦ ７ ＴＮ２ ＯＮ 、ＴＰ４ Ｏ
Ｎ 。
Ｔｐ５ＯＮ、ＴＰ２ＯＦＦのためＡ端子に０″が保持さ
れ、’ｒＰ４ ＯＮ 、ＴＰ５ ＯＮ ＋ ＴＮ４ Ｏ
Ｎ ＋ ＴＮ５ ＯＦＦでＢ端子に１″が得られる。
れ、’ｒＰ４ ＯＮ 、ＴＰ５ ＯＮ ＋ ＴＮ４ Ｏ
Ｎ ＋ ＴＮ５ ＯＦＦでＢ端子に１″が得られる。
単位体１９の回路構成ではＴＮ６がＯＦＦ 、 ＴＰ６
がＯＮ従ってＣ端子に°１′の信号が得られ前の状態ｔ
ｌ ＩＩ＋を保持し続ける。
がＯＮ従ってＣ端子に°１′の信号が得られ前の状態ｔ
ｌ ＩＩ＋を保持し続ける。
更にφ端子が１″でｔ３の時Ｂ端子は保持状態゛１″で
あり、φ端子が１゛であるのでＴ Ｎ６ Ｔ Ｎ７がＯ
Ｎｔ、てＣ端子は′Ｏ″となる。
あり、φ端子が１゛であるのでＴ Ｎ６ Ｔ Ｎ７がＯ
Ｎｔ、てＣ端子は′Ｏ″となる。
Ｃ−０，φ−１よりＴＰ２ ＯＮ 、ＴＮａ ＯＮ 、
ＴＮ２ ＯＦＦであるのでＡ端子は′１″となり、し
たがってＡ端子＝１．Ｃ端子二〇、φ端子＝１によりＴ
Ｎ５がＯＮ 、ＴＮ４ 。
ＴＮ２ ＯＦＦであるのでＡ端子は′１″となり、し
たがってＡ端子＝１．Ｃ端子二〇、φ端子＝１によりＴ
Ｎ５がＯＮ 、ＴＮ４ 。
ＴＰ４． ｊ ＴＰ５がＯＦＦしてＢ端子は１を保つ。
φ端子が′１″から０″になるｔ４では、ＴＰ６がＯＮ
。
。
ＴＮａがＯＦＦしてＣ端子＝１、依ってＴＰ２はＯＦＦ
。
。
ＴＮａはφ−〇のためＯＦＦとなり前の状態Ａ＝１を保
持する。
持する。
更にφ＝Ｏ，Ｃ＝１のためＴＰ４ＯＮＴｐ５ ＯＦＦ
ｔ ＴＮ５ ＯＮ ＋ ＴＮ４ ＯＮとなりＢ端子＝０
となる。
ｔ ＴＮ５ ＯＮ ＋ ＴＮ４ ＯＮとなりＢ端子＝０
となる。
次にφ端子が１１０１１から１“になるｔ５では、ＴＰ
６がＯＦＦ＋ＴＮ６ＯＮｔＴＮＴＯＦＦによりＣ端子は
前の状態１１１９１を保持する。
６がＯＦＦ＋ＴＮ６ＯＮｔＴＮＴＯＦＦによりＣ端子は
前の状態１１１９１を保持する。
依ってＴＮ２ ｔ ＴＮａ は共にＯＮしてＴＰ２はＯ
ＦＦのためＡ＝０となる。
ＦＦのためＡ＝０となる。
Ａ＝ＯになるとＴＰ５はＯＮ、ＴＮ５はＯＦＦとなるが
、ＴＰ４はＯＦＦ、ＴＮ４はＯＮのためＢ端子は前の状
態゛Ｏ“を保持する。
、ＴＰ４はＯＦＦ、ＴＮ４はＯＮのためＢ端子は前の状
態゛Ｏ“を保持する。
φが１″からＯ″になるｔ６の時、ＴＰ６はＯＮ、ＴＮ
６ＯＦＦとなるのでＣ端子＝ Ｉｔ ＩＩ＋となり、Ｔ
Ｎ２はＯＮ、ＴＰ２はＯＦＦ併しφ端子−〇のためＴＮ
ａはＯＦＦとなる。
６ＯＦＦとなるのでＣ端子＝ Ｉｔ ＩＩ＋となり、Ｔ
Ｎ２はＯＮ、ＴＰ２はＯＦＦ併しφ端子−〇のためＴＮ
ａはＯＦＦとなる。
依ってＡ端子は前の状態ｔＴＯ＋＋を保持する。
一方Ａ端子！１０１＋のためＴＰ５はＯＮ、ＴＮ５ＯＦ
Ｆ Ｌ、φ端子が０″のためＴＰ４はＯＮ、Ｃ端子＝１
のため、ＴＮ４はＯＮ、Ｂ端子＝１となる。
Ｆ Ｌ、φ端子が０″のためＴＰ４はＯＮ、Ｃ端子＝１
のため、ＴＮ４はＯＮ、Ｂ端子＝１となる。
これはｔ２の状態と同じである。
この事はｔ２からｔ６迄が１サイクルの繰返しパルスと
なっており、これはφ端子のパルスが２個カウントして
Ａ、Ｂ、Ｃ端子が１サイクル動作したことになる。
なっており、これはφ端子のパルスが２個カウントして
Ａ、Ｂ、Ｃ端子が１サイクル動作したことになる。
第４図すの波形図はこの状態を示していることが判る。
３進カウンタ〜６進カウンタについては夫々の波形図と
一緒に第５図〜第８図に示したがその動作は回路構成が
２進バイナリカウンタと異なるので多少相違点は存在す
るが、波形図に示したように３進〜６進のバイナリカウ
ンタ即ちｎ進のバイナリカウンタが得られる。
一緒に第５図〜第８図に示したがその動作は回路構成が
２進バイナリカウンタと異なるので多少相違点は存在す
るが、波形図に示したように３進〜６進のバイナリカウ
ンタ即ちｎ進のバイナリカウンタが得られる。
第１図ａは従来のグイネミツク分周回路図、同図すはそ
の動作波形図、第２図ａ、ｂは第１図回路を電子機器等
に適用した分周回路図、第３図ａ。 ｂは本発明に係る分周回路図、第４図ａ、ｂはそれをＭ
ＯＳＦＥＴで具体的に構成した分周回路図及び動作波形
図、第、５図〜第８図は本発明に係る３進〜６進形分周
回路を示す具体的回路図及びそれらの動作波形図である
。 １４：インバータ、１２：抵抗、１３：水晶振動子、１
５．１６：コンデンサ、ＶＤＤ ’電源、１１：ｎ進バ
イナリカウンタ、１７，１８，１９：単位体。
の動作波形図、第２図ａ、ｂは第１図回路を電子機器等
に適用した分周回路図、第３図ａ。 ｂは本発明に係る分周回路図、第４図ａ、ｂはそれをＭ
ＯＳＦＥＴで具体的に構成した分周回路図及び動作波形
図、第、５図〜第８図は本発明に係る３進〜６進形分周
回路を示す具体的回路図及びそれらの動作波形図である
。 １４：インバータ、１２：抵抗、１３：水晶振動子、１
５．１６：コンデンサ、ＶＤＤ ’電源、１１：ｎ進バ
イナリカウンタ、１７，１８，１９：単位体。
Claims (1)
- １ 並列接続されたインバータ、振動子及び抵抗を有し
、−相発振パルスを出力する発振部と、絶縁ゲート形電
界効果トランジスタＩＧＦＥＴを用いて構成され、前記
−相発振パルスがクロックパルスとして入力される閉ル
ープ形分周部とを具備し、前記分周部は、電源端子間に
複数のＩＧＦＥＴを直列接続し、その入出力端を境にチ
ャンネル形を異にし、かつ構成数を非対称にして構成さ
れた少なくとも２つの非対称形単位体と、電源端子間に
複数のＩＧＦＢＴを直列接続し、その入出力端を境にチ
ャンネル形を異にしかつ構成数を対称にして構成された
少なくとも１つの対称形単位体と、前記各単位体を縦続
接続して閉ループを構成し、各単位体の出力信号を閉ル
ープ内で順次循環させる手段と、前記−相発振パルスが
ルベルまたはＯレベルのいずれか一方のレベルとなる毎
に前記非対称形単位体のうちの１つの単位体の出力レベ
ルが強制的にＯレベルまたはルベルとなるようにする手
段と、前記１つの単位体の出力を他の単位体に各々帰還
させる手段とを有し、偶数進では対称形単位体を、奇数
進では対称形単位体及び非対称形単位体を前記閉ループ
内に追加縦続接続することによって分周比を増加できる
ようにしたことを特徴とする周波数分周回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50109942A JPS5829661B2 (ja) | 1975-09-12 | 1975-09-12 | シユウハスウブンシユウカイロ |
| US05/722,102 US4103184A (en) | 1975-09-12 | 1976-09-10 | Frequency divider with one-phase clock pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50109942A JPS5829661B2 (ja) | 1975-09-12 | 1975-09-12 | シユウハスウブンシユウカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5234663A JPS5234663A (en) | 1977-03-16 |
| JPS5829661B2 true JPS5829661B2 (ja) | 1983-06-24 |
Family
ID=14523007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50109942A Expired JPS5829661B2 (ja) | 1975-09-12 | 1975-09-12 | シユウハスウブンシユウカイロ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4103184A (ja) |
| JP (1) | JPS5829661B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740769B2 (ja) * | 1990-08-23 | 1998-04-15 | 株式会社東芝 | 可変分周回路 |
| FR2852749B1 (fr) * | 2003-03-18 | 2005-07-15 | Suisse Electronique Microtech | Diviseur de frequence a taux de division variable |
| JP2011147037A (ja) * | 2010-01-15 | 2011-07-28 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| US11342927B1 (en) * | 2021-06-28 | 2022-05-24 | Qualcomm Incorporated | Ring oscillator based frequency divider |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1373626A (en) * | 1970-11-27 | 1974-11-13 | Smiths Industries Ltd | Electrical dividing circuits |
| BE790491A (fr) * | 1971-10-26 | 1973-02-15 | Rca Corp | Circuit diviseur de frequence |
| US3803828A (en) * | 1972-10-12 | 1974-04-16 | Timex Corp | Resistor trim for quartz oscillator |
| JPS5032866A (ja) * | 1973-07-24 | 1975-03-29 | ||
| US3855549A (en) * | 1973-08-24 | 1974-12-17 | Rca Corp | Circuit, such as cmos crystal oscillator, with reduced power consumption |
| JPS50147883A (ja) * | 1974-05-20 | 1975-11-27 |
-
1975
- 1975-09-12 JP JP50109942A patent/JPS5829661B2/ja not_active Expired
-
1976
- 1976-09-10 US US05/722,102 patent/US4103184A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5234663A (en) | 1977-03-16 |
| US4103184A (en) | 1978-07-25 |
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