JPH1051276A - リング発振回路 - Google Patents
リング発振回路Info
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- JPH1051276A JPH1051276A JP8204016A JP20401696A JPH1051276A JP H1051276 A JPH1051276 A JP H1051276A JP 8204016 A JP8204016 A JP 8204016A JP 20401696 A JP20401696 A JP 20401696A JP H1051276 A JPH1051276 A JP H1051276A
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- ring
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Abstract
(57)【要約】
【課題】 乱数発生等のために、周波数変化の大きなリ
ング発振回路を得る。 【解決手段】 奇数段縦続接続されたインバータ１１1
〜１１2M+1の最終段の出力信号ＯＵＴ１は、ＡＮＤゲー
ト１２を介して、初段のインバータ１１1 にフィードバ
ックされて第１のリング発振回路１０が構成される。ま
た、奇数段縦続接続されたインバータ２１1 〜２１2N+1
の最終段の出力信号ＯＵＴ２は、ＡＮＤゲート２２を介
して、初段のインバータ２１1 にフィードバックされて
第２のリング発振回路２０が構成される。これら２つの
リング発振回路１０，２０のそれぞれの奇数段目のイン
バータ１１2m-1，２１2n-1の出力信号ＩＳ１，ＩＳ２
は、それぞれＡＮＤゲート２２，１２の第２の入力端子
に与えられる。これにより、第１及び第２のリング発振
回路１０，２０の出力は相互に干渉を受け、周波数変化
の大きな出力信号ＯＵＴ１，ＯＵＴ２が得られる。
ング発振回路を得る。 【解決手段】 奇数段縦続接続されたインバータ１１1
〜１１2M+1の最終段の出力信号ＯＵＴ１は、ＡＮＤゲー
ト１２を介して、初段のインバータ１１1 にフィードバ
ックされて第１のリング発振回路１０が構成される。ま
た、奇数段縦続接続されたインバータ２１1 〜２１2N+1
の最終段の出力信号ＯＵＴ２は、ＡＮＤゲート２２を介
して、初段のインバータ２１1 にフィードバックされて
第２のリング発振回路２０が構成される。これら２つの
リング発振回路１０，２０のそれぞれの奇数段目のイン
バータ１１2m-1，２１2n-1の出力信号ＩＳ１，ＩＳ２
は、それぞれＡＮＤゲート２２，１２の第２の入力端子
に与えられる。これにより、第１及び第２のリング発振
回路１０，２０の出力は相互に干渉を受け、周波数変化
の大きな出力信号ＯＵＴ１，ＯＵＴ２が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、相補型Ｍ
ＯＳ（以下、「ＣＭＯＳ」という）等のディジタル大規
模集積回路（Large Scale Integrated Circuit、以下、
「ＬＳＩ」という）の論理ゲートで構成されるリング発
振回路、特に乱数発生等に使用して好適な周波数変動の
大きなリング発振回路に関するものである。
ＯＳ（以下、「ＣＭＯＳ」という）等のディジタル大規
模集積回路（Large Scale Integrated Circuit、以下、
「ＬＳＩ」という）の論理ゲートで構成されるリング発
振回路、特に乱数発生等に使用して好適な周波数変動の
大きなリング発振回路に関するものである。
【０００２】
【従来の技術】リング発振回路は、ＣＭＯＳ等の論理回
路を用いて、論理ゲートの出力側を入力側に直接帰還さ
せることにより、発振を行う回路であり、コンデンサや
抵抗等のアナログ素子を使用せず、論理ゲートと配線の
遅延時間によって、発振周波数が決定される簡易発振回
路である。図２は、従来のリング発振回路の構成を示す
回路図である。このリング発振回路は、縦続接続された
奇数個のインバータ１，２，…，Ｋを有しており、最終
段のインバータＫの出力側が初段のインバータ１の入力
側に接続された構成になっている。そして、インバータ
Ｋの出力側に、このリング発振回路の出力信号ＯＵＴが
出力されるようになっている。
路を用いて、論理ゲートの出力側を入力側に直接帰還さ
せることにより、発振を行う回路であり、コンデンサや
抵抗等のアナログ素子を使用せず、論理ゲートと配線の
遅延時間によって、発振周波数が決定される簡易発振回
路である。図２は、従来のリング発振回路の構成を示す
回路図である。このリング発振回路は、縦続接続された
奇数個のインバータ１，２，…，Ｋを有しており、最終
段のインバータＫの出力側が初段のインバータ１の入力
側に接続された構成になっている。そして、インバータ
Ｋの出力側に、このリング発振回路の出力信号ＯＵＴが
出力されるようになっている。
【０００３】各インバータ１〜Ｋは、入力側に与えられ
た信号を反転して出力する回路である。従って、例え
ば、電源電圧の印加等によってインバータ１の入力側に
“Ｈ”レベルの信号が与えられると、奇数段縦続接続さ
れた最終段のインバータＫの出力側には、“Ｌ”レベル
の信号が出力される。この“Ｌ”レベルの信号がインバ
ータ１の入力信号として与えられるので、今度は、イン
バータＫの出力側に、“Ｈ”レベルの信号が出力され
る。この様に、インバータＫの出力側に出力される出力
信号ＯＵＴは、“Ｌ”レベルと“Ｈ”レベルが交互に変
化する。この変化の速度、即ち発振周波数は、リング状
に接続されたインバータ１〜Ｋのループの遅延時間によ
って決まるが、これらのインバータ１〜Ｋの回路定数は
温度や電源電圧等の変化によって影響を受けやすいの
で、リング発振回路の発振周波数は不安定なものとなっ
ている。リング発振回路の単純な回路構成と、発振周波
数の不安定性を利用して、このリング発振回路を、乱数
発生や雑音信号の発生に応用する場合がある。例えば、
乱数発生の場合、リング発振回路の出力パルスの数を一
定時間カウントし、そのカウント値を乱数として使用す
る。
た信号を反転して出力する回路である。従って、例え
ば、電源電圧の印加等によってインバータ１の入力側に
“Ｈ”レベルの信号が与えられると、奇数段縦続接続さ
れた最終段のインバータＫの出力側には、“Ｌ”レベル
の信号が出力される。この“Ｌ”レベルの信号がインバ
ータ１の入力信号として与えられるので、今度は、イン
バータＫの出力側に、“Ｈ”レベルの信号が出力され
る。この様に、インバータＫの出力側に出力される出力
信号ＯＵＴは、“Ｌ”レベルと“Ｈ”レベルが交互に変
化する。この変化の速度、即ち発振周波数は、リング状
に接続されたインバータ１〜Ｋのループの遅延時間によ
って決まるが、これらのインバータ１〜Ｋの回路定数は
温度や電源電圧等の変化によって影響を受けやすいの
で、リング発振回路の発振周波数は不安定なものとなっ
ている。リング発振回路の単純な回路構成と、発振周波
数の不安定性を利用して、このリング発振回路を、乱数
発生や雑音信号の発生に応用する場合がある。例えば、
乱数発生の場合、リング発振回路の出力パルスの数を一
定時間カウントし、そのカウント値を乱数として使用す
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
リング発振回路では、次のような課題があった。乱数発
生においては、発振周波数が不安定なほど一様な乱数が
得られる。リング発振回路の周波数変動を大きくするた
めには、インバータの段数を大きくする必要がある。し
かし、インバータの段数を大きくすると発振周波数が低
下し、短時間に有効な乱数を得ることが困難になるとい
う課題があった。本発明は、前記従来技術が持っていた
課題を解決し、発振周波数を低下させずに周波数変動の
大きな出力信号が得られるリング発振回路を提供するも
のである。
リング発振回路では、次のような課題があった。乱数発
生においては、発振周波数が不安定なほど一様な乱数が
得られる。リング発振回路の周波数変動を大きくするた
めには、インバータの段数を大きくする必要がある。し
かし、インバータの段数を大きくすると発振周波数が低
下し、短時間に有効な乱数を得ることが困難になるとい
う課題があった。本発明は、前記従来技術が持っていた
課題を解決し、発振周波数を低下させずに周波数変動の
大きな出力信号が得られるリング発振回路を提供するも
のである。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、ＬＳＩの論理ゲート等
で構成されるリング発振回路において、２Ｍ＋１（但
し、Ｍは正の整数）個の反転増幅器が縦続接続され、そ
の２ｍ−１（但し、ｍはＭ以下の正の整数）段目の反転
増幅器から第１の中間信号を出力し、最終段の反転増幅
器から第１の発振信号を出力する第１の直列回路と、２
Ｎ＋１（但し、Ｎは正の整数）個の反転増幅器が縦続接
続され、その２ｎ−１（但し、ｎはＮ以下の正の整数）
段目の反転増幅器から第２の中間信号を出力し、最終段
の反転増幅器から第２の発振信号を出力する第２の直列
回路とを備えている。更に、このリング発振回路には、
前記第１の発振信号及び前記第２の中間信号を入力し、
該２つの信号の論理積または論理和をとり、その論理結
果を該第１の直列回路における初段の反転増幅器の入力
側に出力する第１の論理ゲートと、前記第２の発振信号
及び前記第１の中間信号を入力し、該２つの信号の論理
積または論理和をとり、その論理結果を該第２の直列回
路における初段の反転増幅器の入力側に出力する第２の
論理ゲートとが、設けられている。
め、本発明の内の第１の発明は、ＬＳＩの論理ゲート等
で構成されるリング発振回路において、２Ｍ＋１（但
し、Ｍは正の整数）個の反転増幅器が縦続接続され、そ
の２ｍ−１（但し、ｍはＭ以下の正の整数）段目の反転
増幅器から第１の中間信号を出力し、最終段の反転増幅
器から第１の発振信号を出力する第１の直列回路と、２
Ｎ＋１（但し、Ｎは正の整数）個の反転増幅器が縦続接
続され、その２ｎ−１（但し、ｎはＮ以下の正の整数）
段目の反転増幅器から第２の中間信号を出力し、最終段
の反転増幅器から第２の発振信号を出力する第２の直列
回路とを備えている。更に、このリング発振回路には、
前記第１の発振信号及び前記第２の中間信号を入力し、
該２つの信号の論理積または論理和をとり、その論理結
果を該第１の直列回路における初段の反転増幅器の入力
側に出力する第１の論理ゲートと、前記第２の発振信号
及び前記第１の中間信号を入力し、該２つの信号の論理
積または論理和をとり、その論理結果を該第２の直列回
路における初段の反転増幅器の入力側に出力する第２の
論理ゲートとが、設けられている。
【０００６】第２の発明は、第１の発明における第１の
論理ゲートを、発振モード制御用の第１の制御信号によ
り活性化され、前記第１の発振信号及び前記第２の中間
信号を入力し、該２つの信号の論理積または論理和をと
り、その論理結果を該第１の直列回路における初段の反
転増幅器の入力側に出力する構成にしている。更に、前
記第２の論理ゲートを、発振モード制御用の第２の制御
信号により活性化され、前記第２の発振信号及び前記第
１の中間信号を入力し、該２つの信号の論理積または論
理和をとり、その論理結果を該第２の直列回路における
初段の反転増幅器の入力側に出力する構成にしている。
第３の発明は、ＬＳＩの論理ゲート等で構成されるリン
グ発振回路において、それぞれ干渉信号を入力して中間
信号を出力する奇数組（但し、３組以上）の直列回路が
リング状に接続された第１のリング回路と、前記各直列
回路にそれぞれ接続され、前記中間信号を入力して前記
干渉信号を該直列回路に出力する複数個の第２のリング
回路とを備えている。
論理ゲートを、発振モード制御用の第１の制御信号によ
り活性化され、前記第１の発振信号及び前記第２の中間
信号を入力し、該２つの信号の論理積または論理和をと
り、その論理結果を該第１の直列回路における初段の反
転増幅器の入力側に出力する構成にしている。更に、前
記第２の論理ゲートを、発振モード制御用の第２の制御
信号により活性化され、前記第２の発振信号及び前記第
１の中間信号を入力し、該２つの信号の論理積または論
理和をとり、その論理結果を該第２の直列回路における
初段の反転増幅器の入力側に出力する構成にしている。
第３の発明は、ＬＳＩの論理ゲート等で構成されるリン
グ発振回路において、それぞれ干渉信号を入力して中間
信号を出力する奇数組（但し、３組以上）の直列回路が
リング状に接続された第１のリング回路と、前記各直列
回路にそれぞれ接続され、前記中間信号を入力して前記
干渉信号を該直列回路に出力する複数個の第２のリング
回路とを備えている。
【０００７】そして、前記各直列回路は、第１のリング
信号及び前記干渉信号を入力してそれら２つの信号の論
理積または論理和を出力する第１の論理ゲートと、前記
第１の論理ゲートの出力側に接続されて前記中間信号を
出力する奇数個縦続接続された第１の反転増幅器群と、
前記第１の反転増幅器群の出力側に接続されて後段の直
列回路に前記第１のリング信号を出力する偶数個（但
し、０個を含む）縦続接続された第２の反転増幅器群と
で構成している。また、前記各第２のリング回路は、第
２のリング信号及び前記中間信号を入力してそれら２つ
の信号の論理積または論理和を出力する第２の論理ゲー
トと、前記第２の論理ゲートの出力側に接続されて前記
干渉信号を前記第１の論理ゲートに出力する奇数個縦続
接続された第３の反転増幅器群と、前記第３の反転増幅
器群の出力側に接続されて前記第２のリング信号を前記
第２の論理ゲートに出力する偶数個（但し、０個を含
む）縦続接続された第４の反転増幅器群とで構成してい
る。
信号及び前記干渉信号を入力してそれら２つの信号の論
理積または論理和を出力する第１の論理ゲートと、前記
第１の論理ゲートの出力側に接続されて前記中間信号を
出力する奇数個縦続接続された第１の反転増幅器群と、
前記第１の反転増幅器群の出力側に接続されて後段の直
列回路に前記第１のリング信号を出力する偶数個（但
し、０個を含む）縦続接続された第２の反転増幅器群と
で構成している。また、前記各第２のリング回路は、第
２のリング信号及び前記中間信号を入力してそれら２つ
の信号の論理積または論理和を出力する第２の論理ゲー
トと、前記第２の論理ゲートの出力側に接続されて前記
干渉信号を前記第１の論理ゲートに出力する奇数個縦続
接続された第３の反転増幅器群と、前記第３の反転増幅
器群の出力側に接続されて前記第２のリング信号を前記
第２の論理ゲートに出力する偶数個（但し、０個を含
む）縦続接続された第４の反転増幅器群とで構成してい
る。
【０００８】第１の発明によれば、以上のようにリング
発振回路を構成したので、次のような作用が行われる。
縦続接続された奇数個の反転増幅器からなる第１の直列
回路の出力信号は、第１の論理ゲートを介して該第１の
直列回路の初段の反転増幅器の入力側にフィードバック
され、第１のリング発振回路が構成される。同様に第２
の直列回路と第２の論理ゲートによって、第２のリング
発振回路が構成される。更に、第１のリング発振回路か
らは第１の中間信号が出力され、この中間信号が第２の
リング発振回路の第２の論理ゲートの入力側に与えられ
る。また、第２のリング発振回路からは第２の中間信号
が出力され、この中間信号が第１のリング発振回路の第
１の論理ゲートの入力側に与えられる。このため、第１
のリング発振回路と第２のリング発振回路は、相互に干
渉を与えながら発振する。
発振回路を構成したので、次のような作用が行われる。
縦続接続された奇数個の反転増幅器からなる第１の直列
回路の出力信号は、第１の論理ゲートを介して該第１の
直列回路の初段の反転増幅器の入力側にフィードバック
され、第１のリング発振回路が構成される。同様に第２
の直列回路と第２の論理ゲートによって、第２のリング
発振回路が構成される。更に、第１のリング発振回路か
らは第１の中間信号が出力され、この中間信号が第２の
リング発振回路の第２の論理ゲートの入力側に与えられ
る。また、第２のリング発振回路からは第２の中間信号
が出力され、この中間信号が第１のリング発振回路の第
１の論理ゲートの入力側に与えられる。このため、第１
のリング発振回路と第２のリング発振回路は、相互に干
渉を与えながら発振する。
【０００９】第２の発明によれば、第１の発明における
第１及び第２の論理ゲートに対して、それぞれ発振モー
ド制御用の第１及び第２の制御信号が与えられるように
なっている。このため、外部信号によって第１及び第２
のリング発振回路の発振及び停止の制御が行われる。第
３の発明によれば、第１の論理ゲートと、奇数個縦続接
続された第１の反転増幅器群と、偶数個縦続接続された
第２の反転増幅器群とで構成された第１の直列回路を、
奇数個リング状に接続して第１のリング発振回路が構成
される。そして、この第１のリング発振回路に対して、
奇数個の第２のリング発振回路が第１の発明と同じよう
に相互に干渉を与えるように接続されている。これによ
り、第１のリング発振回路は、複数の第２のリング発振
回路との間で相互に干渉しながら発振する。
第１及び第２の論理ゲートに対して、それぞれ発振モー
ド制御用の第１及び第２の制御信号が与えられるように
なっている。このため、外部信号によって第１及び第２
のリング発振回路の発振及び停止の制御が行われる。第
３の発明によれば、第１の論理ゲートと、奇数個縦続接
続された第１の反転増幅器群と、偶数個縦続接続された
第２の反転増幅器群とで構成された第１の直列回路を、
奇数個リング状に接続して第１のリング発振回路が構成
される。そして、この第１のリング発振回路に対して、
奇数個の第２のリング発振回路が第１の発明と同じよう
に相互に干渉を与えるように接続されている。これによ
り、第１のリング発振回路は、複数の第２のリング発振
回路との間で相互に干渉しながら発振する。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すリング発振回路
の回路図である。このリング発振回路は、第１のリング
発振部１０及び第２のリング発振部２０を有しており、
これらのリング発振部１０，２０は、ＬＳＩの論理ゲー
ト等で構成されている。第１のリング発振部１０は、縦
続接続された奇数個の反転増幅器（例えば、ＣＭＯＳイ
ンバータ）１１1 〜１１2M+1（但し、Ｍは正の整数）か
らなる第１の直列回路と、２入力ＡＮＤゲート１２とで
構成されている。最終段のインバータ１１2M+1の出力側
は、ＡＮＤゲート１２の入力端子Ａに接続され、このＡ
ＮＤゲート１２の出力端子Ｄは、初段のインバータ１１
1 の入力側に接続されている。第２のリング発振部２０
は、縦続接続された奇数個のインバータ２１1 〜２１
2N+1（但し、Ｎは正の整数）からなる第２の直列回路
と、２入力ＡＮＤゲート２２とで構成されている。最終
段のインバータ２１2N+1の出力側は、ＡＮＤゲート２２
の入力端子Ａに接続され、このＡＮＤゲート２２の出力
端子Ｄは、初段のインバータ２１1 の入力側に接続され
ている。
の回路図である。このリング発振回路は、第１のリング
発振部１０及び第２のリング発振部２０を有しており、
これらのリング発振部１０，２０は、ＬＳＩの論理ゲー
ト等で構成されている。第１のリング発振部１０は、縦
続接続された奇数個の反転増幅器（例えば、ＣＭＯＳイ
ンバータ）１１1 〜１１2M+1（但し、Ｍは正の整数）か
らなる第１の直列回路と、２入力ＡＮＤゲート１２とで
構成されている。最終段のインバータ１１2M+1の出力側
は、ＡＮＤゲート１２の入力端子Ａに接続され、このＡ
ＮＤゲート１２の出力端子Ｄは、初段のインバータ１１
1 の入力側に接続されている。第２のリング発振部２０
は、縦続接続された奇数個のインバータ２１1 〜２１
2N+1（但し、Ｎは正の整数）からなる第２の直列回路
と、２入力ＡＮＤゲート２２とで構成されている。最終
段のインバータ２１2N+1の出力側は、ＡＮＤゲート２２
の入力端子Ａに接続され、このＡＮＤゲート２２の出力
端子Ｄは、初段のインバータ２１1 の入力側に接続され
ている。
【００１１】更に、縦続接続されたインバータ１１1 〜
１１2M+1の内の奇数番目のインバータ１１2m-1の出力側
から第１の中間信号ＩＳ１が出力され、この中間信号Ｉ
Ｓ１が、ＡＮＤゲート２２の入力端子Ｂに与えられてい
る。また、縦続接続されたインバータ２１1 〜２１2N+1
内の奇数番目のインバータ２１2n-1の出力側から第２の
中間信号ＩＳ２が出力され、この中間信号ＩＳ２が、Ａ
ＮＤゲート１２の入力端子Ｂに与えられている。そし
て、インバータ１１2M+1及びインバータ２１2N+1の出力
側には、それぞれ第１、第２の発振信号（例えば、出力
信号）ＯＵＴ１，ＯＵＴ２が出力されるようになってい
る。次に、動作を説明する。ＡＮＤゲート１２の入力端
子Ａ，Ｂには、それぞれ出力信号ＯＵＴ１、中間信号Ｉ
Ｓ２が与えられる。また、ＡＮＤゲート２２の入力端子
Ａ，Ｂには、それぞれ出力信号ＯＵＴ２、中間信号ＩＳ
１が与えられる。
１１2M+1の内の奇数番目のインバータ１１2m-1の出力側
から第１の中間信号ＩＳ１が出力され、この中間信号Ｉ
Ｓ１が、ＡＮＤゲート２２の入力端子Ｂに与えられてい
る。また、縦続接続されたインバータ２１1 〜２１2N+1
内の奇数番目のインバータ２１2n-1の出力側から第２の
中間信号ＩＳ２が出力され、この中間信号ＩＳ２が、Ａ
ＮＤゲート１２の入力端子Ｂに与えられている。そし
て、インバータ１１2M+1及びインバータ２１2N+1の出力
側には、それぞれ第１、第２の発振信号（例えば、出力
信号）ＯＵＴ１，ＯＵＴ２が出力されるようになってい
る。次に、動作を説明する。ＡＮＤゲート１２の入力端
子Ａ，Ｂには、それぞれ出力信号ＯＵＴ１、中間信号Ｉ
Ｓ２が与えられる。また、ＡＮＤゲート２２の入力端子
Ａ，Ｂには、それぞれ出力信号ＯＵＴ２、中間信号ＩＳ
１が与えられる。
【００１２】ここで、ＡＮＤゲート１２の入力端子Ａ，
Ｂ、及び出力端子Ｄの信号の論理値をそれぞれ、
“Ｕ”，“Ｖ”，“Ｗ”とし、ＡＮＤゲート２２の入力
端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値をそれぞ
れ、“Ｘ”，“Ｙ”，“Ｚ”とする。ＡＮＤゲート１２
において、次の（１）式が成り立つ。 “Ｗ”＝“Ｕ”・“Ｖ” ・・・（１） 但し、「・」：論理積 一方、ＡＮＤゲート１２の出力信号“Ｗ”は、インバー
タ１１1 の入力側に与えられ、奇数段のインバータ１１
1 〜１１2M+1によって反転出力されるので、次の（２）
式が成り立つ。 “Ｕ”＝“Ｗ／” ・・・（２） 但し、「／」：反転 同様に、奇数段のインバータ２１1 〜２１2n-1により、
次の（３）式が成り立つ。 “Ｖ”＝“Ｚ／” ・・・（３） 従って、ＡＮＤゲート１２では、（１）〜（３）式よ
り、次の（４）式が成り立つ。 “Ｗ”＝“Ｗ／”・“Ｚ／” ・・・（４） また、ＡＮＤゲート２２では、次の（５）式が成り立っ
ている。 “Ｚ”＝“Ｘ”・“Ｙ” ・・・（５） ＡＮＤゲート２２の出力信号“Ｚ”は、インバータ２１
1 の入力側に与えられ、奇数段のインバータ２１1 〜２
１2N+1によって反転出力されるので、次の（６）式が成
り立つ。 “Ｘ”＝“Ｚ／” ・・・（６） 同様に、奇数段のインバータ１１1 〜１１2m-1により、
次の（７）式が成り立つ。 “Ｙ”＝“Ｗ／” ・・・（７） 従って、ＡＮＤゲート２２では、（５）〜（７）式よ
り、次の（８）式が成り立つ。 “Ｚ”＝“Ｚ／”・“Ｗ／” ・・・（８） （４），（８）式で示されるように、ＡＮＤゲート１
２，２２の出力信号の論理値“Ｗ”，“Ｚ”は、それぞ
れ相互に干渉を与えながら発振が行われているいること
が分かる。
Ｂ、及び出力端子Ｄの信号の論理値をそれぞれ、
“Ｕ”，“Ｖ”，“Ｗ”とし、ＡＮＤゲート２２の入力
端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値をそれぞ
れ、“Ｘ”，“Ｙ”，“Ｚ”とする。ＡＮＤゲート１２
において、次の（１）式が成り立つ。 “Ｗ”＝“Ｕ”・“Ｖ” ・・・（１） 但し、「・」：論理積 一方、ＡＮＤゲート１２の出力信号“Ｗ”は、インバー
タ１１1 の入力側に与えられ、奇数段のインバータ１１
1 〜１１2M+1によって反転出力されるので、次の（２）
式が成り立つ。 “Ｕ”＝“Ｗ／” ・・・（２） 但し、「／」：反転 同様に、奇数段のインバータ２１1 〜２１2n-1により、
次の（３）式が成り立つ。 “Ｖ”＝“Ｚ／” ・・・（３） 従って、ＡＮＤゲート１２では、（１）〜（３）式よ
り、次の（４）式が成り立つ。 “Ｗ”＝“Ｗ／”・“Ｚ／” ・・・（４） また、ＡＮＤゲート２２では、次の（５）式が成り立っ
ている。 “Ｚ”＝“Ｘ”・“Ｙ” ・・・（５） ＡＮＤゲート２２の出力信号“Ｚ”は、インバータ２１
1 の入力側に与えられ、奇数段のインバータ２１1 〜２
１2N+1によって反転出力されるので、次の（６）式が成
り立つ。 “Ｘ”＝“Ｚ／” ・・・（６） 同様に、奇数段のインバータ１１1 〜１１2m-1により、
次の（７）式が成り立つ。 “Ｙ”＝“Ｗ／” ・・・（７） 従って、ＡＮＤゲート２２では、（５）〜（７）式よ
り、次の（８）式が成り立つ。 “Ｚ”＝“Ｚ／”・“Ｗ／” ・・・（８） （４），（８）式で示されるように、ＡＮＤゲート１
２，２２の出力信号の論理値“Ｗ”，“Ｚ”は、それぞ
れ相互に干渉を与えながら発振が行われているいること
が分かる。
【００１３】ここで、仮に、縦続接続されたインバータ
１１1 〜１１2M+1の内の偶数番目のインバータ１１2mの
出力側を、ＡＮＤゲート２２の入力端子Ｂに接続し、縦
続接続されたインバータ２１1 〜２１2N+1の内の偶数番
目のインバータ２１2nの出力側を、ＡＮＤゲート１２の
入力端子Ｂに接続したとする。ＡＮＤゲート１２の入出
力信号の関係は、次の（９）式のようになる。 “Ｗ”＝“Ｕ”・“Ｖ” ＝“Ｗ／”・“Ｚ” ・・・（９） 同様に、ＡＮＤゲート２２の入出力信号の関係は、次の
（１０）式のようになる。 “Ｚ”＝“Ｘ“・“Ｙ” ＝“Ｚ／”・“Ｗ” ・・・（１０） ここで、（９）式に（１０）式を代入すると、次の（１
１）式が得られる。 “Ｗ”＝“Ｗ／”・｛“Ｚ／”・“Ｗ”｝ ＝“Ｗ／”・“Ｚ／”・“Ｗ” ＝“Ｗ／”・“Ｗ”・“Ｚ／” ＝｛“Ｗ／”・“Ｗ”｝・“Ｚ／” ＝“０”・“Ｚ／”＝“０” ・・・（１１） （１１）式を（１０）式に代入すると、“Ｚ”＝“０”
となる。
１１1 〜１１2M+1の内の偶数番目のインバータ１１2mの
出力側を、ＡＮＤゲート２２の入力端子Ｂに接続し、縦
続接続されたインバータ２１1 〜２１2N+1の内の偶数番
目のインバータ２１2nの出力側を、ＡＮＤゲート１２の
入力端子Ｂに接続したとする。ＡＮＤゲート１２の入出
力信号の関係は、次の（９）式のようになる。 “Ｗ”＝“Ｕ”・“Ｖ” ＝“Ｗ／”・“Ｚ” ・・・（９） 同様に、ＡＮＤゲート２２の入出力信号の関係は、次の
（１０）式のようになる。 “Ｚ”＝“Ｘ“・“Ｙ” ＝“Ｚ／”・“Ｗ” ・・・（１０） ここで、（９）式に（１０）式を代入すると、次の（１
１）式が得られる。 “Ｗ”＝“Ｗ／”・｛“Ｚ／”・“Ｗ”｝ ＝“Ｗ／”・“Ｚ／”・“Ｗ” ＝“Ｗ／”・“Ｗ”・“Ｚ／” ＝｛“Ｗ／”・“Ｗ”｝・“Ｚ／” ＝“０”・“Ｚ／”＝“０” ・・・（１１） （１１）式を（１０）式に代入すると、“Ｚ”＝“０”
となる。
【００１４】これは、ＡＮＤゲート１２，２２の出力信
号が“０”で固定し、発振が行われないことを意味す
る。この様に、本実施形態のリング発振回路は、次の
（ｉ），（ii）のような利点がある。 （ｉ） ２つのリング発振部１０，２０を有し、各リン
グ発振部１０，２０の奇数段目のインバータ１１2m-1，
２１2n-1の中間信号ＩＳ１，ＩＳ２が、ＡＮＤゲート１
２，２２を介して相互に干渉を与えるため、発振周波数
の変動の大きな出力信号ＯＵＴ１，ＯＵＴ２を得ること
ができる。例えば、図１のリング発振部１０，２０のイ
ンバータ１１1 ，…，２１1 ，…を、それぞれ２３段の
ＣＭＯＳインバータで構成した回路の動作を、コンピュ
ータシミュレーションで解析した結果では、出力信号Ｏ
ＵＴ１，ＯＵＴ２に、１５０ｋＨｚ〜２．１ＭＨｚの周
波数に相当するパルス幅を有するパルスがランダムに変
化しながら出力されることが確認されている。 （ii） キャパシタンスや抵抗等のアナログ素子を使用
せずに、論理回路のみで構成されているので、ディジタ
ルＬＳＩ等への適用が容易である。
号が“０”で固定し、発振が行われないことを意味す
る。この様に、本実施形態のリング発振回路は、次の
（ｉ），（ii）のような利点がある。 （ｉ） ２つのリング発振部１０，２０を有し、各リン
グ発振部１０，２０の奇数段目のインバータ１１2m-1，
２１2n-1の中間信号ＩＳ１，ＩＳ２が、ＡＮＤゲート１
２，２２を介して相互に干渉を与えるため、発振周波数
の変動の大きな出力信号ＯＵＴ１，ＯＵＴ２を得ること
ができる。例えば、図１のリング発振部１０，２０のイ
ンバータ１１1 ，…，２１1 ，…を、それぞれ２３段の
ＣＭＯＳインバータで構成した回路の動作を、コンピュ
ータシミュレーションで解析した結果では、出力信号Ｏ
ＵＴ１，ＯＵＴ２に、１５０ｋＨｚ〜２．１ＭＨｚの周
波数に相当するパルス幅を有するパルスがランダムに変
化しながら出力されることが確認されている。 （ii） キャパシタンスや抵抗等のアナログ素子を使用
せずに、論理回路のみで構成されているので、ディジタ
ルＬＳＩ等への適用が容易である。
【００１５】第２の実施形態 図３は、本発明の第２の実施形態を示すリング発振回路
の回路図であり、図１中の要素と共通の要素には共通の
符号が付されている。この第２の実施形態のリング発振
回路は、図１のリング発振部１０，２０に代えて、これ
らのリング発振部１０，２０内の２入力ＡＮＤゲート１
２，２２を、２入力ＯＲゲート１３，２３に変更したリ
ング発振部１０Ａ，２０Ａを設けている。その他の回路
は図１と同一である。この図３のリング発振回路におけ
る動作の概略は次のとおりである。ここで、ＯＲゲート
１３の入力端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値
をそれぞれ、“Ｕ”，“Ｖ”，“Ｗ”とし、ＯＲゲート
２３の入力端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値
をそれぞれ、“Ｘ”，“Ｙ”，“Ｚ”とする。
の回路図であり、図１中の要素と共通の要素には共通の
符号が付されている。この第２の実施形態のリング発振
回路は、図１のリング発振部１０，２０に代えて、これ
らのリング発振部１０，２０内の２入力ＡＮＤゲート１
２，２２を、２入力ＯＲゲート１３，２３に変更したリ
ング発振部１０Ａ，２０Ａを設けている。その他の回路
は図１と同一である。この図３のリング発振回路におけ
る動作の概略は次のとおりである。ここで、ＯＲゲート
１３の入力端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値
をそれぞれ、“Ｕ”，“Ｖ”，“Ｗ”とし、ＯＲゲート
２３の入力端子Ａ，Ｂ、及び出力端子Ｄの信号の論理値
をそれぞれ、“Ｘ”，“Ｙ”，“Ｚ”とする。
【００１６】ＯＲゲート１３，２３においては、次の
（１２）式が成り立つ。 “Ｗ”＝“Ｕ”＋“Ｖ”＝“Ｗ／”＋“Ｚ／” “Ｚ”＝“Ｘ“＋“Ｙ”＝“Ｚ／”＋“Ｗ／” ・・・（１２） 但し、「＋」：論理和 従って、次の（１３）式が成り立つ。 “Ｗ”＝“Ｗ／”＋“｛“Ｚ／”＋“Ｗ／”｝／” ＝“Ｗ／”＋“Ｚ”・“Ｗ” “Ｚ”＝“Ｚ／”＋“｛“Ｗ／”＋“Ｚ／”｝／” ＝“Ｚ／”＋“Ｚ”・“Ｗ” ・・・（１３） （１３）式で示されるように、ＯＲゲート１３，２３の
出力信号の論理値“Ｗ”，“Ｚ”は、それぞれ相互に干
渉を与えながら発振が行われているいることが分かる。
（１２）式が成り立つ。 “Ｗ”＝“Ｕ”＋“Ｖ”＝“Ｗ／”＋“Ｚ／” “Ｚ”＝“Ｘ“＋“Ｙ”＝“Ｚ／”＋“Ｗ／” ・・・（１２） 但し、「＋」：論理和 従って、次の（１３）式が成り立つ。 “Ｗ”＝“Ｗ／”＋“｛“Ｚ／”＋“Ｗ／”｝／” ＝“Ｗ／”＋“Ｚ”・“Ｗ” “Ｚ”＝“Ｚ／”＋“｛“Ｗ／”＋“Ｚ／”｝／” ＝“Ｚ／”＋“Ｚ”・“Ｗ” ・・・（１３） （１３）式で示されるように、ＯＲゲート１３，２３の
出力信号の論理値“Ｗ”，“Ｚ”は、それぞれ相互に干
渉を与えながら発振が行われているいることが分かる。
【００１７】ここで、仮に、縦続接続されたインバータ
１１1 〜１１2M+1の内の偶数番目のインバータ１１2mの
出力側を、ＯＲゲート２３の入力端子Ｂに接続し、縦続
接続されたインバータ２１1 〜２１2N+1の内の偶数番目
のインバータ２１2nの出力側を、ＯＲゲート１３の入力
端子Ｂに接続したとする。ＯＲゲート１３，２３の入出
力信号の関係は、次の（１４）式のようになる。 “Ｗ”＝“Ｕ”＋“Ｖ”＝“Ｗ／”＋“Ｚ” “Ｚ”＝“Ｘ“＋“Ｙ”＝“Ｚ／”＋“Ｗ” ・・・（１４） 従って、次の（１５）式が成り立つ。 “Ｗ”＝“Ｗ／”＋“Ｚ／”＋“Ｗ” ＝“Ｗ／”＋“Ｗ”＋“Ｚ／” ＝“１”＋“Ｚ／”＝“１” “Ｚ”＝“Ｚ／”＋“Ｗ／”＋“Ｚ” ＝“Ｚ／”＋“Ｚ”＋“Ｗ／” ＝“１”＋“Ｗ／”＝“１” ・・・（１５） これは、ＯＲゲート１３，２３の出力信号が“１”で固
定し、発振が行われないことを意味する。この様に、第
２の実施形態のリング発振回路は、図１のリング発振回
路と同様に、２つのリング発振部１０Ａ，２０Ａが、Ｏ
Ｒゲート１３，２３を介して相互に干渉を与えながら発
振するため、発振周波数の変動の大きな出力信号ＯＵＴ
１，ＯＵＴ２を得ることができるという利点がある。ま
た、ＬＳＩの構成上、ＯＲゲートを使用する方が都合の
良い場合に、適用することができる。
１１1 〜１１2M+1の内の偶数番目のインバータ１１2mの
出力側を、ＯＲゲート２３の入力端子Ｂに接続し、縦続
接続されたインバータ２１1 〜２１2N+1の内の偶数番目
のインバータ２１2nの出力側を、ＯＲゲート１３の入力
端子Ｂに接続したとする。ＯＲゲート１３，２３の入出
力信号の関係は、次の（１４）式のようになる。 “Ｗ”＝“Ｕ”＋“Ｖ”＝“Ｗ／”＋“Ｚ” “Ｚ”＝“Ｘ“＋“Ｙ”＝“Ｚ／”＋“Ｗ” ・・・（１４） 従って、次の（１５）式が成り立つ。 “Ｗ”＝“Ｗ／”＋“Ｚ／”＋“Ｗ” ＝“Ｗ／”＋“Ｗ”＋“Ｚ／” ＝“１”＋“Ｚ／”＝“１” “Ｚ”＝“Ｚ／”＋“Ｗ／”＋“Ｚ” ＝“Ｚ／”＋“Ｚ”＋“Ｗ／” ＝“１”＋“Ｗ／”＝“１” ・・・（１５） これは、ＯＲゲート１３，２３の出力信号が“１”で固
定し、発振が行われないことを意味する。この様に、第
２の実施形態のリング発振回路は、図１のリング発振回
路と同様に、２つのリング発振部１０Ａ，２０Ａが、Ｏ
Ｒゲート１３，２３を介して相互に干渉を与えながら発
振するため、発振周波数の変動の大きな出力信号ＯＵＴ
１，ＯＵＴ２を得ることができるという利点がある。ま
た、ＬＳＩの構成上、ＯＲゲートを使用する方が都合の
良い場合に、適用することができる。
【００１８】第３の実施形態 図４は、本発明の第３の実施形態を示すリング発振回路
の回路図であり、図１中の要素と共通の要素には共通の
符号が付されている。この第３の実施形態のリング発振
回路では、図１のリング発振部１０，２０とは異なる構
成のリング発振部１０Ｂ，２０Ｂを有している。リング
発振部１０Ｂは、図１と同様のインバータ１１1 〜１１
2M+1からなる第１の直列回路と、図１とは異なる３入力
ＡＮＤゲート１４とで構成されている。リング発振部２
０Ｂは、図１と同様のインバータ２１1 〜２１2N+1から
なる第２の直列回路と、図１とは異なる３入力ＡＮＤゲ
ート２４とで構成されている。そして、ＡＮＤゲート１
４，２４の入力端子Ｃには、それぞれ発振モード制御用
の制御信号ＣＴＲＬ１，ＣＴＲＬ２が与えられるように
なっている。その他の回路は、図１と同一である。
の回路図であり、図１中の要素と共通の要素には共通の
符号が付されている。この第３の実施形態のリング発振
回路では、図１のリング発振部１０，２０とは異なる構
成のリング発振部１０Ｂ，２０Ｂを有している。リング
発振部１０Ｂは、図１と同様のインバータ１１1 〜１１
2M+1からなる第１の直列回路と、図１とは異なる３入力
ＡＮＤゲート１４とで構成されている。リング発振部２
０Ｂは、図１と同様のインバータ２１1 〜２１2N+1から
なる第２の直列回路と、図１とは異なる３入力ＡＮＤゲ
ート２４とで構成されている。そして、ＡＮＤゲート１
４，２４の入力端子Ｃには、それぞれ発振モード制御用
の制御信号ＣＴＲＬ１，ＣＴＲＬ２が与えられるように
なっている。その他の回路は、図１と同一である。
【００１９】図５は、図４のリング発振回路の制御信号
ＣＴＲＬ１，ＣＴＲＬ２と、その制御信号ＣＴＲＬ１，
ＣＴＲＬ２に対応するリング発振部１０Ｂ，２０Ｂの出
力の関係を示す図である。制御信号ＣＴＲＬ１，ＣＴＲ
Ｌ２が、ともに“０”であれば、リング発振部１０Ｂ，
２０Ｂは、どちらも発振を停止する。制御信号ＣＴＲＬ
１が“０”、制御信号ＣＴＲＬ２が“１”であれば、リ
ング発振部１０Ｂは発振を停止し、リング発振部２０Ｂ
は単独で発振する。制御信号ＣＴＲＬ１が“１”、制御
信号ＣＴＲＬ２が“０”であれば、リング発振部１０Ｂ
は単独で発振し、リング発振部２０Ｂは発振を停止す
る。更に制御信号ＣＴＲＬ１，ＣＴＲＬ２が、ともに
“１”であれば、リング発振部１０Ｂ，２０Ｂは、図１
のリング発振回路と同様に相互に干渉して発振する。こ
の様に、第３の実施形態のリング発振回路は、３入力Ａ
ＮＤゲート１４，２４を有しているので、発振モードの
制御を行うことが可能になり、周波数変動量を切替える
ことができるという利点がある。
ＣＴＲＬ１，ＣＴＲＬ２と、その制御信号ＣＴＲＬ１，
ＣＴＲＬ２に対応するリング発振部１０Ｂ，２０Ｂの出
力の関係を示す図である。制御信号ＣＴＲＬ１，ＣＴＲ
Ｌ２が、ともに“０”であれば、リング発振部１０Ｂ，
２０Ｂは、どちらも発振を停止する。制御信号ＣＴＲＬ
１が“０”、制御信号ＣＴＲＬ２が“１”であれば、リ
ング発振部１０Ｂは発振を停止し、リング発振部２０Ｂ
は単独で発振する。制御信号ＣＴＲＬ１が“１”、制御
信号ＣＴＲＬ２が“０”であれば、リング発振部１０Ｂ
は単独で発振し、リング発振部２０Ｂは発振を停止す
る。更に制御信号ＣＴＲＬ１，ＣＴＲＬ２が、ともに
“１”であれば、リング発振部１０Ｂ，２０Ｂは、図１
のリング発振回路と同様に相互に干渉して発振する。こ
の様に、第３の実施形態のリング発振回路は、３入力Ａ
ＮＤゲート１４，２４を有しているので、発振モードの
制御を行うことが可能になり、周波数変動量を切替える
ことができるという利点がある。
【００２０】第４の実施形態 図６は、本発明の第４の実施形態を示すリング発振回路
の回路図である。このリング発振回路は、第１のリング
回路（例えば、リング発振部）３０と、３組の第２のリ
ング回路（例えば、リング発振部）４０，５０，６０と
を備えている。リング発振部３０は、３組の直列回路３
０Ａ，３０Ｂ，３０Ｃがリング状に接続されて構成され
ている。直列回路３０Ａは、第１の論理ゲート（例え
ば、２入力ＡＮＤゲート）３１Ａと、奇数個のインバー
タを縦続接続した第１の反転増幅器群（例えば、奇数イ
ンバータ回路）３２Ａと、偶数個のインバータを縦続接
続した第２の反転増幅器群（例えば、偶数インバータ回
路）３３Ａとで構成されている。同様に、直列回路３０
Ｂは、ＡＮＤゲート３１Ｂと、奇数インバータ回路３２
Ｂと、偶数インバータ回路３３Ｂとで構成されている。
直列回路３０Ｃは、ＡＮＤゲート３１Ｃと、奇数インバ
ータ回路３２Ｃと、偶数インバータ回路３３Ｃとで構成
されている。
の回路図である。このリング発振回路は、第１のリング
回路（例えば、リング発振部）３０と、３組の第２のリ
ング回路（例えば、リング発振部）４０，５０，６０と
を備えている。リング発振部３０は、３組の直列回路３
０Ａ，３０Ｂ，３０Ｃがリング状に接続されて構成され
ている。直列回路３０Ａは、第１の論理ゲート（例え
ば、２入力ＡＮＤゲート）３１Ａと、奇数個のインバー
タを縦続接続した第１の反転増幅器群（例えば、奇数イ
ンバータ回路）３２Ａと、偶数個のインバータを縦続接
続した第２の反転増幅器群（例えば、偶数インバータ回
路）３３Ａとで構成されている。同様に、直列回路３０
Ｂは、ＡＮＤゲート３１Ｂと、奇数インバータ回路３２
Ｂと、偶数インバータ回路３３Ｂとで構成されている。
直列回路３０Ｃは、ＡＮＤゲート３１Ｃと、奇数インバ
ータ回路３２Ｃと、偶数インバータ回路３３Ｃとで構成
されている。
【００２１】直列回路３０ＡのＡＮＤゲート３１Ａの出
力側は、奇数インバータ回路３２Ａの入力側に接続され
ている。奇数インバータ回路３２Ａの出力側は、偶数イ
ンバータ回路３３Ａの入力側に接続されている。偶数イ
ンバータ回路３３Ａの出力側は、直列回路３０ＢのＡＮ
Ｄゲート３１Ｂの第１の入力端子に接続されている。ま
た、直列回路３０Ｂ，３０Ｃの接続関係は、直列回路３
０Ａと同様である。リング発振部４０は、第２の論理ゲ
ート（例えば、２入力ＡＮＤゲート）４１と、奇数個の
インバータを縦続接続した第３の反転増幅器群（例え
ば、奇数インバータ回路）４２と、偶数個のインバータ
を縦続接続した第４の反転増幅器群（例えば、偶数イン
バータ回路）４３とで、構成されている。ＡＮＤゲート
４１の第１の入力端子には、直列回路３０Ａの奇数イン
バータ回路３２Ａの出力側が接続され、このＡＮＤゲー
ト４１の出力側には、奇数インバータ回路４２の入力側
が接続されている。奇数インバータ回路４２の出力側
は、前記直列回路３０ＡにおけるＡＮＤゲート３１Ａの
第２の入力端子と、偶数インバータ回路４３の入力側と
に、共通接続されている。そして、偶数インバータ回路
４３の出力側は、ＡＮＤゲート４１の第２の入力端子に
接続されている。
力側は、奇数インバータ回路３２Ａの入力側に接続され
ている。奇数インバータ回路３２Ａの出力側は、偶数イ
ンバータ回路３３Ａの入力側に接続されている。偶数イ
ンバータ回路３３Ａの出力側は、直列回路３０ＢのＡＮ
Ｄゲート３１Ｂの第１の入力端子に接続されている。ま
た、直列回路３０Ｂ，３０Ｃの接続関係は、直列回路３
０Ａと同様である。リング発振部４０は、第２の論理ゲ
ート（例えば、２入力ＡＮＤゲート）４１と、奇数個の
インバータを縦続接続した第３の反転増幅器群（例え
ば、奇数インバータ回路）４２と、偶数個のインバータ
を縦続接続した第４の反転増幅器群（例えば、偶数イン
バータ回路）４３とで、構成されている。ＡＮＤゲート
４１の第１の入力端子には、直列回路３０Ａの奇数イン
バータ回路３２Ａの出力側が接続され、このＡＮＤゲー
ト４１の出力側には、奇数インバータ回路４２の入力側
が接続されている。奇数インバータ回路４２の出力側
は、前記直列回路３０ＡにおけるＡＮＤゲート３１Ａの
第２の入力端子と、偶数インバータ回路４３の入力側と
に、共通接続されている。そして、偶数インバータ回路
４３の出力側は、ＡＮＤゲート４１の第２の入力端子に
接続されている。
【００２２】リング発振部５０，６０は、いずれもリン
グ発振部４０と同様の構成であり、このリング発振部４
０と同様の状態で、リング発振部３０の直列回路３０
Ｂ，３０Ｃに、それぞれ接続されている。そして、リン
グ発振部３０の偶数インバータ回路３３Ｃの出力側か
ら、このリング発振回路の出力信号ＯＵＴが出力される
ようになっている。この第４の実施形態のリング発振回
路の動作は、複数のリング発振部（例えば、リング発振
部３０，４０）が相互に干渉して発振するという点で
は、図１のリング発振回路の動作とほぼ同様である。但
し、第１のリング回路（即ち、リング発振部３０）に接
続される第２のリング回路（即ち、リング発振部４０，
５０，６０）が３個有るので、図１のリング発振回路よ
りも更に周波数変動の大きな出力信号ＯＵＴを得ること
ができるという利点がある。なお、本発明は、上記実施
形態に限定されず、種々の変形が可能である。この変形
例としては、例えば、次の（ａ）〜（ｅ）のようなもの
がある。
グ発振部４０と同様の構成であり、このリング発振部４
０と同様の状態で、リング発振部３０の直列回路３０
Ｂ，３０Ｃに、それぞれ接続されている。そして、リン
グ発振部３０の偶数インバータ回路３３Ｃの出力側か
ら、このリング発振回路の出力信号ＯＵＴが出力される
ようになっている。この第４の実施形態のリング発振回
路の動作は、複数のリング発振部（例えば、リング発振
部３０，４０）が相互に干渉して発振するという点で
は、図１のリング発振回路の動作とほぼ同様である。但
し、第１のリング回路（即ち、リング発振部３０）に接
続される第２のリング回路（即ち、リング発振部４０，
５０，６０）が３個有るので、図１のリング発振回路よ
りも更に周波数変動の大きな出力信号ＯＵＴを得ること
ができるという利点がある。なお、本発明は、上記実施
形態に限定されず、種々の変形が可能である。この変形
例としては、例えば、次の（ａ）〜（ｅ）のようなもの
がある。
【００２３】（ａ） 反転増幅器として、インバータ１
１1 ，…，２１1 ，…を用いているが、インバータに限
らず、入力信号を反転して出力するＮＯＲ，ＮＡＮＤ等
の能動回路であれば、どの様な回路を用いても同様に構
成することができる。 （ｂ） 図４のリング発振回路では、３入力ＡＮＤゲー
ト１４，２４を使用しているが、３入力ＯＲゲートを使
用しても同様の機能を有するリング発振回路を構成する
ことができる。その場合、制御信号ＣＴＲＬ１，ＣＴＲ
Ｌ２の値とリング発振部１０Ａ，２０Ａの出力の関係は
図５とは異なる。 （ｃ） 図６のリング発振回路は、３組のリング発振部
４０，５０，６０を備えているが、任意の奇数個のリン
グ発振部４０，…を設けることが可能である。多数のリ
ング発振部４０，…を設けることにより、更に周波数変
化の大きなリング発振回路を構成することができる。 （ｄ） 図１、図３、図４及び図６では、出力信号ＯＵ
Ｔを特定のインバータ１１の出力側から取り出すように
なっているが、この出力信号ＯＵＴは、リングを構成す
るどの回路素子の出力側から取り出しても、同様の出力
信号を得ることができる。 （ｅ） 本発明のリング発振回路の応用例として乱数発
生について説明したが、ゲーム機や暗号装置での乱数発
生のほかに、出力信号をアナログ量に変換することによ
り広帯域のノイズ発生器等として応用することができ
る。
１1 ，…，２１1 ，…を用いているが、インバータに限
らず、入力信号を反転して出力するＮＯＲ，ＮＡＮＤ等
の能動回路であれば、どの様な回路を用いても同様に構
成することができる。 （ｂ） 図４のリング発振回路では、３入力ＡＮＤゲー
ト１４，２４を使用しているが、３入力ＯＲゲートを使
用しても同様の機能を有するリング発振回路を構成する
ことができる。その場合、制御信号ＣＴＲＬ１，ＣＴＲ
Ｌ２の値とリング発振部１０Ａ，２０Ａの出力の関係は
図５とは異なる。 （ｃ） 図６のリング発振回路は、３組のリング発振部
４０，５０，６０を備えているが、任意の奇数個のリン
グ発振部４０，…を設けることが可能である。多数のリ
ング発振部４０，…を設けることにより、更に周波数変
化の大きなリング発振回路を構成することができる。 （ｄ） 図１、図３、図４及び図６では、出力信号ＯＵ
Ｔを特定のインバータ１１の出力側から取り出すように
なっているが、この出力信号ＯＵＴは、リングを構成す
るどの回路素子の出力側から取り出しても、同様の出力
信号を得ることができる。 （ｅ） 本発明のリング発振回路の応用例として乱数発
生について説明したが、ゲーム機や暗号装置での乱数発
生のほかに、出力信号をアナログ量に変換することによ
り広帯域のノイズ発生器等として応用することができ
る。
【００２４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１の直列回路及び第１の論理ゲートで構成
される第１のリング発振回路と、第２の直列回路及び第
２の論理ゲートで構成される第２のリング発振回路と
が、第１及び第２の論理ゲートを介して相互に干渉する
ように中間信号を相手側に出力している。このため、周
波数変化の大きな発振信号を得ることが可能になる。第
２の発明によれば、第１の発明における第１及び第２の
論理ゲートに対して、それぞれ発振モード制御用の制御
信号が与えられるようになっている。このため、リング
発振回路の発振及び停止の制御が可能になる。第３の発
明によれば、第１のリング発振回路に対して、奇数個
（３個以上）の第２のリング発振回路が相互に干渉を与
えるように接続されている。このため、第１の発明に比
べて更に周波数変化の大きな発振信号を得ることが可能
になる。
によれば、第１の直列回路及び第１の論理ゲートで構成
される第１のリング発振回路と、第２の直列回路及び第
２の論理ゲートで構成される第２のリング発振回路と
が、第１及び第２の論理ゲートを介して相互に干渉する
ように中間信号を相手側に出力している。このため、周
波数変化の大きな発振信号を得ることが可能になる。第
２の発明によれば、第１の発明における第１及び第２の
論理ゲートに対して、それぞれ発振モード制御用の制御
信号が与えられるようになっている。このため、リング
発振回路の発振及び停止の制御が可能になる。第３の発
明によれば、第１のリング発振回路に対して、奇数個
（３個以上）の第２のリング発振回路が相互に干渉を与
えるように接続されている。このため、第１の発明に比
べて更に周波数変化の大きな発振信号を得ることが可能
になる。
【図１】本発明の第１の実施形態を示すリング発振回路
の回路図である。
の回路図である。
【図２】従来のリング発振回路の回路図である。
【図３】本発明の第２の実施形態を示すリング発振回路
の回路図である。
の回路図である。
【図４】本発明の第３の実施形態を示すリング発振回路
の回路図である。
の回路図である。
【図５】図４の制御信号に対応するリング発振部の出力
の関係を示す図である。
の関係を示す図である。
【図６】本発明の第４の実施形態を示すリング発振回路
の回路図である。
の回路図である。
１０，１０Ａ，１０Ｂ，２０，２０Ａ，２０Ｂ，３０，
４０，５０，６０ リング
発振部 １１1 ，１１2 ，…，２１1 ，２１2 ，…
インバータ １２，１４，２２，２４，３１Ａ，３１Ｂ，３１Ｃ
ＡＮＤゲート １３，２３
ＯＲゲート ３０Ａ，３０Ｂ，３０Ｃ
直列回路 ３２Ａ，３２Ｂ，３２Ｃ
奇数インバータ回路 ３３Ａ，３３Ｂ，３３Ｃ
偶数インバータ回路
４０，５０，６０ リング
発振部 １１1 ，１１2 ，…，２１1 ，２１2 ，…
インバータ １２，１４，２２，２４，３１Ａ，３１Ｂ，３１Ｃ
ＡＮＤゲート １３，２３
ＯＲゲート ３０Ａ，３０Ｂ，３０Ｃ
直列回路 ３２Ａ，３２Ｂ，３２Ｃ
奇数インバータ回路 ３３Ａ，３３Ｂ，３３Ｃ
偶数インバータ回路
Claims (3)
- 【請求項１】 ２Ｍ＋１（但し、Ｍは正の整数）個の反
転増幅器が縦続接続され、その２ｍ−１（但し、ｍはＭ
以下の正の整数）段目の反転増幅器から第１の中間信号
を出力し、最終段の反転増幅器から第１の発振信号を出
力する第１の直列回路と、 ２Ｎ＋１（但し、Ｎは正の整数）個の反転増幅器が縦続
接続され、その２ｎ−１（但し、ｎはＮ以下の正の整
数）段目の反転増幅器から第２の中間信号を出力し、最
終段の反転増幅器から第２の発振信号を出力する第２の
直列回路と、 前記第１の発振信号及び前記第２の中間信号を入力し、
該２つの信号の論理積または論理和をとり、その論理結
果を該第１の直列回路における初段の反転増幅器の入力
側に出力する第１の論理ゲートと、 前記第２の発振信号及び前記第１の中間信号を入力し、
該２つの信号の論理積または論理和をとり、その論理結
果を該第２の直列回路における初段の反転増幅器の入力
側に出力する第２の論理ゲートとを、 備えたことを特徴とするリング発振回路。 - 【請求項２】 前記第１の論理ゲートは、発振モード制
御用の第１の制御信号により活性化され、前記第１の発
振信号及び前記第２の中間信号を入力し、該２つの信号
の論理積または論理和をとり、その論理結果を該第１の
直列回路における初段の反転増幅器の入力側に出力する
構成にし、 前記第２の論理ゲートは、発振モード制御用の第２の制
御信号により活性化され、前記第２の発振信号及び前記
第１の中間信号を入力し、該２つの信号の論理積または
論理和をとり、その論理結果を該第２の直列回路におけ
る初段の反転増幅器の入力側に出力する構成にしたこと
を特徴とする請求項１記載のリング発振回路。 - 【請求項３】 それぞれ干渉信号を入力して中間信号を
出力する奇数組（但し、３組以上）の直列回路がリング
状に接続された第１のリング回路と、 前記各直列回路にそれぞれ接続され、前記中間信号を入
力して前記干渉信号を該直列回路に出力する複数個の第
２のリング回路とを備え、 前記各直列回路は、第１のリング信号及び前記干渉信号
を入力してそれら２つの信号の論理積または論理和を出
力する第１の論理ゲートと、前記第１の論理ゲートの出
力側に接続されて前記中間信号を出力する奇数個縦続接
続された第１の反転増幅器群と、前記第１の反転増幅器
群の出力側に接続されて後段の直列回路に前記第１のリ
ング信号を出力する偶数個（但し、０個を含む）縦続接
続された第２の反転増幅器群とで構成し、 前記各第２のリング回路は、第２のリング信号及び前記
中間信号を入力してそれら２つの信号の論理積または論
理和を出力する第２の論理ゲートと、前記第２の論理ゲ
ートの出力側に接続されて前記干渉信号を前記第１の論
理ゲートに出力する奇数個縦続接続された第３の反転増
幅器群と、前記第３の反転増幅器群の出力側に接続され
て前記第２のリング信号を前記第２の論理ゲートに出力
する偶数個（但し、０個を含む）縦続接続された第４の
反転増幅器群とで構成したことを特徴とするリング発振
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20401696A JP3439606B2 (ja) | 1996-08-02 | 1996-08-02 | リング発振回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20401696A JP3439606B2 (ja) | 1996-08-02 | 1996-08-02 | リング発振回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1051276A true JPH1051276A (ja) | 1998-02-20 |
| JP3439606B2 JP3439606B2 (ja) | 2003-08-25 |
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ID=16483382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20401696A Expired - Fee Related JP3439606B2 (ja) | 1996-08-02 | 1996-08-02 | リング発振回路 |
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| JP (1) | JP3439606B2 (ja) |
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-
1996
- 1996-08-02 JP JP20401696A patent/JP3439606B2/ja not_active Expired - Fee Related
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