JPH04361418A - リングオシレータ - Google Patents
リングオシレータInfo
- Publication number
- JPH04361418A JPH04361418A JP3137332A JP13733291A JPH04361418A JP H04361418 A JPH04361418 A JP H04361418A JP 3137332 A JP3137332 A JP 3137332A JP 13733291 A JP13733291 A JP 13733291A JP H04361418 A JPH04361418 A JP H04361418A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- gate
- output
- pulse wave
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はリングオシレータに関し
、特に所望のデューティ比のパルス波を発生させている
リングオシレータに関する。
、特に所望のデューティ比のパルス波を発生させている
リングオシレータに関する。
【０００２】
【従来の技術】従来のリングオシレータは、図７に示す
ように、全体で非反転論理を示すインバータゲート群Ｇ
３と、その帰還信号を端子Ｓ１から受ける２入力ＮＡＮ
ＤゲートＧ１と、パルス波を出力する出力バッファＧ４
と、入力端子Ａと、出力端子Ｂとを有している。
ように、全体で非反転論理を示すインバータゲート群Ｇ
３と、その帰還信号を端子Ｓ１から受ける２入力ＮＡＮ
ＤゲートＧ１と、パルス波を出力する出力バッファＧ４
と、入力端子Ａと、出力端子Ｂとを有している。
【０００３】入力端子Ａがパルス波発生制御端子であり
、これが低（Ｌｏｗ）レベルのときは論理ゲートＧ１の
出力は常に高（Ｈｉｇｈ）レベルで、端子Ｓ１はＨｉｇ
ｈレベル固定となり、パルス波非発生状態である。
、これが低（Ｌｏｗ）レベルのときは論理ゲートＧ１の
出力は常に高（Ｈｉｇｈ）レベルで、端子Ｓ１はＨｉｇ
ｈレベル固定となり、パルス波非発生状態である。
【０００４】入力端子ＡがＨｉｇｈレベルのときは、論
理ゲートＧ１の出力は端子Ｓ１の論理に対し反転論理を
示し、この信号が遅延ゲート群Ｇ３で遅延される為、端
子Ｓ１は一定時間でＨｉｇｈレベルとＬｏｗレベルとを
繰り返し、パルス波発生状態となる。
理ゲートＧ１の出力は端子Ｓ１の論理に対し反転論理を
示し、この信号が遅延ゲート群Ｇ３で遅延される為、端
子Ｓ１は一定時間でＨｉｇｈレベルとＬｏｗレベルとを
繰り返し、パルス波発生状態となる。
【０００５】この様にして発生されたパルス波はＨｉｇ
ｈレベルの時間とＬｏｗレベルの時間とが、同一のデュ
ーティ比５０％のパルス波しか発生できなかった（図８
）。その為、デューティ比５０％以外のパルス波を発生
する場合、図９に示すように、フリップフロップ回路や
遅延回路で構成されたデューティ比変換回路Ｆで、リン
グオシレータ回路Ｒの出力のデューティ比を変換しなけ
ればならなかった。
ｈレベルの時間とＬｏｗレベルの時間とが、同一のデュ
ーティ比５０％のパルス波しか発生できなかった（図８
）。その為、デューティ比５０％以外のパルス波を発生
する場合、図９に示すように、フリップフロップ回路や
遅延回路で構成されたデューティ比変換回路Ｆで、リン
グオシレータ回路Ｒの出力のデューティ比を変換しなけ
ればならなかった。
【０００６】
【発明が解決しようとする課題】このような従来のリン
グオシレータ回路は、デューティ比５０％のパルス波し
か発生できなく、図８のパルス波のＨｉｇｈレベル時間
幅ＴＨ のＬｏｗレベル時間幅ＴＬ とが同じ（ＴＨ
＝ＴＬ ）である為、このパルス波をクロックとし動作
する回路において、パルス波のＨｉｇｈレベル時間ＴＨ
とＬｏｗレベル時間ＴＬ の必要とされる最小の時間
幅（それぞれＴＨＭＩＮ，ＴＬＭＩＮ）が異なる場合（
ＴＨＭＩＮ≠ＴＬＭＩＮ）、最小時間幅の大きいほうの
時間幅でパルス波が決まってしまう。
グオシレータ回路は、デューティ比５０％のパルス波し
か発生できなく、図８のパルス波のＨｉｇｈレベル時間
幅ＴＨ のＬｏｗレベル時間幅ＴＬ とが同じ（ＴＨ
＝ＴＬ ）である為、このパルス波をクロックとし動作
する回路において、パルス波のＨｉｇｈレベル時間ＴＨ
とＬｏｗレベル時間ＴＬ の必要とされる最小の時間
幅（それぞれＴＨＭＩＮ，ＴＬＭＩＮ）が異なる場合（
ＴＨＭＩＮ≠ＴＬＭＩＮ）、最小時間幅の大きいほうの
時間幅でパルス波が決まってしまう。
【０００７】例えばＴＨＭＩＮ＞ＴＬＭＩＮの場合、Ｈ
ｉｇｈレベル時間幅はＴＨ ＝ＴＨＭＩＮ，Ｌｏｗレベ
ル時間幅はＴＬ ＝ＴＨＭＩＮのパルス波となり、この
為Ｌｏｗレベル時間ＴＬ は（ＴＨＭＩＮ−ＴＬＭＩＮ
）の時間だけ余分な時間幅を取る事になり、クロックの
高速化の障害となる。
ｉｇｈレベル時間幅はＴＨ ＝ＴＨＭＩＮ，Ｌｏｗレベ
ル時間幅はＴＬ ＝ＴＨＭＩＮのパルス波となり、この
為Ｌｏｗレベル時間ＴＬ は（ＴＨＭＩＮ−ＴＬＭＩＮ
）の時間だけ余分な時間幅を取る事になり、クロックの
高速化の障害となる。
【０００８】これを回避するためには、従来のリングオ
シレータ回路Ｒの後段に、図９に示すようなデューティ
比変換回路Ｆを設けて、デューティ比を変換しなければ
ならないが、このデューティ比変換回路Ｆはフリップフ
ロップ回路や遅延回路で構成される為、複雑であり、回
路点数が増えるという欠点があった。
シレータ回路Ｒの後段に、図９に示すようなデューティ
比変換回路Ｆを設けて、デューティ比を変換しなければ
ならないが、このデューティ比変換回路Ｆはフリップフ
ロップ回路や遅延回路で構成される為、複雑であり、回
路点数が増えるという欠点があった。
【０００９】本発明の目的は、前記欠点を解決し、デュ
ーティ比変換回路を設けずとも、簡単な構成でデューテ
ィ比をかえることができるようにしたリングオシレータ
を提供することにある。
ーティ比変換回路を設けずとも、簡単な構成でデューテ
ィ比をかえることができるようにしたリングオシレータ
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、初段の
遅延ゲートの出力を次段の遅延ゲートの入力に接続し、
次々と同様に接続してなる遅延ゲート群を設け、前記遅
延ゲート群のうち最終段の遅延ゲートの出力を第１の論
理ゲートを介して初段の遅延ゲートの入力に接続したリ
ングオシレータにおいて、前記遅延ゲート群のうち任意
の一つの遅延ゲートの出力と前記最終段の遅延ゲートの
出力とを入力とする第２の論理ゲートを設け、前記第２
の論理ゲートの出力を発振出力となすことを特徴とする
。
遅延ゲートの出力を次段の遅延ゲートの入力に接続し、
次々と同様に接続してなる遅延ゲート群を設け、前記遅
延ゲート群のうち最終段の遅延ゲートの出力を第１の論
理ゲートを介して初段の遅延ゲートの入力に接続したリ
ングオシレータにおいて、前記遅延ゲート群のうち任意
の一つの遅延ゲートの出力と前記最終段の遅延ゲートの
出力とを入力とする第２の論理ゲートを設け、前記第２
の論理ゲートの出力を発振出力となすことを特徴とする
。
【００１１】
【実施例】図１は本発明の一実施例のリングオシレータ
を示す回路図である。
を示す回路図である。
【００１２】図１において、本実施例のリングオシレー
タは、インバータゲート群Ｇ３と、２入力ＮＡＮＤゲー
トＧ１と、２入力ＡＮＤゲートＧ２と、入力端子Ａと、
出力端子Ｂとを備えている。
タは、インバータゲート群Ｇ３と、２入力ＮＡＮＤゲー
トＧ１と、２入力ＡＮＤゲートＧ２と、入力端子Ａと、
出力端子Ｂとを備えている。
【００１３】インバータゲート群Ｇ３は、遅延ゲートで
あるインバータゲートが２ｎ（ｎは正の整数）個直列接
続され、最終段の端子Ｓ１を２入力ＮＡＮＤゲートＧ１
の入力端子の１つに接続することにより、リングオシレ
ータを構成する。
あるインバータゲートが２ｎ（ｎは正の整数）個直列接
続され、最終段の端子Ｓ１を２入力ＮＡＮＤゲートＧ１
の入力端子の１つに接続することにより、リングオシレ
ータを構成する。
【００１４】この端子Ｓ１と前記のインバータゲート群
Ｇ３内の任意の接続端子Ｓ２を２入力ＡＮＤゲートＧ２
の入力端子に接続する構成となっている。
Ｇ３内の任意の接続端子Ｓ２を２入力ＡＮＤゲートＧ２
の入力端子に接続する構成となっている。
【００１５】入力端子Ａは、パルス波発生の制御端子で
あり、パルス波発生モードと非発生モードとに切り換え
ることができる。
あり、パルス波発生モードと非発生モードとに切り換え
ることができる。
【００１６】入力端子ＡがＨｉｇｈレベルの時、パルス
波発生モードとなる。その時の各端子のタイミングチャ
ートを図２に示す。これは、端子Ｓ２をインバータゲー
ト群Ｇ３の１／２の部分すなわちｎ（＝２ｎ÷２）個目
のゲートの出力端子に設定した場合である。インバータ
ゲートが２ｎ個直列されたインバータゲート群Ｇ３は、
Ｔ時間、信号が遅延される。そして、インバータゲート
群Ｇ３と２入力ＮＡＮＤゲートＧ１でリングオシレータ
を構成している為、ＨｉｇｈレベルのＬｏｗレベルがＴ
時間おきに出力され、図２に示すように１／２（＝Ｔ／
２Ｔ＝Ｈｉｇｈレベル時間／（Ｈｉｇｈレベル＋Ｌｏｗ
レベル時間））すなわちデューティ比５０％のパルス波
が出力される。ここで、２入力ＮＡＮＤゲートＧ１の遅
延はインバータゲート群Ｇ３に較べ十分小さい為無視で
きる。
波発生モードとなる。その時の各端子のタイミングチャ
ートを図２に示す。これは、端子Ｓ２をインバータゲー
ト群Ｇ３の１／２の部分すなわちｎ（＝２ｎ÷２）個目
のゲートの出力端子に設定した場合である。インバータ
ゲートが２ｎ個直列されたインバータゲート群Ｇ３は、
Ｔ時間、信号が遅延される。そして、インバータゲート
群Ｇ３と２入力ＮＡＮＤゲートＧ１でリングオシレータ
を構成している為、ＨｉｇｈレベルのＬｏｗレベルがＴ
時間おきに出力され、図２に示すように１／２（＝Ｔ／
２Ｔ＝Ｈｉｇｈレベル時間／（Ｈｉｇｈレベル＋Ｌｏｗ
レベル時間））すなわちデューティ比５０％のパルス波
が出力される。ここで、２入力ＮＡＮＤゲートＧ１の遅
延はインバータゲート群Ｇ３に較べ十分小さい為無視で
きる。
【００１７】次に、端子Ｓ２には端子Ｓ２から端子Ｓ１
の間のｎ個のゲートで遅延されない分端子Ｓ１よりＴ／
２（＝Ｔ×ｎ／２ｎ）時間早く信号が出力され、図２で
示す様なタイミングチャートになる。そして、これら端
子Ｓ１と端子Ｓ２とを２入力ＡＮＤゲートＧ２で論理演
算することにより、２つの端子のＨｉｇｈレベルが重な
っている時間Ｔ／２（＝Ｔ−Ｔ／２）だけ出力端子にＨ
ｉｇｈが出力され、図２に示す様な１／４（＝（Ｔ／２
）×（１／（２Ｔ））すなわちデューティ比２５％のパ
ルス波が出力される。
の間のｎ個のゲートで遅延されない分端子Ｓ１よりＴ／
２（＝Ｔ×ｎ／２ｎ）時間早く信号が出力され、図２で
示す様なタイミングチャートになる。そして、これら端
子Ｓ１と端子Ｓ２とを２入力ＡＮＤゲートＧ２で論理演
算することにより、２つの端子のＨｉｇｈレベルが重な
っている時間Ｔ／２（＝Ｔ−Ｔ／２）だけ出力端子にＨ
ｉｇｈが出力され、図２に示す様な１／４（＝（Ｔ／２
）×（１／（２Ｔ））すなわちデューティ比２５％のパ
ルス波が出力される。
【００１８】入力端子ＡがＬｏｗレベルの時は、端子Ｓ
１はＨｉｇｈレベル固定となり、端子Ｓ２がインバータ
ゲート群Ｇ３の偶数段目に設定された場合、端子Ｓ２は
Ｌｏｗレベルとなり、出力端子ＢはＬｏｗ出力固定、奇
数段目に設定された場合、端子Ｓ２はＨｉｇｈレベルと
なり、出力端子ＢはＨｉｇｈ出力固定となり、パルス波
は発生されない。
１はＨｉｇｈレベル固定となり、端子Ｓ２がインバータ
ゲート群Ｇ３の偶数段目に設定された場合、端子Ｓ２は
Ｌｏｗレベルとなり、出力端子ＢはＬｏｗ出力固定、奇
数段目に設定された場合、端子Ｓ２はＨｉｇｈレベルと
なり、出力端子ＢはＨｉｇｈ出力固定となり、パルス波
は発生されない。
【００１９】前記のパルス波の発生モードの例は、端子
Ｓ２を２ｎ個のインバータゲートの半分の部分即ちｎ個
目に設定した場合であったが、端子Ｓ２をインバータゲ
ート群Ｇ３の１／１０の部分、すなわちｎ／５（＝２ｎ
／１０）個目に設定した場合、端子Ｓ２には９ｎ／５（
＝２ｎ−ｎ／５）個のインバータゲートで遅延されない
時間９Ｔ／１０（＝Ｔ×（９ｎ／５）×２ｎ）だけ端子
Ｓ１より早く信号が出力され、図３で示す様なタイミン
グチャートになる。
Ｓ２を２ｎ個のインバータゲートの半分の部分即ちｎ個
目に設定した場合であったが、端子Ｓ２をインバータゲ
ート群Ｇ３の１／１０の部分、すなわちｎ／５（＝２ｎ
／１０）個目に設定した場合、端子Ｓ２には９ｎ／５（
＝２ｎ−ｎ／５）個のインバータゲートで遅延されない
時間９Ｔ／１０（＝Ｔ×（９ｎ／５）×２ｎ）だけ端子
Ｓ１より早く信号が出力され、図３で示す様なタイミン
グチャートになる。
【００２０】そして端子Ｓ１と端子Ｓ２とを２入力ＡＮ
ＤゲートＧ２で論理演算することにより、２つの端子の
Ｈｉｇｈレベルが重なっている時間Ｔ／１０（＝Ｔ−（
９Ｔ）／１０）だけ出力端子ＢにＨｉｇｈレベルが出力
され、図３に示す様な１／２０（＝（Ｔ／１０）×２Ｔ
）、すなわちデューティ比５％のパルス波が出力される
。
ＤゲートＧ２で論理演算することにより、２つの端子の
Ｈｉｇｈレベルが重なっている時間Ｔ／１０（＝Ｔ−（
９Ｔ）／１０）だけ出力端子ＢにＨｉｇｈレベルが出力
され、図３に示す様な１／２０（＝（Ｔ／１０）×２Ｔ
）、すなわちデューティ比５％のパルス波が出力される
。
【００２１】また逆に端子Ｓ２をインバータゲート群Ｇ
３の９／１０の部分すなわち９ｎ／５（＝２ｎ×（９／
１０））個目に設定した場合、端子Ｓ２にはｎ／５（＝
２ｎ−９ｎ／５）個のイバータで遅延されない時間Ｔ／
１０（＝Ｔ×ｎ／５×２ｎ）早く信号が出力され、図４
で示す様なタイミングチャートになる。
３の９／１０の部分すなわち９ｎ／５（＝２ｎ×（９／
１０））個目に設定した場合、端子Ｓ２にはｎ／５（＝
２ｎ−９ｎ／５）個のイバータで遅延されない時間Ｔ／
１０（＝Ｔ×ｎ／５×２ｎ）早く信号が出力され、図４
で示す様なタイミングチャートになる。
【００２２】そして端子Ｓ１と端子Ｓ２とを２入力ＡＮ
ＤゲートＧ２で論理演算することにより、２つの端子の
Ｈｉｇｈレベルが重なっている時間９Ｔ／１０（＝Ｔ−
Ｔ／１０）だけ出力端子ＢにＨｉｇｈレベルが出力され
、図４に示す様な９／２０（＝（９Ｔ／１０）×２Ｔす
すなわちデューティ比４５％のパルス波が出力される。
ＤゲートＧ２で論理演算することにより、２つの端子の
Ｈｉｇｈレベルが重なっている時間９Ｔ／１０（＝Ｔ−
Ｔ／１０）だけ出力端子ＢにＨｉｇｈレベルが出力され
、図４に示す様な９／２０（＝（９Ｔ／１０）×２Ｔす
すなわちデューティ比４５％のパルス波が出力される。
【００２３】この様に、端子Ｓ２をインバータゲート群
Ｇ３のｍ１ ／ｍ２ （ｍ１ ，ｍ２ ：正の整数で、
ｍ１ ：端子Ｓ２を設定するゲートの１段目からのゲー
ト数，ｍ２ ：全体のゲート数）の部分に設定した場合
、ｍ１ ×Ｔ／ｍ２ 時間だけＨｉｇｈレベルが出力さ
れ、ｍ１ ／ｍ２ （＝ｍ１Ｔ／ｍ２ ×２Ｔ）すなわ
ちデューティｍ１ ×１００％÷２ｍ２ のパルス波が
出力される仕組みとなっている。
Ｇ３のｍ１ ／ｍ２ （ｍ１ ，ｍ２ ：正の整数で、
ｍ１ ：端子Ｓ２を設定するゲートの１段目からのゲー
ト数，ｍ２ ：全体のゲート数）の部分に設定した場合
、ｍ１ ×Ｔ／ｍ２ 時間だけＨｉｇｈレベルが出力さ
れ、ｍ１ ／ｍ２ （＝ｍ１Ｔ／ｍ２ ×２Ｔ）すなわ
ちデューティｍ１ ×１００％÷２ｍ２ のパルス波が
出力される仕組みとなっている。
【００２４】図５は本発明の他の実施例のリングオシレ
ータの回路図である。
ータの回路図である。
【００２５】図５において、図１の一実施例の２入力論
理ゲートＧ２を、ＡＮＤゲートからＮＡＮＤゲートに変
更した実施例で、出力端子Ｂに発生するパルス波は前記
一実施例を反転したパルス波となる。
理ゲートＧ２を、ＡＮＤゲートからＮＡＮＤゲートに変
更した実施例で、出力端子Ｂに発生するパルス波は前記
一実施例を反転したパルス波となる。
【００２６】前記一実施例と同様に、端子Ｓ２を全体の
半分の部分すなわちｎ（＝２ｎ／２）個目に設定した場
合の各端子のタイミングチャートを図６に示す。
半分の部分すなわちｎ（＝２ｎ／２）個目に設定した場
合の各端子のタイミングチャートを図６に示す。
【００２７】図６に示すように、前記一実施例の場合と
は逆に端子Ｓ１と端子Ｓ２が共にＨｉｇｈレベルの時間
Ｔ／２だけ出力端子ＢはＬｏｗレベルの為、Ｈｉｇｈレ
ベルの時間は３Ｔ／２（＝２Ｔ−Ｔ／２）となり、３／
４（＝（３Ｔ／２）÷２Ｔ）すなわちデューティ比７５
％のパルス波が出力される。
は逆に端子Ｓ１と端子Ｓ２が共にＨｉｇｈレベルの時間
Ｔ／２だけ出力端子ＢはＬｏｗレベルの為、Ｈｉｇｈレ
ベルの時間は３Ｔ／２（＝２Ｔ−Ｔ／２）となり、３／
４（＝（３Ｔ／２）÷２Ｔ）すなわちデューティ比７５
％のパルス波が出力される。
【００２８】そして一実施例と同様に、端子Ｓ２をイン
バータゲート群Ｇ３の１／１０の部分に設定した場合、
１９Ｔ／１０（＝２Ｔ−Ｔ／１０）だけ出力端子ＢにＨ
ｉｇｈレベルが出力されることにより、１９／２０（＝
（１９Ｔ／１０）÷２Ｔ）すなわちデューティ比９５％
のパルス波が出力される。
バータゲート群Ｇ３の１／１０の部分に設定した場合、
１９Ｔ／１０（＝２Ｔ−Ｔ／１０）だけ出力端子ＢにＨ
ｉｇｈレベルが出力されることにより、１９／２０（＝
（１９Ｔ／１０）÷２Ｔ）すなわちデューティ比９５％
のパルス波が出力される。
【００２９】また、端子Ｓ２をインバータゲート群Ｇ３
の９／１０の部分に設定した場合、１１Ｔ／１０（＝２
Ｔ−９Ｔ／１０）だけ出力端子ＢにＨｉｇｈレベルが出
力されることにより１１／２０（＝（１１Ｔ／１０）÷
２Ｔ）すなわちデューティ比５５％のパルス波が出力さ
れる。
の９／１０の部分に設定した場合、１１Ｔ／１０（＝２
Ｔ−９Ｔ／１０）だけ出力端子ＢにＨｉｇｈレベルが出
力されることにより１１／２０（＝（１１Ｔ／１０）÷
２Ｔ）すなわちデューティ比５５％のパルス波が出力さ
れる。
【００３０】この様に端子Ｓ２をインバータゲート群Ｇ
３のｍ１ ／ｍ２ （ｍ１ ，ｍ２ ：正の整数，ｍ１
：端子Ｓ２を設定するゲートの１段目からのゲート数
，ｍ２ ：全体のゲート数）の部分に設定した場合、（
２ｍ２ −ｍ１ ）Ｔ／ｍ２ 時間だけＨｉｇｈレベル
が出力され、（２ｍ２ −ｍ１ ）／２ｍ２ （＝（２
ｍ２ −ｍ１ ）Ｔ／ｍ２ ×２Ｔ）すなわちデューテ
ィ比（２ｍ２ −ｍ１ ）×１００％／２ｍ２ のパル
ス波が出力される仕組みとなっている。
３のｍ１ ／ｍ２ （ｍ１ ，ｍ２ ：正の整数，ｍ１
：端子Ｓ２を設定するゲートの１段目からのゲート数
，ｍ２ ：全体のゲート数）の部分に設定した場合、（
２ｍ２ −ｍ１ ）Ｔ／ｍ２ 時間だけＨｉｇｈレベル
が出力され、（２ｍ２ −ｍ１ ）／２ｍ２ （＝（２
ｍ２ −ｍ１ ）Ｔ／ｍ２ ×２Ｔ）すなわちデューテ
ィ比（２ｍ２ −ｍ１ ）×１００％／２ｍ２ のパル
ス波が出力される仕組みとなっている。
【００３１】以上の様に、端子Ｓ２の設定場所の前後の
ゲートの個数比と論理ゲートＧ２の設定の仕方で簡単に
各種のデューティ比のパルス波を発生することができる
。
ゲートの個数比と論理ゲートＧ２の設定の仕方で簡単に
各種のデューティ比のパルス波を発生することができる
。
【００３２】なお、本実施例の同様に、２入力論理ゲー
トＧ２をＯＲ，ＮＯＲ，ＥＯＲ，ＥＮＯＲ等のゲートに
変更し、端子Ｓ１の信号と端子Ｓ２の信号を論理演算処
理し、各種の波形を作り出すこと、そしてインバータゲ
ート群Ｇ３を他のゲートで置き換えることも本発明の範
囲に含まれる。
トＧ２をＯＲ，ＮＯＲ，ＥＯＲ，ＥＮＯＲ等のゲートに
変更し、端子Ｓ１の信号と端子Ｓ２の信号を論理演算処
理し、各種の波形を作り出すこと、そしてインバータゲ
ート群Ｇ３を他のゲートで置き換えることも本発明の範
囲に含まれる。
【００３３】以上説明したように本発明のリングオシレ
ータは、遅延ゲートが複数直列接続され全体で非反転論
理を形成している遅延ゲート群（または反転論理の遅延
ゲートが複数直列接続され全体で反転論理を形成してい
る遅延ゲート群）Ｇ３の最終段ゲートの出力端子Ｓ１を
反転論理（または非反転論理）の第１の論理ゲートＧ１
の１つの入力端子に接続し、前記第１の論理ゲートＧ１
の出力端子を前記遅延ゲート群の１段目のゲートの入力
端子に接続してループ回路を構成し、遅延ゲート群Ｇ３
の最終段ゲートの出力端子Ｓ１を第２の論理ゲートＧ２
の入力端子の１つへ接続し、前記第２の論理ゲートＧ２
の他の入力端子の１つへ前記遅延ゲート群Ｇ３内の任意
の１つの遅延ゲートの出力端子Ｓ２を接続することを特
徴とする。
ータは、遅延ゲートが複数直列接続され全体で非反転論
理を形成している遅延ゲート群（または反転論理の遅延
ゲートが複数直列接続され全体で反転論理を形成してい
る遅延ゲート群）Ｇ３の最終段ゲートの出力端子Ｓ１を
反転論理（または非反転論理）の第１の論理ゲートＧ１
の１つの入力端子に接続し、前記第１の論理ゲートＧ１
の出力端子を前記遅延ゲート群の１段目のゲートの入力
端子に接続してループ回路を構成し、遅延ゲート群Ｇ３
の最終段ゲートの出力端子Ｓ１を第２の論理ゲートＧ２
の入力端子の１つへ接続し、前記第２の論理ゲートＧ２
の他の入力端子の１つへ前記遅延ゲート群Ｇ３内の任意
の１つの遅延ゲートの出力端子Ｓ２を接続することを特
徴とする。
【００３４】
【発明の効果】以上説明したように、本発明は例えば従
来のリングオシレータの出力バッファを１つの論理ゲー
トに置き換えることにより、所望のデューティ比のパル
ス波を発生するリングオシレータを構成したので、デュ
ーティ比変換の為の回路を設ける必要がなくなり、回路
点数の増大を防ぐという効果を有する。
来のリングオシレータの出力バッファを１つの論理ゲー
トに置き換えることにより、所望のデューティ比のパル
ス波を発生するリングオシレータを構成したので、デュ
ーティ比変換の為の回路を設ける必要がなくなり、回路
点数の増大を防ぐという効果を有する。
【図１】本発明の一実施例の所望のデューティ比のパル
ス波を発生するリングオシレータの回路図である。
ス波を発生するリングオシレータの回路図である。
【図２】図１の入力端子をＨｉｇｈレベルとし、パルス
波発生状態とした場合でかつ端子をインバータゲート群
の半分の部分に設定した場合の各端子のタイミング図で
ある。
波発生状態とした場合でかつ端子をインバータゲート群
の半分の部分に設定した場合の各端子のタイミング図で
ある。
【図３】図１の入力端子をＨｉｇｈレベルとし、パルス
波発生状態とした場合でかつ端子をインバータゲート群
の入力ゲート側に設定した場合の各端子のタイミング図
である。
波発生状態とした場合でかつ端子をインバータゲート群
の入力ゲート側に設定した場合の各端子のタイミング図
である。
【図４】図１の入力端子をＨｉｇｈレベルとし、パルス
波発生状態とした場合でかつ端子をインバータゲート群
の最終段側に設定した場合の各端子のタイミング図であ
る。
波発生状態とした場合でかつ端子をインバータゲート群
の最終段側に設定した場合の各端子のタイミング図であ
る。
【図５】本発明の他の実施例の所望のデューティ比のパ
ルス波を発生するリングオシレータの回路図である。
ルス波を発生するリングオシレータの回路図である。
【図６】図５の入力端子をＨｉｇｈレベルとし、パルス
波発生状態とした場合でかつ端子をインバータゲート群
の半分の部分に設定した場合の各端子のタイミング図で
ある。
波発生状態とした場合でかつ端子をインバータゲート群
の半分の部分に設定した場合の各端子のタイミング図で
ある。
【図７】従来のリングオシレータの回路図である。
【図８】図７の入力端子をＨｉｇｈレベルとし、パルス
波発生状態とした場合の各端子のタイミング図である。
波発生状態とした場合の各端子のタイミング図である。
【図９】従来のリングオシレータを使って所望のデュー
ティ比のパルス波を発生するブロック図である。
ティ比のパルス波を発生するブロック図である。
Ａ 入力端子
Ｂ 出力端子
Ｇ１ ２入力ＮＡＮＤゲート
Ｇ２ ２入力ＡＮＤゲート
Ｇ３ インバータゲート群
Ｇ４ 出力バッファ
Ｓ１，Ｓ２ 端子
Ｒ リングオシレータ回路
Ｆ デューティ比変換回路
Claims (1)
- 【請求項１】 初段の遅延ゲートの出力を次段の遅延
ゲートの入力に接続し、次々と同様に接続してなる遅延
ゲート群を設け、前記遅延ゲート群のうち最終段の遅延
ゲートの出力を第１の論理ゲートを介して初段の遅延ゲ
ートの入力に接続したリングオシレータにおいて、前記
遅延ゲート群のうち任意の一つの遅延ゲートの出力と前
記最終段の遅延ゲートの出力とを入力とする第２の論理
ゲートを設け、前記第２の論理ゲートの出力を発振出力
となすことを特徴とするリングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137332A JPH04361418A (ja) | 1991-06-10 | 1991-06-10 | リングオシレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137332A JPH04361418A (ja) | 1991-06-10 | 1991-06-10 | リングオシレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361418A true JPH04361418A (ja) | 1992-12-15 |
Family
ID=15196190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137332A Pending JPH04361418A (ja) | 1991-06-10 | 1991-06-10 | リングオシレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361418A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0948934A (ja) * | 1995-08-08 | 1997-02-18 | Nippon Kayaku Co Ltd | 紫外線硬化型樹脂組成物及びハードコート剤 |
| JP2002198783A (ja) * | 2000-12-26 | 2002-07-12 | Fujitsu Ltd | 周波数及びデューティ比制御可能な発振器 |
| JP2004088496A (ja) * | 2002-08-27 | 2004-03-18 | Sony Corp | 発振器 |
| CN104158428A (zh) * | 2014-08-05 | 2014-11-19 | 广东美的集团芜湖制冷设备有限公司 | 智能功率模块及其开关调整电路、变频家电 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156017A (en) * | 1980-05-06 | 1981-12-02 | Nec Corp | Pulse generating circuit |
| JPH01103016A (ja) * | 1987-10-16 | 1989-04-20 | Tdk Corp | 電圧比較半導体集積回路 |
| JPH03253086A (ja) * | 1990-03-02 | 1991-11-12 | Nikko Kyodo Co Ltd | レーザダイオードの駆動方法 |
| JPH04286417A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 発振回路 |
-
1991
- 1991-06-10 JP JP3137332A patent/JPH04361418A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156017A (en) * | 1980-05-06 | 1981-12-02 | Nec Corp | Pulse generating circuit |
| JPH01103016A (ja) * | 1987-10-16 | 1989-04-20 | Tdk Corp | 電圧比較半導体集積回路 |
| JPH03253086A (ja) * | 1990-03-02 | 1991-11-12 | Nikko Kyodo Co Ltd | レーザダイオードの駆動方法 |
| JPH04286417A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 発振回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0948934A (ja) * | 1995-08-08 | 1997-02-18 | Nippon Kayaku Co Ltd | 紫外線硬化型樹脂組成物及びハードコート剤 |
| JP2002198783A (ja) * | 2000-12-26 | 2002-07-12 | Fujitsu Ltd | 周波数及びデューティ比制御可能な発振器 |
| JP2004088496A (ja) * | 2002-08-27 | 2004-03-18 | Sony Corp | 発振器 |
| CN104158428A (zh) * | 2014-08-05 | 2014-11-19 | 广东美的集团芜湖制冷设备有限公司 | 智能功率模块及其开关调整电路、变频家电 |
| CN104158428B (zh) * | 2014-08-05 | 2016-08-17 | 广东美的集团芜湖制冷设备有限公司 | 智能功率模块及其开关调整电路、变频家电 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0656688B1 (en) | Clock generating circuit generating a plurality of non-overlapping clock signals | |
| KR100344082B1 (ko) | 펄스폭 변조 파형 발생 회로 | |
| EP0238874B1 (en) | Double clock frequency timing signal generator | |
| JPH04361418A (ja) | リングオシレータ | |
| US6282255B1 (en) | Frequency divider with variable modulo | |
| KR100541549B1 (ko) | 링 오실레이터 | |
| JPH03272216A (ja) | フリップフロップ回路 | |
| JP2000232346A (ja) | パルス幅変調波形発生回路 | |
| JPH0583089A (ja) | 発振回路 | |
| JP7002378B2 (ja) | デジタル時間変換器及び情報処理装置 | |
| KR930008943B1 (ko) | 펄스발생회로 | |
| JP3622310B2 (ja) | 遅延回路及び信号処理装置 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JP3382329B2 (ja) | 奇数カウンタ回路 | |
| JPH07226674A (ja) | デジタル発振回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| JPH1032473A (ja) | 遅延回路及び発振回路 | |
| JPH0286214A (ja) | 奇数分周回路 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH06303113A (ja) | パルス発生回路 | |
| JPH0756651A (ja) | クロック発生回路 | |
| JPH03239009A (ja) | タイミング信号発生器 | |
| JPS6350719B2 (ja) | ||
| JPH0645891A (ja) | パルス整形回路およびそれを利用した可変分周器システム | |
| JPH1084277A (ja) | クロック生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |