JPS6350719B2 - - Google Patents
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- JPS6350719B2 JPS6350719B2 JP55025427A JP2542780A JPS6350719B2 JP S6350719 B2 JPS6350719 B2 JP S6350719B2 JP 55025427 A JP55025427 A JP 55025427A JP 2542780 A JP2542780 A JP 2542780A JP S6350719 B2 JPS6350719 B2 JP S6350719B2
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- 238000001514 detection method Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 3
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
この発明は可変分周回路、特に分周比制御方式
による音階信号発生回路のための可変分周回路に
関する。 最近のデジタルLSI（大規模集積回路）の進歩
により、デジタル時計等に於いてもメロデイ発生
機能を備えた部品が発売されるに至つている。 この発明の目的は、最小のビツト数で実用上差
支えない精度の単音音階を発生する簡単な音階信
号発生用の可変分周回路を提供することにある。 この発明の他の目的は、簡単な構成で短音階及
び長音階の曲をも発生できる汎用性のある音階信
号発生用可変分周回路を提供することにある。 この発明によれば、基本信号を分周して分周出
力を出す分周回路において、この分周回路を構成
する複数の計数回路のうち、特定の計数回路のク
ロツク入力を分周回路の分周出力と制御信号の設
定値とに応じて交互に位相反転することによつて
分周比補正し、もつて実用上差支えない精度の音
階信号を発生させる可変分周器を得る。 この本発明の可変分周回路によれば、制御信号
数以上の分解能を得ることができ、同時にデユー
テイ50％に近い出力信号を得ることができる。 以下、この発明による音階発生回路の実施例に
ついて図面を用いてより詳細に説明する。 第１図に４ビツト制御信号を有する場合につい
ての、音階信号発生用可変分周回路の一実施例を
示す。第１図に於いて、入力端子１には所定の周
波数、例えば32.768KHzのパルス信号が入力さ
れ、２入力NORゲート２の一方の入力端に接続
される。他方の入力端には起動端子１８が接続さ
れ、この起動端子１８に入力される起動信号のハ
イレベルで、ORゲート７を介してこの回路はリ
セツト状態に固定され、それと共に２入力NOR
ゲート２によつてクロツク入力も禁止される。起
動信号がローレベルになると、回路は機能し始
め、出力端子２４からメロデイ出力が発生する。 バイナリー・フリツプフロツプ３，４，５およ
び６は、フリツプフロツプ３および４の間に挿入
された排他的否定論理和ゲート８を介して縦続接
続されてリツプルカウンタを構成する。この実施
例では、フリツプフロツプ（以下Ｆ／Ｆという）
３，４，５および６はクロツク入力端子φに対し
て立下りで変化し、リセツト入力端子Ｒがハイ・
レベルでリセツトされる。制御端子２０，２１，
２２および２３には夫々分周比制御信号として、
Ｋ１，Ｋ２，Ｋ３およびＫ４の制御信号が入力さ
れる。排他的否定論理和ゲート８はバイナリー・
フリツプフロツプ３の出力の位相切換え回路とし
て動作し、２入力NANDゲート９の出力がハイ
レベルの時はＦ／Ｆ３のＱ出力を同相で出力し、
ローレベルの時は逆相で出力する。排他的否定論
理和ゲート１０，１１，１２および１３はリツプ
ルカウンタの出力と制御信号Ｋ１，Ｋ２，Ｋ３お
よびＫ４のデータとの比較回路を構成し、すなわ
ち夫々Ｆ／Ｆ３の出力を位相切換えする排他的論
理和ゲート８の出力と制御信号Ｋ１、Ｆ／Ｆ４の
出力と制御信号Ｋ２、Ｆ／Ｆ５の出力と制御信号
Ｋ３及びＦ／Ｆ６の出力と制御信号Ｋ４が入力さ
れる。夫々の出力は４入力NANDゲート１４に
入力される。従つてリツプルカウンタを構成する
Ｆ／Ｆ３，４，５および６の出力と制御信号Ｋ
１，Ｋ２，Ｋ３およびＫ４のデータとが一致する
とANDゲート１４の出力がハイレベルになる。
Ｄタイプフリツプフロツプ１５はANDゲート１
４の出力をＤ入力とし、Ｆ／Ｆ３と同一クロツク
を入力とするインバータ１７の出力がクロツク入
力として接続される。これらＤタイプＦ／Ｆ１５
およびインバータ１７でANDゲート１４の出力
を1/2クロツクだけ遅延させる遅延回路を構成し
ている。ＤタイプＦ／Ｆ１５の出力は２入力OR
ゲート７の入力となると共に、バイナリー・フリ
ツプフロツプ１６のクロツク入力となる。この
Ｆ／Ｆ１６はクロツク入力の立上りで動作する。
従つてリツプルカウンタの出力と制御信号のデー
タとが一致すると半クロツクの遅延後、リツプル
カウンタがリセツトされると共に、Ｆ／Ｆ１６は
反転しハイレベルになる。 ゲート回路１９とNANDゲート９とは制御信
号Ｋ１，Ｋ２，Ｋ３およびＫ４の状態検出回路を
構成し、後で詳しく説明するようにゲート回路１
９の出力はＫ１，Ｋ２，Ｋ３およびＫ４が所定の
単一又は複数のコードになつた時にハイレベルに
なる様に構成され、その出力が２入力NANDゲ
ート９に入力される。従つて、制御信号Ｋ１，Ｋ
２，Ｋ３およびＫ４がゲート回路１９で検出され
るコードの場合に、Ｆ／Ｆ１６の出力に応じて
NANDゲート９の出力がハイレベルとローレベ
ルを交互に繰り返すように、ゲート回路９の出力
論理レベルは設定されている。そしてこれによつ
て、Ｆ／Ｆ３の出力もそれに対応して交互に出力
は反転される。 第２図は、上述のゲート回路１９を具体的に示
した一実施例である。すなわち、制御端子２０，
２１，２２および２３からは、制御信号Ｋ１，Ｋ
２，Ｋ３およびＫ４のデータをそのまま伝える信
号線と、インバータ３０，３１，３２および３３
を介する信号線とが設けられている。４入力
NANDゲート３４乃至３９は制御信号Ｋ１〜Ｋ
４のある所定のコードを検出するように、その
各々の入力端子が上述の信号線に接続されてい
る。例えばNANDゲート３７の４つの入力端は
端子２３から直接のびる信号線、インバータ３１
および３２を介する各々の信号線、そして端子２
０からの信号線に接続されている。よつて、
NANDゲート３７は制御信号Ｋ１〜Ｋ４の
“1001”のコードを検出し、その出力がローレベ
ルへ反転する。６個のNANDゲート３４〜３９
の各々の出力は６入力NANDゲート４０に入力
され、その出力は第１図のNANDゲート９の一
方の入力となる。 従つて、制御信号Ｋ１〜Ｋ４のコードが
“1001”ならば、NANDゲート４０の出力、即ち
ゲート回路１９の出力はハイレベルとなり、
NANDゲート９の出力はＦ／Ｆ１６の出力論理
レベルに応じて反転する。 今、制御信号Ｋ１〜Ｋ４のコードが“1001”と
して第１図の分周動作を第３図のタイミングチヤ
ートを用いて説明するが、簡単化するため、Ｆ／
Ｆ１６の出力がハイからローレベルへ反転したと
きから始める。まず、Ｆ／Ｆ３のクロツクφに
は、第３図ａの如く例えば32.768KHzのパルス信
号が入力されている。このパルス信号はインバー
タ１７を介してＤタイプＦ／Ｆ１５のφ入力にも
供給されており、さらにＦ／Ｆ１６は立上りで動
作するので、ANDゲート１４の出力は半クロツ
ク遅延後Ｆ／Ｆ１５へ入力されると共に、Ｆ／Ｆ
１６の出力を反転する。Ｆ／Ｆ１５のＱ出力によ
りリツプルカウンタはリセツト状態になりそして
Ｆ／Ｆ１５のφ入力の立下りによつて動作は開始
する。よつて、Ｆ／Ｆ１６のＱ出力が反転した後
の２番目のクロツク入力の立下りによつてＦ／Ｆ
３のＱ出力は反転する。第２図の説明から明らか
なように、ゲート回路１９の出力はハイレベルで
あり、かつＦ／Ｆ１６のＱ出力はロウレベルであ
るので、NANDゲート９の出力は第３図ｉの如
くハイレベルである。このため、排他的否定論理
和８は位相反転として働らかず、同図ｂの如く
Ｆ／Ｆ３のＱ出力は同位相でゲート８の出力とな
る。以後、バイナリフリツプフロツプの動作に従
いＦ／Ｆ３，４，５および６は同図ｂ〜ｅの如く
分周する。この間、Ｆ／Ｆ１６の出力はロウレベ
ルなので、Ｆ／Ｆ３のＱ出力は位相反転されな
い。 そして、Ｆ／Ｆ１６がロウレベルへ反転した後
の10番目のクロツクの立下りにより、ゲート８お
よびＦ／Ｆ６の出力は“Ｈ”，Ｆ／Ｆ３および４
のＱ出力は“Ｌ”となる。そうすると、制御信号
Ｋ１〜Ｋ４のデータコードは“1001”であり、よ
つて排他的否定論理和１０，１１，１２および１
３の各々の出力はハイレベルとなり、同図ｆの如
くANDゲート１４の出力はハイレベルとなる。
前述の如くインバータ１７により、半クロツクの
遅延後、この出力はＤタイプＦ／Ｆ１５から出力
され、同時にＦ／Ｆ１６の出力は反転してハイレ
ベルになる。Ｆ／Ｆ１５のＱ出力よりリツプルカ
ウンタはリセツト状態になり、かつＦ／Ｆ１６の
ハイレベル情報とゲート回路１９のハイレベル出
力により同図ｉの如くNANDゲート９の出力は
ロウレベルとなる。インバータ７によりＤタイプ
Ｆ／Ｆ１５の出力がハイレベルへ反転した後の２
番目のパルスの立上りでリツプカウンタは動作を
開始するが、この期間、排他的否定論理和８の入
力は双方ともロウレベルであるので、その出力は
同図ｂの如くハイレベルとなる。 Ｆ／Ｆ１６のＱ出力がハイレベルに反転した後
の第２番目のクロツクの立下りでＦ／Ｆ３のＱ出
力はハイレベルになるが、このとき、NANDゲ
ート９の出力は同図ｉの如くロウレベルであるの
で、Ｆ／Ｆ３の出力は排他的否定論理和８によつ
て位相反転され、よつてその出力は同図ｂの如く
第２番目のクロツクの立下りでロウレベルに反転
する。以下、同図ｂ〜ｅの如く分周動作を行な
う。 そして、９番目のクロツクの立下りでゲート８
およびＦ／Ｆ６の出力は“Ｈ”、Ｆ／Ｆ４および
５の出力は“Ｌ”となるので、前述の如くAND
ゲート１４の出力はハイレベルへ反転する。そう
すると、半クロツクの遅延後ＤタイプＦ／Ｆ１５
およびＦ／Ｆ１６の出力はハイレベルに反転して
前述の動作を繰り返す。 従つて、Ｆ／Ｆ１６のＱ出力は、つまり出力端
子２４から得られる音階信号は、19個のクロツク
を計数したことになり、よつて本実施例の可変分
周回路は制御信号Ｋ１〜Ｋ４のデータコードが
“1001”のとき1/19分周回路となる。これは正し
く32.768KHzの入力信号を1/19分周して「A6」音
に対応する1.725KHzの音階信号を発生すること
になる。他の音階信号を得るためには、制御信号
Ａ１〜Ａ４のデータコードをそれに対応するよう
に選べばよい。さらに第３図からも明らかなよう
に、４ビツトの制御信号で最大32分周、つまり1/
３２の分解能を持つことになる。これは、５ビツト
の制御信号で分周回路を構成した場合と同じであ
る。 第４図は、制御信号Ｋ１〜Ｋ４のデータコード
が“1001”の場合において、ゲート回路１９の出
力がロウレベル、即ちＦ／Ｆ３のＱ出力を位相補
正しないときのタイミングチヤートである。同図
より明らかなように、Ｆ／Ｆ１６の出力の如何に
かかわらず、NANDゲート９の出力は常にハイ
レベルであり、よつてこの場合の分周比は、１／
20となる。この分周比によつて得られる信号の周
波数は、音階の規定周波数に対して誤差が大きす
ぎて使いものにならない。 以上のように、入力端子１から供給される入力
パルス信号の周波数に対して音階の規定周波数に
近い周波数をもつ信号を得るために、制御信号の
あるデータコードのときに位相補償しなければな
らない。次表は、本実施例の音階信号発生用可変
分周回路によつて実用上支障のない誤差で得られ
る音階信号を示したもので、それぞれの音階に対
応する制御信号Ｋ１〜Ｋ４のデータコード、その
時の分周比、誤差および位相補正の有無も示す。
による音階信号発生回路のための可変分周回路に
関する。 最近のデジタルLSI（大規模集積回路）の進歩
により、デジタル時計等に於いてもメロデイ発生
機能を備えた部品が発売されるに至つている。 この発明の目的は、最小のビツト数で実用上差
支えない精度の単音音階を発生する簡単な音階信
号発生用の可変分周回路を提供することにある。 この発明の他の目的は、簡単な構成で短音階及
び長音階の曲をも発生できる汎用性のある音階信
号発生用可変分周回路を提供することにある。 この発明によれば、基本信号を分周して分周出
力を出す分周回路において、この分周回路を構成
する複数の計数回路のうち、特定の計数回路のク
ロツク入力を分周回路の分周出力と制御信号の設
定値とに応じて交互に位相反転することによつて
分周比補正し、もつて実用上差支えない精度の音
階信号を発生させる可変分周器を得る。 この本発明の可変分周回路によれば、制御信号
数以上の分解能を得ることができ、同時にデユー
テイ50％に近い出力信号を得ることができる。 以下、この発明による音階発生回路の実施例に
ついて図面を用いてより詳細に説明する。 第１図に４ビツト制御信号を有する場合につい
ての、音階信号発生用可変分周回路の一実施例を
示す。第１図に於いて、入力端子１には所定の周
波数、例えば32.768KHzのパルス信号が入力さ
れ、２入力NORゲート２の一方の入力端に接続
される。他方の入力端には起動端子１８が接続さ
れ、この起動端子１８に入力される起動信号のハ
イレベルで、ORゲート７を介してこの回路はリ
セツト状態に固定され、それと共に２入力NOR
ゲート２によつてクロツク入力も禁止される。起
動信号がローレベルになると、回路は機能し始
め、出力端子２４からメロデイ出力が発生する。 バイナリー・フリツプフロツプ３，４，５およ
び６は、フリツプフロツプ３および４の間に挿入
された排他的否定論理和ゲート８を介して縦続接
続されてリツプルカウンタを構成する。この実施
例では、フリツプフロツプ（以下Ｆ／Ｆという）
３，４，５および６はクロツク入力端子φに対し
て立下りで変化し、リセツト入力端子Ｒがハイ・
レベルでリセツトされる。制御端子２０，２１，
２２および２３には夫々分周比制御信号として、
Ｋ１，Ｋ２，Ｋ３およびＫ４の制御信号が入力さ
れる。排他的否定論理和ゲート８はバイナリー・
フリツプフロツプ３の出力の位相切換え回路とし
て動作し、２入力NANDゲート９の出力がハイ
レベルの時はＦ／Ｆ３のＱ出力を同相で出力し、
ローレベルの時は逆相で出力する。排他的否定論
理和ゲート１０，１１，１２および１３はリツプ
ルカウンタの出力と制御信号Ｋ１，Ｋ２，Ｋ３お
よびＫ４のデータとの比較回路を構成し、すなわ
ち夫々Ｆ／Ｆ３の出力を位相切換えする排他的論
理和ゲート８の出力と制御信号Ｋ１、Ｆ／Ｆ４の
出力と制御信号Ｋ２、Ｆ／Ｆ５の出力と制御信号
Ｋ３及びＦ／Ｆ６の出力と制御信号Ｋ４が入力さ
れる。夫々の出力は４入力NANDゲート１４に
入力される。従つてリツプルカウンタを構成する
Ｆ／Ｆ３，４，５および６の出力と制御信号Ｋ
１，Ｋ２，Ｋ３およびＫ４のデータとが一致する
とANDゲート１４の出力がハイレベルになる。
Ｄタイプフリツプフロツプ１５はANDゲート１
４の出力をＤ入力とし、Ｆ／Ｆ３と同一クロツク
を入力とするインバータ１７の出力がクロツク入
力として接続される。これらＤタイプＦ／Ｆ１５
およびインバータ１７でANDゲート１４の出力
を1/2クロツクだけ遅延させる遅延回路を構成し
ている。ＤタイプＦ／Ｆ１５の出力は２入力OR
ゲート７の入力となると共に、バイナリー・フリ
ツプフロツプ１６のクロツク入力となる。この
Ｆ／Ｆ１６はクロツク入力の立上りで動作する。
従つてリツプルカウンタの出力と制御信号のデー
タとが一致すると半クロツクの遅延後、リツプル
カウンタがリセツトされると共に、Ｆ／Ｆ１６は
反転しハイレベルになる。 ゲート回路１９とNANDゲート９とは制御信
号Ｋ１，Ｋ２，Ｋ３およびＫ４の状態検出回路を
構成し、後で詳しく説明するようにゲート回路１
９の出力はＫ１，Ｋ２，Ｋ３およびＫ４が所定の
単一又は複数のコードになつた時にハイレベルに
なる様に構成され、その出力が２入力NANDゲ
ート９に入力される。従つて、制御信号Ｋ１，Ｋ
２，Ｋ３およびＫ４がゲート回路１９で検出され
るコードの場合に、Ｆ／Ｆ１６の出力に応じて
NANDゲート９の出力がハイレベルとローレベ
ルを交互に繰り返すように、ゲート回路９の出力
論理レベルは設定されている。そしてこれによつ
て、Ｆ／Ｆ３の出力もそれに対応して交互に出力
は反転される。 第２図は、上述のゲート回路１９を具体的に示
した一実施例である。すなわち、制御端子２０，
２１，２２および２３からは、制御信号Ｋ１，Ｋ
２，Ｋ３およびＫ４のデータをそのまま伝える信
号線と、インバータ３０，３１，３２および３３
を介する信号線とが設けられている。４入力
NANDゲート３４乃至３９は制御信号Ｋ１〜Ｋ
４のある所定のコードを検出するように、その
各々の入力端子が上述の信号線に接続されてい
る。例えばNANDゲート３７の４つの入力端は
端子２３から直接のびる信号線、インバータ３１
および３２を介する各々の信号線、そして端子２
０からの信号線に接続されている。よつて、
NANDゲート３７は制御信号Ｋ１〜Ｋ４の
“1001”のコードを検出し、その出力がローレベ
ルへ反転する。６個のNANDゲート３４〜３９
の各々の出力は６入力NANDゲート４０に入力
され、その出力は第１図のNANDゲート９の一
方の入力となる。 従つて、制御信号Ｋ１〜Ｋ４のコードが
“1001”ならば、NANDゲート４０の出力、即ち
ゲート回路１９の出力はハイレベルとなり、
NANDゲート９の出力はＦ／Ｆ１６の出力論理
レベルに応じて反転する。 今、制御信号Ｋ１〜Ｋ４のコードが“1001”と
して第１図の分周動作を第３図のタイミングチヤ
ートを用いて説明するが、簡単化するため、Ｆ／
Ｆ１６の出力がハイからローレベルへ反転したと
きから始める。まず、Ｆ／Ｆ３のクロツクφに
は、第３図ａの如く例えば32.768KHzのパルス信
号が入力されている。このパルス信号はインバー
タ１７を介してＤタイプＦ／Ｆ１５のφ入力にも
供給されており、さらにＦ／Ｆ１６は立上りで動
作するので、ANDゲート１４の出力は半クロツ
ク遅延後Ｆ／Ｆ１５へ入力されると共に、Ｆ／Ｆ
１６の出力を反転する。Ｆ／Ｆ１５のＱ出力によ
りリツプルカウンタはリセツト状態になりそして
Ｆ／Ｆ１５のφ入力の立下りによつて動作は開始
する。よつて、Ｆ／Ｆ１６のＱ出力が反転した後
の２番目のクロツク入力の立下りによつてＦ／Ｆ
３のＱ出力は反転する。第２図の説明から明らか
なように、ゲート回路１９の出力はハイレベルで
あり、かつＦ／Ｆ１６のＱ出力はロウレベルであ
るので、NANDゲート９の出力は第３図ｉの如
くハイレベルである。このため、排他的否定論理
和８は位相反転として働らかず、同図ｂの如く
Ｆ／Ｆ３のＱ出力は同位相でゲート８の出力とな
る。以後、バイナリフリツプフロツプの動作に従
いＦ／Ｆ３，４，５および６は同図ｂ〜ｅの如く
分周する。この間、Ｆ／Ｆ１６の出力はロウレベ
ルなので、Ｆ／Ｆ３のＱ出力は位相反転されな
い。 そして、Ｆ／Ｆ１６がロウレベルへ反転した後
の10番目のクロツクの立下りにより、ゲート８お
よびＦ／Ｆ６の出力は“Ｈ”，Ｆ／Ｆ３および４
のＱ出力は“Ｌ”となる。そうすると、制御信号
Ｋ１〜Ｋ４のデータコードは“1001”であり、よ
つて排他的否定論理和１０，１１，１２および１
３の各々の出力はハイレベルとなり、同図ｆの如
くANDゲート１４の出力はハイレベルとなる。
前述の如くインバータ１７により、半クロツクの
遅延後、この出力はＤタイプＦ／Ｆ１５から出力
され、同時にＦ／Ｆ１６の出力は反転してハイレ
ベルになる。Ｆ／Ｆ１５のＱ出力よりリツプルカ
ウンタはリセツト状態になり、かつＦ／Ｆ１６の
ハイレベル情報とゲート回路１９のハイレベル出
力により同図ｉの如くNANDゲート９の出力は
ロウレベルとなる。インバータ７によりＤタイプ
Ｆ／Ｆ１５の出力がハイレベルへ反転した後の２
番目のパルスの立上りでリツプカウンタは動作を
開始するが、この期間、排他的否定論理和８の入
力は双方ともロウレベルであるので、その出力は
同図ｂの如くハイレベルとなる。 Ｆ／Ｆ１６のＱ出力がハイレベルに反転した後
の第２番目のクロツクの立下りでＦ／Ｆ３のＱ出
力はハイレベルになるが、このとき、NANDゲ
ート９の出力は同図ｉの如くロウレベルであるの
で、Ｆ／Ｆ３の出力は排他的否定論理和８によつ
て位相反転され、よつてその出力は同図ｂの如く
第２番目のクロツクの立下りでロウレベルに反転
する。以下、同図ｂ〜ｅの如く分周動作を行な
う。 そして、９番目のクロツクの立下りでゲート８
およびＦ／Ｆ６の出力は“Ｈ”、Ｆ／Ｆ４および
５の出力は“Ｌ”となるので、前述の如くAND
ゲート１４の出力はハイレベルへ反転する。そう
すると、半クロツクの遅延後ＤタイプＦ／Ｆ１５
およびＦ／Ｆ１６の出力はハイレベルに反転して
前述の動作を繰り返す。 従つて、Ｆ／Ｆ１６のＱ出力は、つまり出力端
子２４から得られる音階信号は、19個のクロツク
を計数したことになり、よつて本実施例の可変分
周回路は制御信号Ｋ１〜Ｋ４のデータコードが
“1001”のとき1/19分周回路となる。これは正し
く32.768KHzの入力信号を1/19分周して「A6」音
に対応する1.725KHzの音階信号を発生すること
になる。他の音階信号を得るためには、制御信号
Ａ１〜Ａ４のデータコードをそれに対応するよう
に選べばよい。さらに第３図からも明らかなよう
に、４ビツトの制御信号で最大32分周、つまり1/
３２の分解能を持つことになる。これは、５ビツト
の制御信号で分周回路を構成した場合と同じであ
る。 第４図は、制御信号Ｋ１〜Ｋ４のデータコード
が“1001”の場合において、ゲート回路１９の出
力がロウレベル、即ちＦ／Ｆ３のＱ出力を位相補
正しないときのタイミングチヤートである。同図
より明らかなように、Ｆ／Ｆ１６の出力の如何に
かかわらず、NANDゲート９の出力は常にハイ
レベルであり、よつてこの場合の分周比は、１／
20となる。この分周比によつて得られる信号の周
波数は、音階の規定周波数に対して誤差が大きす
ぎて使いものにならない。 以上のように、入力端子１から供給される入力
パルス信号の周波数に対して音階の規定周波数に
近い周波数をもつ信号を得るために、制御信号の
あるデータコードのときに位相補償しなければな
らない。次表は、本実施例の音階信号発生用可変
分周回路によつて実用上支障のない誤差で得られ
る音階信号を示したもので、それぞれの音階に対
応する制御信号Ｋ１〜Ｋ４のデータコード、その
時の分周比、誤差および位相補正の有無も示す。
【表】
この表からもわかるように、本実施例の可変分
周回路では、４ビツトの制御信号に対して最大32
分周までできるので、32.768KHzの入力信号に対
して「C6」音から「C7」音の１オクターブの音
階が得られ、さらにその上の音階まで得ることが
できる。 又、「C6」，「E6」，「G6」，「A6」，「B6」および
「F7」の音階は位相補正することによつて実用上
差支えない精度で得ることができ、このために第
２図のゲート回路１９は各々の制御信号のデータ
コードを検出して、出力をハイレベルにしてい
る。即ち、NANDゲート３４が「C6」の音に対
応する制御信号Ｋ１〜Ｋ４のデータコード
“1111”を検出し、他のNANDゲート３５，３
６，３７，３８および３９はそれぞれ「E6」，
「G6」，「A6」，「B6」および「F7」に対応するデ
ータコードを検出している。 このように、位相補償することで奇数の分周比
を得ている。即ち、（Ｋ４，Ｋ３，Ｋ２，Ｋ１）＝
Ｎ（Ｎ＝０〜15）の場合、位相補正しなければ２
（Ｎ＋１）分周、位相補正すれば2N＋１分周の出
力が得られる。これは、位相変換用の排他的否定
論理和８を１段目のＦ／Ｆ３と２段目のＦ／Ｆ４
との間に挿入したためであり、補正分周比は１ク
ロツク分となる。この位相変換用の排他的否定論
理和８を初段Ｆ／Ｆ３のクロツク入力側に挿入す
れば補正分周比は0.5クロツク、２段目Ｆ／Ｆ４
と３段目Ｆ／Ｆ５の間に挿入すれば２クロツク、
以下同様に挿入位置を変えることで補正分周比を
任意に変えることができる。よつて、所定の入力
クロツク信号に対して排他的否定論理和８の挿入
位置を変化させることで、誤差の少ない規定の音
階周波数を得ることができる。 以上のように、本発明によれば、制御信号のビ
ツト数以上の分解能をもち、しかも位相変換する
ことで誤差が少なく、そのデユーテイも50％とな
る音階信号を発生する可変分周回路を提供でき
る。 尚、上記実施例では４ビツトの制御信号に対す
る可変分周回路を示したが、この制御信号は任意
にかえることができ、又、入力クロツク信号の周
波数も勿論かえてもよい。この場合、リツプルカ
ウンタを構成するＦ／Ｆの段数を増したり減少し
たりすればよい。 さらに、実施例で示した論理ゲートは、同じ動
作機能を達成する単一の又は複数の他の論理ゲー
トの組み合わせでも実現できる。例えば、第２図
においてNANDゲート３４乃至３９をANDゲー
トに、NANDゲート４０をORゲートにかえても
よい。又、このゲート回路１９は４ビツト構成で
しかも32.768KHzの入力信号に対して示した実施
例であり、制御信号や入力信号がかわればこれに
応じて変化させること無論である。 さらに、インバータ１７およびＤタイプＦ／Ｆ
１５で構成した遅延回路は、他の素子の遅れによ
る所謂ヒゲパルスの発生によつて回路が誤動作す
るのを防止するためであり、よつて、これをRC
積分回路による遅延回路やリツプルカウンタの出
力状態を判定する排他的否定論理和１０〜１３の
出力に遅延回路を設けてもよい。 そしてさらに、本実施例で示した音階信号発生
用可変分周回路を複数段並列に接続すれば、その
出力として和音を発生することができる。さらに
複数の音階を所定の期間だけ続けて出力したい場
合、制御信号Ｋ１〜Ｋ４のデータコードをその音
階に対応するものに期定の期間だけ持続させなが
ら変化させればよい。起動端子１８と連動して、
所定の時刻になつたときにそのレベルをロウレベ
ルにし、そしてメロデイを発生させることもでき
る。
周回路では、４ビツトの制御信号に対して最大32
分周までできるので、32.768KHzの入力信号に対
して「C6」音から「C7」音の１オクターブの音
階が得られ、さらにその上の音階まで得ることが
できる。 又、「C6」，「E6」，「G6」，「A6」，「B6」および
「F7」の音階は位相補正することによつて実用上
差支えない精度で得ることができ、このために第
２図のゲート回路１９は各々の制御信号のデータ
コードを検出して、出力をハイレベルにしてい
る。即ち、NANDゲート３４が「C6」の音に対
応する制御信号Ｋ１〜Ｋ４のデータコード
“1111”を検出し、他のNANDゲート３５，３
６，３７，３８および３９はそれぞれ「E6」，
「G6」，「A6」，「B6」および「F7」に対応するデ
ータコードを検出している。 このように、位相補償することで奇数の分周比
を得ている。即ち、（Ｋ４，Ｋ３，Ｋ２，Ｋ１）＝
Ｎ（Ｎ＝０〜15）の場合、位相補正しなければ２
（Ｎ＋１）分周、位相補正すれば2N＋１分周の出
力が得られる。これは、位相変換用の排他的否定
論理和８を１段目のＦ／Ｆ３と２段目のＦ／Ｆ４
との間に挿入したためであり、補正分周比は１ク
ロツク分となる。この位相変換用の排他的否定論
理和８を初段Ｆ／Ｆ３のクロツク入力側に挿入す
れば補正分周比は0.5クロツク、２段目Ｆ／Ｆ４
と３段目Ｆ／Ｆ５の間に挿入すれば２クロツク、
以下同様に挿入位置を変えることで補正分周比を
任意に変えることができる。よつて、所定の入力
クロツク信号に対して排他的否定論理和８の挿入
位置を変化させることで、誤差の少ない規定の音
階周波数を得ることができる。 以上のように、本発明によれば、制御信号のビ
ツト数以上の分解能をもち、しかも位相変換する
ことで誤差が少なく、そのデユーテイも50％とな
る音階信号を発生する可変分周回路を提供でき
る。 尚、上記実施例では４ビツトの制御信号に対す
る可変分周回路を示したが、この制御信号は任意
にかえることができ、又、入力クロツク信号の周
波数も勿論かえてもよい。この場合、リツプルカ
ウンタを構成するＦ／Ｆの段数を増したり減少し
たりすればよい。 さらに、実施例で示した論理ゲートは、同じ動
作機能を達成する単一の又は複数の他の論理ゲー
トの組み合わせでも実現できる。例えば、第２図
においてNANDゲート３４乃至３９をANDゲー
トに、NANDゲート４０をORゲートにかえても
よい。又、このゲート回路１９は４ビツト構成で
しかも32.768KHzの入力信号に対して示した実施
例であり、制御信号や入力信号がかわればこれに
応じて変化させること無論である。 さらに、インバータ１７およびＤタイプＦ／Ｆ
１５で構成した遅延回路は、他の素子の遅れによ
る所謂ヒゲパルスの発生によつて回路が誤動作す
るのを防止するためであり、よつて、これをRC
積分回路による遅延回路やリツプルカウンタの出
力状態を判定する排他的否定論理和１０〜１３の
出力に遅延回路を設けてもよい。 そしてさらに、本実施例で示した音階信号発生
用可変分周回路を複数段並列に接続すれば、その
出力として和音を発生することができる。さらに
複数の音階を所定の期間だけ続けて出力したい場
合、制御信号Ｋ１〜Ｋ４のデータコードをその音
階に対応するものに期定の期間だけ持続させなが
ら変化させればよい。起動端子１８と連動して、
所定の時刻になつたときにそのレベルをロウレベ
ルにし、そしてメロデイを発生させることもでき
る。
第１図は本発明の一実施例を示す音階信号発生
用可変分周回路であり、第２図はその中のゲート
回路１９の具体的一実施例、第３図は位相補償し
た場合のタイミングチヤート、第４図は位相補償
しないときのタイミングチヤートである。 １…入力端子、２…NORゲート、３〜６，１
６…フリツプフロツプ、１５…Ｄタイプフリツプ
フロツプ、７…ORゲート、８，１０〜１３…排
他的否定論理和ゲート、９，３４〜４０…
NANDゲート、１４…ANDゲート、１７，３０
〜３３…インバータ、１８…起動端子、２０〜２
３…制御端子、２４…出力端子、１９…ゲート回
路。
用可変分周回路であり、第２図はその中のゲート
回路１９の具体的一実施例、第３図は位相補償し
た場合のタイミングチヤート、第４図は位相補償
しないときのタイミングチヤートである。 １…入力端子、２…NORゲート、３〜６，１
６…フリツプフロツプ、１５…Ｄタイプフリツプ
フロツプ、７…ORゲート、８，１０〜１３…排
他的否定論理和ゲート、９，３４〜４０…
NANDゲート、１４…ANDゲート、１７，３０
〜３３…インバータ、１８…起動端子、２０〜２
３…制御端子、２４…出力端子、１９…ゲート回
路。
Claims (1)
- １ 供給された４ビツト構成のコードデータに応
じて分周比で所定周波数のクロツク信号を分周し
前記コードデータに応じた音階信号を発生する可
変分周回路であつて、縦続接続された４つのフリ
ツプフロツプを有し前記クロツク信号を計数する
計数回路、この計数回路の中の初段のフリツプフ
ロツプの出力と２段目のフリツプフロツプの入力
との間に挿入された位相反転手段、前記位相反転
手段の出力および前記計数回路の中の２段目乃至
４段目のフリツプフロツプの各出力と前記コード
データの各ビツトとをそれぞれ比較しこれらが一
致したときに一致信号を発生する比較手段、この
比較手段からの前記一致信号を前記クロツク信号
の半クロツク分だけ遅延させて出力する遅延手
段、この遅延手段が前記一致信号を遅延させて出
力したことに応答して前記計数回路をリセツトす
るリセツト手段、前記遅延回路が前記一致信号を
遅延させて出力したことに応答して出力信号のレ
ベルを反転する第５のフリツプフロツプ、前記コ
ードデータに応じた音階信号を発生させるために
必要な分周比が奇数となるようなデータ情報を前
記コードデータがもつことを検出して検出信号を
発生する検出回路、ならびに前記検出信号が発生
されかつ前記第５のフリツプフロツプが第１およ
び第２の論理レベルの一方をとる出力信号を発生
するときに前記位相反転手段が前記計数回路の中
の初段のフリツプフロツプの出力を位相反転して
２段目のフリツプフロツプへ供給するように制御
する制御手段を備え、前記第５のフリツプフロツ
プから音階信号を得るようにした可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542780A JPS56122237A (en) | 1980-02-29 | 1980-02-29 | Variable dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2542780A JPS56122237A (en) | 1980-02-29 | 1980-02-29 | Variable dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122237A JPS56122237A (en) | 1981-09-25 |
| JPS6350719B2 true JPS6350719B2 (ja) | 1988-10-11 |
Family
ID=12165659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2542780A Granted JPS56122237A (en) | 1980-02-29 | 1980-02-29 | Variable dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56122237A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107318A (ja) * | 1986-10-24 | 1988-05-12 | Advantest Corp | 可変分周器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134061A (en) * | 1975-04-30 | 1976-11-20 | Waaren Furiidoman Deeibitsuto | Frequency dividing circuit |
| JPS5339731A (en) * | 1976-09-24 | 1978-04-11 | Kawai Musical Instr Mfg Co | Note clock generator system for electronic instrument |
-
1980
- 1980-02-29 JP JP2542780A patent/JPS56122237A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134061A (en) * | 1975-04-30 | 1976-11-20 | Waaren Furiidoman Deeibitsuto | Frequency dividing circuit |
| JPS5339731A (en) * | 1976-09-24 | 1978-04-11 | Kawai Musical Instr Mfg Co | Note clock generator system for electronic instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56122237A (en) | 1981-09-25 |
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